JP2010104017A - Mpegpcrデジッタリングのレート制限制御メカニズム - Google Patents
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Abstract
【課題】最大ループ帯域幅を維持する一方で出力ジッタ対する上限を保証するシステムおよび方法を提供する。
【解決手段】バッファに格納された複数のトランスポートパケットの少なくとも一部は第1のタイムスタンプ値を含む。第1の位相ロックループは第1のタイムスタンプ値のストリームを受信し、第1のタイムスタンプ値のストリームの変化レートおよび位相蓄積レートを第1のループに搬送する可変レートタイミング信号ストリームを生成する。第2の位相ロックループは可変レートタイミング信号ストリームを受信し、可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成する。インターバルタイマーは、バッファからのトランスポートパケットを解放するために、安定レートタイミング信号ストリームに応答する。
【選択図】図2
【解決手段】バッファに格納された複数のトランスポートパケットの少なくとも一部は第1のタイムスタンプ値を含む。第1の位相ロックループは第1のタイムスタンプ値のストリームを受信し、第1のタイムスタンプ値のストリームの変化レートおよび位相蓄積レートを第1のループに搬送する可変レートタイミング信号ストリームを生成する。第2の位相ロックループは可変レートタイミング信号ストリームを受信し、可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成する。インターバルタイマーは、バッファからのトランスポートパケットを解放するために、安定レートタイミング信号ストリームに応答する。
【選択図】図2
Description
本発明はデジタル送信システムに関し、より詳細には、遅延を受けた送信されたパケットからジッタを取り除き、選択されたパケットにおいてタイムスランプを修正し、他のパケットに対する選択されたパケットの時間的位置を正確に反映するための方法およびシステムに関する。
MPEG−2システム規格は、一つ以上の関連プログラムの多重化された組み合わせを含むビットストリームの構成のための構文(syntax)および意味規則(semantic rule)のセットを提供する。それぞれのプログラムは、映像、音声、または他のデータストリームを表す一つ以上の関連する基本ストリームからなり、それらが関連するプログラムの共通の時間基準を共有する。映像、音声、または他のデータストリームに対するコード化されたデータは、パケット化され、パケット化された基本ストリームを形成する。運搬ストリームプロトコルは、一つ以上のパケット化された基本ストリームを、媒体を介して送信され得る単一の運搬ストリームに組み合わせる標準のフォーマットを提供する。
運搬ストリームは、そのパケット化された基本ストリームのうちの一つからデータを搬送するトランスポートパケットの連続したシーケンスを含む。その運搬ストリームを送信する前に、エンコーダはシステムクロックを用いてトランスポートパケットをタイムスタンプする。その運搬ストリームを受信するデコーダによって、パケット化された基本ストリームの一つ以上が、着信パケットのヘッダが選択されたパケット化された基本ストリームに割り当てられるプログラム識別子を含む、全ての着信パケットを単に抽出することによって、運搬ストリームから抽出することを可能にする。その運搬ストリームを受信するデコーダは、対応するシステムクロックを利用し、そのシステムクロックの動作周波数はエンコーダと一致する。しかしながら、そのデコーダのシステムクロックは、典型的には、エンコーダのシステムクロックと同期する必要がある。
プログラムクロック基準(PCR)は、トランスポートパケットへと挿入されるエンコーダのシステムクロックからのカウンター値である。トランスポートパケットへと挿入されるPCRは、PCRがトランスポートパケットへ挿入された時間を表すゆえに、特定のプログラムの真の時間基準を反映する。それぞれのプログラムはそれ自体の独立した時間基準を有する。それぞれの特定のタイムスタンプ値は、特定のデータパケットのペイロードデータと、以前およびその後のデータパケットのペイロードデータとの間における最適な時間関係を示す挿入時のクロック値を表す。
ヘッドエンド(headend)からの運搬ストリームを、ネットワークを介して加入者に送信するのに先立ち、パケットの到着時間は乱れ、ジッタとして知られるエラーを導く。PCRは、PCRを含むパケットが不正確な時間に到着してしまうために、選択されたプログラムの時間基準をもはや正確に反映していない。そのような場合において、PCRおよびパケット送信時間は、デコーダに選択されたプログラムのオリジナルの時間基準を再確立させるために、パケットがヘッドエンドを離れる前に調整される必要がある。
通常、タイプIIデジタル位相ロックループが用いられ、MPEG運搬ストリームから、PCRにおけるジッタから回復させ、ジッタを抑える。しかしながら、PCRデジッタ(dejitter)アルゴリズムから、出力PCRジッタに対する上限を有することが所望される。例えば、500ナノ秒程度のPCRジッタ上限が所望される。既知のデジタル位相ロックループシステムを用いて、PCRジッタを制限する上限などを満たすことを保証することは困難である。
多数のカスケード式の位相ロックループが用いられ、時間基準におけるジッタが抑えられ得る。位相ロックループは、そのジッタ成分に対して、ローパスフィルタ機能を提供する。これによって、特定周波数におけるジッタ抑制を特定することが可能になる。入力ジッタのスペクトル成分が既知ではないゆえ、全体のジッタ抑制がどれくらい達成されるかを知ることは不可能である。
それゆえ、単にカスケード式の多数の位相ロックループでは、極端に低い帯域幅のシステムを用いないならば、PCRデジッタアルゴリズムから、出力PCRジッタに対する上限を保証することはできない。しかしながら、多くの場合において、そのような低い帯域幅システムは実行不可能である。というのは、異なるMPEGソースへと切り替えることによって生じるソースクロックレート変化に対して十分に素早く応答することができないからである。必要とされているのは、最大のシステム帯域幅を維持する一方でPCRデジッタリングアルゴリズムから、出力PCRジッタに対する上限を保証する、MPEG運搬ストリームをデジッタする方法およびシステムである。
本発明は、添付された図面を参照して、以下にさらに十分に記載され、図面における同じ参照番号はいくつかの図面を通して同様の要素を示し、本発明の例示的な実施形態が示される。しかしながら、本発明は多くの異なる形態において具体化され得、本明細書において説明される実施形態に限定されると解釈されるべきではない。むしろ、実施形態は、この開示が、当業者に対して本発明の範囲を完全に、そして十分に伝達されるために提供されるものである。本発明は以下でさらに十分に記載される。
本発明の一実施形態は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組み合わせなどの、加入者テレビシステム(STS)の状況においてインプリメントされ得る。例えば、STSの状況における本発明は、メモリに格納され、適切な実行システムによって実行可能であるソフトウェアまたはファームウェアにおいてインプリメントされ得る。ハードウェアにおいてインプリメントされる場合、本発明は、当業者によって公知である任意の技術を用いてインプリメントされ得る。
STSは多くの異なる方法において構成され得るが、一般には、ヘッドエンドと複数のデジタル加入者通信端末(DSCT)との間に挿入されたネットワークを含む。加入者の施設に位置されたDSCTは、ヘッドエンドと加入者との間にインターフェースを提供する。ヘッドエンドはコンテンツプロバイダからプログラミング信号を受信および処理する。一実施形態において、ヘッドエンドはMPEG形式にてデジタル信号を送信する。しかしながら、MPEGパケットを用いる本明細書に記載される実施形態は例示目的であり、本発明の範囲を限定しない。本発明の範囲はジッタが取り除かれるあらゆる情報のストリームを含む。STSは、追加の構成要素、または、衛星システムなどのような送信のために、物理的に構成されるケーブル敷設を利用しないシステムを含み得る。
(項目1)
最大ループ帯域幅を維持する一方で出力ジッタに対する上限を保証する方法であって、
複数のトランスポートパケットを受信するステップであって、該複数のトランスポートパケットの少なくとも一部のそれぞれが第1のタイムスタンプ値を含む、ステップと、
該第1のタイムスタンプ値のストリームを生成するステップと、
該第1のタイムスタンプ値の平均レートを伝達する可変レートタイミング信号ストリームを生成するステップと、
該可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成するステップと
を包含する、方法。
(項目2)
前記安定レートタイミング信号ストリームに応答して、バッファから前記トランスポートパケットを解放するステップをさらに包含する、項目1に記載の方法。
(項目3)
前記可変レートタイミング信号ストリームを生成するステップは、前記第1のタイムスタンプ値の前記ストリームの変化レートおよび位相蓄積レートに応答する、項目1に記載の方法。
(項目4)
前記安定レートタイミング信号ストリームを生成するステップは、前記第1のタイムスタンプ値のストリームの前記位相蓄積レートに応答する、項目3に記載の方法。
(項目5)
前記安定レートタイミング信号ストリームを生成するステップは、前記第1のタイムスタンプ値のストリームの前記位相蓄積レートをフィードフォワードすることに応答する、項目4に記載の方法。
(項目6)
前記第1のタイムスタンプ値のストリームの前記位相蓄積レートをフィードフォワードした結果として、前記安定レートタイミング信号ストリームの該位相蓄積レートの変化のレートを制限するステップをさらに包含する、項目5に記載の方法。
(項目7)
前記第1のタイムスタンプ値のストリームの前記フィードフォワードされた位相蓄積レートをスルーレート制限するステップをさらに包含する、項目5に記載の方法。
(項目8)
前記トランスポートパケット間の一定の間隔で、前記安定レートタイミング信号ストリームに応答して、バッファから該トランスポートパケットを解放するステップをさらに包含する、項目1に記載の方法。
(項目9)
前記安定レートタイミング信号ストリームをインターバルタイマーに提供するステップと、バッファから前記トランスポートパケットを解放する場合に、該インターバルタイマーの期限満了に基づいて、該トランスポートパケット間の一定の間隔を提供するステップとをさらに包含する、項目1に記載の方法。
(項目10)
前記安定レートタイミング信号ストリームに応答してデクリメントされる、連続した減少カウントを維持するステップをさらに包含する、項目1に記載の方法。
(項目11)
前記第1のタイムスタンプ値を置き換えるために、前記安定レートタイミング信号ストリームに応答して、第2のタイムスタンプ値を生成するステップをさらに包含する、項目1に記載の方法。
(項目12)
前記可変レートタイミング信号ストリームは、タイプII位相ロックループにおいて生成され、前記安定レートタイミング信号がタイプI位相ロックループにおいて生成される、項目1に記載の方法。
(項目13)
前記トランスポートパケットは、Motion Picture Experts Group(MPEG)データを搬送し、前記第1のタイムスタンプ値は、プログラムクロック基準(PCR)値である、項目1に記載の方法。
(項目14)
最大ループ帯域幅を維持する一方で出力ジッタに対する上限を保証するシステムであって、
複数のトランスポートパケットの少なくとも一部のそれぞれが第1のタイムスタンプ値を含む、複数のトランスポートパケットと、
該複数のトランスポートパケットを格納するバッファと、
第1のタイムスタンプ値のストリームを受信し、該第1のタイムスタンプ値の変化レートおよび位相蓄積レートを第1のループに搬送する可変レートタイミング信号ストリームを生成するための第1のループと、
該可変レートタイミング信号ストリームを受信し、該可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成する第2のループと
を備える、システム。
(項目15)
前記安定レートタイミング信号ストリームに応答して、前記バッファから前記トランスポートパケットを解放するインターバルタイマーをさらに備え、該インターバルタイマーは該インターバルタイマーの期限満了に基づいて、該トランスポートパケット間における一定の間隔を提供する、項目14に記載のシステム。
(項目16)
前記安定レートタイミング信号ストリームは、前記第1のループから前記第2のループへフィードフォワードされる前記位相蓄積レートに応答する、項目14に記載のシステム。
(項目17)
前記第2のループは、該第2のループの外部のスルーレートリミッタによって制限される、項目14に記載のシステム。
(項目18)
前記第2のループの外部のスルーレートリミッタをさらに備え、前記第1のタイムスタンプ値のストリームの前記位相蓄積レートをフィードフォワードした結果として前記安定レートタイミング信号ストリームを制限する、項目14に記載のシステム。
(項目19)
前記安定レートタイミング信号ストリームを生成することに応答して生成される前記第1のタイムスタンプ値を置き換えるために、第2のタイムスタンプ値をさらに備える、項目14に記載のシステム。
(項目20)
前記可変レートタイミング信号ストリームはタイプI位相ロックループにおける電圧制御発振器によって生成され、前記安定レートタイミング信号ストリームはタイプII位相ロックループにおける電圧制御発振器によって生成される、項目14に記載のシステム。
(項目1)
最大ループ帯域幅を維持する一方で出力ジッタに対する上限を保証する方法であって、
複数のトランスポートパケットを受信するステップであって、該複数のトランスポートパケットの少なくとも一部のそれぞれが第1のタイムスタンプ値を含む、ステップと、
該第1のタイムスタンプ値のストリームを生成するステップと、
該第1のタイムスタンプ値の平均レートを伝達する可変レートタイミング信号ストリームを生成するステップと、
該可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成するステップと
を包含する、方法。
(項目2)
前記安定レートタイミング信号ストリームに応答して、バッファから前記トランスポートパケットを解放するステップをさらに包含する、項目1に記載の方法。
(項目3)
前記可変レートタイミング信号ストリームを生成するステップは、前記第1のタイムスタンプ値の前記ストリームの変化レートおよび位相蓄積レートに応答する、項目1に記載の方法。
(項目4)
前記安定レートタイミング信号ストリームを生成するステップは、前記第1のタイムスタンプ値のストリームの前記位相蓄積レートに応答する、項目3に記載の方法。
(項目5)
前記安定レートタイミング信号ストリームを生成するステップは、前記第1のタイムスタンプ値のストリームの前記位相蓄積レートをフィードフォワードすることに応答する、項目4に記載の方法。
(項目6)
前記第1のタイムスタンプ値のストリームの前記位相蓄積レートをフィードフォワードした結果として、前記安定レートタイミング信号ストリームの該位相蓄積レートの変化のレートを制限するステップをさらに包含する、項目5に記載の方法。
(項目7)
前記第1のタイムスタンプ値のストリームの前記フィードフォワードされた位相蓄積レートをスルーレート制限するステップをさらに包含する、項目5に記載の方法。
(項目8)
前記トランスポートパケット間の一定の間隔で、前記安定レートタイミング信号ストリームに応答して、バッファから該トランスポートパケットを解放するステップをさらに包含する、項目1に記載の方法。
(項目9)
前記安定レートタイミング信号ストリームをインターバルタイマーに提供するステップと、バッファから前記トランスポートパケットを解放する場合に、該インターバルタイマーの期限満了に基づいて、該トランスポートパケット間の一定の間隔を提供するステップとをさらに包含する、項目1に記載の方法。
(項目10)
前記安定レートタイミング信号ストリームに応答してデクリメントされる、連続した減少カウントを維持するステップをさらに包含する、項目1に記載の方法。
(項目11)
前記第1のタイムスタンプ値を置き換えるために、前記安定レートタイミング信号ストリームに応答して、第2のタイムスタンプ値を生成するステップをさらに包含する、項目1に記載の方法。
(項目12)
前記可変レートタイミング信号ストリームは、タイプII位相ロックループにおいて生成され、前記安定レートタイミング信号がタイプI位相ロックループにおいて生成される、項目1に記載の方法。
(項目13)
前記トランスポートパケットは、Motion Picture Experts Group(MPEG)データを搬送し、前記第1のタイムスタンプ値は、プログラムクロック基準(PCR)値である、項目1に記載の方法。
(項目14)
最大ループ帯域幅を維持する一方で出力ジッタに対する上限を保証するシステムであって、
複数のトランスポートパケットの少なくとも一部のそれぞれが第1のタイムスタンプ値を含む、複数のトランスポートパケットと、
該複数のトランスポートパケットを格納するバッファと、
第1のタイムスタンプ値のストリームを受信し、該第1のタイムスタンプ値の変化レートおよび位相蓄積レートを第1のループに搬送する可変レートタイミング信号ストリームを生成するための第1のループと、
該可変レートタイミング信号ストリームを受信し、該可変レートタイミング信号ストリームの平均レートを搬送する安定レートタイミング信号ストリームを生成する第2のループと
を備える、システム。
(項目15)
前記安定レートタイミング信号ストリームに応答して、前記バッファから前記トランスポートパケットを解放するインターバルタイマーをさらに備え、該インターバルタイマーは該インターバルタイマーの期限満了に基づいて、該トランスポートパケット間における一定の間隔を提供する、項目14に記載のシステム。
(項目16)
前記安定レートタイミング信号ストリームは、前記第1のループから前記第2のループへフィードフォワードされる前記位相蓄積レートに応答する、項目14に記載のシステム。
(項目17)
前記第2のループは、該第2のループの外部のスルーレートリミッタによって制限される、項目14に記載のシステム。
(項目18)
前記第2のループの外部のスルーレートリミッタをさらに備え、前記第1のタイムスタンプ値のストリームの前記位相蓄積レートをフィードフォワードした結果として前記安定レートタイミング信号ストリームを制限する、項目14に記載のシステム。
(項目19)
前記安定レートタイミング信号ストリームを生成することに応答して生成される前記第1のタイムスタンプ値を置き換えるために、第2のタイムスタンプ値をさらに備える、項目14に記載のシステム。
(項目20)
前記可変レートタイミング信号ストリームはタイプI位相ロックループにおける電圧制御発振器によって生成され、前記安定レートタイミング信号ストリームはタイプII位相ロックループにおける電圧制御発振器によって生成される、項目14に記載のシステム。
図1に示されるように、ヘッドエンド内において、運搬ストリーム送信器100はネットワークフレーム102の非対称シーケンスを受信する。ネットワークの混雑状態および他の要因のために、ネットワークフレーム102間において可変時間のギャップが存在し、その結果、ジッタを生じさせる。それぞれのネットワークフレーム102は多数のトランスポートパケット104をカプセル化(encapsulate)する(図2)。しかしながら、本発明は任意の特定数のトランスポートパケットを搬送するネットワークフレームに限定されない。送信器100はMPEGトランスポートパケット104のストリーム106をDSCT300に送信する(図3)。
さらに図1を参照すると、送信器100はプロセッサ110、クロック112、プレデジッタ器(pre−dejitterer)114、複数のデジッタ器(dejitterer)116、複数のエンクリプタ118、マルチプレクサ120、および変調器122を含む。プレデジッタ器114は、ネットワークフレーム102のストリームを受信し、そのネットワークフレーム102によって搬送されたトランスポートパケット104を非カプセル化(de−encapsulate)する。プレデジッタ器114はデータユニットヘッダ(DUH)を添付し、データユニットヘッダは、トランスポートパケット104に対して、様々な処理、ルーティング、およびタイミング情報を搬送するフィールドを含む。トランスポートパケット104に添付されたDUHを有するトランスポートパケット104は、ジッタされたストリーム106として、デジッタ器116に送信されるようになる。プレデジッタ器114はプロセッサ110から処理命令を受信し、ネットワークフレーム102のストリームにおいて搬送されるそれぞれのプログラムストリームはデジッタ器116を分離するために送信される。クロック112はローカル時間を生成し、現在のローカル時間を、デジッタ器116およびマルチプレクサ120に提供する。
好ましい実施形態において、プレデジッタ器114はまた、クランピング(clumping)エラー推定Eを計算し、クランピングエラー推定Eは、多数のトランスポートパケット104を単一のネットワークフレーム102にクランピングすることによって導入されるエラーをおよそ補償する。クランピングエラー推定Eは、DUHにスタンプされる。プレデジッタ器114はまた、PCR240(図2)に対して、トランスポートパケット104をチェックし、PCR240を見出すのに応答して、そのプレデジッタ器114は、DUHにおけるPCR240において搬送されたタイムスタンプをスタンプする。デジッタ器116のそれぞれは、トランスポートパケット104のジッタされたストリーム106を受信し、トランスポートパケットの連続的なデジッタされたストリーム124を出力する。デジッタ器116の詳細は以下に提供される。
デジッタされたストリーム124は、エンクリプタ118、マルチプレクサ120、および変調器122によってさらに処理される。デジッタ器116と変調器122との間において、デジッタされたストリーム124になされた処理はジッタを再導入する。というのは、特に、多重化が可変の遅延を導入するからである。変調器122は、可変の遅延を生じることなく、トランスポートパケット104を送信するように適合される。それゆえ、デジッタ器116の後かつ変調器122の前においてなされた処理によって導入されたトランスポートパケットに対する任意の可変の遅延は補償され得、運搬ストリーム送信器100は、異なる構成要素を含み得、図1に示されるものよりもより少ない構成要素またはより多い構成要素であり得るということは、当業者には理解される。
デジッタ器116の前に処理することに関して、プレデジッタ器114がPCR240を有するトランスポートパケット104を見出す場合、プレデジッタ器114はPCR240のタイムスタンプフィールドの値を読み出し、記録する。プレデジッタ器114はまた、トランスポートパケットを生じるPCRに対して、クランピングエラー推定フィールドにおけるエラー推定Eを記録する。DUHはまた、タイムイン(time−in)フィールドを含む。そのフィールドでは、デジッタ器116は、トランスポートパケット104がデジッタ器116において受信された場合、通常LCRと呼ばれる現在のローカル時間をタイムインフィールドにスタンプする。
DUHはまた、特に、処理情報および暗号化情報を搬送するフィールドを含み得る。その場合、プロセッサ110はプレデジッタ器114に処理情報および暗号化情報を提供し、その結果、プレデジッタ器114はその情報をDUHの適切なフィールドにスタンプすることができる。
ストリームデジッタ器116の構成要素は別個の要素として示されるが、これは、明瞭さのためになされているのであり、非限定的な例である。ストリームデジッタ器116の一つ以上の構成要素は、ハードウェア、ソフトウェア、または特にファームウェアにおいてインプリメントされ得る。図2に示される実施形態において、デジッタ器116は、PCRエクストラクタ210、デジッタバッファ212、インターバルタイマー214、第1のロックループ220、および第2のロックループ230を含む。第1のロックループ220は、コンパレータ222、ループフィルタ224、および電圧制御発振器またはクロック226を含む。第2のロックループ230は、コンパレータ232、信号リミッタ234、および電圧制御発振器またはクロック236を含む。第2の位相ロックループ230のクロック236は、第1の位相ロックループ220のレートに対してロックされる。
PCRエクストラクタ210は複数のジッタされたトランスポートパケット104の着信運搬ストリーム106を受信し、その着信パケット104の少なくとも一部はPCR240およびペイロード242を含む。着信パケット104がデジッタ器116に到達すると、パケット104は、システムローカルクロック112からのローカルクロック基準に基づき、LCR244を用いてタイムスタンプされる。PCR240およびLCR244は、パケット104がデジッタバッファ212に配置される前に、パケット104から読み出される。
DUHがPCRタイムスタンプフィールドにおいてタイムスタンプを含む場合は常に、PCR240およびLCR244は、タイプIIPCR回復ループと通常呼ばれる第1のフィードバックループ220に提供される。第1のロックループ220は、「訂正された」入力であるPCR250が提供され、それは、PCR=PCRIN−EINとして与えられ、ここでPCRINは、PCR240においてオリジナルに搬送されたタイムスタンプであり、EINは、着信DUHのクランピングエラー推定領域において搬送される。第1のロックループ220によって生成される出力252は可変レートタイミング信号ストリームであり、コンパレータ222にフィードバックされるオリジナルのシステムクロック基準(SCR)にロックされる。その可変レートタイミング信号ストリームは、周波数における変化(位相蓄積レート)およびタイムスタンプ値のストリームの位相に応答する。
コンパレータ222は、PCR250の入力とPCR_回復252の入力との間の差異を決定し、ループフィルタ224へ差異254を出力する。ループフィルタ224は実質的にその入力254を平滑化または平均化し、高周波数変化を含まない出力256を生成する。発振器226はループフィルタ224の出力256を受信し、それに従って、そのレートを調整する。発振器226は正の入力に対する応答を迅速化し、負の入力に対する応答を緩慢化し、および、ゼロに等しい入力に対する応答を一定のままにする。
第1の位相ロックループである、PCR_回復252の出力252は、コンパレータ2232、信号リミッタ234、加算器238、および電圧制御発振器またはクロック236からなる第2の位相ロックループ230に対する入力である。第2のロックループ230は、第1のループ220を追跡し、第1のループ220からタイミング信号ストリームの平均レートの安定レートタイミング信号ストリームを搬送し、第1のループ220はデジッタバッファ212からのパケット除去に対する時間基準として用いられる。特定の制限以下のジッタを有することに付け加えて、第2のループ230の出力262と、受信されたパケットに含まれるPCRとの間のエラーは小さくなければならない。ソースSCR周波数が通常のPCR_ローカル周波数(ゼロ訂正信号を有する発振器236の周波数)とは異なる場合にこのエラーが小さいためには、位相ロックループはタイプII(線形的に変化する入力位相に対するゼロ定常状態エラー)である必要があり、または、発振器の公称周波数は、一部の外部メカニズムを介して導かれる必要がある。第2のロックループ230の出力において、デジッタされたPCR_ローカル262のジッタが特定限度以下であるためには、レート制御信号268の変化のレートが制限される必要がある。スルーレートリミッタが制御信号268の経路に配置された場合、第2の位相ロックループ230のオープンループの応答は、不安定な点に逆に悪影響を及ぼす(ループ230がタイプIIループである場合)。しかしながら、第1のループのループフィルタ224からの出力256は、第2のループ230に対して要求される位相蓄積レート(エンコーダSCRと、PCR_回復を生成する発振器の公称周波数との間の周波数エラー)である(発振器226および236は同じ公称周波数および同調感度を有する)。
出力256は、タイプIループである第2の位相ロックループ230における発振器236の通常の周波数を導く(steer)ために、フィードフォワード信号として用いられる。このフィードフォワード信号256は、フィードバックループ内ではない経路258において、スルーレートリミッタ228によってスルーレート制限され得る。この信号が存在すると、第2のループ230における発振器236は正確な公称周波数へと導かれ、その結果、第2のループ230は、その出力と第1のループ220の出力との間における初期位相エラーを補償することのみ要求される。信号リミッタ234におけるループエラー信号264の大きさを制限する(および定期的にその出力を更新のみする)ことによって、ならびに、加算器238において、その信号とレート制限されたステアリング信号258とを加算することによって、制御信号268の変化のレートが制限される。
コンパレータ232は第1のロックループ220からのその入力と、第2のロックループ230の制御された発振器236によって生成されたPCR_ローカル262との間の差異を決定する。そのコンパレータ232は信号リミッタ234に対してその差異264を出力し、その信号リミッタ234は入力264の大きさを制限し、加算器238に対して出力266を生成する。
第2のロックループ230の発振器236からの出力PCR_ローカル262は別の加算器270へ提供される。加算器270は、トランスポートパケット104がバッファ212に存在する平均時間を表す調整可能なパラメータβを減じる。その結果は、インターバルタイマー214に関連して用いられ、トランスポートパケットが出力されるレートを制御する。PCRタイムスタンプを生じるトランスポートパケット104は、第2のロックループ230の加算器270からのβ+クロック238からのPCR_ローカル遅延294を用いて、再スタンプされる。
さらに図2を参照すると、第1および第2のフィードバックループ220、230は共に、第2のロックループ230がタイプIIループである必要なしに、インターバルタイマー214を制御する。スルーレートリミッタ228を介して第1のループフィルタ224から出力256をフィードフォワードすることは、いかに迅速に周波数が変化され得るかを制限し、それゆえ、出力ジッタの上限は超えないことを保証する。第1のロックループ220からフィードフォワードされたレート制限機能は、第2のロックループ230を非線形適合システムに変える。というのは、システムの帯域幅は入力ストリームにおけるジッタの量の関数として変化するからである。
第2のフィードバックループ230の出力は時間基準として用いられ、それゆえ、デジッタされたPCRに基づき、デジッタバッファ212からパケット104を取り除く出力処理に提供される。図2のブロック280に示されるように、出力プロセスは、インターバルタイマー214の期限満了に基づき、デジッタバッファ212からパケット104を取り除く。インターバルタイマーの時間間隔は、MPEGストリームPCR間の一定のパケット間隔を提供する方法において計算される。パケットは、それぞれのインターバルタイマーの減少カウントの期限満了において解放される。連続した減少カウントは、ループ230から安定レートタイミング信号ストリームに応答して減少される。タイマーインターバルは回復されたPCRに参照されるゆえに、パケット104は、オリジナルのサーバのレートに等しいレートにおいて取り除かれ、それによって、選択されたプログラムのオリジナルの時間基準を再確立する。図2のブロック282およびブロック284に示されるように、デジッタパケット104内のPCRタイムスタンプ値は、更新されたPCRタイムスタンプと置き換えられる。
図3に示されるように、DSCT300の一実施形態は、特に、パーサ310、ローカルクロック312、デコーダ314、プロセッサ316、およびデクリプタ318を含む。パーサ310は、プロセッサ316に、ストリーム1130内のPATおよびPMTを提供する。プロセッサ316はPATを用いて、特定のプログラムに対するPMTを決定し、次いで、特定のプログラムに対するPMTを用いて、PCR PIDストリームを含む特定のプログラムのPIDストリームを決定する。パーサ310はローカルクロック312にPCR240において搬送されたタイムスタンプを提供する。さらに、パーサ310は特定のプログラムのPIDストリームをデクリプタ318に提供する。
DSCT300がプログラムにアクセスする権利を与えられるとプロセッサ316が決定することに応答して、プロセッサ316は、そのプログラムを解読するために、制御文字(control word)をデクリプタ318に提供する。デクリプタ318は次いで、その制御文字を用いて、そのプログラムを搬送するトランスポートパケット104の暗号化されたペイロードを解読し、その解読されたペイロードをデコーダ314に提供する。
ローカルクロック312はタイムスタンプを受信し、そのタイムスタンプを用いて周波数をロックし、プログラムをエンコードしたヘッドエンドにおけるエンコーダの周波数と整合させる。ローカルクロック312をがエンコーダの周波数と整合させ、デコーダはそのローカルクロック312からタイミング信号を用いて、プログラムの様々な基本ストリームを同期させる。
図4は本発明をインプリメントするための運搬ストリーム送信器100によって行われるプロセス400の例示的なステップを示す。運搬ストリーム送信器100は、トランスポートパケット106を有する着信ストリーム102を受信し、トランスポートパケット106の一部はタイムスタンプPCR240を生成する。プロセスブロック402に示されるように、着信パケット104はLCR244を用いてタイムスタンプされる。PCR240およびLCR244は、プロセスブロック404に示されるように、DUHを有するパケット104から読み出され、次いで、プロセスブロック406に示されるように、デジッタバッファ212に配置される。次に、PCR240およびLCR244は、プロセスブロック410に示されるように、第1のロックループ220に提供され、プロセスブロック420に示されるように、PCR変化レートを決定する。プロセスブロック430は、PCR変化レートを第2のロックループ230に提供することを示す。第1のロックループ220からの位相蓄積レートは、プロセスブロック440に示されるように、第2のロックループ230にフィードフォワードされ、その結果、第1のロックループ220から残りのジッタを減少させる。
次に、プロセスブロック460に示されるように、第2のロックループ230の出力はインターバルタイマー214に提供される。パケット104は、第2のロックループ230のクロック236の出力に関連するインターバルタイマー214の期限満了に基づいて、プロセスブロック470に示されるように、デジッタバッファ212から解放される。抽出されたトランスポートパケット104は運搬ストリーム送信器100においてさらに処理され、その結果、可変の遅延になり得、それにより、ジッタを再導入する。そのような場合、PCRタイムスタンプを生じるトランスポートパケット104は、プロセスブロック480に示されるように、第2のロックループ230のクロック236に関連して測定された時間を用いて、再スタンプされる。トランスポートパケット104は、ストリーム130における運搬ストリーム送信器110から加入者のDSCT300に送信される。
フローチャートにおける任意のプロセスの記載またはブロックは、モジュール、セグメント、または、そのプロセスにおける特定の論理機能またはステップをインプリメントするための一つ以上の実行可能な命令を含むコードの一部を表すと理解されるべきであり、代替のインプリメンテーションは、本発明の好ましい実施形態の範囲内に含まれる。本発明の機能は、本明細書に示され、または検討された順序と異なる順序(実質的に同時または逆の順序を含む)から実行され得、本発明の技術分野の当業者によって理解されるように、含まれる機能性に依存する。
前述は、本発明により関連する局面および特徴の一部を広範に概観している。これらは、本発明のさらに顕著な特徴および応用を単に例示したものであると解釈されるべきである。他の利のある結果は、異なる方法において、または、開示された実施形態を修正することによって、開示された情報を応用することによって得られ得る。したがって、本発明の他の局面およびさらなる包括的理解は、請求の範囲によって規定される本発明の範囲に付け加え、添付の図面に関連して検討される例示的な実施形態の詳細な記載を参照することによって得られ得る。
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