MECANISMO DE CONTROL LIMITADO EN VELOCIDAD PARA
ESTABILIZACIÓN POR REFERENCIA DE RELOJ DE PROGRAMA
(PCR) DE EXPERTOS DE IMÁGENES EN MOVIMIENTO (MPEG)
Campo Técnico La presente invención se refiere a sistemas de transmisión digital y, más particularmente, a un método y sistema para retiro de variaciones cíclicas provenientes de paquetes transmitidos sujetos a retrasos y para corrección de estampas de tiempo en paquetes seleccionados a fin de reflejar de manera exacta la ubicación temporal de los paquetes seleccionados con relación a otros paquetes. Antecedentes de la Invención El estándar de Sistemas M PEG-2 proporciona una sintaxis y un conjunto de reglas de semántica para la construcción de corrientes de bits que contienen una combinación transmitida en múltiplex de uno o más programas relacionados. Cada programa se compone de una o más corrientes de elementos relacionados que representan video, audio u otras corrientes de datos que comparten una base de tiempo común del programa con el que se asocian. Los datos codificados para una corriente de video, audio u otros datos, se empaquetan a fin de formar una corriente elemental empaquetada.
El protocolo de la corriente de transporte proporciona un formato estándar para combinar una o más corrientes elementales empaquetadas en una sola corriente de transporte que puede después transmitirse sobre un medio. Una corriente de transporte comprende una secuencia continua de paquetes de transporte que contienen datos provenientes de una de las corrientes elementales empaquetadas. Antes de transmitir la corriente de transporte, un codificador emplea un reloj de sistema para colocar una estampa de tiempo a los paquetes de transporte. Un decodificador que recibe la corriente de transporte permite que uno o más de las corrientes elementales empaquetadas se extraiga de la corriente de transporte mediante simple extracción de cada paquete entrante cuyo sistema cabezal incluya un identificador de programa asignado a las corrientes elementales empaquetadas, seleccionadas. Los decodificadores que reciben la corriente de transporte utilizan un reloj de sistema correspondiente cuya frecuencia de operación concuerda con el codificador. Sin embargo, el reloj de sistema decodificador típicamente necesitará de sincronización con el reloj de sistema codificador. Las Referencias de Reloj de Programa (PCRs) son valores de contador provenientes del reloj de sistema del codificador que se insertan en los paquetes de transporte. Las PCRs insertadas en los paquetes de transporte representan el momento en el cual se insertaron las PCR's en los paquetes de transporte y, por consiguiente, reflejan la base de tiempo verdadera de un programa en particular. Cada programa tiene su propia base de tiempo independiente. Cada valor de estampa de tiempo en particular representa un valor de reloj en el momento de la inserción , que indica u na relación de tiempo óptima entre los datos de carga útil del paquete de datos en particular y los datos de carga útil de paquetes de datos previos y posteriores. Antes de transmitir una corriente de transporte para un sistema cabezal a través de una red hacia suscriptores, el tiempo de arribo de los paquetes se corrompe, lo cual introduce errores conocidos como variaciones cíclicas. Las PCRs ya no reflejan de manera exacta la base de tiempo de un programa seleccionado ya que el paquete que contiene la PCR llega en el tiempo incorrecto. En tal caso, las PCRs y el tiempo de transmisión del paq uete deben ajustarse antes de que el paquete abandone el sistema cabezal con objeto de permitir q ue el decodificador re-establezca la base de tiempo original del programa seleccionado. Típicamente, los ciclos bloqueados de fase digital de tipo II se utilizan para recuperar y suprimir las variaciones cíclicas en la PCR proveniente de una corriente de transporte MPEG. Sin embargo, es deseable tener un límite superior sobre variaciones cíclicas de PCR de salida provenientes de u n algoritmo estabilizador de PCR. Por ejemplo, un límite superior de variaciones cíclicas de PCR de no más de 500 nanosegundos es deseable. Es difícil garantizar el cumplimiento de tal límite superior para limitar las variaciones cíclicas de PCR con sistemas de ciclo bloqueados de fase digital, conocidos. Pueden utilizarse múltiples ciclos bloqueados de fase en cascada para suprimir las variaciones cíclicas de base de tiempo. Un ciclo bloqueado de fase proporciona una función de filtro de paso bajo a los componentes de variaciones cíclicas. Esto permite la supresión de variaciones cíclicas en frecuencias específicas por especificarse. Ya que los componentes espectrales de las variaciones cíclicas de entrada no se conocen , no es posible saber qué tanta supresión de variaciones cíclicas se logrará en general. Por consiguiente. Los ciclos bloq ueados de múltiples fases, simplemente en cascada, no pueden garantizar un límite superior sobre variaciones cíclicas de PCR de salida provenientes de un algoritmo estabilizador de PCR a menos que se utiliza un sistema de amplitud de banda extremadamente bajo. Sin embargo, en la mayoría de los casos, tal sistema de amplitud de banda bajo no sería práctico debido a que no sería capaz de responder lo suficientemente rápido a cambios de la velocidad de reloj de origen, originados por conmutación a una fuente M PEG diferente. Lo que se necesita es un método y sistema para estabilización de una corriente de transporte MPEG que garantice un límite superior sobre variaciones cíclicas de PCR de salida provenientes de un algoritmo estabilizador de PCR mientras se mantiene la máxima amplitud de banda del sistema. Breve Descri pción De Los Dibujos La Fig. 1 ilustra una modalidad de un transmisor de corriente de transporte de la presente invención . La Fig. 2 ilustra una modalidad de un estabilizador de corriente del transmisor de la corriente de transporte de la Fig. 1 . La Fig. 3 ilustra una modalidad de una corriente de paquetes de transporte transmitidos a una terminal de comunicaciones de suscriptor digital (DSCT). La Fig. 4 es una modalidad de un diagrama de flujo para implementar el proceso para la estabilización de una corriente de paquetes de acuerdo con la presente invención. Descripción Detallada La presente invención se describirá de manera más completa en lo sucesivo con referencia a los dibujos acompañantes, en los cuales los números similares representan elementos similares a través de las diversas figuras y en los cuales se muestra una modalidad ejemplar de la invención. Sin embargo, esta invención puede incorporarse en muchas formas diferentes y no debe considerarse como limitada a las modalidades establecidas en la presente; más bien, las modalidades se proporcionan a fin de que esta exposición sea concienzuda y completa y transmita por completo el alcance de la invención a aquellos expertos en la materia. La presente invención se describe de manera más completa a continuación en la presente. Una modalidad de la presente invención puede implementarse en el contexto de un sistema de televisión de suscriptor (STS) como hardware, software, firmware o una combinación de los mismos. Por ejemplo, la presente invención, en el contexto de un STS, se implementa en software o firmware que se almacena en memoria y que es ejecutable por un sistema de ejecución adecuado. Si se implementa en hardware, la presente invención puede implementarse con cualquier tecnología conocida por aquellos expertos en la materia. Un STS puede configurarse de muchas maneras diferentes, pero generalmente incluye una red de trabajo interpuesta entre un sistema cabezal y una pluralidad de terminales digitales de comunicación de suscriptor (DSCTs) . La DSCT localizada en una premisa del suscriptor proporciona una interfase entre el sistema cabezal y el suscriptor. El sistema cabezal recibe y procesa señales de programación provenientes de proveedores de contenido. En una modalidad , el sistema cabezal transmite señales digitales en formato M PEG . Sin embargo, las modalidades descritas en la presente, que emplean paq uetes de M PEG , son para propósitos ejemplares y no limitan el alcance de las presente invención . El alcance de la presente invención incluye todas las corriente de información donde se retira el estabilizador. El STS puede incluir componentes adicionales o incluir sistemas que olvidan la utilización de cableado estructurado físico para la transmisión, tal como sistemas de satélite. Como se muestra en la Fig . 1 , u n transmisor de corriente de transporte 1 00 dentro del sistema cabezal recibe una secuencia asincrona de estructuras de trabajo en red 1 02. Debido a la congestión de la red y otros factores, existen intervalos de tiempo variables entre estructuras de trabajo en red 102 que dan como resultado variaciones cíclicas. Cada estructura de trabajo en red 102 encapsula múltiples paquetes de transporte 104 (Fig. 2). Sin embargo, la presente invención no se limita a estructuras de trabajo en red que transportan cualquier número particular de paquetes de transporte. El transmisor 100 transmite una corriente 106 de paquetes de transporte MPEG 104 hacia los DSCTs 300 (Fig. 3). Refiriéndose aún a la Fig. 1 , el transmisor 100 incluye un procesador 1 10, un reloj 112, un pre-estabilizador 114, una pluralidad de estabilizadores 1 16, una pluralidad de encriptores 1 18, un multiplexor 120 y un modulador 122. El pre-estabilizador 1 14 recibe la corriente de estructuras de trabajo en red 102 y des- encapsula los paquetes de transporte 104 transportados por las estructuras de trabajo en red 102. El pre-estabilizador 1 14 anexa un cabezal de unidad de datos (DUH), el cual incluye campos para transportar diversa información de procesamiento, enrutamiento y sincronización, a los paquetes de transporte 104. Los paquetes de transporte 104, con DUHs anexos a los mismos, se transmiten entonces como corrientes con variaciones cíclicas 106 a los estabilizadores 1 16. El pre-estabilizador 1 14 recibe instrucciones de procesamiento provenientes del procesador 1 10 a fin de que cada corriente de programa transportada en la corriente de estructuras de trabajo en red 102 se transmita a un estabilizador separado 116. El reloj 1 12 genera el tiempo local, y proporciona a los estabilizadores 116 y al multiplexor 120 la hora local actual. En la modalidad preferida, el pre-estabilizador 1 14 también calcula un estimado de error por agrupamiento, E, el cual compensa aproximadamente el error introducido por la agrupación de múltiples paquetes de transporte 104 en una sola estructura de trabajo en red 102. El estimado de error por agrupamiento, E, se estampa en el DUH. El pre-estabilizador 1 14 también verifica los paquetes de transporte 104 para PCRs (240 (Fig. 2) y en respuesta al hallazgo de una PCR 240, el pre-estabilizador 1 14 estampa la estampa de tiempo contenida en la PCR 240 en el DUH. Cada uno de los estabilizadores 1 16 recibe una corriente con variaciones cíclicas 106 de los paquetes de transporte 104 y emite una corriente estabilizada, continua 124 de paquetes de transporte.
Los detalles del estabilizador 1 16 se proporcionan en la presente a continuación. Las corrientes estabilizadas 124 se procesan además por los encriptores 1 18, el multiplexor 120 y el modulador 122. El procesamiento que se realiza a las corrientes estabilizadas 124 entre el estabilizador 1 16 y el modulador 122 reintroduce variaciones cíclicas debido, entre otras cosas, a que la transmisión en múltiple introduce un retraso variable. El modulador 122 se adapta para transmitir paquetes de transporte 104 sin originar retraso variable. Por consiguiente, aquellos expertos en la materia reconocen que cualquier retraso variable para un paquete de transporte, introducido por el procesamiento que se realiza después del estabilizador 1 16 y antes del modulador 122, puede compensarse y que el transmisor de la corriente de transporte 100 puede incluir diferentes componentes, menos componentes o más componentes que aquellos mostrados en la Fig. 1 . Con respecto al procesamiento antes del estabilizador 1 16, cuando el pre-estabilizador 114 encuentra un paquete de transporte 104 que tiene una PCR 240, el pre-estabilizador 1 14 lee y registra el valor del campo de estampa de tiempo de la PCR 240. El pre- estabilizador 1 14 registra el estimado de error, E, en el campo de estimado de error por agrupamiento para esa PCR que contiene el paquete de transporte. El DUH también incluye un campo a tiempo en el cual el estabilizador 1 16 estampa la hora local actual, comúnmente referida como la LCR, en el campo a tiempo cuando el paquete de transporte 104 se recibe en el estabilizador 1 16. El DUH también puede incluir, entre otras cosas, campos para transportar información de procesamiento e información de encripción. En ese caso, el procesador 1 10 proporciona al pre-estabilizador 1 14 la información de procesamiento y encripción a fin de que el pre-estabilizador pueda estampar la información en los campos adecuados del DUH. Aunque los componentes del estabilizador de corriente 1 16 se muestran como elementos separados, esto se ha realizado por razones de claridad y es un ejemplo no limitante. Uno o más de los componentes del estabilizador de corriente 1 16 puede implementarse en hardware, software o firmware entre otros. En la modalidad mostrada en la Fig. 2, el estabilizador 1 16 incluye un extractor de PCR 210, una memoria intermedia estabilizadora 212, un sincronizador de intervalos 214, un primer ciclo bloqueado 220 y un segundo ciclo bloqueado 230. El primer ciclo bloqueado 220 incluye un comparador 222, un filtro de ciclo 224, y un oscilador controlado por voltaje o reloj 226. El segundo ciclo bloqueado 230 incluye un comparador 232, un limitador de señal 234, y un oscilador controlado por voltaje o reloj 236. El reloj 236 del segundo ciclo bloqueado de fase 230 se fija en la velocidad del primer ciclo bloqueado de fase 220. El extractor de PCR 210 recibe una corriente de transporte de entrada 106 de una pluralidad de paquetes de transporte con i variaciones cíclicas 104 en donde al menos una porción de los paquetes de entrada 104 incluye una PCR 240 y una carga útil 242. A medida que los paquetes de entrada 104 llegan al estabilizador 1 16, los paquetes 104 se estampan en tiempo con una LCR 244 en base a una referencia de reloj local proveniente del reloj local del sistema 1 12. La PCR 240 y la LCR 244 se leen a partir de los paquetes 104 antes de que los paquetes 104 se coloquen en la memoria intermedia de estabilizador 212. Siempre que el DUH incluye una estampa de tiempo en el campo de estampa de tiempo de la PCR, la PCR 240 y la LCR 244 se proporcionan al primer ciclo de retroalimentación 220, comúnmente referido como un ciclo de recuperación de PCR tipo I I. El primer ciclo bloqueado 220 es provisto con una entrada "corregida", la PCR 250, la cual se da como PCR = PCR,N - E|N, donde PCR,N es la estampa de tiempo originalmente contenida en la PCR 240 y E!N se transporta en el campo de estimado de error por agrupamiento del DUH entrante. La salida 252 generada por el primer ciclo bloqueado 220 es una corriente de señal de sincronización de velocidad variable, fijada en la referencia de reloj del sistema original (SCR), la cual se retroalimenta en el comparador 222. La corriente de señal de sincronización de velocidad variable responde a una variación de frecuencia (velocidad de acumulación de fase) y la fase de la corriente de valores de estampa de tiempo. El comparador 222 determina la diferencia entre sus entradas, la PCR 250 y PCR_recuperada 252, respectivamente, y emite la diferencia 254 al filtro de ciclo 224. El filtro de ciclo 224 esencialmente uniforma o promedia sus entradas 254 a fin de producir una salida 256 que no incluye variaciones de alta frecuencia. El oscilador 226 recibe la salida 256 del filtro de ciclo 224 y ajusta su velocidad de acuerdo con lo anterior. El oscilador 226 acelera las respuestas a entrada positiva, hace lentas las respuestas a entrada negativa y permanece constante en respuesta a la entrada igual a cero. La salida 252 del primer ciclo bloqueado de fase, PCR_recuperada 252, se introduce en el segundo ciclo bloqueado de fase 230, consistente en el comparador 232, el limitador de señal 234, totalizador 238 y oscilador controlado por voltaje o reloj 236. El segundo ciclo bloqueado 230, el cual rastrea el primer ciclo 220, transmite una corriente de señal de sincronización de velocidad estable de la velocidad promedio de la corriente de señal de sincronización proveniente del primer ciclo 220, la cual se utilizará como la base de tiempo para el retiro de paquetes de la memoria intermedia de estabilizador 212. Además de tener variaciones cíclicas por debajo de límites especificados, el error entre la salida 262 del segundo ciclo 230 y la PC R contenido en el paquete recibido debe se pequeño. Con objeto de que este error sea pequeño cuando la frecuencia de SCR fuente es diferente de la frecuencia de PCR_local nominal (frecuencia de oscilador 236 con señal de corrección nula), el ciclo bloqueado de fase debe ser del tipo I I (error de estado uniforme nulo respecto a una fase de entrada de cambio lineal) o la frecuencia nominal del oscilado debe orientarse a través de algún mecanismo externo. Con objeto de que el estabilizador de la PCR_local estabilizada 262 en la salida del segundo ciclo bloqueado 230 se encuentre por debajo de límites especificados, la velocidad de cambio de la señal de control de velocidad 268 debe limitarse. Si se colocara u n limitador de velocidad de rotación en la trayectoria de la señal de control 268 , la respuesta de ciclo abierto del segundo ciclo bloqueado de fase 230 se afectaría negativamente hasta el punto de la inestabilidad (si el ciclo 230 es un ciclo de tipo I I) . Sin embargo, la salida 256 del filtro de ciclo 224 del primer ciclo es la velocidad de acumulación de fase ( error de frecuencia entre la SCR de codificador y la frecuencia nominal del oscilado que produce la PCR_recuperada) requerida para el segundo ciclo 230 (osciladores 226 y 236 tienen la misma frecuencia nominal y sensibilidad de sintonización) . La salida 256 se utiliza como u na señal de alimentación por adelantado para orientar la frecuencia nominal del oscilador 236 en el segundo ciclo bloqueado de fase 230 que es un ciclo de tipo I. Esta señal de alimentación por adelantado 256 puede limitarse en velocidad de rotación por un limitador de velocidad de rotación 228 en la trayectoria 258, la cual no se encuentra dentro de un ciclo de retroalimentación. Con esta señal presente, el oscilador 236 en el segundo ciclo 230 se orienta a la frecuencia nominal correcta a fin de que el segundo ciclo 230 se requiera compensar solo para el error de fase inicial entre su salida y la salida del primer ciclo 220. Al limitar la magnitud de la señal de error de ciclo 264 (y solo actualizar su salida periódicamente) en el limitador de señal 234 y sumar esto con la señal de orientación limitada en velocidad 258 en el totalizador 238, la velocidad de cambio de la señal de control 268 se limita. El comparador 232 determina la diferencia entre sus entradas provenientes del primer ciclo bloqueado 220 y la PCR-local 262 generada por el oscilador controlado 236 del segundo ciclo bloqueado 230. El comparador 232 emite la diferencia 264 al limitador de señal 234 lo cual limita la magnitud de la entrada 264 para generar la salida 266 al totalizador 238. La PCR_local de salida 262 proveniente del oscilador 236 del segundo ciclo bloqueado 230 se proporciona a otro totalizador 270.
El totalizador 270 resta un parámetro ajustable ß que representa el tiempo promedio que un paquete de transporte 104 reside en la memoria intermedia 212. El resultado se utiliza en conjunto con el sincronizador de intervalos 214 para controlar la velocidad a la cual se emiten los paquetes de transporte. Los paquetes de transporte 104 que contienen estampas de tiempo de PCR se re-estampan con Retraso de PCR_Local 294 proveniente del reloj 238 más ß proveniente del totalizador 270 del segundo ciclo bloqueado 230. Refiriéndose aún a la Fig. 2, el primer y segundo ciclos de retroalimentación 220, 230 controlan juntos el sincronizador de intervalos 214 sin necesidad de que el segundo ciclo bloqueado 230 sea un ciclo de tipo II. La alimentación por adelantado de la salida 256 proveniente del primer filtro de ciclo 224 a través del limitador de velocidad de rotación 228 limita que tan rápidamente puede cambiar la frecuencia y, por consiguiente, garantiza que el límite superior del estabilizador de salida no se exceda. La función limitadora de velocidad alimentada por adelantado desde el primer ciclo bloqueado 220 convierte el segundo ciclo bloqueado 230 en un sistema adaptable no lineal debido a que la amplitud de banda del sistema cambia como una función de la cantidad de variaciones cíclicas en la corriente de entrada. La salida del segundo ciclo de retroalimentación 230 se utiliza como la base de tiempo y, por consiguiente, se proporciona al proceso de salida que retira paquetes 104 de la memoria intermedia de estabilizador 212 en base a la PCR estabilizada. Como se muestra en el bloque 280 de la Fig. 2, el proceso de salida retira paquetes 104 de la memoria intermedia de estabilizador 212 en base a la expiración del sincronizador de intervalos 214. El intervalo de tiempo del sincronizador de intervalos se calcula en una manera que proporciona un intervalo de paquete constante entre PCRs de corriente MPEG. Un paquete se libera en la expiración de cada conteo descendente del sincronizador de intervalos. Los conteos descendentes sucesivos se disminuyen en respuesta a la corriente de señal de sincronización de velocidad estable proveniente del ciclo 230. Debido a que el intervalo del sincronizador se relaciona con la PCR recuperada, los paquetes 104 se retirarán a una velocidad igual a la del servidor original, re-estableciendo así la base de tiempo original de un programa seleccionado. Como se muestra por los bloques 282 y 284 de la Fig. 2, los valores de estampa de tiempo de PCR dentro de los paquetes estabilizados 104 se reemplazan con una estampa de tiempo de PCR actualizada. Como se muestra en la Fig. 3, una modalidad del DSCT 300 incluye, entre otras cosas, un analizador sintáctico 310, un reloj local
312, un decodificador 314, un procesador 316 y un descifrador 318.
El analizador sintáctico 310 proporciona al procesador 316 con los
PATs y PMTs dentro de la corriente 130. El procesador 316 utiliza el
PAT para determinar el PMT de un programa en particular y después utiliza el PMT para que el programa en particular determine las corrientes PI D del programa en particular, que incluye la corriente
PID de PCR. El analizador sintáctico 310 proporciona el reloj local
312 con estampas de tiempo contenidas en la PCR 240. Además, el analizador sintáctico 310 proporciona las corrientes PID del programa en particular al descifrador 318.
En respuesta al procesador 316 que determina el DSCT 300 que se ha autorizado a tener acceso al programa, el procesador 316 proporciona palabras de control al descifrador 318 para descifrar el programa. El descifrador 318 utiliza entonces las palabras de control para descifrar las cargas útiles encriptadas de los paquetes de transporte 104 que contienen el programa y proporciona la carga útil descifrada al decodificador 314. El reloj local 312 recibe las estampas de tiempo y utiliza las estampas de tiempo para bloquear su frecuencia a fin de igualar la frecuencia del codificador en el sistema cabezal que codificó el programa. Con el reloj local 312 igualando la frecuencia del codificador, el decodificador utiliza señales de sincronización provenientes del reloj local 312 para sincronizar las diversas corrientes elementales del programa. La Fig . 4 ilustra etapas ejemplares de un proceso 400 tomado por el transmisor de corriente de transporte 100 para implementar la presente invención. El transmisor de la corriente de transporte 100 recibe una corriente de entrada 102 que tiene paquetes de transporte 106 donde algunos de los cuales contienen la PCR de estampa de tiempo 240. Como se muestra en el bloque del proceso 402, los paquetes de entrada 104 se estampan en tiempo con la LCR 244. La PCR 240 y LCR 244 se leen a partir de los paquetes 104 que tienen un DUH, como se muestra en el bloque de proceso 404, y después se colocan en la memoria intermedia de estabilizador 212, como se muestra en el bloque de proceso 406. Enseguida, la PCR 240 y la LCR 244 se proporcionan al primer ciclo bloqueado 220 como se muestra en el bloque de proceso 410 para determinar la velocidad de variación de la PCR, como se muestra en el bloque de proceso 420. El bloque de proceso 430 ¡lustra la proporción de la velocidad de variación de PCR al segundo ciclo bloqueado 230. La velocidad de acumulación de fase del primer ciclo bloqueado 220 se alimenta por adelantado en el segundo ciclo bloqueado 230, como se ilustra en el bloque de proceso 440, lo cual da como resultado una reducción de variaciones cíclicas residuales provenientes del primer ciclo bloqueado 220. Enseguida, como se muestra en el bloque de proceso 460, la salida del segundo ciclo bloqueado 230 se proporciona al sincronizador de intervalos 214. Los paquetes 104 se liberan de la memoria intermedia de estabilizador 212, como se muestra en el bloque de proceso 470, en base a la expiración del sincronizador de intervalos 214 que es relativa a la salida del reloj 236 del segundo ciclo bloqueado 230. Los paquetes de transporte extraídos 104 se procesan además en el transmisor de la corriente de transporte 100, lo cual puede dar como resultado un retraso variable, re-introduciendo así las variaciones cíclicas. En tal caso, los paquetes de transporte 104 que contienen estampas de tiempo de PCR se re-estampan con un tiempo medido con relación al reloj 236 del segundo ciclo bloqueado 230, como se muestra en el bloque de proceso 480. Los paquetes de transporte 104 se transmiten entonces desde el transmisor de la corriente de transporte 1 10 en la corriente 130 hacia el DSCT de suscriptor 300. Cualquier descripción o bloques del proceso en los diagramas de flujo debe entenderse como la representación de módulos, segmentos, o porciones de código que incluyen una o más instrucciones ejecutables para la implementación de funciones lógicas específicas o etapas en el proceso, e implementaciones alternas se incluyen dentro del alcance de la modalidad preferida de la presente invención, en la cual pueden ejecutarse funciones fuera de orden de lo mostrado o discutido, incluyendo sustancialmente de manera concurrente o en orden inverso, dependiendo de la funcionalidad involucrada, según se entendería por aquellos de experiencia razonable en la materia de la presente invención. Lo anterior ha perfilado ampliamente algunos de los aspectos y características más pertinentes de la presente invención. Esto debe considerarse meramente ilustrativo de algunas de las características y aplicaciones más prominentes de la invención. Pueden obtenerse otros resultados benéficos mediante aplicación de la información expuesta en una manera diferente o mediante modificación de las modalidades expuestas. De acuerdo con lo anterior, otros aspectos y un entendimiento más comprensivo de la invención pueden obtenerse mediante referencia a la descripción detallada de las modalidades ejemplares tomadas en conjunto con los dibujos acompañantes, además del alcance de la invención definido por las reivindicaciones.