JP2010102767A - 半導体メモリ装置 - Google Patents

Abstract

【課題】 リファレンスセルにおける抵抗素子の抵抗値判別を容易にする機能を持つ半導体メモリ装置を提供する。
【解決手段】 選択されたメモリセルのストアデータに応じた電圧をリファレンスセルに応じた電圧と比較して当該ストアデータを検出する半導体メモリ装置に適用され、互いの抵抗値が異なる抵抗素子にそれぞれが接続された複数の抵抗測定基準アンプＲＡ０〜ＲＡ７を設け、テストモード動作時に、前記リファレンスセルに応じた電圧Ｖｒａｒを前記複数の抵抗測定基準アンプからの電圧Ｖｒａ０〜Ｖｒａ７のそれぞれと比較し、複数の比較結果をデータ入出力端子ＤＱ０〜ＤＱ７から出力する。
【選択図】 図１

Description

本発明は半導体メモリ装置に関する。

近年、高速で高集積な不揮発性メモリとして相変化メモリが注目されており、例えば特許文献１に開示されている。

特開２００６−２９４１８１号公報

相変化メモリなどに代表される抵抗変化メモリにおいては、電気的にメモリ素子の組成を変化させ、高抵抗もしくは低抵抗の状態をそれぞれストアデータに割り当てデータを記憶する半導体記憶装置である。その様な記憶装置においては、以下の１）〜３）が必要である。

１）読み出しスピードを満足できるメモリ素子の抵抗値の設定。
２）上記抵抗値を得るための最適プログラム電圧・電流・パルス幅の調整。
３）リファレンスセル（基準セル）の持つ抵抗素子の最適抵抗値設定。

しかしながら、ウェハ状態もしくは半導体メモリ装置として組立て後、プログラムされた抵抗値を直接測定することができず、メモリ素子及びリファレンスセルの抵抗素子の最適抵抗値設定は困難である。特に、読み出しの基準となるリファレンスセルの抵抗素子の抵抗値が不明確であると、読み出しマージンに関わる最適化が困難となり、製品特性に大きな支障をきたす。

そこで、本発明は、リファレンスセルの抵抗素子の抵抗値判別を容易にする機能を持つ半導体メモリ装置を提供しようとするものである。

本発明は、不揮発性メモリ、特に抵抗変化プログラム方式のメモリ装置において、読み出しに関わる基準電圧を発生するリファレンスアンプに関し、基準電圧を生成するリファレンスセルにおける可変抵抗素子の抵抗値の判別を行なうために、テストモードを使用することで、外部端子に抵抗値判別用の出力を行い、高速に抵抗値判別をすることができる判別手段を提供する。

本発明の態様によれば、選択されたメモリセルのストアデータに応じた電圧をリファレンスセルに応じた電圧と比較して当該ストアデータを検出する半導体メモリ装置において、互いの抵抗値が異なる抵抗素子にそれぞれが接続された複数の抵抗測定基準アンプを設け、テストモード動作時に、前記リファレンスセルに応じた電圧を前記複数の抵抗測定基準アンプからの電圧のそれぞれと比較し、複数の比較結果を抵抗値判別用のデータとしてデータ入出力端子から出力するようにした半導体メモリ装置が提供される。

本発明の他の態様によれば、選択されたメモリセルのストアデータに応じた電圧をリファレンスセルに応じた電圧と比較して当該ストアデータを検出する半導体メモリ装置において、互いの抵抗値が異なる抵抗素子にそれぞれが接続された複数の抵抗測定基準アンプを用意し、テストモード動作時に、前記リファレンスセルに応じた電圧を前記複数の抵抗測定基準アンプからの電圧のそれぞれと比較し、複数の比較結果に基づいて前記リファレンスセルの持つ抵抗素子に対するテストを行なうようにした半導体メモリ装置のテスト方法が提供される。

このテスト方法においては、前記複数の抵抗測定基準アンプはそれぞれ固有の抵抗値を持つ抵抗素子に接続され、複数の前記固有の抵抗値と、前記リファンレンスセルの持つ抵抗素子の抵抗値として想定される複数種類の抵抗値と、前記複数の比較結果との対応関係を示すテーブルがあらかじめ作成され、前記複数の比較結果を基に前記テーブルを参照して前記リファレンスセルの前記抵抗素子の抵抗値を判別するようにされることが望ましい。

本発明によるリファレンスセルの抵抗素子の抵抗値測定においては、抵抗値をアナログ的に時間をかけて測定するのではなく、複数の固定抵抗素子を参照抵抗素子としてそれぞれ接続した複数の抵抗測定基準アンプにおける複数の参照抵抗素子の抵抗値とリファレンスセルの抵抗素子の抵抗値とを電圧にて比較し、複数の比較結果をデータ入出力端子に出力することで、１サイクル内にコードとして抵抗値判別用の出力を行なうことができる。その結果、高速かつ容易にリファレンスセルの抵抗素子の抵抗値を測定することができる。

［実施例の構成］
図１を参照して本発明を不揮発性の半導体メモリ装置に適用した場合の実施例について説明する。

本半導体メモリ装置は、通常の読み出しモード時に必要な要素として、基準電圧を発生するためのリファレンスアンプ１１と、記憶されたデータを読み出す複数のセンスアンプＳＡ０〜ＳＡ７と、センスアンプＳＡ０〜ＳＡ７に対応して設けられた複数のコンパレータＣＰ０〜ＣＰ７を備える。複数のコンパレータＣＰ０〜ＣＰ７は、リファレンスアンプ１１からの信号Ｖｒａｓと、対応したセンスアンプからの信号Ｖｓａ０〜Ｖｓａ７とを比較しそれぞれの比較結果に応じて”０”（ローレベル）あるいは”１”（ハイレベル）の信号Ｓｏｕｔ０〜Ｓｏｕｔ７を端子ＤＱ０〜ＤＱ７にそれぞれ出力する。メモリの読み出し、書き込み動作及びそのために必要な上記以外の具体的構成については、本発明の要旨ではないので詳しい説明は省略する。いずれにしても、センスアンプＳＡ０〜ＳＡ７とコンパレータＣＰ０〜ＣＰ７の組合せはメモリモジュールの一部として作用する。

本半導体メモリ装置はまた、テストモード時に必要な要素として、複数の抵抗測定基準アンプＲＡ０〜ＲＡ７と、抵抗測定基準アンプＲＡ０〜ＲＡ７に対応して設けられた複数のコンパレータＣＡ０〜ＣＡ７を備える。複数のコンパレータＣＡ０〜ＣＡ７は、リファレンスアンプ１１からの信号Ｖｒａｒと、対応した抵抗測定基準アンプからの信号Ｖｒａ０〜Ｖｒａ７とを比較しそれぞれの比較結果に応じて”０”（ローレベル）あるいは”１”（ハイレベル）の信号Ｒｏｕｔ０〜Ｒｏｕｔ７を端子ＤＱ０〜ＤＱ７にそれぞれ出力する。後述するように、抵抗測定基準アンプＲＡ０〜ＲＡ７はそれぞれ、参照抵抗素子として、固有の抵抗値Ｒｘ０〜Ｒｘ７を持つ抵抗素子に接続されている。抵抗測定基準アンプＲＡ０〜ＲＡ７とコンパレータＣＡ０〜ＣＡ７との組合せは比較判別部と総称されても良い。

なお、通常の読み出し時には読み出しモード信号ＴＢが”１”とされ、テストモード時にはテストモード信号ＴＴが”１”とされる。信号ＴＢ、ＴＴの一方が”１”の時、他方は”０”であることは言うまでも無い。このような読み出しモードとテストモードでの動作切り替えのために、リファレンスアンプ１１とコンパレータＣＰ０〜ＣＰ７との間にはトランスファー回路１２が設けられ、リファレンスアンプ１１とコンパレータＣＡ０〜ＣＡ７との間にはトランスファー回路１３が設けられる。

トランスファー回路１２は読み出しモード信号ＴＢが”１”の時オン状態となり、リファンレンスアンプ１１からの信号Ｖｒａを信号ＶｒａｓとしてコンパレータＣＰ０〜ＣＰ７に伝達する一方、テストモード信号ＴＴが”１”の時にはオフ状態でリファンレンスアンプ１１からの信号Ｖｒａを伝達しない。

逆に、トランスファー回路１３はテストモード信号ＴＴが”１”の時オン状態となり、リファンレンスアンプ１１からの信号Ｖｒａを信号ＶｒａｒとしてコンパレータＣＡ０〜ＣＡ７に伝達する一方、読み出しモード信号ＴＢが”１”の時にはオフ状態でリファンレンスアンプ１１からの信号Ｖｒａを伝達しない。トランスファー回路１２、１３は入力側モード切替え部と呼ばれても良い。

更に、コンパレータＣＰ０〜ＣＰ７と端子ＤＱ０〜ＤＱ７との間にはそれぞれ、トランスファー回路ＴＲ０〜ＴＲ７が設けられる。トランスファー回路ＴＲ０〜ＴＲ７はそれぞれ、読み出しモード信号ＴＢが”１”の時オン状態になって、対応するコンパレータＣＰ０〜ＣＰ７の出力を伝達し、テストモード信号ＴＴが”１”の時にはオフ状態でコンパレータＣＰ０〜ＣＰ７の出力は伝達しない。

一方、コンパレータＣＡ０〜ＣＡ７と端子ＤＱ０〜ＤＱ７との間にはそれぞれ、トランスファー回路ＴＡ０〜ＴＡ７が設けられる。トランスファー回路ＴＡ０〜ＴＡ７はそれぞれ、テストモード信号ＴＴが”１”の時オン状態となって、対応するコンパレータＣＡ０〜ＣＡ７の出力を伝達し、読み出しモード信号ＴＢが”１”の時にはオフ状態でコンパレータＣＡ０〜ＣＡ７の出力は伝達しない。トランスファー回路ＴＲ０〜ＴＲ７及びＴＡ０〜ＴＡ７は出力側モード切替え部と呼ばれても良い。

［実施例の動作の説明］
次に、図２、図４をも参照して動作について説明する。

１）通常読み出しモード
図２は、通常読み出しのための要素として、リファレンスアンプ１１と、センスアンプＳＡ０及びこれに対応したコンパレータＣＰ０を示し、便宜上、トランスファー回路１２は図示を省略している。リファレンスアンプ１１は、トランジスタ素子１１−１１、可変抵抗素子１１−１２からなるリファレンスセル１１−１に接続されている。

メモリセルＭＣ０は、トランジスタ素子Ｎ０と記憶素子Ｒ０を直列接続した構成である。メモリセルＭＣ０にストアされたデータを読み出すための増幅回路であるセンスアンプＳＡ０は、記憶素子ＭＣ０に直列接続したトランジスタ素子Ｎ１を有し、更にトランジスタ素子Ｎ１と直列に接続し、その共通接点２１の電位Ｖｓａ０をゲート入力とするトランジスタ素子Ｐ１とからなる。トランジスタ素子Ｐ１の一端は電源電圧Ｖｄｄと接続している。ここでトランジスタ素子Ｐ１のようにそのゲートとドレインを共通接続した回路構成を一般的に負荷回路と呼び、抵抗素子と同等の働きを持っている。その出力電圧は、最大でも電源電圧Ｖｄｄとトランジスタ素子Ｐ１の閾値電圧Ｖｔｐとの差分が供給できる。

なお、図２においては、メモリセルＭＣ０がセンスアンプＳＡ０の中に描かれているが、センスアンプＳＡ０の破線ブロックとは別の破線ブロック内に示していることから明らかなように、メモリセルＭＣ０がセンスアンプＳＡ０に含まれることを示すものではない。これは、リファレンスアンプ、図３に示された抵抗測定基準アンプにおいても同様である。

次に、トランジスタ素子Ｎ１のゲート電位はＶclampという電圧が供給される。例えば本発明の一例としている相変化メモリ装置の場合、電圧Ｖclampは０．３Ｖ〜０．５Ｖ程度の一定電圧として設定される。これは、メモリセルＭＣ０すなわち、ビット線に掛かる電圧を一定（０．３Ｖ〜０．５Ｖ)とするためである。その理由は、例えば相変化メモリ装置やＲｅＲＡＭなどのように電流・電圧を供給することによりその抵抗値を変化させ、データをストアするようなメモリ装置においては、過大な電流・電圧供給による読み出しを行おうとする場合、メモリセルに流れる電流により擬似的な書き込み状態となるため、ストアデータの破壊を引き起こす可能性がある。このような理由から、過剰な電流・電圧を制限する必要がある。トランジスタ素子Ｎ０のゲート電位Ｖｘはワード線電圧である。

簡単に読み出しの動作原理について説明する。

読み出し動作は、ワード線電圧Ｖｘがハイレベルとなりトランジスタ素子Ｎ０がオンの状態となる。今、記憶素子Ｒ０が低抵抗の場合、トランジスタ素子Ｐ１及びＮ１により制限された電流Ｉ_ＭＣ０が記憶素子Ｒ０、トランジスタ素子Ｎ０を介して流れる。そのため、共通接点２１の電位レベルは凡そＶ_Ｌ（＝電源電圧Ｖｄｄ−閾値電圧Ｖｔｐ−抵抗素子Ｒ０の抵抗値＊電流Ｉ_ＭＣ０）まで引き下げられる。一方、記憶素子Ｒ０が高抵抗の場合、トランジスタ素子Ｎ０を通して電流を流すことが困難となるため、記憶素子Ｒ０を介して電流は流れにくくなる。そのため、接点２１は電圧降下を起こすことがなくなるので、その電位レベルはＶ_Ｈ（電源電圧Ｖｄｄ−閾値電圧Ｖｔｐ）まで引き上げられる。

一方、リファレンスアンプ１１は、センスアンプと同様の構成となっているが、リファレンスセル１１−１を構成する可変抵抗素子１１−１２は、メモリセルの抵抗素子と同一材料・構成で形成されることが望ましい。もしくは、通常の抵抗素子のようなもので良く、複数の抵抗素子を持ち合わせ、ヒューズ手段などにより選択可能とするものでも良い。

例えばリファレンスセル１１−１の可変抵抗素子１１−１２の抵抗値は、メモリセルＭＣ０に書き込まれる抵抗素子Ｒ０の抵抗値が高い場合と低い場合とのちょうど中間の抵抗値として設定することができる。リファレンスレベルである電位Ｖｒａｓは前述したセンスアンプの検出電位Ｖ_ＬとＶ_Ｈとのちょうど中間値となる一定したレベルを出力する。すなわちこのリファレンスレベルＶｒａｓに対して接点２１の電位レベルＶｓａ０が超えるかあるいは以下のレベルであるかを、コンパレータＣＰ０にて判別を行い、センス出力Ｓｏｕｔ０として出力される。

他のセンスアンプ及びこれに対応したコンパレータも同様の構成を持つ。

通常読み出し時には、テストモード信号ＴＴは”０”（ローレベル）で、読み出しモード信号ＴＢが”１”（ハイレベル）となる。

繰り返し説明すると、リファレンスアンプ１１からの信号Ｖｒａは、オン状態にあるトランスファー回路（図１の１２）を経由して信号Ｖｒａｓとなる。この信号Ｖｒａｓと、メモリセルＭＣ０に書き込まれたデータを判別するセンスアンプＳＡ０の増幅信号Ｖｓａ０とを、比較判別用のコンパレータＣＰ０に入力する。コンパレータＣＰ０からの比較判別結果を示す信号Ｓｏｕｔ０は、オン状態にあるトランスファー回路ＴＲ０（図１）を経由して端子ＤＱ０に伝送される。他のセンスアンプＳＡ１〜ＳＡ７及びコンパレータＣＰ１〜ＣＰ７も同様に動作する。

上記比較判別は、センスアンプ側からの信号レベルＶｓａがリファレンスアンプ１１側からの信号レベルＶｒａｓより高い場合（Ｖｓａ＞Ｖｒａｓ）は、各コンパレータは”１”レベルを出力し、信号レベルＶｓａが信号レベルＶｒａｓ以下の場合（Ｖｓａ≦Ｖｒａｓ）には各コンパレータは”０”レベルを出力する。

２）テストモード（リファレンスセルの抵抗測定）
図３は、テストモードのための要素として、リファレンスアンプ１１と、抵抗測定基準アンプＲＡ０及びこれに対応したコンパレータＣＡ０を示し、便宜上、トランスファー回路１３は図示を省略している。抵抗測定基準アンプＲＡ０は、抵抗値Ｒｘ０の基準抵抗素子（参照抵抗素子）に接続されている。他の抵抗測定基準アンプ及びこれに対応したコンパレータも同様の構成を持つ。以下では、抵抗測定基準アンプＲＡ１〜ＲＡ７における基準抵抗素子の抵抗値をそれぞれＲｘ１〜Ｒｘ７とする。すなわち、抵抗測定基準アンプＲＡ０〜ＲＡ７はそれぞれ、固有の固定抵抗素子（例えば、ここでは８状態の抵抗とし、Ｒｘ０＝１０ＫΩ、Ｒｘ１＝２０ＫΩ、Ｒｘ２＝３０ＫΩ、Ｒｘ３＝５０ＫΩ、Ｒｘ４＝７０ＫΩ、Ｒｘ５＝１００ＫΩ、Ｒｘ６＝１５０ＫΩ、Ｒｘ７＝２００ＫΩ）に接続されている。

テストモード時には、テストモード信号ＴＴが”１”レペルで、読み出しモード信号ＴＢは”０”レベルとなる。

これにより、リファレンスアンプ１１からコンパレータＣＰ０〜ＣＰ７ヘの信号経路及びコンパレータＣＰ０〜ＣＰ７から端子ＤＱ０〜ＤＱ７への信号経路は断たれる。

リファレンスアンプ１１からの信号Ｖｒａは、オン状態になったトランスファー回路１３を経由して信号ＶｒａｒとしてコンパレータＣＡ０に入力される。また、固有の固定抵抗素子（ここでは、Ｒｘ０＝１０ＫΩ）に接続されている抵抗測定基準アンプＲＡ０の出力信号Ｖｒａ０がコンパレータＣＡ０に入力される。コンパレータＣＡ０の比較結果である出力Ｒｏｕｔ０は、トランスファー回路ＴＡ０を介して端子ＤＱ０に伝達される。他の抵抗測定基準アンプＲＡ１〜ＲＡ７及びコンパレータＣＡ１〜ＣＡ７も同様に動作する。

上記比較判別は、リファレンスアンプ１１側からの信号レベルＶｒａｒが抵抗測定基準アンプ側からの信号レベルＶｒａより高い場合（Ｖｒａｒ＞Ｖｒａ）は、各コンパレータは”１”レベルを出力し、信号レベルＶｒａｒが信号レベルＶｒａ以下の場合（Ｖｒａｒ≦Ｖｒａ）には各コンパレータは”０”レベルを出力する。

以下の表１に、テストモードにおいて参照されるテーブルの一例を示す。表１は、リファレンスアンプ１１のリファレンスセル１１−１の持つ抵抗素子１１−１２の抵抗値として想定される複数種類の抵抗値Ｒｒｅｆと、抵抗測定基準アンプＲＡ０〜ＲＡ７のそれぞれに接続された固定抵抗素子の抵抗値Ｒｘ０〜Ｒｘ７及び端子ＤＱ０〜ＤＱ７に出力されるデータとの関係を示す。

図４及び表１を参照しながら、動作について説明する。

抵抗測定基準アンプＲＡ０〜ＲＡ７における固定抵抗素子の抵抗値を表１のＲｘ０〜Ｒｘ７に従った設定とする。

図４を参照すると、上記抵抗値Ｒｘ０〜Ｒｘ７に従った各々の抵抗測定基準アンプから発生される基準電圧信号の信号レベルは、Ｖｒａ０〜Ｖｒａ７の８つの固定レベルとして発生される。読み出しモード信号ＴＢがローレベル、テストモード信号ＴＴがハイレベルになるとリファレンスセルが選択され、その出力レベルＶｒａｒが確定する。

ここで、リファレンスセル１１−１の抵抗素子１１−１２の値が５０ＫΩであった場合、出力レベルＶｒａｒは、図４に示すように、信号レベルＶｒａ３と同じレベルとなる。信号レベルＶｒａ０、Ｖｒａ１、Ｖｒａ２を基準電位とするコンパレータＣＡ０、ＣＡ１、ＣＡ２は、前記出力レベルＶｒａｒとのレベル差を検出し、出力レベルＶｒａｒが信号レベルＶｒａ０、Ｖｒａ１、Ｖｒａ２より高い電圧であるため、出力Ｒｏｕｔ０、Ｒｏｕｔ１、Ｒｏｕｔ２としてそれぞれ”１”レベルを出力する。

一方、コンパレータＣＡ３〜ＣＡ７は、出力レベルＶｒａｒが各々の信号レベルＶｒａ３〜Ｖｒａ７以下のレベルであるため、出力Ｒｏｕｔ３〜Ｒｏｕｔ７としてそれぞれ”０”レベルを出力する。

以上のようにして、端子ＤＱ０〜ＤＱ７に現れる出力はそれらの並びに従い”１１１０００００”なるデータとなる。ここで、あらかじめこのリファレンスセル１１−１の抵抗素子１１−１２の値として予測される複数の抵抗値Ｒｒｅｆと、抵抗測定基準アンプＲＡ０〜ＲＡ７における固定抵抗素子の抵抗値Ｒｘ０〜Ｒｘ７と、端子ＤＱ０〜ＤＱ７に現れる出力データの対応関係を示す表１のような比較コード表が作成されている。そして、テストモードにエントリーした際には、図示しない判別手段、例えばメモリテスタが端子ＤＱ０〜ＤＱ７に現れるデータに基づいて比較コード表を参照することにより、１回の読み出しによりリファレンスセルにおける抵抗素子の抵抗値を判別することができる。つまり、表１で言えば、データ”１１１０００００”の場合、抵抗値Ｒｒｅｆは５０ＫΩと判別される。ちなみに、表１によれば、データ”００００００００”の場合、抵抗値Ｒｒｅｆは５ＫΩ、データ”１０００００００”の場合、抵抗値Ｒｒｅｆは２０ＫΩ、データ”１１１１１１００”の場合、抵抗値Ｒｒｅｆは１１０ＫΩと判別される。

以上のようにして、本実施例によれば、リファレンスアンプにおけるリファレンスセルのプログラム抵抗値を、直接内部測定することなく、外部端子より判別することが可能となる。判別の結果、抵抗値が所望の値と異なるような場合には、例えばトリミングなどの手法を用いてリファレンスセルのプログラム抵抗値の調整が行なわれる。

［変形実施例］
上記実施例に比べて精度良く測定する方法として、たとえば抵抗値Ｒｘ０とＲｘ１の間の抵抗値を持つ抵抗素子を得ることができるように、抵抗値Ｒｘ０を有する抵抗素子に接続した抵抗測定基準アンプＲＡ０に、更に抵抗素子を追加接続するようにしても良い。

または、擬似的にアンプのあらかじめ設けられた負荷ＭＯＳをテスト信号により選択し、電流レシオを変化させて読み出すこともできる。

更に、データ入出力端子が一つの場合、またはデータ入出力端子の数よりも抵抗測定基準アンプの数が多い場合には、比較判別部における複数の比較判別用コンパレータの比較結果を共通の端子から時分割で出力するようにしても良い。

なお、本発明は不揮発性メモリ、特に相変化メモリのような抵抗変化プログラム方式のメモリ装置への適用が考えられるが、この種のメモリ装置以外の半導体メモリ装置（ＲｅＲＡＭ、ＭＲＡＭなど）にも適用可能であることは言うまでもない。

図１は、本発明による半導体メモリ装置の実施例の構成を示す回路図である。 図２は、図１に示された回路のうち、通常読み出しのための要素として、リファレンスアンプと、１つのセンスアンプ及びこれに対応したコンパレータの組み合わせを示した回路図である。 図３は、図１に示された回路のうち、テストモードのための要素として、リファレンスアンプと、１つの抵抗測定基準アンプ及びこれに対応したコンパレータの組み合わせを示した回路図である。 図１に示された回路における複数の比較判別用コンパレータで行なわれる電圧の比較判別について説明するための図である。

符号の説明

１２、１３、ＴＲ０〜ＴＲ７、ＴＡ０〜ＴＡ７ トランスファー回路
ＴＢ 読み出しモード信号
ＴＴ テストモード信号

Claims (8)

1. 選択されたメモリセルのストアデータに応じた電圧をリファレンスセルに応じた電圧と比較して当該ストアデータを検出する半導体メモリ装置において、
   互いの抵抗値が異なる抵抗素子にそれぞれが接続された複数の抵抗測定基準アンプを設け、テストモード動作時に、前記リファレンスセルに応じた電圧を前記複数の抵抗測定基準アンプからの電圧のそれぞれと比較し、当該比較結果をデータ入出力端子から出力するようにした半導体メモリ装置。
2. 前記リファレンスセルに応じた電圧を前記複数の抵抗測定基準アンプからの電圧のそれぞれと比較する手段として前記複数の抵抗測定基準アンプに対応した複数のコンパレータを備え、該複数のコンパレータの比較結果を１つ以上のデータ入出力端子から出力するようにした請求項１に記載の半導体メモリ装置。
3. 前記リファレンスセルに接続されたリファレンスアンプと前記複数のコンパレータとの間に、前記テストモード動作時のみ、前記リファレンスセルに応じた電圧を前記複数のコンパレータに伝達する入力側切替え手段を設けた請求項２に記載の半導体メモリ装置。
4. 前記データ入出力端子と前記複数のコンパレータとの間に、前記テストモード動作時のみ、前記複数のコンパレータの比較結果を前記データ入出力端子に伝達する出力側切替え手段を設けた請求項２または３に記載の半導体メモリ装置。
5. 選択されたメモリセルのストアデータに応じた電圧をリファレンスセルに応じた電圧と比較して当該ストアデータを検出する半導体メモリ装置のテスト方法において、
   互いの抵抗値が異なる抵抗素子にそれぞれが接続された複数の抵抗測定基準アンプを用意し、
   テストモード動作時に、前記リファレンスセルに応じた電圧を前記複数の抵抗測定基準アンプからの電圧のそれぞれと比較し、
   複数の比較結果に基づいて前記リファレンスセルの持つ抵抗素子に対するテストを行なうようにした半導体メモリ装置のテスト方法。
6. 前記複数の抵抗測定基準アンプはそれぞれ固有の抵抗値を持つ抵抗素子に接続され、複数の前記固有の抵抗値と、前記リファンレンスセルの持つ抵抗素子の抵抗値として想定される複数種類の抵抗値と、前記複数の比較結果との対応関係を示すテーブルがあらかじめ作成され、前記複数の比較結果を基に前記テーブルを参照して前記リファレンスセルの前記抵抗素子の抵抗値を判別するようにした請求項５に記載の半導体メモリ装置のテスト方法。
7. 選択されたメモリセルのストアデータに応じた電圧をリファレンスセルに応じた電圧と比較して当該ストアデータを検出する半導体メモリ装置において、
   テストモード動作時に、前記リファレンスセルに応じた電圧と、複数種類の抵抗測定用基準電圧との比較を行ない、複数の比較結果を出力する比較判別手段を備えた半導体メモリ装置。
8. 前記比較判別手段は、
   互いの抵抗値が異なる抵抗素子にそれぞれが接続された複数の抵抗測定基準アンプと、
   前記リファレンスセルに応じた電圧を、前記複数の抵抗測定基準アンプからの電圧のそれぞれと比較する、前記複数の抵抗測定基準アンプに対応した複数のコンパレータとを含み、
   該複数のコンパレータの比較結果を１つ以上のデータ入出力端子から出力するようにした請求項７に記載の半導体メモリ装置。

Images