JP2010093688A - Semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To prevent erroneous detection in rising of a power supply potential in a semiconductor integrated circuit which incorporates an oscillation stop detection circuit for determining whether or not an oscillating operation is being performed in an oscillation circuit. <P>SOLUTION: A semiconductor integrated circuit includes: a transistor line, in which a plurality of transistors are connected in series, for moving positive electric charges from a first power supply potential, a plurality of the transistors being alternately turned on/off by applying clock signals or inverted clock signals to the gates thereof; a plurality of capacitors for storing the electric charges moved by a plurality of the transistors; a pull-down element for pulling down a terminal of the capacitor on a final stage; an N-channel MOS transistor in which a potential at the terminal of the capacitor on the final stage is applied to the gate thereof and a second power supply potential is supplied to the source thereof; a pull-up element for pulling up a drain of the N-channel MOS transistor; and a logic circuit for generating an output signal on the basis of a drain potential of the N-channel MOS transistor. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、発振回路において発振動作が行われているか否かを判定する発振停止検出回路を内蔵した半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit incorporating an oscillation stop detection circuit that determines whether or not an oscillation operation is performed in an oscillation circuit.

例えば、計時情報を管理するリアルタイムクロック（ＲＴＣ）用の半導体集積回路（ＩＣ）においては、発振回路によって生成され分周回路によって分周されたクロック信号を検出して、発振回路において発振動作が行われているか否かを判定する発振停止検出回路が用いられている。   For example, in a semiconductor integrated circuit (IC) for a real-time clock (RTC) that manages timekeeping information, a clock signal generated by an oscillation circuit and divided by a frequency division circuit is detected, and an oscillation operation is performed in the oscillation circuit. An oscillation stop detection circuit is used to determine whether or not the

図５は、従来の半導体集積回路における発振停止検出回路周辺の構成を示す回路図である。発振停止検出回路４０は、外部から供給される電源電位ＶＤＤ及び電源電位ＶＳＳに基づいて定電圧回路３０によって生成される安定化された電源電位ＶＲＥＧが供給されて動作する。発振回路によって生成されたクロック信号は、分周回路によって分周されて、発振停止検出回路４０に入力される。発振停止検出回路４０において、入力されたクロック信号が、ＰチャネルＭＯＳトランジスタＱＰ１のゲートに印加されると共に、インバータ４１に入力されて反転される。インバータ４１から出力される反転クロック信号は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに印加される。 FIG. 5 is a circuit diagram showing a configuration around an oscillation stop detection circuit in a conventional semiconductor integrated circuit. Oscillation stop detection circuit 40 is stabilized supply voltage V REG generated by the constant voltage circuit 30 is operated is supplied based on the power supply potential V DD and the power supply voltage V SS supplied from the outside. The clock signal generated by the oscillation circuit is frequency-divided by the frequency divider circuit and input to the oscillation stop detection circuit 40. In the oscillation stop detection circuit 40, the input clock signal is applied to the gate of the P-channel MOS transistor QP1 and input to the inverter 41 and inverted. The inverted clock signal output from inverter 41 is applied to the gate of P channel MOS transistor QP2.

発振回路において発振動作が行われている場合には、クロック信号によってトランジスタＱＰ１がオン・オフすることにより、コンデンサＣ１に正の電荷が蓄積され、反転クロック信号によってトランジスタＱＰ２がオン・オフすることにより、コンデンサＣ２に正の電荷が蓄積される。これにより、ノードＡのレベルがハイレベルになるので、インバータ４２がローレベルの出力信号を生成する。   When the oscillation operation is performed in the oscillation circuit, the transistor QP1 is turned on / off by the clock signal, positive charge is accumulated in the capacitor C1, and the transistor QP2 is turned on / off by the inverted clock signal. , Positive charge is accumulated in the capacitor C2. As a result, the level of the node A becomes high, so that the inverter 42 generates a low level output signal.

一方、発振回路において発振動作が停止している場合には、クロック信号がハイレベル又はローレベルに固定される。その結果、トランジスタＱＰ１及びＱＰ２の内の一方が必ずオフ状態となって、コンデンサＣ２に正の電荷が供給されなくなり、微小定電流源ＩＲＥＦ１によってノードＡのレベルがローレベルになるので、インバータ４２がハイレベルの出力信号を生成する。 On the other hand, when the oscillation operation is stopped in the oscillation circuit, the clock signal is fixed to the high level or the low level. As a result, one of the transistors QP1 and QP2 is always turned off, so that no positive charge is supplied to the capacitor C2, and the level of the node A is set to a low level by the minute constant current source I REF 1. 42 generates a high level output signal.

ここで、発振回路において発振動作が行われている際に、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）が、数μｓ／Ｖ〜数百μｓ／Ｖ程度の割合で、例えば、１Ｖから５．５Ｖまで立ち上がることにより、安定化された電源電圧（ＶＲＥＧ−ＶＳＳ）も急峻に立ち上がる場合について考える。 Here, when an oscillation operation is performed in the oscillation circuit, the power supply voltage (V DD −V SS ) supplied from the outside is at a rate of several μs / V to several hundreds μs / V, for example, 1 V Let us consider a case where the stabilized power supply voltage (V REG -V SS ) rises steeply by rising from 1 to 5.5 V.

図６は、図５に示す発振停止検出回路の各部における電位を示す波形図である。ここでは、電源電位ＶＳＳが接地電位（０Ｖ）であるものとする。図６に示すように、電源電位ＶＲＥＧが急峻に上昇すると、インバータ４２のロジックレベル（入力しきい電位）もそれに伴って急峻に上昇する。一方、ノードＡの電位は、電源電位ＶＳＳを基準としてコンデンサＣ２によって保持されているので、電源電位ＶＲＥＧのように急峻には立ち上がらず、電源電位ＶＲＥＧとノードＡの電位との間に電位差が生じる。その結果、ノードＡの電位がインバータ４２のロジックレベルを下回ると、インバータ３２の出力信号がハイレベルとなって、発振停止を誤検出してしまう。発振停止検出回路の出力信号は、後段の回路によってラッチされて各部において用いられるので、一瞬でも誤検出が行われた場合には、システム全体の誤動作が生じてしまうという問題がある。 FIG. 6 is a waveform diagram showing potentials at various parts of the oscillation stop detection circuit shown in FIG. Here, it is assumed that the power supply potential VSS is the ground potential (0 V). As shown in FIG. 6, when the power supply potential V REG rises steeply, the logic level (input threshold potential) of the inverter 42 also rises steeply. Meanwhile, the potential of the node A, because it is held by the capacitor C2 to the power supply potential V SS as a reference, steeply not rise, as the power source potential V REG, between the potential of the power supply potential V REG and the node A A potential difference occurs. As a result, when the potential of the node A falls below the logic level of the inverter 42, the output signal of the inverter 32 becomes a high level and erroneously detects oscillation stop. Since the output signal of the oscillation stop detection circuit is latched by a subsequent circuit and used in each part, there is a problem that if the erroneous detection is performed even for a moment, the entire system malfunctions.

関連する技術として、特許文献１には、発振停止検出回路と定電圧発生回路の微小定電流源を共通化することによりチップサイズの小型化と低消費電流化を目的とする半導体集積回路が開示されている。この半導体集積回路は、発振回路と、前記発振回路で発振が正しく行われているか否かを確認する発振停止検出回路と、電源電圧から一定電圧を発生して前記発振回路に前記一定電圧を供給する定電圧発生回路とを有する半導体集積回路であって、前記定電圧発生回路と前記発振停止検出回路が、微小定電流の供給を受ける共通の微小定電流源を有することを特徴とする。   As a related technique, Patent Document 1 discloses a semiconductor integrated circuit aimed at reducing the chip size and reducing the current consumption by sharing a small constant current source of an oscillation stop detection circuit and a constant voltage generation circuit. Has been. The semiconductor integrated circuit includes an oscillation circuit, an oscillation stop detection circuit for confirming whether the oscillation is correctly performed in the oscillation circuit, and generates a constant voltage from a power supply voltage and supplies the oscillation circuit with the constant voltage. The constant voltage generation circuit and the oscillation stop detection circuit have a common minute constant current source that receives supply of a minute constant current.

この構成によれば、半導体集積回路において従来は２つ必要だった微小定電流源を１つにすることにより、チップサイズを小型にすることができ、さらに、電流パスが半分になるので低消費電流化が達成される。しかしながら、特許文献１には、電源電位が急峻に立ち上がる際の誤検出を防止することに関しては、特に開示されていない。
特開２００８−７８７３０号公報（第３頁、図２） According to this configuration, the chip size can be reduced by using one small constant current source, which was conventionally required in a semiconductor integrated circuit, and the current path is halved, resulting in low power consumption. A currentization is achieved. However, Patent Document 1 does not particularly disclose prevention of erroneous detection when the power supply potential rises sharply.
JP 2008-78730 A (page 3, FIG. 2)

そこで、上記の点に鑑み、本発明は、発振回路において発振動作が行われているか否かを判定する発振停止検出回路を内蔵した半導体集積回路において、電源電位が急峻に立ち上がる際の誤検出を防止することを目的とする。   Therefore, in view of the above points, the present invention provides an error detection when a power supply potential rises sharply in a semiconductor integrated circuit incorporating an oscillation stop detection circuit that determines whether or not an oscillation operation is performed in an oscillation circuit. The purpose is to prevent.

以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、クロック信号又は反転されたクロック信号がゲートに印加されて交互にオン／オフする複数のトランジスタが直列に接続され、第１の電源電位から正の電荷を移送するトランジスタ列と、該トランジスタ列に含まれている複数のトランジスタによって移送される電荷をそれぞれ蓄積する複数のコンデンサと、該トランジスタ列によって移送される電荷を蓄積する最終段のコンデンサの端子をプルダウンするプルダウン素子と、最終段のコンデンサの端子の電位がゲートに印加され、第２の電源電位がソースに供給されるＮチャネルＭＯＳトランジスタと、該ＮチャネルＭＯＳトランジスタのドレインをプルアップするプルアップ素子と、該ＮチャネルＭＯＳトランジスタのドレイン電位に基づいて出力信号を生成する論理回路とを具備する。   In order to solve the above problems, in a semiconductor integrated circuit according to one aspect of the present invention, a plurality of transistors that are alternately turned on / off when a clock signal or an inverted clock signal is applied to a gate are connected in series, A transistor row for transferring positive charges from the first power supply potential; a plurality of capacitors for storing charges transferred by the plurality of transistors included in the transistor row; and a charge transferred by the transistor rows. A pull-down element for pulling down the terminal of the last-stage capacitor to be stored; an N-channel MOS transistor in which the potential of the terminal of the last-stage capacitor is applied to the gate and the second power supply potential is supplied to the source; A pull-up element for pulling up a drain of the transistor, and the N-channel MOS transistor It comprises a logic circuit for generating an output signal based on the drain voltage of the motor.

ここで、プルダウン素子及びプルアップ素子の各々が、定電流源又は抵抗を含むようにしても良い。また、外部から供給される電源電位がソースに供給され、ゲートがドレインに接続されたＰチャネルＭＯＳトランジスタと、該ＰチャネルＭＯＳトランジスタのドレインに接続されたドレインを有し、第２の電源電位がゲート及びソースに供給されるディプリーションタイプのＮチャネルＭＯＳトランジスタとを含み、ディプリーションタイプのＮチャネルＭＯＳトランジスタに流れる電流に基づいて第１の電源電位を生成する定電源回路を半導体集積回路がさらに具備し、プルアップ素子が、定電源回路の該ＰチャネルＭＯＳトランジスタとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタを含むようにしても良い。   Here, each of the pull-down element and the pull-up element may include a constant current source or a resistor. Further, a power source potential supplied from the outside is supplied to the source, and a P channel MOS transistor whose gate is connected to the drain, and a drain connected to the drain of the P channel MOS transistor, the second power source potential is A semiconductor integrated circuit including a depletion-type N-channel MOS transistor supplied to a gate and a source, and generating a first power supply potential based on a current flowing in the depletion-type N-channel MOS transistor And the pull-up element may include a P-channel MOS transistor that constitutes a current mirror circuit together with the P-channel MOS transistor of the constant power supply circuit.

本発明によれば、最終段のコンデンサの端子の電位がゲートに印加され、第２の電源電位がソースに供給されるＮチャネルＭＯＳトランジスタと、該ＮチャネルＭＯＳトランジスタのドレインをプルアップするプルアップ素子とを設け、該ＮチャネルＭＯＳトランジスタのドレイン電位に基づいて出力信号を生成するようにしたので、電源電位が急峻に立ち上がる際の誤検出を防止して、発振回路において発振動作が行われているか否かを正確に判定することができる。   According to the present invention, the potential of the terminal of the capacitor at the final stage is applied to the gate and the second power supply potential is supplied to the source, and the pull-up for pulling up the drain of the N-channel MOS transistor Since an output signal is generated based on the drain potential of the N-channel MOS transistor, erroneous detection when the power supply potential rises sharply is prevented, and an oscillation operation is performed in the oscillation circuit. It can be accurately determined whether or not.

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路における発振停止検出回路周辺の構成を示す回路図である。定電圧回路１０は、外部から供給される電源電位ＶＤＤ及び電源電位ＶＳＳに基づいて、安定化された電源電位ＶＲＥＧを生成する。発振停止検出回路２０は、定電圧回路１０によって生成される安定化された電源電位ＶＲＥＧが供給されて動作する。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings. The same constituent elements are denoted by the same reference numerals, and the description thereof is omitted.
FIG. 1 is a circuit diagram showing a configuration around an oscillation stop detection circuit in a semiconductor integrated circuit according to the first embodiment of the present invention. The constant voltage circuit 10 generates a stabilized power supply potential V REG based on the power supply potential V DD and the power supply potential V SS supplied from the outside. The oscillation stop detection circuit 20 operates by being supplied with the stabilized power supply potential V REG generated by the constant voltage circuit 10.

発振停止検出回路２０は、クロック信号を反転するインバータ２１と、クロック信号又は反転されたクロック信号がゲートに印加されて交互にオン／オフする複数のＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２が直列に接続され、電源電位ＶＲＥＧから正の電荷を移送するトランジスタ列と、該トランジスタ列に含まれている複数のトランジスタＱＰ１及びＱＰ２によって移送される電荷をそれぞれ蓄積する複数のコンデンサＣ１及びＣ２と、該トランジスタ列によって移送される電荷を蓄積する最終段のコンデンサＣ２の端子をプルダウンするプルダウン素子（微小定電流源ＩＲＥＦ１）と、最終段のコンデンサＣ２の端子の電位がゲートに印加され、電源電位ＶＳＳがソースに供給されるＮチャネルＭＯＳトランジスタＱＮ１と、トランジスタＱＮ１のドレインをプルアップするプルアップ素子（微小定電流源ＩＲＥＦ２）と、トランジスタＱＮ１のドレイン電位に基づいて出力信号を生成する論理回路（バッファ２２）とを有している。 The oscillation stop detection circuit 20 is connected in series with an inverter 21 that inverts a clock signal and a plurality of P-channel MOS transistors QP1 and QP2 that are alternately turned on / off when a clock signal or an inverted clock signal is applied to a gate. , A transistor array for transferring positive charges from the power supply potential V REG, a plurality of capacitors C1 and C2 for storing charges transferred by the plurality of transistors QP1 and QP2 included in the transistor array, respectively, and the transistor array The pull-down element (micro constant current source I REF 1) for pulling down the terminal of the last stage capacitor C2 that accumulates the charge transferred by the capacitor, the potential of the terminal of the last stage capacitor C2 is applied to the gate, and the power supply potential V SS N-channel MOS transistor QN1 whose source is supplied to the source; It has a pull-up element (a small constant current source I REF 2) that pulls up the drain of the transistor QN1, and a logic circuit (buffer 22) that generates an output signal based on the drain potential of the transistor QN1.

ここで、プルダウン素子及びプルアップ素子の各々としては、図１に示す微小定電流源の他に、高抵抗やトランジスタ等を使用することができる。また、論理回路２２としては、図１に示すバッファの他に、インバータ等を使用することができる。   Here, as each of the pull-down element and the pull-up element, a high resistance, a transistor, or the like can be used in addition to the minute constant current source shown in FIG. In addition to the buffer shown in FIG. 1, an inverter or the like can be used as the logic circuit 22.

発振回路によって生成され分周回路によって分周されたクロック信号が、発振停止検出回路２０に入力される。発振停止検出回路２０において、入力されたクロック信号が、ＰチャネルＭＯＳトランジスタＱＰ１のゲートに印加されると共に、インバータ２１に入力されて反転される。インバータ２１から出力される反転クロック信号は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに印加される。   A clock signal generated by the oscillation circuit and frequency-divided by the frequency divider circuit is input to the oscillation stop detection circuit 20. In the oscillation stop detection circuit 20, the input clock signal is applied to the gate of the P-channel MOS transistor QP1 and input to the inverter 21 and inverted. The inverted clock signal output from inverter 21 is applied to the gate of P channel MOS transistor QP2.

発振回路において発振動作が行われている場合には、クロック信号によってトランジスタＱＰ１がオン・オフすることにより、コンデンサＣ１に正の電荷が蓄積され、反転クロック信号によってトランジスタＱＰ２がオン・オフすることにより、コンデンサＣ２に正の電荷が蓄積される。これにより、ノードＡのレベルがハイレベルになるので、トランジスタＱＮ１がオン状態となって、バッファ２２がローレベルの出力信号を生成する。   When the oscillation operation is performed in the oscillation circuit, the transistor QP1 is turned on / off by the clock signal, positive charge is accumulated in the capacitor C1, and the transistor QP2 is turned on / off by the inverted clock signal. , Positive charge is accumulated in the capacitor C2. As a result, the level of the node A becomes high, so that the transistor QN1 is turned on, and the buffer 22 generates a low-level output signal.

一方、発振回路において発振動作が停止している場合には、クロック信号がハイレベル又はローレベルに固定される。その結果、トランジスタＱＰ１及びＱＰ２の内の一方が必ずオフ状態となって、コンデンサＣ２に正の電荷が供給されなくなり、微小定電流源ＩＲＥＦ１によってノードＡのレベルがローレベルになる。これにより、トランジスタＱＮ１がオフ状態となり、微小定電流源ＩＲＥＦ２によってノードＢのレベルがハイレベルになり、バッファ２２がハイレベルの出力信号を生成する。 On the other hand, when the oscillation operation is stopped in the oscillation circuit, the clock signal is fixed to the high level or the low level. As a result, one of the transistors QP1 and QP2 is always turned off, so that no positive charge is supplied to the capacitor C2, and the level of the node A is set to a low level by the minute constant current source I REF 1. As a result, the transistor QN1 is turned off, the level of the node B is raised to a high level by the minute constant current source I REF 2, and the buffer 22 generates a high level output signal.

図２は、図１に示す定電圧回路の構成を示す回路図である。図２に示すように、定電圧回路１０は、外部から供給される電源電位ＶＤＤがソースに供給され、ノードＣにおいてゲートがドレインに接続されたＰチャネルＭＯＳトランジスタＱＰ１１と、トランジスタＱＰ１１のドレインに接続されたドレインを有し、電源電位ＶＳＳがゲート及びソースに供給されるディプリーションタイプのＮチャネルＭＯＳトランジスタＱＮ１１と、トランジスタＱＰ１１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２と、トランジスタＱＰ１２に直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１２とを含んでいる。 FIG. 2 is a circuit diagram showing a configuration of the constant voltage circuit shown in FIG. As shown in FIG. 2, the constant voltage circuit 10 includes a P-channel MOS transistor QP11 having a power supply potential V DD supplied from the outside supplied to the source and a gate connected to the drain at the node C, and a drain of the transistor QP11. A depletion type N-channel MOS transistor QN11 having a connected drain and supplied with a power supply potential VSS to the gate and source, a P-channel MOS transistor QP12 constituting a current mirror circuit with the transistor QP11, and a transistor QP12 And an N channel MOS transistor QN12 connected in series.

さらに、定電圧回路１０は、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２、及び、ＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３によって構成される差動増幅器と、この差動増幅器の出力信号がゲートに印加される出力段のＰチャネルＭＯＳトランジスタＱＰ３１と、トランジスタＱＰ３１に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ３２及びＮチャネルＭＯＳトランジスタＱＮ３１とを含んでいる。トランジスタＱＮ１２、ＱＮ２３、及び、ＱＮ３１は、カレントミラー回路を構成している。また、トランジスタＱＰ３１のゲート・ドレイン間には、位相補償用のコンデンサＣ３が接続されている。なお、ディプリーションタイプのトランジスタＱＮ１１以外は、エンハンスメントタイプのトランジスタである。   Further, the constant voltage circuit 10 includes a differential amplifier composed of P-channel MOS transistors QP21 and QP22 and N-channel MOS transistors QN21 to QN23, and an output stage in which an output signal of the differential amplifier is applied to the gate. P channel MOS transistor QP31, and P channel MOS transistor QP32 and N channel MOS transistor QN31 connected in series to transistor QP31 are included. Transistors QN12, QN23, and QN31 constitute a current mirror circuit. A phase compensation capacitor C3 is connected between the gate and drain of the transistor QP31. The transistors other than the depletion type transistor QN11 are enhancement type transistors.

ディプリーションタイプのトランジスタＱＮ１１は、負のしきい値を有しており、デート電圧ＶＧＳが０Ｖでもドレイン電流が流れる。定電圧回路１０は、トランジスタＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流をトランジスタＱＮ１２にも流すことにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、安定化された電源電位ＶＲＥＧを生成する。 The depletion type transistor QN11 has a negative threshold value, and a drain current flows even when the date voltage V GS is 0V. The constant voltage circuit 10 causes the drain current having the same magnitude as the drain current flowing through the transistor QN11 to flow through the transistor QN12, thereby stabilizing the power supply potential V based on the voltage generated between the drain and source of the transistor QN12. REG is generated.

再び図１を参照すると、発振回路において発振動作が行われている際に、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）が、数μｓ／Ｖ〜数百μｓ／Ｖ程度の割合で、例えば、１Ｖから５．５Ｖまで立ち上がることにより、安定化された電源電圧（ＶＲＥＧ−ＶＳＳ）も急峻に立ち上がる場合について考える。 Referring to FIG. 1 again, when an oscillation operation is performed in the oscillation circuit, the power supply voltage (V DD −V SS ) supplied from the outside is at a rate of several μs / V to several hundreds μs / V. For example, consider a case where the stabilized power supply voltage (V REG −V SS ) rises sharply by rising from 1 V to 5.5 V.

図３は、図１に示す発振停止検出回路の各部における電位を示す波形図である。ここでは、電源電位ＶＳＳが接地電位（０Ｖ）であるものとする。図３に示すように、電源電位ＶＲＥＧが急峻に上昇しても、トランジスタＱＮ１のしきい値は上昇しない。ノードＡの電位は、電源電位ＶＳＳを基準としてコンデンサＣ２によって保持されているので、電源電位ＶＲＥＧのように急峻には立ち上がらず、電源電位ＶＲＥＧとノードＡの電位との間に電位差が生じるが、ノードＡの電位がトランジスタＱＮ１のしきい値よりも低くなることはない。従って、トランジスタＱＮ１がオン状態を維持し、ノードＢのレベルがローレベルのままとなるので、バッファ２２の出力信号がローレベルを維持する。このように、電源電圧が急峻に立ち上がっても、発振停止を誤検出することがないので、発振回路において発振動作が行われているか否かを正確に判定することができる。 FIG. 3 is a waveform diagram showing potentials at various parts of the oscillation stop detection circuit shown in FIG. Here, it is assumed that the power supply potential VSS is the ground potential (0 V). As shown in FIG. 3, even if the power supply potential V REG suddenly rises, the threshold value of the transistor QN1 does not rise. The potential of the node A, because it is held by the capacitor C2 to the power supply potential V SS as a reference, steeply not rise, as the power source potential V REG, a potential difference between the potential of the power supply potential V REG and the node A Although it occurs, the potential of the node A does not become lower than the threshold value of the transistor QN1. Accordingly, the transistor QN1 is kept on, and the level of the node B remains low, so that the output signal of the buffer 22 is kept low. In this way, even if the power supply voltage rises sharply, the oscillation stop is not erroneously detected, so that it is possible to accurately determine whether or not the oscillation operation is being performed in the oscillation circuit.

次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路における発振停止検出回路周辺の構成を示す回路図である。第２の実施形態においては、発振停止検出回路２０ａのプルアップ素子として、ＰチャネルＭＯＳトランジスタＱＰ３が用いられる。トランジスタＱＰ３のゲートは、図２に示す定電源回路１０のトランジスタＱＰ１１のゲート及びドレイン（ノードＣ）に接続されている。これにより、トランジスタＱＰ３がトランジスタＱＰ１１とカレントミラー回路を構成するので、微小定電流源としてのディプリーションタイプのトランジスタＱＮ１１によって規定される定電流と同じ大きさのドレイン電流が、トランジスタＱＰ３にも流れることになる。 Next, a second embodiment of the present invention will be described.
FIG. 4 is a circuit diagram showing a configuration around the oscillation stop detection circuit in the semiconductor integrated circuit according to the second embodiment of the present invention. In the second embodiment, a P-channel MOS transistor QP3 is used as a pull-up element of the oscillation stop detection circuit 20a. The gate of the transistor QP3 is connected to the gate and drain (node C) of the transistor QP11 of the constant power supply circuit 10 shown in FIG. Thereby, since the transistor QP3 forms a current mirror circuit with the transistor QP11, a drain current having the same magnitude as the constant current defined by the depletion type transistor QN11 as a minute constant current source also flows to the transistor QP3. It will be.

本実施形態によれば、プルアップ素子として通常のトランジスタが使用され、このトランジスタを流れるドレイン電流の大きさが、定電源回路１０の微小定電流源によって規定されるので、プルアップ素子に専用の微小定電流源を用いる場合と比較して、微小定電流源の数を削減することができる。特に、微小定電流源として用いられるディプリーションタイプのＮチャネルＭＯＳトランジスタは、ゲート幅が数μｍでゲート長が数千μｍであり、レイアウト面積が大きいので、微小定電流源の数を削減することによってチップサイズを小型化することが可能となる。また、電流経路の数も減少するので、半導体集積回路の消費電流が低減される。   According to the present embodiment, a normal transistor is used as the pull-up element, and the magnitude of the drain current flowing through this transistor is defined by the minute constant current source of the constant power supply circuit 10, so that a dedicated pull-up element is used. The number of minute constant current sources can be reduced as compared with the case of using minute constant current sources. In particular, a depletion type N-channel MOS transistor used as a minute constant current source has a gate width of several μm and a gate length of several thousand μm, and has a large layout area, thereby reducing the number of minute constant current sources. This makes it possible to reduce the chip size. In addition, since the number of current paths is reduced, the current consumption of the semiconductor integrated circuit is reduced.

本発明の第１の実施形態に係る半導体集積回路の構成を示す回路図。1 is a circuit diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. 図１に示す定電圧回路の構成を示す回路図。The circuit diagram which shows the structure of the constant voltage circuit shown in FIG. 図１に示す発振停止検出回路の各部における電位を示す波形図。FIG. 2 is a waveform diagram showing potentials at various parts of the oscillation stop detection circuit shown in FIG. 1. 本発明の第２の実施形態に係る半導体集積回路の構成を示す回路図。The circuit diagram which shows the structure of the semiconductor integrated circuit which concerns on the 2nd Embodiment of this invention. 従来の半導体集積回路における発振停止検出回路周辺の構成を示す回路図。The circuit diagram which shows the structure of the oscillation stop detection circuit periphery in the conventional semiconductor integrated circuit. 図５に示す発振停止検出回路の各部における電位を示す波形図。FIG. 6 is a waveform diagram showing potentials at various parts of the oscillation stop detection circuit shown in FIG.

符号の説明Explanation of symbols

１０ 定電圧回路、 ２０、２０ａ 発振停止検出回路、 ２１ インバータ、 ２２ バッファ、 ＱＰ１〜ＱＰ３２ ＰチャネルＭＯＳトランジスタ、ＱＮ１〜ＱＮ３１ ＮチャネルＭＯＳトランジスタ、 Ｃ１〜Ｃ３ コンデンサ、 ＩＲＥＦ１、ＩＲＥＦ２ 微小定電流源 10 constant voltage circuit, 20, 20a oscillation stop detection circuit, 21 inverter, 22 buffer, QP1 to QP32 P channel MOS transistor, QN1 to QN31 N channel MOS transistor, C1 to C3 capacitor, I REF 1, I REF 2 minute constant current source

Claims (3)

クロック信号又は反転されたクロック信号がゲートに印加されて交互にオン／オフする複数のトランジスタが直列に接続され、第１の電源電位から正の電荷を移送するトランジスタ列と、
前記トランジスタ列に含まれている前記複数のトランジスタによって移送される電荷をそれぞれ蓄積する複数のコンデンサと、
前記トランジスタ列によって移送される電荷を蓄積する最終段のコンデンサの端子をプルダウンするプルダウン素子と、
前記最終段のコンデンサの端子の電位がゲートに印加され、第２の電源電位がソースに供給されるＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタのドレインをプルアップするプルアップ素子と、
前記ＮチャネルＭＯＳトランジスタのドレイン電位に基づいて出力信号を生成する論理回路と、
を具備する半導体集積回路。 A plurality of transistors that are alternately turned on / off when a clock signal or an inverted clock signal is applied to the gate are connected in series, and a transistor row that transfers positive charges from the first power supply potential;
A plurality of capacitors each storing charges transferred by the plurality of transistors included in the transistor array;
A pull-down element for pulling down a terminal of a final stage capacitor for accumulating charges transferred by the transistor array;
An N-channel MOS transistor in which the potential of the terminal of the capacitor in the final stage is applied to the gate and the second power supply potential is supplied to the source;
A pull-up element for pulling up a drain of the N-channel MOS transistor;
A logic circuit that generates an output signal based on a drain potential of the N-channel MOS transistor;
A semiconductor integrated circuit comprising: 前記プルダウン素子及び前記プルアップ素子の各々が、定電流源又は抵抗を含む、請求項１記載の半導体集積回路。   The semiconductor integrated circuit according to claim 1, wherein each of the pull-down element and the pull-up element includes a constant current source or a resistor. 外部から供給される電源電位がソースに供給され、ゲートがドレインに接続されたＰチャネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトランジスタのドレインに接続されたドレインを有し、第２の電源電位がゲート及びソースに供給されるディプリーションタイプのＮチャネルＭＯＳトランジスタとを含み、前記ディプリーションタイプのＮチャネルＭＯＳトランジスタに流れる電流に基づいて前記第１の電源電位を生成する定電源回路をさらに具備し、
前記プルアップ素子が、前記定電源回路の前記ＰチャネルＭＯＳトランジスタとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタを含む、請求項１記載の半導体集積回路。 A power supply potential supplied from the outside is supplied to the source, and has a P-channel MOS transistor whose gate is connected to the drain and a drain connected to the drain of the P-channel MOS transistor, and the second power supply potential is the gate and A depletion type N-channel MOS transistor supplied to the source, and further comprising a constant power supply circuit that generates the first power supply potential based on a current flowing through the depletion type N-channel MOS transistor. ,
2. The semiconductor integrated circuit according to claim 1, wherein the pull-up element includes a P-channel MOS transistor that forms a current mirror circuit with the P-channel MOS transistor of the constant power supply circuit.
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