JP2010092895A - Semiconductor device and method of manufacturing the same - Google Patents

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Takahiro Oikawa
貴弘 及川
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Abstract

<P>PROBLEM TO BE SOLVED: To improve reliability of a semiconductor device by suppressing warpage by heat when using the semiconductor device. <P>SOLUTION: A source pad electrode 18 connected to a source region is formed on a front surface of a semiconductor substrate 10 for composing a vertical MOS transistor. A surface electrode 23 formed by a plating method is formed on the source pad electrode 18. A bump electrode 31 is connected to the surface electrode 23 and the surface electrode 23 is covered with a protective film 26 for exposing the bump electrode 31. Meanwhile, a back electrode 30 connected to a drain region is formed on the back of the semiconductor substrate 10. The surface electrode 23 and the back electrode 30 are made of metals having the same coefficients of linear expansion, preferably copper. The surface electrode 23 and the back electrode 30 preferably have the same thicknesses or almost the same thicknesses. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体基板の両面に電極を有した半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having electrodes on both sides of a semiconductor substrate and a manufacturing method thereof.

パワートランジスタは、電力供給用のスイッチング素子として広く用いられている。パワートランジスタの一種として、半導体基板の表面に垂直な方向にソース・ドレイン電流が流れる縦型ＭＯＳトランジスタが知られている。   The power transistor is widely used as a switching element for supplying power. As a kind of power transistor, a vertical MOS transistor in which a source / drain current flows in a direction perpendicular to the surface of a semiconductor substrate is known.

縦型ＭＯＳトランジスタについて図面を参照して説明する。図１３（Ａ）は、縦型ＭＯＳトランジスタを表面側からみた場合の平面図であり、図１３（Ｂ）は図１３（Ａ）のＹ−Ｙ線に沿った断面図である。   A vertical MOS transistor will be described with reference to the drawings. FIG. 13A is a plan view of the vertical MOS transistor as viewed from the surface side, and FIG. 13B is a cross-sectional view taken along line YY in FIG.

半導体基板１００の表面上には、該表面に形成された不図示のソース領域及びゲートに接続し、表面電極としてのソース電極１０１及びゲート電極１０４が形成されている。このソース電極１０１及びゲート電極１０４上には、ソース電極１０１及びゲート電極１０４と不図示の回路基板（例えば、プリント基板）との電気的接続を媒介するバンプ電極１０２，１０５が形成されている。そして、前記ソース電極１０１及びゲート電極１０４は、バンプ電極１０２，１０５を露出するようにして、保護膜１０３で覆われている。   On the surface of the semiconductor substrate 100, a source electrode 101 and a gate electrode 104 are formed as surface electrodes so as to be connected to a source region and a gate (not shown) formed on the surface. Bump electrodes 102 and 105 that mediate electrical connection between the source electrode 101 and the gate electrode 104 and a circuit board (not shown) (for example, a printed board) are formed on the source electrode 101 and the gate electrode 104. The source electrode 101 and the gate electrode 104 are covered with a protective film 103 so that the bump electrodes 102 and 105 are exposed.

一方、半導体基板１００の裏面上には、半導体基板１００のドレイン領域に接続し、裏面電極としてのドレイン電極１０６が形成されている。   On the other hand, on the back surface of the semiconductor substrate 100, a drain electrode 106 is formed as a back electrode connected to the drain region of the semiconductor substrate 100.

このような縦型ＭＯＳトランジスタについては、特許文献１に記載されている。
特開２００８−６６６９４号公報 Such a vertical MOS transistor is described in Patent Document 1.
JP 2008-66694 A

しかしながら、上述した縦型ＭＯＳトランジスタが形成された半導体基板１００は、使用状態において反りが生じるおそれがあった。これは、表面電極と裏面電極の線膨張係数が異なる場合、半導体基板１００と表面電極との界面に生じる応力と、半導体基板１００と裏面電極との界面に生じる応力とが異なるためであると考えられる。この半導体基板１００の反りにより、保護膜１０３やバンプ電極１０２，１０５が剥離し、さらには表面電極や裏面電極が剥離するおそれがある。このような半導体基板１００の反りは、周囲環境の温度変化によって変化するため、温度変化が繰り返されることにより、保護膜１０３等の剥離が起こりやすくなると考えられる。   However, the semiconductor substrate 100 on which the above-described vertical MOS transistor is formed may be warped in use. This is considered to be because when the linear expansion coefficients of the front electrode and the back electrode are different, the stress generated at the interface between the semiconductor substrate 100 and the front electrode is different from the stress generated at the interface between the semiconductor substrate 100 and the back electrode. It is done. Due to the warpage of the semiconductor substrate 100, the protective film 103 and the bump electrodes 102 and 105 may be peeled off, and further, the front surface electrode and the back surface electrode may be peeled off. Such warpage of the semiconductor substrate 100 changes due to a temperature change in the surrounding environment. Therefore, it is considered that peeling of the protective film 103 and the like is likely to occur when the temperature change is repeated.

本発明の主な特徴は以下の通りである。本発明の半導体装置は、半導体基板と、半導体基板の表面上に形成された第１の電極と、半導体基板の裏面上に形成された第２の電極と、を備え、第１電極及び第２の電極は、同じ線膨張係数を有した金属からなることを特徴とする。   The main features of the present invention are as follows. A semiconductor device of the present invention includes a semiconductor substrate, a first electrode formed on the surface of the semiconductor substrate, and a second electrode formed on the back surface of the semiconductor substrate, and the first electrode and the second electrode The electrodes are made of a metal having the same linear expansion coefficient.

また、本発明の半導体装置は、上記構成において、第１の電極及び第２の電極の厚さがいずれも５μｍ以上２０μｍ以内であることを特徴とする。   The semiconductor device of the present invention is characterized in that, in the above structure, the thicknesses of the first electrode and the second electrode are both 5 μm or more and 20 μm or less.

また、本発明の半導体装置は、上記構成において、第１の電極の厚さ及び第２の電極の厚さは同じあることを特徴とする。   In the semiconductor device of the invention having the above structure, the thickness of the first electrode and the thickness of the second electrode are the same.

また、本発明の半導体装置は、上記構成において、第１の電極は銅または銀を含むことを特徴とする。   In the above structure of the semiconductor device of the present invention, the first electrode contains copper or silver.

また、本発明の半導体装置は、上記構成において、半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、第１の電極は、ドレイン、ゲート、ソースのいずれかと電気的に接続されたことを特徴とする。   In the semiconductor device of the present invention having the above structure, the semiconductor substrate includes a vertical transistor having a drain, a gate, and a source, and the first electrode is electrically connected to any one of the drain, the gate, and the source. It is connected.

また、本発明の半導体装置は、上記構成において、半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、第１の電極は、ゲート及びソースと電気的に接続され、第２の電極は、ドレインと電気的に接続されることを特徴とする。   According to the semiconductor device of the invention having the above structure, the semiconductor substrate includes a vertical transistor having a drain, a gate, and a source, the first electrode is electrically connected to the gate and the source, The second electrode is electrically connected to the drain.

また、本発明の半導体装置の製造方法は、メッキ法により、半導体基板の表面上に第１の電極を形成する工程と、蒸着法又はメッキ法により、半導体基板の裏面上に第２の電極を形成する工程と、を含み、第１の電極及び第２の電極は、同じ線膨張係数を有した金属により形成されることを特徴とする。   The method of manufacturing a semiconductor device of the present invention includes a step of forming a first electrode on the surface of a semiconductor substrate by a plating method, and a step of forming a second electrode on the back surface of the semiconductor substrate by a vapor deposition method or a plating method. Forming the first electrode and the second electrode, wherein the first electrode and the second electrode are formed of a metal having the same linear expansion coefficient.

また、本発明の半導体装置の製造方法は、上記工程において、第１の電極の厚さ及び第２の電極の厚さは、いずれも５μｍ以上２０μｍ以内であることを特徴とする。   In the method for manufacturing a semiconductor device of the present invention, in the above steps, the thickness of the first electrode and the thickness of the second electrode are both 5 μm or more and 20 μm or less.

また、本発明の半導体装置の製造方法は、上記工程において、第１の電極の厚さ及び第２の電極の厚さは同じあることを特徴とする。   In the method for manufacturing a semiconductor device of the present invention, the thickness of the first electrode and the thickness of the second electrode are the same in the above steps.

また、本発明の半導体装置の製造方法は、上記工程において、第１の電極は銅または銀を含むことを特徴とする。   In the method for manufacturing a semiconductor device of the present invention, the first electrode contains copper or silver in the above step.

また、本発明の半導体装置の製造方法は、上記工程において、半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、第１の電極は、ドレイン、ゲート、ソースのいずれかと電気的に接続されたことを特徴とする。   In the method for manufacturing a semiconductor device of the present invention, in the above steps, the semiconductor substrate has a vertical transistor having a drain, a gate, and a source, and the first electrode is one of the drain, gate, and source. It is characterized by being electrically connected.

また、本発明の半導体装置の製造方法は、上記工程において、半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、第１の電極は、ゲート及びソースと電気的に接続され、第２の電極は、ドレインと電気的に接続されることを特徴とする。   In the method for manufacturing a semiconductor device of the present invention, in the above steps, the semiconductor substrate includes a vertical transistor having a drain, a gate, and a source, and the first electrode is electrically connected to the gate and the source. The second electrode is electrically connected to the drain.

本発明によれば、半導体装置の使用時において、熱による反りを抑制できるため、半導体装置の信頼性を向上させることができる。   According to the present invention, since the warp due to heat can be suppressed when the semiconductor device is used, the reliability of the semiconductor device can be improved.

以下に、本発明の実施形態による半導体装置について、図面を参照して説明する。   A semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings.

本実施形態の半導体装置は、半導体基板の表面に垂直な方向にソース・ドレイン電流が流れる縦型ＭＯＳトランジスタであるものとして説明する。図１（Ａ）は、本実施形態による縦型ＭＯＳトランジスタの構成を示す断面図であり、半導体基板１０のダイシングラインＤＬに沿って分割された２つの縦型ＭＯＳトランジスタを図示している。図１（Ｂ）は、図１（Ａ）におけるソース電極接続部１８からＮ−型半導体層までの詳細構造を示した部分拡大図である。   The semiconductor device of this embodiment will be described as a vertical MOS transistor in which source / drain current flows in a direction perpendicular to the surface of the semiconductor substrate. FIG. 1A is a cross-sectional view showing the configuration of the vertical MOS transistor according to the present embodiment, and shows two vertical MOS transistors divided along the dicing line DL of the semiconductor substrate 10. FIG. 1B is a partially enlarged view showing a detailed structure from the source electrode connection portion 18 to the N − type semiconductor layer in FIG.

図１（Ａ）は、図２（Ａ）及び図２（Ｂ）に示した縦型ＭＯＳトランジスタの平面図におけるＸ−Ｘ線に沿った断面に対応している。図２（Ａ）は、縦型ＭＯＳトランジスタを表面側からみた場合の表面電極２３，３２等の配置を示しており、図２（Ｂ）は該裏面側からみた場合の裏面電極３０の配置を示している。   FIG. 1A corresponds to a cross section taken along line XX in the plan view of the vertical MOS transistor shown in FIGS. 2A and 2B. 2A shows the arrangement of the surface electrodes 23 and 32 when the vertical MOS transistor is viewed from the front side, and FIG. 2B shows the arrangement of the back electrode 30 when viewed from the back side. Show.

図示のように、Ｎ＋型の半導体基板１０の表面上に、エピタキシャル成長によりＮ−型半導体層１１が形成されている。このＮ−型半導体層１１の表面には、該表面に形成されたソース領域１７と接続されたソース電極接続部１８が形成されている。ソース電極接続部１８は、例えばアルミニウムからなり、例えば、約２μｍ〜３μｍで形成されている。   As shown in the figure, an N− type semiconductor layer 11 is formed on the surface of an N + type semiconductor substrate 10 by epitaxial growth. A source electrode connection portion 18 connected to the source region 17 formed on the surface is formed on the surface of the N − type semiconductor layer 11. The source electrode connection portion 18 is made of, for example, aluminum, and is formed with a thickness of about 2 μm to 3 μm, for example.

また、Ｎ−型半導体層１１の表面には、ソース電極接続部１８の端部を覆い、その一部を露出する開口部を有したシリコン窒化膜等のパッシベーション膜１９が形成されている。この開口部によって露出されたソース電極接続部１８の表面は、チタン等からなるバリア層２０により覆われている。更に、バリア層２０上には銅からなるシード層２１が積層されている。   Further, a passivation film 19 such as a silicon nitride film is formed on the surface of the N − type semiconductor layer 11 so as to cover the end portion of the source electrode connection portion 18 and to have an opening exposing a part thereof. The surface of the source electrode connecting portion 18 exposed by the opening is covered with a barrier layer 20 made of titanium or the like. Further, a seed layer 21 made of copper is laminated on the barrier layer 20.

そして、このシード層２１上には、メッキ法により銅または銀からなる表面電極２３が形成されている。なお、前記表面電極２３の厚さは、例えば約５μｍ以上、好ましくは１０μｍ〜２０μｍである。また、表面電極２３の上面は、複数のメッキ層、例えばニッケルメッキ層２４及び金メッキ層２５に覆われている。ソース電極接続部１８、表面電極２３、ニッケルメッキ層２４及び金メッキ層２５は、ソース電極として機能する。また、ソース電極と同様に、図１（Ｂ）及び図２（Ａ）に示すように、ゲート電極１５に接続された不図示のゲート電極接続部を有し、ゲート電極接続部上にバリア層２０、シード層２１を介して表面電極３２が形成されている。そして、前記表面電極３２上面は、例えばニッケルメッキ層２４及び金メッキ層２５に覆われている。   On the seed layer 21, a surface electrode 23 made of copper or silver is formed by plating. The thickness of the surface electrode 23 is, for example, about 5 μm or more, preferably 10 μm to 20 μm. The upper surface of the surface electrode 23 is covered with a plurality of plating layers, for example, a nickel plating layer 24 and a gold plating layer 25. The source electrode connection portion 18, the surface electrode 23, the nickel plating layer 24, and the gold plating layer 25 function as a source electrode. Further, similarly to the source electrode, as shown in FIGS. 1B and 2A, a gate electrode connection portion (not shown) connected to the gate electrode 15 is provided, and a barrier layer is formed on the gate electrode connection portion. 20, the surface electrode 32 is formed through the seed layer 21. The upper surface of the surface electrode 32 is covered with, for example, a nickel plating layer 24 and a gold plating layer 25.

さらに、表面電極２３，３２の側面、ニッケルメッキ層２４の側面、及び金メッキ層２５は、有機樹脂からなる保護膜２６によって覆われている。保護膜２６には、金メッキ層２５の表面を露出する開口部が設けられ、その開口部によって露出された金メッキ層２５上には、表面電極２３，３２と不図示の回路基板（例えば、プリント基板）との電気的接続を媒介するバンプ電極３１，３３が形成されている。   Further, the side surfaces of the surface electrodes 23 and 32, the side surface of the nickel plating layer 24, and the gold plating layer 25 are covered with a protective film 26 made of an organic resin. The protective film 26 is provided with an opening that exposes the surface of the gold plating layer 25. On the gold plating layer 25 exposed by the opening, the surface electrodes 23 and 32 and a circuit board (not shown) (for example, a printed board) are provided. Bump electrodes 31 and 33 are formed to mediate electrical connection.

一方、半導体基板１０の裏面上には、図１（Ａ）及び図２（Ｂ）に示すように、ドレイン領域を構成する半導体基板１０に接続されるメッキ法により銅または銀からなる裏面電極３０が形成されている。即ち、この場合、裏面電極３０はドレイン電極として機能する。裏面電極３０は、縦型ＭＯＳトランジスタの裏面全体に延在している。   On the other hand, on the back surface of the semiconductor substrate 10, as shown in FIGS. 1A and 2B, a back electrode 30 made of copper or silver is formed by plating connected to the semiconductor substrate 10 constituting the drain region. Is formed. That is, in this case, the back electrode 30 functions as a drain electrode. The back electrode 30 extends over the entire back surface of the vertical MOS transistor.

なお、前記裏面電極３０の厚さは、例えば約５μｍ以上、好ましくは１０μｍ〜２０μｍとする。ここで、前記表面電極２３，３２と裏面電極３０は、同じ線膨張係数を有した金属からなり、各厚さも互いに同じか略同じであることが好ましい。   The back electrode 30 has a thickness of, for example, about 5 μm or more, preferably 10 μm to 20 μm. Here, it is preferable that the front surface electrodes 23 and 32 and the back surface electrode 30 are made of metal having the same linear expansion coefficient and have the same or substantially the same thickness.

これにより、縦型ＭＯＳトランジスタの使用状態において、表面電極２３，３２と裏面電極３０が同一材料から成るため熱膨張量が等しく、あるいは略等しくなるため、半導体基板１０と表面電極２３，３２との界面に生じる応力と、半導体基板１０と裏面電極３０との界面に生じる応力とが等しく、あるいは略等しくなる。従って、従来のように上記応力の差異により半導体基板１０に反りが生じることが抑制される。即ち、周囲環境の温度変化が繰り返された場合においても、保護膜２６やバンプ電極３１，３３の剥離、あるいは表面電極２３，３２や裏面電極３０の剥離を抑制できる。結果として、半導体装置の信頼性を向上させることができる。   As a result, when the vertical MOS transistor is in use, the surface electrodes 23 and 32 and the back electrode 30 are made of the same material, so that the thermal expansion amounts are equal or substantially equal, so that the semiconductor substrate 10 and the surface electrodes 23 and 32 The stress generated at the interface is equal to or substantially equal to the stress generated at the interface between the semiconductor substrate 10 and the back electrode 30. Therefore, warpage of the semiconductor substrate 10 due to the difference in stress as in the conventional case is suppressed. That is, even when the temperature change in the surrounding environment is repeated, the peeling of the protective film 26 and the bump electrodes 31 and 33 or the peeling of the front surface electrodes 23 and 32 and the back electrode 30 can be suppressed. As a result, the reliability of the semiconductor device can be improved.

さらに、表面電極２３，３２と裏面電極３０の各厚さが互いに同じか略同じであれば、より確実に表面電極２３，３２と裏面電極３０の熱膨張量を等しくすることができるため、上記効果をより確実に得ることができる。   Furthermore, if the thicknesses of the surface electrodes 23 and 32 and the back electrode 30 are the same or substantially the same, the amounts of thermal expansion of the surface electrodes 23 and 32 and the back electrode 30 can be more reliably equalized. The effect can be obtained more reliably.

以下に、縦型ＭＯＳトランジスタの本体部分の詳細構成について図１（Ｂ）を参照して説明する。Ｎ−型半導体層１１の表面には、Ｐ型半導体層１２が形成されている。Ｐ型半導体層１２の表面からＮ−型半導体層１１の一部にかけて、複数の溝１３が形成されており、各溝１３内には、シリコン酸化膜等のゲート絶縁膜１４を介して、ポリシリコン等のゲート電極１５が形成されている。Ｐ型半導体層１２の表面であって溝１３の両側には、Ｎ＋層からなるソース領域１７が形成されている。溝１３のゲート電極１５の上面は、ソース領域上に開口部を有した層間絶縁膜１６に覆われている。この層間絶縁膜を覆って、ソース電極接続部１８が形成されている、ソース電極接続部１８は、層間絶縁膜１６の開口部を通して、ソース領域１７と接続されている。この縦型ＭＯＳトランジスタでは、溝１３の側壁のＰ型半導体層１２の部分にチャネル領域が形成され、Ｎ−型半導体層１１及び半導体基板１０がドレイン領域となる。   Hereinafter, a detailed configuration of the main portion of the vertical MOS transistor will be described with reference to FIG. A P-type semiconductor layer 12 is formed on the surface of the N − -type semiconductor layer 11. A plurality of trenches 13 are formed from the surface of the P-type semiconductor layer 12 to a part of the N − -type semiconductor layer 11, and each trench 13 is filled with a poly-silicon via a gate insulating film 14 such as a silicon oxide film. A gate electrode 15 such as silicon is formed. A source region 17 made of an N + layer is formed on the surface of the P-type semiconductor layer 12 and on both sides of the groove 13. The upper surface of the gate electrode 15 in the trench 13 is covered with an interlayer insulating film 16 having an opening on the source region. A source electrode connecting portion 18 is formed so as to cover the interlayer insulating film. The source electrode connecting portion 18 is connected to the source region 17 through an opening of the interlayer insulating film 16. In this vertical MOS transistor, a channel region is formed in the portion of the P-type semiconductor layer 12 on the side wall of the trench 13, and the N − -type semiconductor layer 11 and the semiconductor substrate 10 become drain regions.

上述した構成において、ゲート電極１５にしきい値以上の電圧が印加されると、縦型ＭＯＳトランジスタはオンする。そして、表面電極２３と裏面電極３０に印加された電圧（ソース・ドレイン間電圧）に応じて、ソース・ドレイン電流が流れる。   In the configuration described above, when a voltage equal to or higher than the threshold value is applied to the gate electrode 15, the vertical MOS transistor is turned on. A source / drain current flows in accordance with a voltage (source-drain voltage) applied to the front electrode 23 and the back electrode 30.

以下に、上述した縦型ＭＯＳトランジスタ製造方法について図３乃至図１１を参照して説明する。図３乃至図１１は、ダイシングラインＤＬを間に挟んで隣接する２つの縦型ＭＯＳトランジスタの形成領域を図示している。   Hereinafter, the above-described vertical MOS transistor manufacturing method will be described with reference to FIGS. FIG. 3 to FIG. 11 illustrate the formation region of two vertical MOS transistors adjacent to each other with the dicing line DL interposed therebetween.

先ず、図３に示すように、Ｎ＋型の単結晶シリコンからなる半導体基板１０を準備し、その表面に、エピタキシャル成長により、Ｎ−型半導体層１１を形成する。この時点では、半導体基板１０及びＮ−型半導体層１１の全体の厚さは、例えば約５００μｍ〜約７００μｍである。   First, as shown in FIG. 3, a semiconductor substrate 10 made of N + type single crystal silicon is prepared, and an N− type semiconductor layer 11 is formed on the surface thereof by epitaxial growth. At this time, the total thickness of the semiconductor substrate 10 and the N − type semiconductor layer 11 is, for example, about 500 μm to about 700 μm.

Ｎ−型半導体層１１の表面には、図１（Ｂ）に示したように、Ｐ型半導体層１２が形成され、さらに、複数の溝１３、ゲート絶縁膜１４、ゲート電極１５、層間絶縁膜１６、ソース領域１７が形成される。なお、図３乃至図１１の説明では、説明の便宜上、Ｐ型半導体層１２、複数の溝１３、ゲート絶縁膜１４、ゲート電極１５、層間絶縁膜１６、ソース領域１７の図示は省略する。   As shown in FIG. 1B, a P-type semiconductor layer 12 is formed on the surface of the N− type semiconductor layer 11, and a plurality of trenches 13, a gate insulating film 14, a gate electrode 15, an interlayer insulating film. 16, a source region 17 is formed. 3 to 11, the illustration of the P-type semiconductor layer 12, the plurality of trenches 13, the gate insulating film 14, the gate electrode 15, the interlayer insulating film 16, and the source region 17 is omitted for convenience of description.

その後、Ｎ−型半導体層１１の表面に形成されたＰ型半導体層１２上に、例えばアルミニウムからなるソース電極接続部１８を形成する。同時に、ゲート電極接続部も形成される。これらのソース電極接続部１８及びゲート電極接続部は、スパッタ法とフォトリソグラフィ法により形成することができる。その後、Ｎ−型半導体層１１の上にシリコン窒化膜等からなるパッシベーション膜１９をＬＰＣＶＤ法等により形成し、フォトリソグラフィ法により、ソース電極接続部１８及びゲート電極接続部の表面の一部を露出させる。   Thereafter, a source electrode connection portion 18 made of, for example, aluminum is formed on the P-type semiconductor layer 12 formed on the surface of the N − -type semiconductor layer 11. At the same time, a gate electrode connection portion is also formed. The source electrode connection portion 18 and the gate electrode connection portion can be formed by sputtering and photolithography. Thereafter, a passivation film 19 made of a silicon nitride film or the like is formed on the N − type semiconductor layer 11 by LPCVD or the like, and a part of the surface of the source electrode connection 18 and the gate electrode connection is exposed by photolithography. Let

次に、図４に示すように、ソース電極接続部１８、ゲート電極接続部及びパッシベーション膜１９を覆って、チタン等からなるバリア層２０を形成する。バリア層２０は、表面電極２３，３２からの銅の拡散に対するバリアとして機能する。バリア層２０上には、後述するメッキ法に用いるために、銅からなるシード層２１を形成する。   Next, as shown in FIG. 4, a barrier layer 20 made of titanium or the like is formed so as to cover the source electrode connection portion 18, the gate electrode connection portion, and the passivation film 19. The barrier layer 20 functions as a barrier against copper diffusion from the surface electrodes 23 and 32. On the barrier layer 20, a seed layer 21 made of copper is formed for use in a plating method described later.

その後、図５に示すように、シード層２１上に、メッキ形成用のレジスト層２２を形成する。レジスト層２２は、図２（Ａ）に示した表面電極２３，３２の形成領域に対応したシード層２１の領域を露出するように、開口部２２Ａを有している。このレジスト層２２は、後述する表面電極２３，３２の形成工程、即ちメッキ工程のメッキ形成用マスクとして用いられる。   Thereafter, as shown in FIG. 5, a resist layer 22 for forming a plating is formed on the seed layer 21. The resist layer 22 has an opening 22A so as to expose the region of the seed layer 21 corresponding to the formation region of the surface electrodes 23 and 32 shown in FIG. This resist layer 22 is used as a plating mask in a process for forming surface electrodes 23 and 32 described later, that is, in a plating process.

レジスト層２２の形成工程では、最初にレジスト層２２の材料をシード層２１の全面に形成し、例えばフォトリソグラフィ工程により、開口部２２Ａを形成するようにパターニングを行う。その後、レジスト層２２を固化するために、約７０℃以上、好ましくは約９０℃〜約１３０℃の温度下で、レジスト層２２に対する熱処理、即ちベーク処理を行う。   In the formation process of the resist layer 22, first, the material of the resist layer 22 is formed on the entire surface of the seed layer 21, and patterning is performed so as to form the opening 22A by, for example, a photolithography process. Thereafter, in order to solidify the resist layer 22, a heat treatment, that is, a baking process, is performed on the resist layer 22 at a temperature of about 70 ° C. or higher, preferably about 90 ° C. to about 130 ° C.

その後、図６に示すように、このレジスト層２２をメッキ形成用マスクとしたメッキ法により、開口部２２Ａ内のシード層２１上に、銅からなるメッキ層、即ち表面電極２３，３２を形成する。この表面電極２３，３２は、メッキ法により形成されるため、スパッタ法等の他の方法に比して速く形成することができる。表面電極２３，３２を形成するメッキ法としては、電解メッキ工程、無電解メッキ工程のいずれを用いてもよいが、表面電極２３，３２の厚さを確実に確保するためには、電解メッキ工程を用いることが好ましい。表面電極２３，３２の厚さは、約５μｍ以上であり、好ましくは約１０μｍ〜約２０μｍである。なお、表面電極２３，３２は銀からなるメッキ層でもよい。   Thereafter, as shown in FIG. 6, a plating layer made of copper, that is, surface electrodes 23 and 32, is formed on the seed layer 21 in the opening 22A by a plating method using the resist layer 22 as a plating mask. . Since the surface electrodes 23 and 32 are formed by plating, they can be formed faster than other methods such as sputtering. As a plating method for forming the surface electrodes 23 and 32, either an electrolytic plating process or an electroless plating process may be used. In order to ensure the thickness of the surface electrodes 23 and 32, an electrolytic plating process is used. Is preferably used. The thickness of the surface electrodes 23 and 32 is about 5 μm or more, preferably about 10 μm to about 20 μm. The surface electrodes 23 and 32 may be plated layers made of silver.

さらに、表面電極２３，３２上には、必要に応じて、複数のメッキ層、例えばニッケルメッキ層２４及び金メッキ層２５が形成される。   Further, a plurality of plating layers, for example, a nickel plating layer 24 and a gold plating layer 25 are formed on the surface electrodes 23 and 32 as necessary.

このように、表面電極２３，３２を、半導体基板１０に対して垂直方向に厚く形成できるため、表面電極２３，３２において、半導体基板１０に対して水平方向に流れる電流成分を増加させることができる。即ち、縦型ＭＯＳトランジスタの電流駆動能力を向上させることができる。   Thus, since the surface electrodes 23 and 32 can be formed thick in the direction perpendicular to the semiconductor substrate 10, the current components flowing in the horizontal direction with respect to the semiconductor substrate 10 can be increased in the surface electrodes 23 and 32. . That is, the current drive capability of the vertical MOS transistor can be improved.

その後、図７に示すように、レジスト層２２は除去される。さらに、バリア層２０及びシード層２１の不要な領域、例えば表面電極２３，３２と重畳しない領域を、エッチング等により除去する。   Thereafter, as shown in FIG. 7, the resist layer 22 is removed. Further, unnecessary regions of the barrier layer 20 and the seed layer 21, for example, regions that do not overlap with the surface electrodes 23 and 32 are removed by etching or the like.

次に、図８に示すように、表面電極２３，３２の側面、ニッケルメッキ層２４の側面、及び金メッキ層２５を覆って、ポリイミド等の有機樹脂からなる保護膜２６を形成する。保護膜２６には、金メッキ層２５の一部を露出する開口部２６Ａが設けられる。この保護膜２６への開口部２６Ａの形成は、エッチング法により開口部形成領域の保護膜を除去するものでもよく、例えば感光性の有機樹脂からなる保護膜を用いた場合には、現像処理により開口部２６Ａを形成すればよい。   Next, as shown in FIG. 8, a protective film 26 made of an organic resin such as polyimide is formed to cover the side surfaces of the surface electrodes 23 and 32, the side surface of the nickel plating layer 24, and the gold plating layer 25. The protective film 26 is provided with an opening 26 </ b> A that exposes a part of the gold plating layer 25. The opening 26A may be formed in the protective film 26 by removing the protective film in the opening forming region by an etching method. For example, when a protective film made of a photosensitive organic resin is used, the opening 26A is formed by a development process. The opening 26A may be formed.

ここで、前記保護膜２６を固化するために、約１５０℃以上、好ましくは約２００℃以上の温度下で、保護膜２６に対する熱処理、即ちベーク処理が行われる。   Here, in order to solidify the protective film 26, a heat treatment, that is, a baking process, is performed on the protective film 26 at a temperature of about 150 ° C. or higher, preferably about 200 ° C. or higher.

なお、ダイシングラインＤＬに沿った保護膜２６の領域を前記開口部２６Ａの形成と同時に除去しておくことが好ましい。これは、最後のダイシング工程においてダイシングブレードとの接触による保護膜２６の剥離や損傷を極力避けるためである。   Note that it is preferable to remove the region of the protective film 26 along the dicing line DL simultaneously with the formation of the opening 26A. This is to avoid peeling or damage of the protective film 26 due to contact with the dicing blade in the final dicing process as much as possible.

さらに言えば、本実施形態では、前記バリア層２０、シード層２１、表面電極２３，３２、ニッケルメッキ層２４及び金メッキ層２５に接するように保護膜２６を形成しているが、各層に接することなく所望の間隔を存して形成するものでもよい。   Furthermore, in this embodiment, the protective film 26 is formed so as to contact the barrier layer 20, the seed layer 21, the surface electrodes 23 and 32, the nickel plating layer 24, and the gold plating layer 25. Alternatively, it may be formed with a desired interval.

次に、図９に示すように、半導体基板１０の裏面に対してバックグラインドを行い、半導体基板１０を薄くする。バックグラインド後の半導体基板１０の厚さは、例えば約１００μｍ〜約２００μｍであり、好ましくは約１５０μｍである。なお、半導体基板１０を薄くする工程は、上記研磨法に限らず、エッチング法を用いてもよい。   Next, as shown in FIG. 9, back grinding is performed on the back surface of the semiconductor substrate 10 to thin the semiconductor substrate 10. The thickness of the semiconductor substrate 10 after back grinding is, for example, about 100 μm to about 200 μm, and preferably about 150 μm. Note that the process of thinning the semiconductor substrate 10 is not limited to the above polishing method, and an etching method may be used.

次に、図１０に示すように、半導体基板１０の裏面上の全面に、必要に応じて、チタン層２７、ニッケル層２８を形成する。なお、チタン膜２７のみでもよい。そして、このチタン膜２７、ニッケル層２８上、またはチタン膜２７上に、銅からなるシード層２９を形成する。その後、シード層２９上に、メッキ法によって、銅または銀からなる裏面電極３０を形成する。このメッキ法では、好ましくは電解メッキ法であるが、無電解メッキ法を用いてもよい。   Next, as shown in FIG. 10, a titanium layer 27 and a nickel layer 28 are formed on the entire back surface of the semiconductor substrate 10 as necessary. Only the titanium film 27 may be used. Then, a seed layer 29 made of copper is formed on the titanium film 27, the nickel layer 28, or the titanium film 27. Thereafter, a back electrode 30 made of copper or silver is formed on the seed layer 29 by plating. In this plating method, an electrolytic plating method is preferable, but an electroless plating method may be used.

なお、裏面電極３０は必ずしもメッキ法により形成される必要はなく、他の方法、例えばスパッタリングや真空蒸着等のＰＶＤ（Physical Vapor Deposition）法によって形成されてもよい。この場合、シード層２９は形成する必要はない。   The back electrode 30 is not necessarily formed by a plating method, and may be formed by another method, for example, a PVD (Physical Vapor Deposition) method such as sputtering or vacuum deposition. In this case, the seed layer 29 need not be formed.

次に、図１１に示すように、保護膜２６の開口部２６Ａ内の金メッキ層２５上に、表面電極２３，３２と不図示の回路基板（例えば、プリント基板）との電気的接続を媒介するバンプ電極３１，３３が形成される。前記バンプ電極３１，３３は、例えば半田のリフローにより形成される。その後、ダイシングラインＤＬに沿ったダイシングにより、半導体基板１０及びそれに積層された各層を、複数の縦型ＭＯＳトランジスタに分離する。   Next, as shown in FIG. 11, the electrical connection between the surface electrodes 23 and 32 and a circuit board (not shown) (for example, a printed board) is mediated on the gold plating layer 25 in the opening 26A of the protective film 26. Bump electrodes 31 and 33 are formed. The bump electrodes 31 and 33 are formed by, for example, solder reflow. Thereafter, the semiconductor substrate 10 and each layer stacked thereon are separated into a plurality of vertical MOS transistors by dicing along a dicing line DL.

上記工程によれば、メッキ法により、表面電極２３，３２を厚く形成することができるため、表面電極２３，３２において、半導体基板１０に対して水平方向に流れる電流成分を増加させることができる。即ち、縦型ＭＯＳトランジスタの電流駆動能力を向上させることができる。   According to the above process, since the surface electrodes 23 and 32 can be formed thick by plating, the current components flowing in the horizontal direction with respect to the semiconductor substrate 10 in the surface electrodes 23 and 32 can be increased. That is, the current drive capability of the vertical MOS transistor can be improved.

また、表面電極２３，３２の形成工程を、前記半導体基板１０を薄くする前に行うことで、メッキ法により表面電極２３，３２を形成するためのメッキ形成用のレジスト層２２のベーク処理時の熱によって半導体基板１０に反りが生じることが抑制される。すなわち、半導体基板１０を薄くし、厚い裏面電極３０を形成した後に、表面電極２３，３２をメッキ法により形成すると、そのメッキ形成用マスクとして用いるレジスト層２２のベーク処理によって、半導体基板１０と裏面電極３０との線膨張係数の差異に起因して、半導体基板１０と裏面電極３０の熱膨張量に差異が生じるため、半導体基板１０に反りが生じてしまう。   Further, by performing the step of forming the surface electrodes 23 and 32 before the semiconductor substrate 10 is thinned, the resist layer 22 for plating formation for forming the surface electrodes 23 and 32 by the plating method is subjected to the baking process. Warpage of the semiconductor substrate 10 due to heat is suppressed. That is, when the semiconductor substrate 10 is thinned and the thick back electrode 30 is formed and then the surface electrodes 23 and 32 are formed by plating, the resist layer 22 used as a plating mask is baked to remove the semiconductor substrate 10 and the back surface. Due to the difference in the coefficient of linear expansion from the electrode 30, a difference occurs in the thermal expansion amount between the semiconductor substrate 10 and the back electrode 30, so that the semiconductor substrate 10 is warped.

また、保護膜２６の形成工程についても、前記半導体基板１０を薄くし、裏面電極３０を形成する前に行っている。これにより、保護膜２６のベーク処理によって、半導体基板１０と裏面電極３０との線膨張係数の差異に起因して半導体基板１０に反りが生じることが抑制される。   The protective film 26 is also formed before the semiconductor substrate 10 is thinned and the back electrode 30 is formed. As a result, the baking of the protective film 26 prevents the semiconductor substrate 10 from warping due to the difference in the linear expansion coefficient between the semiconductor substrate 10 and the back electrode 30.

さらに、これらの表面電極２３，３２及び保護膜２６の形成工程は、半導体基板１０を薄くする工程よりも前、即ち、半導体基板１０が厚く機械的な強度が大きな状態において行われることから、半導体基板１０の反りを、より確実に防止することができる。   Further, the process of forming the surface electrodes 23 and 32 and the protective film 26 is performed before the process of thinning the semiconductor substrate 10, that is, in a state where the semiconductor substrate 10 is thick and has high mechanical strength. Warpage of the substrate 10 can be more reliably prevented.

また、図１２の平面図に示すように、いわゆるアップドレイン構造として、半導体基板１０の表面上には、縦型ＭＯＳトランジスタのドレイン領域を構成する半導体基板１０と電気的に接続されたドレイン電極としての表面電極３４が形成されてもよい。そして、前記表面電極３４には、不図示の回路基板（例えば、プリント基板）との電気的接続を媒介するバンプ電極３５が形成される。その他の構成については、図１乃至図１１に示した構成と同様である。   Further, as shown in the plan view of FIG. 12, as a so-called up drain structure, a drain electrode electrically connected to the semiconductor substrate 10 constituting the drain region of the vertical MOS transistor is formed on the surface of the semiconductor substrate 10. The surface electrode 34 may be formed. A bump electrode 35 is formed on the surface electrode 34 to mediate electrical connection with a circuit board (not shown) (for example, a printed board). Other configurations are the same as those shown in FIGS.

以上説明したように本発明によれば、半導体基板１０の表面側の大部分の領域に膜厚の表面電極２３，３２，３４を形成し、裏面全面に膜厚の裏面電極３０を形成する際に、両面に形成される電極の厚さを略同じになるようにすることで半導体基板１０の反りの発生が抑制される。そして、半導体基板１０の表面側に膜厚の表面電極２３，３２，３４、保護膜２６を形成した後に、半導体基板の裏面側を薄くするため、半導体基板１０の表面側にガラス基板等のサポート板を貼り付ける必要がなく、製造工程が簡略化される。   As described above, according to the present invention, when the surface electrodes 23, 32, and 34 having the film thickness are formed in the most region on the surface side of the semiconductor substrate 10, and the back electrode 30 having the film thickness is formed on the entire back surface. In addition, the warpage of the semiconductor substrate 10 is suppressed by making the thicknesses of the electrodes formed on both surfaces substantially the same. Then, after forming the surface electrodes 23, 32, and 34 and the protective film 26 having a film thickness on the front surface side of the semiconductor substrate 10, a support such as a glass substrate is provided on the front surface side of the semiconductor substrate 10 in order to reduce the back surface side of the semiconductor substrate. There is no need to attach a plate, and the manufacturing process is simplified.

なお、本実施形態では、表面電極２３，３２，３４と裏面電極３０の厚さを同じか略同じにしているが、これは表面電極２３，３２または表面電極２３，３２，３４の合計面積と裏面電極３０の面積が略同じであるため、両電極の厚さを同じか略同じにすることで、各面の厚みを揃えて半導体基板１０の反り発生を抑制するものである。しかし、上述した熱膨張量を揃えるという観点からすれば、各面の体積が同じか略同じになるように設定すればよい。   In the present embodiment, the thicknesses of the front electrodes 23, 32, and 34 and the back electrode 30 are the same or substantially the same, but this is the total area of the front electrodes 23, 32 or the front electrodes 23, 32, 34. Since the area of the back electrode 30 is substantially the same, the thickness of each electrode is made the same or substantially the same, so that the thickness of each surface is made uniform and the occurrence of warpage of the semiconductor substrate 10 is suppressed. However, from the viewpoint of aligning the thermal expansion amounts described above, the volume of each surface may be set to be the same or substantially the same.

さらに言えば、熱膨張量を揃えられれば、各面の電極の材質が同じものである必要はなく、各種設定することも可能である。   Furthermore, as long as the amount of thermal expansion can be made uniform, it is not necessary for the electrodes to be made of the same material, and various settings can be made.

なお、本発明は上述した実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、実施形態はＮチャネル型の縦型ＭＯＳトランジスタを例として説明したが、Ｐチャネル型の縦型ＭＯＳトランジスタに変更してもよい。   Needless to say, the present invention is not limited to the above-described embodiment, and can be changed without departing from the scope of the invention. For example, although the embodiment has been described by taking an N-channel vertical MOS transistor as an example, it may be changed to a P-channel vertical MOS transistor.

本発明の実施形態による半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device by embodiment of this invention. 本発明の実施形態による半導体装置を示す平面図である。It is a top view which shows the semiconductor device by embodiment of this invention. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置及びその製造方法を示す断面図である。It is sectional drawing which shows the semiconductor device by the embodiment of this invention, and its manufacturing method. 本発明の実施形態による半導体装置を示す平面図である。It is a top view which shows the semiconductor device by embodiment of this invention. 従来例による半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device by a prior art example.

符号の説明Explanation of symbols

１０，１００ 半導体基板 １１ Ｎ−型半導体層
１２ Ｐ型半導体層 １３ 溝
１４ ゲート絶縁膜 １５ ゲート電極
１６ 層間絶縁膜 １７ ソース領域
１８ ソース電極接続部 １９ パッシベーション膜
２０ バリア層 ２１，２９ シード層
２２ レジスト層 ２３，３２，３４ 表面電極
２４ ニッケルメッキ層 ２５ 金メッキ層
２６，１０３ 保護膜 ２７ チタン層
２８ ニッケル層 ３０ 裏面電極
３１，３３，３５，１０２，１０５ バンプ電極
１０１ ソース電極 １０４ ゲート電極
１０６ ドレイン電極 DESCRIPTION OF SYMBOLS 10,100 Semiconductor substrate 11 N-type semiconductor layer 12 P-type semiconductor layer 13 Groove 14 Gate insulating film 15 Gate electrode 16 Interlayer insulating film 17 Source region 18 Source electrode connection part 19 Passivation film 20 Barrier layer 21, 29 Seed layer 22 Resist Layer 23, 32, 34 Surface electrode 24 Nickel plating layer 25 Gold plating layer 26, 103 Protective film 27 Titanium layer 28 Nickel layer 30 Back electrode 31, 33, 35, 102, 105 Bump electrode 101 Source electrode 104 Gate electrode 106 Drain electrode

Claims (12)

半導体基板と、
前記半導体基板の表面上に形成された第１の電極と、
前記半導体基板の裏面上に形成された第２の電極と、を備え、
前記第１電極及び第２の電極は、同じ線膨張係数を有した金属からなることを特徴とする半導体装置。 A semiconductor substrate;
A first electrode formed on the surface of the semiconductor substrate;
A second electrode formed on the back surface of the semiconductor substrate,
The semiconductor device according to claim 1, wherein the first electrode and the second electrode are made of a metal having the same linear expansion coefficient. 前記第１の電極及び前記第２の電極の厚さがいずれも５μｍ以上２０μｍ以内であることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the thicknesses of the first electrode and the second electrode are both 5 μm or more and 20 μm or less. 前記第１の電極の厚さ及び前記第２の電極の厚さは同じあることを特徴とする請求項１又は請求項２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein the thickness of the first electrode is the same as the thickness of the second electrode. 4. 前記第１の電極は銅または銀を含むことを特徴とする請求項１乃至３に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first electrode contains copper or silver. 前記半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、前記第１の電極は、前記ドレイン、前記ゲート、前記ソースのいずれかと電気的に接続されたことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。   The semiconductor substrate includes a vertical transistor having a drain, a gate, and a source, and the first electrode is electrically connected to any of the drain, the gate, and the source. The semiconductor device according to claim 1. 前記半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、前記第１の電極は、前記ゲート及び前記ソースと電気的に接続され、前記第２の電極は、前記ドレインと電気的に接続されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。   The semiconductor substrate includes a vertical transistor having a drain, a gate, and a source, the first electrode is electrically connected to the gate and the source, and the second electrode is connected to the drain. The semiconductor device according to claim 1, wherein the semiconductor device is electrically connected. メッキ法により、半導体基板の表面上に第１の電極を形成する工程と、
ＰＶＤ法又はメッキ法により、前記半導体基板の裏面上に第２の電極を形成する工程と、を含み、
前記第１の電極及び前記第２の電極は、同じ線膨張係数を有した金属により形成されることを特徴とする半導体装置の製造方法。 Forming a first electrode on the surface of the semiconductor substrate by a plating method;
Forming a second electrode on the back surface of the semiconductor substrate by a PVD method or a plating method,
The method for manufacturing a semiconductor device, wherein the first electrode and the second electrode are formed of a metal having the same linear expansion coefficient. 前記第１の電極の厚さ及び前記第２の電極の厚さは、いずれも５μｍ以上２０μｍ以内であることを特徴とする請求項７に記載の半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein the thickness of the first electrode and the thickness of the second electrode are both 5 μm or more and 20 μm or less. 前記第１の電極の厚さ及び前記第２の電極の厚さは同じあることを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。   9. The method of manufacturing a semiconductor device according to claim 7, wherein the thickness of the first electrode and the thickness of the second electrode are the same. 前記第１の電極は銅または銀を含むことを特徴とする請求項７乃至請求項９のいずれかに記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 7, wherein the first electrode contains copper or silver. 前記半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、前記第１の電極は、前記ドレイン、前記ゲート、前記ソースのいずれかと電気的に接続されたことを特徴とする請求項７乃至請求項１０のいずれかに記載の半導体装置の製造方法。   The semiconductor substrate includes a vertical transistor having a drain, a gate, and a source, and the first electrode is electrically connected to any of the drain, the gate, and the source. A method for manufacturing a semiconductor device according to claim 7. 前記半導体基板は、ドレインと、ゲートと、ソースを有する縦型トランジスタを有し、前記第１の電極は、前記ゲート及び前記ソースと電気的に接続され、前記第２の電極は、前記ドレインと電気的に接続されることを特徴とする請求項７乃至請求項１０のいずれかに記載の半導体装置の製造方法。   The semiconductor substrate includes a vertical transistor having a drain, a gate, and a source, the first electrode is electrically connected to the gate and the source, and the second electrode is connected to the drain. The method for manufacturing a semiconductor device according to claim 7, wherein the semiconductor device is electrically connected.
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CN2009101791235A CN101714538B (en) 2008-10-03 2009-09-29 Semiconductor device and method of manufacturing the same
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014517534A (en) * 2011-06-06 2014-07-17 マイクロン テクノロジー， インク． Semiconductor structure having through-substrate interconnects and method for forming through-substrate interconnects
US9685517B2 (en) 2014-06-06 2017-06-20 Renesas Electronics Corporation Semiconductor device, and method for producing the same
US9721915B2 (en) 2014-04-16 2017-08-01 Mitsubishi Electric Corporation Semiconductor device
JP2017168659A (en) * 2016-03-16 2017-09-21 富士電機株式会社 Semiconductor device and manufacturing method
JP6253854B1 (en) * 2016-03-30 2017-12-27 三菱電機株式会社 Semiconductor device, method for manufacturing the same, and power conversion device
KR20190034547A (en) 2016-08-02 2019-04-02 파나소닉 아이피 매니지먼트 가부시키가이샤 Semiconductor device, semiconductor module, and semiconductor package device
JP2019169579A (en) * 2018-03-23 2019-10-03 株式会社東芝 Semiconductor device and method of manufacturing the same
JPWO2018123799A1 (en) * 2016-12-27 2019-10-31 パナソニックＩｐマネジメント株式会社 Semiconductor device
KR20210027530A (en) * 2018-06-19 2021-03-10 누보톤 테크놀로지 재팬 가부시키가이샤 Semiconductor device
WO2024090243A1 (en) * 2022-10-27 2024-05-02 ヌヴォトンテクノロジージャパン株式会社 Semiconductor device

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583419B2 (en) 2011-06-06 2017-02-28 Micron Technology, Inc. Semiconductor constructions having through-substrate interconnects
US10121738B2 (en) 2011-06-06 2018-11-06 Micron Technology, Inc. Semiconductor constructions
JP2014517534A (en) * 2011-06-06 2014-07-17 マイクロン テクノロジー， インク． Semiconductor structure having through-substrate interconnects and method for forming through-substrate interconnects
US9721915B2 (en) 2014-04-16 2017-08-01 Mitsubishi Electric Corporation Semiconductor device
US9685517B2 (en) 2014-06-06 2017-06-20 Renesas Electronics Corporation Semiconductor device, and method for producing the same
JP2017168659A (en) * 2016-03-16 2017-09-21 富士電機株式会社 Semiconductor device and manufacturing method
JP6253854B1 (en) * 2016-03-30 2017-12-27 三菱電機株式会社 Semiconductor device, method for manufacturing the same, and power conversion device
US11158511B2 (en) 2016-03-30 2021-10-26 Mitsubishi Electric Corporation Semiconductor device and power converter including a copper film with a small grain size stress relaxtion layer
US11056563B2 (en) 2016-08-02 2021-07-06 Nuvoton Technology Corporation Japan Semiconductor device, semiconductor module, and packaged semiconductor device
KR20190034547A (en) 2016-08-02 2019-04-02 파나소닉 아이피 매니지먼트 가부시키가이샤 Semiconductor device, semiconductor module, and semiconductor package device
US11069783B2 (en) 2016-08-02 2021-07-20 Nuvoton Technology Corporation Japan Semiconductor device, semiconductor module, and packaged semiconductor device
KR20210014206A (en) 2016-08-02 2021-02-08 누보톤 테크놀로지 재팬 가부시키가이샤 Semiconductor device, semiconductor module, and semiconductor package device
US10854744B2 (en) 2016-12-27 2020-12-01 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
US11056589B2 (en) 2016-12-27 2021-07-06 Nuvoton Technology Corporation Japan Semiconductor device
JPWO2018123799A1 (en) * 2016-12-27 2019-10-31 パナソニックＩｐマネジメント株式会社 Semiconductor device
JP7042217B2 (en) 2016-12-27 2022-03-25 ヌヴォトンテクノロジージャパン株式会社 Semiconductor device
US10985104B2 (en) 2018-03-23 2021-04-20 Kabushiki Kaisha Toshiba Semiconductor device having electrode pad and electrode layer intervening semiconductor layer inbetween and manufacturing method thereof
JP2019169579A (en) * 2018-03-23 2019-10-03 株式会社東芝 Semiconductor device and method of manufacturing the same
KR102234945B1 (en) 2018-06-19 2021-04-01 누보톤 테크놀로지 재팬 가부시키가이샤 Semiconductor device
KR20210027530A (en) * 2018-06-19 2021-03-10 누보톤 테크놀로지 재팬 가부시키가이샤 Semiconductor device
WO2024090243A1 (en) * 2022-10-27 2024-05-02 ヌヴォトンテクノロジージャパン株式会社 Semiconductor device

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