JP2009111188A - Semiconductor device - Google Patents

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Masaki Koyama
雅紀 小山
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Denso Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device where a hole failure is hard to occur in a plated electrode layer on a main surface side or in a base metal layer in any of an IGBT area and a diode cell area, and which can sufficiently ensure adhesion strength and electrical characteristics. <P>SOLUTION: A vertical IGBT 100i and a diode 100d are formed on the same semiconductor substrate 10, a base metal layer 18 which are commonly connected to the emitter area of the IGBT 100i and the anode area of the diode 100d is formed on the main surface of the semiconductor substrate 10, and a plated electrode layer 25 is formed on the base metal layer 18. In such a semiconductor device 100, a specified projecting pattern 17a formed of an oxide film is formed on the semiconductor substrate 10 on the main side in a diode cell area, and the base metal layer 18 is stacked on the projecting pattern 17a. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置に関する。 The present invention is made vertical IGBT and a diode are formed on the same semiconductor substrate, a semiconductor device having a plating electrode layer on both the main surface and the back surface side.

半導体チップに縦型素子であるIGBTが形成されてなり、半導体チップの主面側と裏面側の両方にメッキ電極層を有してなる半導体装置が、例えば、特開2007−19412号公報(特許文献1)と特開2005−33131号公報(特許文献2)に開示されている。 It is formed IGBT is vertical element to the semiconductor chip, the semiconductor chip of the main surface side and the back side semiconductor device both formed of a plated electrode layer of, for example, JP 2007-19412 (Patent Document 1) and disclosed in Japanese 2005-33131 (Patent Document 2).

図9は、特許文献1に開示された半導体装置で、トレンチゲート構造を有するFS型のIGBT(絶縁ゲート型バイポーラトランジスタの略称)を有した半導体装置80の概略断面図である。 Figure 9 is a semiconductor device disclosed in Patent Document 1 is a schematic cross-sectional view of a semiconductor device 80 having a FS type IGBT having a trench gate structure (abbreviation of an insulated gate bipolar transistor).

図9に示す半導体装置80は、N−型のシリコン基板10を用いて形成されたものであり、セル部と、セル部の外周に形成された外周耐圧部とが備えられた構成となっている。 The semiconductor device shown in FIG. 9 80, N- type has been formed using a silicon substrate 10 of, become a cell portion, and the outer peripheral withstand voltage portion formed on the outer periphery of the cell unit is provided configured there.

セル部には、多数のトレンチゲート14を有するIGBTが形成されている。 The cell portion, the IGBT having a number of trench gate 14 is formed. シリコン基板10の主面側にはトレンチが形成され、このトレンチの内壁表面にゲート絶縁膜とゲート層とが順に形成されてトレンチゲート14の構造が構成されている。 The main surface of the silicon substrate 10 is a trench is formed, the structure of the trench gate 14 and the gate insulating film and a gate layer on the inner wall surface of the trench is formed in this order is formed. また、シリコン基板10の主面側においては、層間絶縁膜17を介して複数のトレンチゲート構造上にまたがるように第1表面電極18が形成され、多数のIGBTを共通に接続している。 In the main surface of the silicon substrate 10, first surface electrode 18 is formed so as to extend over the plurality of trench gate structure on via the interlayer insulating film 17, connecting a number of IGBT in common. この第1表面電極18は、例えばAl−Si−Cu等のAlを主成分とするAl合金からなる金属材料で構成され、例えばスパッタリングにより形成される。 The first surface electrode 18 is constituted, for example, the Al, such as Al-Si-Cu in a metal material made of Al alloy mainly formed by sputtering, for example. 図9の実施形態では、AlSiが採用され、厚さは例えば5μm以上になっている。 In the embodiment of FIG. 9, AlSi is employed, it is in the example 5μm or more thickness. また、図9には図示されていないが、IGBTと第1表面電極18との間に、例えばTiN等のバリアメタル層が形成されている。 Although not shown in FIG. 9, between the IGBT and the first surface electrode 18, for example, a barrier metal layer such as TiN is formed. このバリアメタル層は、第1表面電極18を形成する際の熱処理等によって発生するアロイスパイクを防止するためのものである。 The barrier metal layer is for preventing alloy spike caused by heat treatment for forming the first surface electrode 18. 尚、図9において、符号20の部分は、LOCOS酸化膜である。 In FIG. 9, the portion of reference numeral 20 is a LOCOS oxide film.

そして、シリコン基板10の主面側では、セル部および外周耐圧部において、第1表面電極18を覆う保護膜24が形成され、セル部および外周耐圧部の表面が保護されている。 Then, the main surface of the silicon substrate 10, the cell portion and the outer peripheral withstand voltage portion, the protective film 24 covering the first surface electrode 18 is formed, the surface of the cell portion and the outer peripheral withstand voltage portion is protected. この保護膜24は、図9に示されるように、第1表面電極18の一部が露出するようにパターニングされている。 The protective film 24, as shown in FIG. 9, a portion of the first surface electrode 18 is patterned to expose. 図9の実施形態では、この保護膜24に例えばポリイミドが採用される。 In the embodiment of FIG. 9, for example, polyimide protective film 24 is employed. 保護膜24のうち第1表面電極18が露出した部分には第2表面電極25が形成されており、その第2表面電極25の表面にメッキ層26が形成されている。 The portion of the exposed first surface electrode 18 of the protective film 24 is formed a second surface electrode 25, the plating layer 26 is formed on the surface of the second surface electrode 25. したがって、第1、第2表面電極18、25およびメッキ層26によってIGBTのエミッタ電極が構成されている。 Accordingly, the emitter electrode of the IGBT is constituted by the first, second surface electrode 18, 25 and the plating layer 26. 図9の実施形態では、第2表面電極25およびメッキ層26は、それぞれ湿式メッキの方法によって形成される。 In the embodiment of FIG. 9, the second surface electrode 25 and the plating layer 26 is formed by a method of respectively wet plating. 第2表面電極25には例えばNi(ニッケル)が採用され、メッキ層26には、例えばAu(金)が採用される。 The second surface electrode 25 is employed for example Ni (nickel) is, the plating layer 26, for example, Au (gold) is employed.

図9に示す半導体装置80の裏面構造は、セル部および外周耐圧部で共通になっている。 The back surface structure of the semiconductor device 80 shown in FIG. 9, are common in the cell portion and the outer peripheral withstand voltage portion. シリコン基板10の裏面側では、第1裏面電極31がスパッタリングにより形成され、第1裏面電極31の表面には第2裏面電極32が形成されている。 The back side of the silicon substrate 10, the first back electrode 31 is formed by sputtering, the surface of the first back electrode 31 is formed a second back electrode 32. 第2裏面電極32は、表面が粗くされた第1裏面電極31の表面に湿式メッキにて形成される。 The second back surface electrode 32 is formed by wet plating on the surface of the first back electrode 31 whose surface is roughened. このように第1裏面電極31の表面が凹凸形状になっていることで、第1裏面電極31に対する第2裏面電極32の接着面積が増加させることができると共に密着力を向上させることができる。 In this manner, the surface of the first back electrode 31 is in the irregular shape, can be bonded area of ​​the second back electrode 32 to the first back electrode 31 improves the adhesion it is possible to increase. そして、第2裏面電極32の表面にメッキ層33が形成されている。 Then, the plating layer 33 on the surface of the second back electrodes 32 are formed. これら第1、第2裏面電極31、32、およびメッキ層33は、IGBTのコレクタ電極としての機能を果たす。 These first, second back electrode 31 and the plating layer 33, serves as a collector electrode of the IGBT. 図9の実施形態では、第1裏面電極31にAlSiが採用される。 In the embodiment of FIG. 9, AlSi is employed in the first back electrode 31. また、第2裏面電極32およびメッキ層33は湿式メッキの方法により形成され、第2裏面電極32には例えばNiが採用され、メッキ層33には例えばAuが採用される。 The second back surface electrode 32 and the plating layer 33 is formed by the method of wet plating, the second back electrodes 32 for example, Ni is adopted, for example Au is employed in the plating layer 33.

図9の半導体装置80における主面側の第2表面電極25と裏面側の第2裏面電極32は、両面湿式メッキ工程にて、ウェハ表裏面に湿式のNiメッキを行うことにより同時形成される。 The second surface electrode 25 and the second back surface electrode 32 on the back side of the main surface of the semiconductor device 80 of FIG. 9, at both sides wet plating process, are simultaneously formed by performing Ni plating wet the wafer backside table . そして、ウェハ表裏面に同時に湿式メッキを施し、第2表面電極25の表面と第2裏面電極32の表面それぞれに、例えばAuのメッキ層26、33を形成する。 At the same time subjected to a wet plating on the back wafer table, a surface of the second surface electrode 25 each surface of the second back electrode 32, for example to form a plating layer 26 and 33 of Au. この後、ウェハをスクライブラインに沿ってダイシングカットし、個々の半導体チップに分割する。 Thereafter, dicing the wafer along the scribe lines, it is divided into individual semiconductor chips. そして、各半導体チップの表裏面にはんだを介してヒートシンクを接合し、樹脂でモールドすることにより、半導体パッケージが完成する。 Then, joining the heat sink through the solder on the front and back surfaces of the semiconductor chips, by resin molding, a semiconductor package is completed.

図9の半導体装置80は、上述したように、ウェハ表裏面に同時に湿式メッキを施し、主面側と裏面側の電極を同時形成するため、安価に製造することが可能である。 The semiconductor device 80 of FIG. 9, as described above, at the same time subjected to a wet plating on the back wafer table, for the simultaneous formation of the electrode main surface side and the back side, it is possible to inexpensively manufacture.
特開2007−19412号公報 JP 2007-19412 JP 特開2005−33131号公報 JP 2005-33131 JP

図10は、図9に示した半導体装置80の利用形態の一例を示した図で、3相インバータのパワーモジュールの要部を簡略化して示した回路図である。 Figure 10 is a diagram showing an example of usage of the semiconductor device 80 shown in FIG. 9 is a circuit diagram showing a simplified main part of the power module of the three-phase inverter.

インバータ回路においては、IGBT(半導体装置80)とFWD(Free Wheel Diode)と呼ばれるダイオード81とが、一般的に図10に示すような逆並列に接続された状態で用いられる。 In the inverter circuit, IGBT (semiconductor device 80) and a diode 81, called FWD (Free Wheel Diode) is generally used in a state of anti-parallel connected as shown in FIG. 10. ここで、IGBT80は、スイッチング素子として用いられる。 Here, IGBT 80 is used as a switching element. また、ダイオード81は、IGBT80のオフ中に出力に接続されている負荷インダクタンスのモータMに流れる電流を迂回還流させ、モータMに流れる電流がIGBT80のスイッチングによって急激に変化しないようにしている。 The diode 81, the current flowing through the motor M of the load inductance connected to the output during the off IGBT 80 is bypassed reflux, the current flowing through the motor M is prevented from being rapidly changed by the switching of IGBT 80. このIGBT80とダイオード81は、それぞれ別の半導体基板(半導体チップ)に形成して構成することも可能であるが、小型化のためには同じ半導体基板に形成されてなることが好ましい。 The IGBT80 and a diode 81, it is also possible to configure to form the separate semiconductor substrate (semiconductor chip), it is preferably formed on the same semiconductor substrate in order to reduce the size.

図11は、上記したIGBTとダイオードとが同じ半導体基板に形成されてなる半導体装置の一例で、半導体装置90の模式的な断面図である。 Figure 11 is an example of a semiconductor device in which the IGBT and the diode mentioned above is formed on the same semiconductor substrate is a schematic sectional view of a semiconductor device 90. 尚、図11に示す半導体装置90において、図9に示した半導体装置80と同様の部分については、同じ符号を付した。 In the semiconductor device 90 shown in FIG. 11, the same parts as the semiconductor device 80 shown in FIG. 9 are designated by the same reference numerals.

図11に示す半導体装置90においては、縦型のIGBT90iと、該IGBT90iに逆並列に接続される縦型のダイオード90dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。 In the semiconductor device 90 shown in FIG. 11, the vertical and IGBT90i of the vertical diode 90d connected in antiparallel to the IGBT90i, respectively, are formed on the same semiconductor substrate 10 as a collection of cells. 半導体装置90では、IGBT90iのセルの集合体であるIGBTセル領域とダイオード90dのセルの集合体であるダイオードセル領域とが、それぞれ、一つの纏まった領域として構成されている。 In the semiconductor device 90, and the diode region is a collection of cells in the IGBT cell region and the diode 90d is a collection of cells of IGBT90i, respectively, it is configured as one of the collectively area. 半導体基板10の主面側では、アルミニウム(Al)合金からなる下地金属層18が、IGBT90iのエミッタ領域およびダイオード90dのアノード領域に共通接続するように形成されている。 In the main surface side of the semiconductor substrate 10, the underlying metal layer 18 made of aluminum (Al) alloy is formed so as to commonly connect to the anode region of the emitter region and the diode 90d of the IGBT 90i. 下地金属層18上には、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層25,26が、順次形成されている。 On the underlying metal layer 18, the plating electrode layers 25 and 26 made of a laminate of nickel (Ni) and gold (Au), are sequentially formed. 半導体基板10の裏面側では、主面側と同様に、アルミニウム(Al)合金からなる下地金属層31が、IGBT90iのコレクタ領域およびダイオード90dのカソード領域に共通接続するように形成されている。 The back side of the semiconductor substrate 10, similarly to the main surface, the underlying metal layer 31 made of aluminum (Al) alloy is formed so as to commonly connect the cathode region of the collector region and the diode 90d of the IGBT 90i. また、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層32,33が、下地金属層31上に順次形成されている。 The plating electrode layers 32 and 33 made of a laminate of nickel (Ni) and gold (Au), are sequentially formed on the base metal layer 31.

図11の半導体装置90についても、図9の半導体装置80と同様に、ウェハ表裏面に同時に湿式メッキを施し、メッキ電極層25,32およびメッキ電極層26,33をそれぞれ同時形成するため、安価に製造することが可能である。 For even the semiconductor device 90 of FIG. 11, similarly to the semiconductor device 80 of FIG. 9, at the same time subjected to a wet plating on the back wafer table, for the simultaneous forming a plating electrode layer 25, 32 and the plated electrode layer 26 and 33, respectively, inexpensive it is possible to produce the. 一方、IGBT90iとダイオード90dとが同じ半導体基板10に形成される半導体装置90では、上記のようにウェハ表裏面に同時に湿式メッキを施す場合、次の図12(a),(b)に示すような問題が半導体装置90の主面側において発生し易い。 On the other hand, in the semiconductor device 90 and IGBT90i and the diode 90d are formed on the same semiconductor substrate 10, when performing simultaneous wet plating on the back wafer table as described above, the following FIG. 12 (a), the as shown in (b) It tends to occur problems in the main surface side of the semiconductor device 90 such.

図12(a)では、Al合金からなる下地金属層18がIGBTセル領域に較べて平坦となるダイオードセル領域において、Niメッキ電極層25が部分的に成長せずに、メッキ電極層25に穴欠陥D1ができている。 Figure 12 (a), the in the diode region of the underlying metal layer 18 made of Al alloy becomes flat compared to the IGBT cell region, Ni-plated electrode layer 25 without partially grown, holes in the plated electrode layer 25 is it defect D1. 該穴欠陥D1がメッキ電極層25に発生すると、メッキ電極層25,26をリードフレーム等にはんだ接続する際に、メッキ電極層25の剥離の要因となる。 When the hole defects D1 is generated in the plated electrode layer 25, when the solder connection to the plated electrode layers 25 and 26 on the lead frame or the like, becomes a cause of peeling of the plated electrode layer 25. 穴欠陥D1が発生する要因は、Niメッキ前に成長の種となる亜鉛(Zn)を付着するジンケート処理において、ダイオードセル領域の下地金属層18がIGBTセル領域に較べて平坦であるために、Znが付着し難いことにあると考えられる。 To cause the hole defects D1 occurs, the zincate treatment to deposit zinc (Zn) as a seed for growth before Ni plating, the base metal layer 18 of the diode region is flat compared with the IGBT cell region, Zn is considered to be that hardly adhere.

上記問題を防止するため、図12(b)では、スパッタによる下地金属層18の形成後において、エッチング時間を長くして下地金属層18の表面を荒らし、ダイオードセル領域の下地金属層18にも凹凸をつけている。 To prevent the above problem, in FIG. 12 (b), the after formation of the underlying metal layer 18 by sputtering, roughened surface of the underlying metal layer 18 by increasing the etching time, to the underlying metal layer 18 in the diode region wearing the irregularities. これによって、メッキ電極層25における穴欠陥D1の発生は抑制することができる。 Thereby, occurrence of hole defects D1 in the plating electrode layer 25 can be suppressed. しかしながら、エッチング時間を長くすると、IGBTセル領域における下地金属層18の表面の凹凸が強調されすぎて、IGBTセル領域において下地金属層18が欠損した穴欠陥D2が発生し易くなる。 However, increasing the etching time, the unevenness of the surface of the underlying metal layer 18 in the IGBT cell region is too emphasized, hole defects D2 of the base metal layer 18 is deficient is likely to occur in the IGBT cell region. 該穴欠陥D2が下地金属層18に発生すると、デバイスの電気特性不良の要因となる。 When the hole defect D2 occurs in the underlying metal layer 18, it becomes a factor of electric characteristic failure of the device.

そこで本発明は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置を提供することを目的としている。 The present invention is a vertical IGBT and a diode is formed on the same semiconductor substrate, a small and inexpensive semiconductor device having a plating electrode layer on both the main surface and the back surface side, IGBT cell region and the diode in any of the cell area, the hole defect hardly occurs in the plating electrode layer or the underlying metal layer on the main surface side, and its object is to provide a semiconductor device capable of ensuring sufficient adhesion strength and electrical properties.

請求項1に記載の半導体装置は、縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、前記IGBTのセルの集合体でIGBTセル領域が構成され、前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半 The semiconductor device according to claim 1 includes a vertical IGBT, the vertical diode connected in antiparallel to the IGBT, respectively, will be formed on the same semiconductor substrate as an aggregate of cells, the IGBT configured the IGBT cell region of a collection of cells, the diode region of a collection of cells of the diode is configured, the main surface side of the semiconductor substrate, the anode region of the emitter region and said diode of said IGBT commonly connected to main surface underlying metal layer is formed, it is formed the principal surface side plating electrode layer on the main surface side base metal layer, the back surface side of the semiconductor substrate, the IGBT collector region and said to backside underlying metal layer commonly connected to the cathode region of the diode is formed, it said back surface underlying metal layer on the back surface side plated electrode layer formed on the semi 体装置であって、前記ダイオードセル領域における主面側の半導体基板上に、酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に前記主面側下地金属層が積層されてなることを特徴としている。 A body unit, wherein on the semiconductor substrate main surface in diode region, is formed a predetermined convex pattern made of an oxide film, and the main surface underlying metal layer on the convex patterns are laminated It is characterized in that it comprises.

上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなる、小型の半導体装置である。 The semiconductor device is a vertical IGBT and a diode is formed on the same semiconductor substrate, a small semiconductor device. また、上記半導体装置における主面側と裏面側のメッキ電極層は同時形成することができ、上記半導体装置は安価に製造することが可能である。 Further, the main surface side and the back side of the plated electrode layer in the semiconductor device can be formed simultaneously, the semiconductor device can be manufactured at a low cost.

上記半導体装置の主面側のダイオードセル領域においては、半導体基板上に酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に主面側下地金属層が積層されている。 In the main surface side of the diode region of the semiconductor device, formed a predetermined convex pattern made of an oxide film on a semiconductor substrate, the main surface underlying metal layer is laminated on the convex patterns. 従って、該凸状パターンによる半導体基板上の凹凸を利用して、上記半導体装置においては、ゲート電極による凹凸が存在するIGBTセル領域上だけでなく、ダイオードセル領域上の主面側下地金属層の表面にも凹凸を形成することが可能となる。 Thus, by utilizing the irregularities on the semiconductor substrate by the convex pattern, the semiconductor device, not only the IGBT cell region irregularities by the gate electrode is present, on the diode region of the main surface underlying metal layer it becomes possible to form an uneven surface. このため、該主面側下地金属層上に主面側メッキ電極層を形成する前段階において、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。 Therefore, at the stage before the formation of the main-surface-side plating electrode layer on the main surface side base metal layer, such as a zinc zincate treatment in Ni plating (Zn), to sufficiently adhere the seed of the plating film growth be able to. これによって、上記半導体装置では、従来の半導体装置のダイオードセル領域において発生していた主面側メッキ電極層の穴欠陥を抑制することができ、主面側下地金属層と主面側メッキ電極層の密着強度を高めることができる。 Thus, the semiconductor device can be suppressed hole defects of the conventional semiconductor device principal face side plating electrode layer which has been generated in the diode region of the main surface side base metal layer and the main surface side plated electrode layer it can increase the adhesion strength.

また、上記ダイオードセル領域への酸化膜からなる凸状パターンの形成は、IGBTセル領域と独立に任意のパターン形状とすることができる。 The formation of the convex pattern made of an oxide film to the diode region can be any pattern independently of the IGBT cell region. 従って、該凸状パターンによる主面側下地金属層の表面の凹凸も、任意のパターン形状および高さ(荒さ)とすることが可能である。 Thus, unevenness of the surface of the main surface underlying metal layer by convex patterns can be any pattern and height (roughness). 従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層の表面をエッチングで荒らす方法と異なり、上記半導体装置においては、IGBTセル領域における下地金属層への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。 Thus, for example, unlike the method of roughening the surface of the IGBT cell region and the diode region at independent control is difficult to main surface underlying metal layer by etching, the semiconductor device, the hole defects in the underlying metal layer in the IGBT cell region generation and its by electric characteristics of the device failure can be suppressed.

以上のようにして、上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。 As described above, the semiconductor device is a vertical IGBT and a diode is formed on the same semiconductor substrate, a semiconductor device having a plating electrode layer on both the main surface and the back surface side, IGBT cell region and in any of the diode region, hole defects are unlikely to occur in the plating electrode layer or the underlying metal layer on the main surface side, may be a semiconductor device which can ensure sufficient adhesion strength and electrical properties.

上記半導体装置における前記凸状パターンは、例えば請求項2に記載のように、前記IGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜で形成されてなることが好ましい。 The said convex pattern in a semiconductor device, for example as described in claim 2, it is preferably formed by the same oxide film and the oxide film covering the gate electrode in the IGBT cell region.

これによれば、該酸化膜の表面凹凸高さがIGBTセル領域とダイオードセル領域でほぼ等しくなるため、該酸化膜上に積層される主面側下地金属層の表面凹凸高さも、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。 According to this, since the surface irregularity height of the oxide film is substantially equal with IGBT cell region and the diode region, even surface irregularity height of the main surface underlying metal layer formed on the oxide film, the IGBT cell region it can be made substantially equal in the diode region and. 従って、主面側下地金属層に積層される主面側メッキ電極層の密着強度も、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。 Therefore, the adhesion strength of the main surface side plated electrode layer laminated on the main surface side underlying metal layer may also be substantially equal in IGBT cell region and the diode region. また、ダイオードセル領域における凸状パターンをIGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜とすることで、凸状パターン形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。 In addition, by the same oxide film and the oxide film covering the gate electrode in the IGBT cell region a convex pattern in the diode region, for new manufacturing processes for the convex pattern formed is not required, an increase in manufacturing cost it can be suppressed.

また、請求項3に記載のように、前記凸状パターンを、前記半導体基板上のLOCOS酸化膜で形成するようにしてもよい。 Further, as described in claim 3, the convex pattern may be formed by LOCOS oxide film on the semiconductor substrate. この場合にも、凸状パターン形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。 In this case, since the new manufacturing process for the protruding pattern formation is not required, it is possible to suppress an increase in manufacturing cost.

凸状パターンをLOCOS酸化膜で形成する場合には、請求項4に記載のように、前記LOCOS酸化膜からなる凸状パターンをイオン注入マスクとして利用し、前記凸状パターンを介してP導電型不純物をイオン注入することにより、ダイオードのアノード領域を形成することができる。 When forming a convex pattern in the LOCOS oxide film, wherein as described in claim 4, by using a convex pattern composed of the LOCOS oxide film as an ion implantation mask, P conductivity type through the convex pattern by ion-implanting an impurity, it is possible to form the anode region of the diode. この場合、LOCOS酸化膜のない凸状パターンの開口部を適宜設定することにより、ダイオードセル領域におけるアノード領域の不純物量を、IGBTセル領域におけるチャネル形成領域であるベース領域と独立して、所望する不純物量に適宜設定することが可能である。 In this case, by setting the opening of the convex pattern without LOCOS oxide film as appropriate, the amount of impurities anode region in the diode region, independently of the base region is a channel formation region in the IGBT cell region, a desired it is possible to appropriately set the amount of impurities.

この場合、特に請求項5に記載のように、前記アノード領域と前記IGBTのベース領域が、前記イオン注入により、同時形成されてなることが好ましい。 In this case, in particular as claimed in claim 5, the base region of the anode region and the IGBT is by the ion implantation, it is preferable that the are simultaneously formed.

これによれば、アノード領域形成のための新たなイオン注入工程が必要なくなるため、製造コストの増大を抑制することができる。 According to this, a new ion implantation process for the anode region formed is not required, it is possible to suppress an increase in manufacturing cost. また、ダイオードセル領域にLOCOS酸化膜からなる凸状パターンを形成しない場合に較べて、アノード領域の不純物量を小さくできる。 Further, as compared with the case of not forming a convex pattern composed of a LOCOS oxide film on the diode region, it can be reduced amount of impurities in the anode region. このため、例えばインバータ回路において当該半導体装置のダイオードをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。 Thus, for example, when the inverter circuit using a diode of the semiconductor device as FWD (Free Wheel Diode) is to reduce the recovery loss, it is possible to improve the recovery properties.

上記半導体装においては、請求項6に記載のように、前記凸状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。 The semiconductor instrumentation, as claimed in claim 6, wherein the convex pattern is preferably formed of repeating arranged linear or dot-like pattern arranged in equal intervals. これによれば、該凸状パターン上に積層される主面側下地金属層の表面における凹凸と、該主面側下地金属層に積層される主面側メッキ電極層の密着強度ついて、該凸状パターンが形成されているダイオードセル領域の全体に亘って均一なものとすることができる。 According to this, with the adhesion strength of the irregularities on the surface of the main surface underlying metal layer formed on the convex pattern, the main surface side plating electrode layer laminated on the main surface side base metal layer, convex over the entire diode region where Jo pattern is formed it can be made uniform.

この場合、請求項7に記載のように、前記間隔は、1μm以上、50μm以下であることが好ましい。 In this case, as described in claim 7, wherein the interval, 1 [mu] m or more and 50μm or less. ライン状またはドット状のパターンの繰り返し間隔が1μmより小さい場合には、酸化膜からなる凸状パターンの加工が困難であり、繰り返し間隔が50μmより大きい場合には、凸状パターンの形成による主面側下地金属層の表面への凹凸形成効果が小さくなってしまう。 If the repetition interval of the linear or dot-like pattern is 1μm less is difficult to process the convex pattern made of an oxide film, if the repetition interval is greater than 50μm, the main surface due to the formation of the convex pattern roughening effect on the surface of the side base metal layer is reduced.

前記間隔は、特に請求項8に記載のように、前記ゲート電極の配置間隔に等しいことが好ましい。 The spacing, especially as described in claim 8 is preferably equal to the arrangement interval of the gate electrode. これによれば、IGBTセル領域とダイオードセル領域の全体に亘って、主面側下地金属層の表面における凹凸、および該主面側下地金属層に積層される主面側メッキ電極層の密着強度を、均一なものとすることができる。 According to this, the adhesion strength throughout the IGBT cell region and the diode region, irregularities on the surface of the main surface underlying metal layer, and the main-surface-side plated electrode layer laminated on the main surface side underlying metal layer and it can be made uniform.

請求項9に記載の半導体装置は、縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、前記IGBTのセルの集合体でIGBTセル領域が構成され、前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半 The semiconductor device according to claim 9, a vertical IGBT, the vertical diode connected in antiparallel to the IGBT, respectively, will be formed on the same semiconductor substrate as an aggregate of cells, the IGBT configured the IGBT cell region of a collection of cells, the diode region of a collection of cells of the diode is configured, the main surface side of the semiconductor substrate, the anode region of the emitter region and said diode of said IGBT commonly connected to main surface underlying metal layer is formed, it is formed the principal surface side plating electrode layer on the main surface side base metal layer, the back surface side of the semiconductor substrate, the IGBT collector region and said to backside underlying metal layer commonly connected to the cathode region of the diode is formed, it said back surface underlying metal layer on the back surface side plated electrode layer formed on the semi 体装置であって、前記ダイオードセル領域における主面側の半導体基板上に、トレンチからなる所定の凹状パターンが形成され、該凹状パターン上に前記主面側下地金属層が積層されてなることを特徴としている。 A body unit, the diode cell main surface of the semiconductor substrate in the region, is formed a predetermined concave pattern consisting of the trench, said main surface underlying metal layer on the concave pattern are stacked It is characterized.

トレンチからなる所定の凹状パターンが形成された上記半導体装置についても、該凹状パターンによる半導体基板上の凹凸を利用して、ダイオードセル領域上の主面側下地金属層の表面に凹凸を形成することが可能となる。 For the semiconductor device in which a predetermined concave pattern is formed consisting of the trench also utilizes the unevenness on the semiconductor substrate by the concave pattern, to form irregularities on the surface of the main surface underlying metal layer on the diode region it is possible. このため、該主面側下地金属層上に主面側メッキ電極層を形成する前段階において、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。 Therefore, at the stage before the formation of the main-surface-side plating electrode layer on the main surface side base metal layer, such as a zinc zincate treatment in Ni plating (Zn), to sufficiently adhere the seed of the plating film growth be able to. これによって、上記半導体装置では、従来の半導体装置のダイオードセル領域において発生していた主面側メッキ電極層の穴欠陥を抑制することができ、主面側下地金属層と主面側メッキ電極層の密着強度を高めることができる。 Thus, the semiconductor device can be suppressed hole defects of the conventional semiconductor device principal face side plating electrode layer which has been generated in the diode region of the main surface side base metal layer and the main surface side plated electrode layer it can increase the adhesion strength.

また、上記凹状パターンは、IGBTセル領域と独立に形成することが可能であり、該凹状パターンによる主面側下地金属層の表面の凹凸も、任意のパターン形状および深さ(荒さ)とすることが可能である。 Further, the concave pattern, it is possible to form independently of the IGBT cell region, the unevenness of the surface of the main surface underlying metal layer by the concave patterns, any pattern and depth (roughness) to be it is possible. 従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層の表面をエッチングで荒らす方法と異なり、上記半導体装置においては、IGBTセル領域における下地金属層への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。 Thus, for example, unlike the method of roughening the surface of the IGBT cell region and the diode region at independent control is difficult to main surface underlying metal layer by etching, the semiconductor device, the hole defects in the underlying metal layer in the IGBT cell region generation and its by electric characteristics of the device failure can be suppressed.

以上のようにして、上記半導体装置も、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。 As described above, the semiconductor device is also vertical IGBT and the diode is formed on the same semiconductor substrate, a semiconductor device having a plating electrode layer on both the main surface and the back surface side, IGBT cell region and in any of the diode region, hole defects are unlikely to occur in the plating electrode layer or the underlying metal layer on the main surface side, may be a semiconductor device which can ensure sufficient adhesion strength and electrical properties. 尚、ダイオードセル領域に上記トレンチからなる凹状パターンを形成しない場合に較べて、アノード領域の不純物量を小さくできる。 Incidentally, as compared with the case of not forming a depression pattern comprised of the trench in the diode region can be reduced amount of impurities in the anode region. このため、例えばインバータ回路において当該半導体装置のダイオードをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。 Thus, for example, when the inverter circuit using a diode of the semiconductor device as FWD (Free Wheel Diode) is to reduce the recovery loss, it is possible to improve the recovery properties.

上記半導体装置においても、前記酸化膜からなる凸状パターンの場合と同様で、請求項10に記載のように、前記凹状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。 Also in the semiconductor device, the same as in the case of the protruding pattern consisting of the oxide film, as described in claim 10, wherein the depression pattern is repeatedly arranged linear or dot-like arranged in equally spaced pattern it consists of is preferable. また、請求項11に記載のように、前記間隔が、1μm以上、50μm以下であることが好ましい。 Further, as described in claim 11, wherein the spacing is preferably 1μm or more and 50μm or less. さらには、請求項12に記載のように、前記間隔が、前記ゲート電極の配置間隔に等しいことが好ましい。 Furthermore, as described in claim 12, wherein the spacing is preferably equal to the arrangement interval of the gate electrode.

上記半導体装置における前記主面側下地金属層および裏面側下地金属層は、例えば請求項13に記載のように、配線層の形成に一般的に用いられる、アルミニウム(Al)またはアルミニウム(Al)合金であってよい。 The semiconductor the main surface underlying metal layer in the device and the back-side base metal layer, for example as described in claim 13, commonly used to form a wiring layer, an aluminum (Al) or aluminum (Al) alloy it may be at.

上記半導体装置における前記主面側メッキ電極層および裏面側メッキ電極層は、例えば請求項14に記載のように、安価なニッケル(Ni)またはニッケル(Ni)/金(Au)積層体であってよい。 The semiconductor the main surface side plating electrode layer in the device and the back-side plated electrode layer, for example as described in claim 14, a less expensive nickel (Ni) or nickel (Ni) / gold (Au) laminate good. また、請求項15に記載のように、前記主面側メッキ電極層および裏面側メッキ電極層は、製造コストを低減するために、安価な湿式の無電解メッキにより同時形成されてなることが好ましい。 Further, as described in claim 15, wherein the main surface side plating electrode layer and the back-side plated electrode layer, in order to reduce the manufacturing cost, it is preferable that formed by simultaneously formed by electroless plating of inexpensive wet .

また、上記半導体装置は、請求項16に記載のように、前記主面側メッキ電極層および裏面側メッキ電極層に、それぞれ、主面側リードフレームおよび裏面側リードフレームがはんだ接続されてなる構成とすることで、該半導体装置のチップの両面から放熱することが可能である。 Further, the semiconductor device, as claimed in claim 16, the main-surface-side plating electrode layer and the back side plating electrode layer, respectively, the main surface side lead frame and the back side lead frame, which are soldered structure with it can be radiated from both sides of the chip of the semiconductor device.

以上のように、上記半導体装置は、縦型のIGBTとダイオードが同じ半導体基板に形成されてなり、主面側と裏面側の両方にメッキ電極層を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層もしくは下地金属層に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置となっている。 As described above, the semiconductor device is a vertical IGBT and a diode is formed on the same semiconductor substrate, a small and inexpensive semiconductor device having a plating electrode layer on both the main surface and the back surface side, in any of the IGBT cell region and the diode region also, hole defects are unlikely to occur in the plating electrode layer or the underlying metal layer on the main surface side is a semiconductor device which can ensure sufficient adhesion strength and electrical properties .

従って、上記半導体装置は、請求項17に記載のように、インバータ回路の構成に用いられて好適である。 Accordingly, the semiconductor device, as claimed in claim 17, which is suitably used for construction of the inverter circuit. また、請求項18に記載のように、安価で高い信頼性が要求される車載用の半導体装置として好適である。 Further, as described in claim 18, it is suitable as a semiconductor device for use in vehicles inexpensive high reliability is required.

以下、本発明を実施するための最良の形態を、図に基づいて説明する。 Hereinafter, the best mode for carrying out the present invention will be described with reference to FIG.

(第1の実施形態) (First Embodiment)
図1は、本実施形態における半導体装置の一例を示す図で、半導体装置100の模式的な断面図である。 Figure 1 is a diagram showing an example of a semiconductor device in this embodiment, is a schematic sectional view of the semiconductor device 100. 尚、図1に示す半導体装置100において、図11に示した半導体装置90と同様の部分については、同じ符号を付した。 In the semiconductor device 100 shown in FIG. 1, the same parts as the semiconductor device 90 shown in FIG. 11, denoted by the same reference numerals.

図1に示す半導体装置100においては、図11に示した半導体装置90と同様に、縦型のIGBT100iと、該IGBT100iに逆並列に接続される縦型のダイオード100dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。 In the semiconductor device 100 shown in FIG. 1, similar to the semiconductor device 90 shown in FIG. 11, the vertical and IGBT100i of the vertical diode 100d connected in antiparallel to the IGBT100i, respectively, a set of cells It is formed on the same semiconductor substrate 10 as a body. 半導体装置100では、IGBT100iのセルの集合体であるIGBTセル領域とダイオード100dのセルの集合体であるダイオードセル領域とが、それぞれ、一つの纏まった領域として構成されている。 In the semiconductor device 100, and the diode region is a collection of cells in the IGBT cell region and the diode 100d is a collection of cells of IGBT100i, respectively, it is configured as one of the collectively area. 半導体基板10の主面側では、配線層の形成に一般的に用いられるアルミニウム(Al)またはアルミニウム(Al)合金からなる下地金属層18が、IGBT100iのエミッタ(n)領域とチャネル形成領域であるベース(p)領域およびダイオード100dのアノード(p)領域に共通接続するように形成されている。 In the main surface side of the semiconductor substrate 10, the underlying metal layer 18 in the formation of the wiring layer generally consists of aluminum used (Al) or aluminum (Al) alloy is the emitter (n) region and the channel formation region of IGBT100i It is formed so as to commonly connect to the anode (p) region of the base (p) region and the diode 100d. 尚、IGBT100iのベース(p)領域とダイオード100dのアノード(p)領域は、一体の不純物層10aとして形成されている。 The anode (p) region of the base (p) area and the diode 100d of IGBT100i is formed as an impurity layer 10a of the integral. 下地金属層18上には、安価なニッケル(Ni)および金(Au)の積層体からなるメッキ電極層25,26が、順次形成されている。 On the underlying metal layer 18, the plating electrode layers 25 and 26 made of a laminate of inexpensive nickel (Ni) and gold (Au), are sequentially formed. Auメッキ電極層33は、はんだ接続のために形成した層であり、はんだ接続等を行わない場合には省略してよい。 Au plated electrode layer 33 is a layer formed for the solder connection may be omitted if not performed solder connection or the like. 半導体基板10の裏面側においても、主面側と同様に、アルミニウム(Al)またはアルミニウム(Al)合金からなる下地金属層31が、IGBT100iのコレクタ(p+)領域10cおよびダイオード100dのカソード(n)領域10bに共通接続するように形成されている。 Also in the back surface side of the semiconductor substrate 10, similarly to the main surface side, aluminum (Al) or aluminum (Al) base metal layer 31 made of alloy, the collector of IGBT100i cathode of (p +) region 10c and the diode 100d (n) It is formed so as to commonly connect to the region 10b. また、ニッケル(Ni)および金(Au)の積層体からなるメッキ電極層32,33が、下地金属層31上に順次形成されている。 The plating electrode layers 32 and 33 made of a laminate of nickel (Ni) and gold (Au), are sequentially formed on the base metal layer 31.

一方、図1に示す半導体装置100においては、図11に示した半導体装置90と異なり、ダイオードセル領域における主面側の半導体基板10上に、酸化膜からなる所定の凸状パターン17aが形成されている。 On the other hand, in the semiconductor device 100 shown in FIG. 1 is different from the semiconductor device 90 shown in FIG. 11, on a semiconductor substrate 10 of the main surface side of the diode region, a predetermined convex pattern 17a made of an oxide film is formed ing. この凸状パターン17aは、IGBTセル領域においてゲート電極を覆う酸化膜17と同じ酸化膜で形成されており、該凸状パターン17a上に下地金属層18が積層されている。 The convex pattern 17a is formed in the same oxide film and the oxide film 17 covering the gate electrode in the IGBT cell region, the base metal layer 18 is laminated on the convex pattern 17a.

次に、図1に示す半導体装置100の製造方法を説明する。 Next, a method for manufacturing the semiconductor device 100 shown in FIG. 図2〜図4は、半導体装置100の製造工程別の断面図である。 2-4 are cross-sectional views another manufacturing process of the semiconductor device 100.

最初に、図2(a)に示すように、シリコン(Si)からなる半導体基板10の主面側に、IGBTとダイオードの構造を、概略、以下のように形成する。 First, as shown in FIG. 2 (a), the main surface side of the semiconductor substrate 10 made of silicon (Si), the structure of the IGBT and the diode, schematic, formed as follows.

LOCOS酸化膜20を介してP導電型の不純物をイオン注入し、IGBTのチャネル形成領域であるベース(p)領域およびダイオードのアノード(p)領域となる不純物層10aを形成する。 The P conductivity type impurities are ion-implanted through the LOCOS oxide film 20, to form the a channel forming region of the IGBT base (p) region and the impurity layer 10a serving as the anode (p) region of the diode. 次に、IGBTセル領域において、トレンチゲート14の構造を形成し、N導電型の不純物をイオン注入してエミッタ領域を形成する。 Then, the IGBT cell region to form a structure of the trench gate 14, to form an emitter region of N conductivity type impurity is ion-implanted.

次に、半導体基板10上にPSGやBPSG等の酸化膜を形成した後、所定形状にパターニングして、IGBTセル領域において(トレンチ)ゲート電極14を覆う酸化膜17とダイオードセル領域における所定の凸状パターン17aを形成する。 Next, after forming an oxide film such as PSG or BPSG on a semiconductor substrate 10, and patterned into a predetermined shape, a predetermined convex in the oxide film 17 and the diode region that covers the IGBT cell region (trench) gate electrode 14 forming a Jo pattern 17a. ゲート電極14を覆う酸化膜17とダイオードセル領域における凸状パターン17aは、例えば、同じ4μmのピッチで同一形状のパターンに形成する。 Convex pattern 17a in the oxide film 17 and the diode region that covers the gate electrode 14 is formed, for example, the pattern of the same shape at a pitch of the same 4 [mu] m. 図11に示した半導体装置90のように、ダイオードセル領域に酸化膜を残さない場合には、酸化膜17を残すIGBTセル領域にエッチングレートを合わせると、ダイオードセル領域の端部でエッチングレートが高くなり、中央部でエッチングレートが低くなる。 As the semiconductor device 90 shown in FIG. 11, when leaving no oxide film on the diode region, when combining the etching rate in the IGBT cell region to leave the oxide film 17, the etching rate at the edge of the diode region is increases, the etching rate is lower at the central portion. このため、ダイオードセル領域に酸化膜を残さない場合には、ダイオードセル領域の全体に亘って均一にエッチングすることが困難で、端部での過剰エッチングや中央部でのエッチング残りが発生し易い。 Therefore, when leaving no oxide film on the diode region it is difficult to uniformly etched over the entire diode region, etching residue is easily generated in excess etching or central portion of the end portion . これに対して、図2(a)のダイオードセル領域にも酸化膜からなる凸状パターン17aを残す場合には、ダイオードセル領域の全体に亘ってより均一なエッチングが可能となり、安定したエッチング工程が得られる。 In contrast, even when leaving a convex pattern 17a made of an oxide film, it is possible to more uniform etching over the entire diode region into the diode region of FIG. 2 (a), stable etching process It is obtained.

次に、図2(b)に示すように、主面側にアルミニウム(Al)またはアルミニウム(Al)−シリコン(Si)合金からなる下地金属層18を形成する。 Next, as shown in FIG. 2 (b), the main surface of aluminum (Al) or aluminum (Al) on the side - to form the underlying metal layer 18 made of silicon (Si) alloy. このとき、下地金属層18の表面Saは、半導体基板10上に形成されたIGBTセル領域の酸化膜17とダイオードセル領域の同じ酸化膜からなる凸状パターン17aの凹凸を反映して、図のように部分的に凹部が形成された表面となる。 The surface Sa of the underlying metal layer 18, reflecting a convex pattern 17a unevenness of of the same oxide film of the oxide film 17 and the diode region of the IGBT cell region formed on the semiconductor substrate 10, of FIG. a partially recess formed surface such. 次に、下地金属層18を熱処理(アニール)すると、該凹部に縦に走る結晶粒界が生じる。 Next, heat treatment of the underlying metal layer 18 (annealing), the crystal grain boundary is caused to run vertically in the recess.

次に、図2(c)に示すように、IGBTセル領域とダイオードセル領域の下地金属層18の表面Saを露出するようにして、保護膜24をパターニング形成する。 Next, as shown in FIG. 2 (c), so as to expose the surface Sa of the underlying metal layer 18 of the IGBT cell region and the diode region, a protective film 24 patterned.

次に、半導体基板10の裏面側を研削およびウェットエッチングした後、ホト工程、イオン注入工程、熱処理工程を施し、ダイオードのカソード(n)領域10bやIGBTのコレクタ(p+)領域10cとなる不純物層を形成する。 Next, after the surface of the semiconductor substrate 10 is ground and wet etching, photo process, ion implantation process, heat treatment process, the impurity layer serving as a diode cathode (n) region 10b and the IGBT collector (p +) region 10c to form.

次に、図3(a)に示すように、半導体基板10の裏面側に、アルミニウム(Al)またはアルミニウム(Al)−シリコン(Si)合金からなる下地金属層31を形成する。 Next, as shown in FIG. 3 (a), on the back side of the semiconductor substrate 10, aluminum (Al) or aluminum (Al) - forming a base metal layer 31 made of silicon (Si) alloy. 裏面側の下地金属層31は熱処理を行わず、表面Sbが次のエッチング工程により侵食され易い状態にしておく。 Underlying metal layer 31 on the rear face side without the heat treatment, surface Sb is keep the state of being easily eroded by subsequent etching steps.

次に、図3(b)に示すように、ウェハをエッチング液に入れ、主面側と裏面側の下地金属層18,31の表面Sa,Sbを同時にエッチングする。 Next, as shown in FIG. 3 (b), were placed the wafer into the etching solution, the surface Sa of the underlying metal layer 18, 31 on the main surface side and the back side, Sb simultaneously etched. このとき、半導体基板10の主面側では、凹部の粒界にエッチング液が浸透しエッチングが加速されため、IGBTセル領域およびダイオードセル領域の全体に亘って凹凸が強調された表面Scとなる。 In this case, the main surface of the semiconductor substrate 10, since the acceleration to penetrate the etching solution in the grain boundary of the recess etching, the surface Sc unevenness is emphasized throughout the IGBT cell region and the diode region. 半導体基板10の裏面側では、下地金属層31に熱処理が施されていないため、凹凸が発生した表面Sdとなる。 The back side of the semiconductor substrate 10, since the heat treatment to the base metal layer 31 is not subjected, the surface Sd unevenness occurs.

次に、図4(a)に示すように、ウェハを亜鉛(Zn)を含む液に入れてジンケート処理を行い、下地金属層18,31の表面Sc,Sdに図中に黒丸で示したようにZnを付着させる。 Next, as shown in FIG. 4 (a), performs a zincate treatment placed in a liquid containing zinc wafer (Zn), the surface Sc of the underlying metal layer 18, 31, as shown by black circles in the figure Sd depositing a Zn to. 下地金属層18,31の表面Sc,Sdは、IGBTセル領域とダイオードセル領域の全体に亘ってほぼ等しい凹凸を形成しているため、Znを均等且つ稠密に付着させることができる。 Surface Sc, Sd of the underlying metal layer 18, 31 is, because it forms a substantially equal irregularities throughout the IGBT cell region and the diode region, can be equally densely adhered to Zn.

最後に、図4(b)に示すように、ウェハをメッキに入れて無電解メッキを行い、下地金属層18,31上に、ニッケル(Ni)メッキ電極層25,32およびおよび金(Au)メッキ電極層26,33を順次形成する。 Finally, as shown in FIG. 4 (b), carried out electroless plating put the wafer into plating, on the base metal layer 18, 31, nickel (Ni) plated electrode layers 25, 32 and and gold (Au) sequentially forming a plating electrode layer 26 and 33. 前述したジンケート処理で下地金属層18,31の表面Sc,SdにはZnが均等且つ稠密に付着されているため、Niメッキ時にはIGBTセル領域とダイオードセル領域の全体に亘ってNiイオンがZnと均一に置換し、安定したNiメッキ膜の成長が可能で、密着強度の高いメッキ電極層26,33を形成することができる。 Surface Sc of the underlying metal layer 18, 31 in the above-described zincate treatment, since the Sd Zn are uniformly and densely attached, Ni ions throughout the IGBT cell region and the diode region at the time of Ni plating and Zn uniformly substituted, can be grown in a stable Ni plating film, it is possible to form a high adhesion strength plated electrode layers 26 and 33.

以上の工程により、図1に示した半導体装置100が製造される。 Through the above steps, the semiconductor device 100 shown in FIG. 1 is manufactured.

半導体装置100は、図1に示すように、縦型のIGBT100iとダイオード100dが同じ半導体基板10に形成されてなる、小型の半導体装置である。 The semiconductor device 100 includes, as shown in FIG. 1, vertical IGBT100i and the diode 100d is formed on the same semiconductor substrate 10, a small-sized semiconductor device. また、半導体装置100における主面側と裏面側のメッキ電極層25,32および26,33は図4(b)に示したように同時形成することができ、半導体装置100は安価に製造することが可能である。 Further, the main surface side and the back side of the plated electrode layer 25, 32 and 26, 33 in the semiconductor device 100 in the can be co-formed as illustrated FIG. 4 (b), the semiconductor device 100 can be manufactured inexpensively it is possible.

図1に示す半導体装置100の主面側のダイオードセル領域においては、図11に示した従来の半導体装置90と異なり、半導体基板10上に酸化膜からなる所定の凸状パターン17aが形成され、該凸状パターン17a上に主面側下地金属層18が積層されている。 In the main surface side of the diode region of the semiconductor device 100 shown in FIG. 1, unlike the conventional semiconductor device 90 shown in FIG. 11, a predetermined convex pattern 17a made of an oxide film is formed on the semiconductor substrate 10, main surface underlying metal layer 18 is laminated on the convex pattern 17a. 従って、図2(b)に示したように、該凸状パターン17aによる半導体基板10上の凹凸を利用して、ゲート電極14による凹凸が存在するIGBTセル領域上だけでなく、ダイオードセル領域上の主面側下地金属層18の表面にも凹凸を形成することが可能となる。 Accordingly, as shown in FIG. 2 (b), by utilizing the irregularities on the semiconductor substrate 10 by the convex pattern 17a, as well as IGBT cell region where there is unevenness due to the gate electrode 14, the diode cell region it becomes possible to form irregularities on the surface of the main surface underlying metal layer 18. このため、図4(a)に示したように、該主面側下地金属層18上に主面側Niメッキ電極層25を形成する前段階(ジンケート処理)において、メッキ膜成長の種である亜鉛(Zn)を十分に付着させることができる。 Therefore, as shown in FIG. 4 (a), in step (zincate treatment) before forming the main-surface-side Ni plating electrode layer 25 on the main surface side base metal layer 18, it is a kind of the plating film growth zinc (Zn) can be sufficiently adhered. これによって、図1の半導体装置100では、従来の半導体装置90のダイオードセル領域において発生していた図12(a)に示す主面側メッキ電極層25の穴欠陥を抑制することができ、主面側下地金属層18と主面側メッキ電極層25の密着強度を高めることができる。 Thus, in the semiconductor device 100 of FIG. 1, it is possible to suppress the hole defects principal surface plated electrode layer 25 shown in FIG. 12 (a) which has been generated in the diode region of a conventional semiconductor device 90, a main can increase the adhesion strength of the surface-side metal undercoating 18 and main surface side plated electrode layer 25.

また、半導体装置100におけるダイオードセル領域への酸化膜からなる凸状パターン17aの形成は、IGBTセル領域と独立に任意のパターン形状とすることができる。 The formation of the convex pattern 17a made of an oxide film on the diode region of the semiconductor device 100 can be any pattern independently of the IGBT cell region. 従って、該凸状パターン17aによる図2(b)示した主面側下地金属層18の表面Saの凹凸も、任意のパターン形状および高さ(荒さ)とすることが可能である。 Thus, unevenness of the surface Sa of FIG. 2 (b) shows the main surface underlying metal layer 18 by convex pattern 17a is also it can be any pattern and height (roughness). 従って、例えば図12(b)において説明したIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層18の表面をエッチングで荒らす方法と異なり、半導体装置100においては、図12(b)に示した半導体装置90のIGBTセル領域における下地金属層18への穴欠陥の発生とそれによるデバイスの電気特性不良も抑制することができる。 Thus, for example, unlike the method of roughening the surface of FIG. 12 (b) IGBT cell region and the diode region at independent control is difficult to main surface underlying metal layer 18 explained in the etching, the semiconductor device 100, FIG. 12 ( b) the electrical characteristics of the generator and its by the device hole defects in the underlying metal layer 18 in the IGBT cell region of the semiconductor device 90 defects shown can also be suppressed.

以上のようにして、図1に示す半導体装置100は、縦型のIGBT100iとダイオード100dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26と32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25,26もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保した半導体装置となっている。 As described above, the semiconductor device 100 shown in FIG. 1, vertical IGBT100i and the diode 100d is formed on the same semiconductor substrate 10, on both the main surface side and the back side and the plated electrode layer 25, 26 32 , a semiconductor device having a 33, in any of the IGBT cell region and the diode region also, hole defects are unlikely to occur in the plating electrode layers 25 and 26 or the underlying metal layer 18 on the main surface side, and sufficient adhesion strength It has become a semiconductor device with ensured electrical characteristics.

図5は、図1の半導体装置100の変形例で、図5(a)は、半導体装置101の模式的な断面図であり、図5(b)は、図2(a)に対応した半導体装置101の製造途中の一工程を示す図である。 Figure 5 is a modification of the semiconductor device 100 of FIG. 1, FIG. 5 (a) is a schematic sectional view of the semiconductor device 101, FIG. 5 (b), the semiconductor corresponding to FIGS. 2 (a) it is a diagram showing one step of a process of producing a device 101. 尚、図5に示す半導体装置101において、図1に示した半導体装置100と同様の部分については、同じ符号を付した。 In the semiconductor device 101 shown in FIG. 5, the same parts as the semiconductor device 100 shown in FIG. 1 are designated by the same reference numerals.

図5に示す半導体装置101においても、図1に示した半導体装置100と同様に、縦型のIGBT101iと、該IGBT101iに逆並列に接続される縦型のダイオード101dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。 In the semiconductor device 101 shown in FIG. 5, as in the semiconductor device 100 shown in FIG. 1, the vertical and IGBT101i of, and a vertical diode 101d connected in antiparallel to the IGBT101i, a set of each cell It is formed on the same semiconductor substrate 10 as a body. 図5の半導体装置101における縦型のIGBT101iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。 Vertical structure of IGBT101i of the semiconductor device 101 of FIG. 5 is the same as the structure of a vertical IGBT100i in the semiconductor device 100 shown in FIG.

一方、図1の半導体装置100におけるダイオード100dのアノード(p)領域は、IGBT100iのベース(p)領域と一体の不純物層10aとして形成されていた。 On the other hand, the anode (p) region of the diode 100d of the semiconductor device 100 of FIG. 1 has been formed as a base (p) region and the impurity layer 10a of the integral IGBT100i. 該不純物層10aは、図2(a)で説明したように、LOCOS酸化膜20を介してP導電型の不純物をイオン注入することにより形成される。 The impurity layer 10a, as described in FIG. 2 (a), the is formed by ion implantation of P conductivity type impurity through the LOCOS oxide film 20. このように、ダイオード100dのアノード領域とIGBT100iのベース領域を一体の不純物層10aとして同一の工程で形成することで、製造コストを低減することができる。 In this way, by forming in the same step the anode region and the base region of IGBT100i diode 100d as an integral of the impurity layer 10a, it is possible to reduce the manufacturing cost. これに対して、図5の半導体装置101におけるダイオード101dのアノード(p)領域10dは、IGBT100iのベース(p)領域10eと別体の不純物領域として形成されている。 In contrast, the anode (p) region 10d of the diode 101d of the semiconductor device 101 of FIG. 5 is formed as an impurity region of the base (p) area 10e separately from the IGBT100i. 該ダイオード101dのアノード領域10dとIGBT100iのベース領域10eは、それぞれ、所定のレジストマスクを介してP導電型の不純物をイオン注入することにより形成する。 Base region 10e of the anode region 10d and IGBT100i of the diode 101d, respectively, are formed by ion-implanting P conductivity type impurity through the predetermined resist mask. これによれば、ダイオード101dのアノード領域10dの不純物濃度とIGBT100iのベース領域10eの不純物濃度を、それぞれ、最適に設定することが可能である。 According to this, the impurity concentration and the impurity concentration of the base region 10e of IGBT100i anode region 10d of the diode 101d, it is possible to respectively set optimally. また、レジストマスクを介してP導電型の不純物をイオン注入することにより島状に形成したアノード(p)領域10dは、例えば、ダイオード101dをMPS(Merged Pin/Schottky)構造とする場合に利用することができる。 The anode (p) region 10d which is formed in an island shape by ion-implanting a P conductivity type impurity through the resist mask, for example, utilizes a diode 101d when the MPS (Merged Pin / Schottky) structure be able to.

図5の半導体装置101においても、ダイオードセル領域における主面側の半導体基板10上に、IGBTセル領域においてゲート電極を覆う酸化膜17と同じ酸化膜で凸状パターン17aが形成されており、該凸状パターン17a上に下地金属層18が積層されている。 In the semiconductor device 101 of FIG. 5, on a semiconductor substrate 10 of the main surface side of the diode region, and convex pattern 17a is formed in the same oxide film and the oxide film 17 covering the gate electrode in the IGBT cell region, the underlying metal layer 18 is laminated on the convex pattern 17a. 従って、図1の半導体装置100と同様に、縦型のIGBT101iとダイオード101dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26と32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25,26もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保した半導体装置とすることができる。 Therefore, as in the semiconductor device 100 of FIG. 1, the vertical IGBT101i and the diode 101d is formed on the same semiconductor substrate 10, on both the main surface side and the back side and the plated electrode layer 25, 26 32 and 33 a semiconductor device having, in any of the IGBT cell region and the diode region also, hole defects are unlikely to occur in the plating electrode layers 25 and 26 or the underlying metal layer 18 on the main surface side, a sufficient adhesion strength and electrical properties It may be a semiconductor device which is secured.

上記した半導体装置のダイオードセル領域に形成する凸状パターンは、IGBTセル領域においてゲート電極を覆う酸化膜ではなく、別の酸化膜で形成することも可能である。 Convex pattern formed on the diode region of the semiconductor device described above is not a oxide film covering the gate electrode in the IGBT cell region may be formed in a different oxide film. しかしながら、半導体装置100,101のように、凸状パターン17aをIGBTセル領域においてゲート電極14を覆う酸化膜17と同じ酸化膜で形成することで、該酸化膜17,17aの表面凹凸高さがIGBTセル領域とダイオードセル領域でほぼ等しくなる。 However, as in the semiconductor device 100 and 101, a convex pattern 17a by forming the same oxide film and the oxide film 17 covering the gate electrode 14 in the IGBT cell region, the surface irregularity height of the oxide film 17,17a approximately equal in IGBT cell region and the diode region. このため、該酸化膜17,17a上に積層される主面側下地金属層18の表面凹凸高さも、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。 Therefore, it is possible to surface irregularity height of the main surface underlying metal layer 18 laminated on the oxide film 17,17a also substantially equal in IGBT cell region and the diode region. 従って、これにより、主面側下地金属層18に積層される主面側メッキ電極層25の密着強度も、IGBTセル領域とダイオードセル領域でほぼ等しくすることができる。 This therefore, the adhesion strength of the main surface side plated electrode layer 25 laminated on the main surface side underlying metal layer 18 may also be substantially equal in IGBT cell region and the diode region. また、ダイオードセル領域における凸状パターン17aをIGBTセル領域においてゲート電極14を覆う酸化膜17と同じ酸化膜とすることで、凸状パターン17a形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。 In addition, by the same oxide film and the oxide film 17 covering the gate electrode 14 a convex pattern 17a in the diode region in the IGBT cell region, because the new manufacturing process for the convex pattern 17a formed is not required, manufacturing it is possible to suppress an increase in cost.

図6は、別の半導体装置の例で、図6(a)は、半導体装置102の模式的な断面図であり、図6(b)は、図2(a)に対応した半導体装置102の製造途中の一工程を示す図である。 Figure 6 is an example of another semiconductor device, FIG. 6 (a) is a schematic sectional view of a semiconductor device 102, FIG. 6 (b), the semiconductor device 102 corresponding to FIGS. 2 (a) it is a diagram showing a partially manufactured one step. 尚、図6に示す半導体装置102においも、図1に示した半導体装置100と同様の部分については、同じ符号を付した。 Also the semiconductor device 102 smell shown in FIG. 6, the same portions as the semiconductor device 100 shown in FIG. 1 are designated by the same reference numerals.

図6に示す半導体装置102においても、図1に示した半導体装置100と同様に、縦型のIGBT102iと、該IGBT102iに逆並列に接続される縦型のダイオード102dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。 In the semiconductor device 102 shown in FIG. 6, as in the semiconductor device 100 shown in FIG. 1, the vertical and IGBT102i of the vertical diode 102d connected in antiparallel to the IGBT102i is set in each cell It is formed on the same semiconductor substrate 10 as a body. 図6の半導体装置102における縦型のIGBT102iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。 Structure of IGBT102i vertical in the semiconductor device 102 of FIG. 6 is the same as the structure of a vertical IGBT100i in the semiconductor device 100 shown in FIG.

一方、図1の半導体装置100におけるダイオードセル領域には、ゲート電極14を覆う酸化膜17と同じ酸化膜で凸状パターン17aが形成されていた。 On the other hand, in the diode region of the semiconductor device 100 of FIG. 1, a convex pattern 17a by the same oxide film and the oxide film 17 covering the gate electrode 14 has been formed. これに対して、図6の半導体装置102におけるダイオードセル領域には、凸状パターン20aが、半導体基板10上のLOCOS酸化膜20で形成されている。 In contrast, in the diode region of the semiconductor device 102 of FIG. 6, the convex pattern 20a is formed by the LOCOS oxide film 20 on the semiconductor substrate 10. この場合にも、凸状パターン20a形成のための新たな製造工程が必要なくなるため、製造コストの増大を抑制することができる。 Also in this case, since the new manufacturing process for the convex pattern 20a formed is not required, it is possible to suppress an increase in manufacturing cost.

半導体装置102のように、凸状パターン20aをLOCOS酸化膜で形成する場合には、該凸状パターン20aをイオン注入マスクとして利用し、該凸状パターン20aを介してP導電型不純物をイオン注入することにより、ダイオード102dのアノード領域10fを形成することができる。 Like the semiconductor device 102, in the case of forming the convex pattern 20a by the LOCOS oxide film, utilizing a convex pattern 20a as an ion implantation mask, ion implantation of P conductivity type impurity through the convex pattern 20a by, it is possible to form the anode region 10f of the diode 102d. この場合、LOCOS酸化膜のない凸状パターン20aの開口部を適宜設定することにより、ダイオードセル領域におけるアノード領域10fの不純物量を、IGBTセル領域におけるチャネル形成領域であるベース領域10gと独立して、所望する不純物量に適宜設定することが可能である。 In this case, by setting the opening without projecting patterns 20a of the LOCOS oxide film as appropriate, the amount of impurities anode region 10f in the diode region, independently of the base region 10g is a channel formation region in the IGBT cell region , it is possible to appropriately set the desired amount of impurities.

尚、ダイオード102dのアノード領域10fとIGBT102iのベース領域は、イオン注入により、同時形成されてなることが好ましい。 The base area of ​​the anode region 10f and IGBT102i diode 102d is by ion implantation, it is preferable that the are simultaneously formed. これによれば、アノード領域10f形成のための新たなイオン注入工程が必要なくなるため、製造コストの増大を抑制することができる。 According to this, a new ion implantation process for the anode region 10f formed is not required, it is possible to suppress an increase in manufacturing cost. また、ダイオードセル領域にLOCOS酸化膜からなる凸状パターン20aを形成しない場合に較べて、アノード領域10fの不純物量を小さくできる。 Further, as compared with the case of not forming a convex pattern 20a made of LOCOS oxide film diode region can be reduced amount of impurities in the anode region 10f. このため、例えばインバータ回路において半導体装置102のダイオード102dをFWD(Free Wheel Diode)として利用する場合には、リカバリー損失を小さくして、リカバリー特性を向上することができる。 Thus, for example, in the case of using a diode 102d of the semiconductor device 102 as FWD (Free Wheel Diode) in the inverter circuit, by reducing the recovery loss, it is possible to improve the recovery properties.

半導体装置100〜102において、ダイオードセル領域に形成する凸状パターン17a,20aは、図中に示す等しい間隔Wa,Wbに並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。 In the semiconductor device 100 to 102, the convex patterns 17a, 20a to form a diode region is equal interval Wa shown in the figure, it is preferable that a repeating arranged linear or dot-like pattern arranged in Wb. これによれば、該凸状パターン17a,20a上に積層される主面側下地金属層18の表面における凹凸と、該主面側下地金属層18に積層される主面側メッキ電極層25の密着強度ついて、該凸状パターン17a,20aが形成されているダイオードセル領域の全体に亘って均一なものとすることができる。 According to this, convex pattern 17a, and the irregularities on the surface of the main surface underlying metal layer 18 laminated on 20a, the main-surface-side plated electrode layer 25 laminated on the main surface side underlying metal layer 18 for adhesion strength, convex pattern 17a, across the entire diode region where 20a is formed can be made uniform.

この場合、間隔Wa,Wbは、1μm以上、50μm以下であることが好ましい。 In this case, the interval Wa, Wb is, 1 [mu] m or more and 50μm or less. ライン状またはドット状のパターンの繰り返し間隔Wa,Wbが1μmより小さい場合には、酸化膜からなる凸状パターン17a,20aの加工が困難であり、繰り返し間隔Wa,Wbが50μmより大きい場合には、凸状パターン17a,20aの形成による主面側下地金属層18の表面への凹凸形成効果が小さくなってしまう。 Repeat interval Wa of the linear or dot-like pattern, if Wb is 1μm smaller than a convex pattern 17a made of an oxide film, processing 20a is difficult, repeat interval Wa, if Wb is larger than 50μm is convex pattern 17a, unevenness formation effect on the surface of the main surface underlying metal layer 18 by the formation of 20a becomes small. また、間隔Wa,Wbは、特に、IGBTセル領域におけるゲート電極14の配置間隔Wgに等しいことが好ましい。 The interval Wa, Wb, in particular, is preferably equal to the arrangement interval Wg of the gate electrode 14 in the IGBT cell region. これによれば、IGBTセル領域とダイオードセル領域の全体に亘って、主面側下地金属層18の表面における凹凸、および該主面側下地金属層18に積層される主面側メッキ電極層25の密着強度を、均一なものとすることができる。 According to this, throughout the IGBT cell region and the diode region, irregularities on the surface of the main surface underlying metal layer 18, and the main-surface-side plated electrode layer is laminated on the main surface side metal undercoating 18 25 adhesion strength and it can be made uniform. 例えば、IGBTセル領域におけるゲート電極14の配置をストライプ形状でピッチが4μmとする場合、凸状パターン17a,20aを、ピッチが4μmのストライプ形状パターンの繰り返しからなるように構成する。 For example, if the pitch arrangement of the gate electrode 14 in the IGBT cell region in a stripe shape to 4 [mu] m, the convex pattern 17a, a 20a, configured to pitch a repeating stripe-shaped pattern of 4 [mu] m.
(第2の実施形態) (Second Embodiment)
第1実施形態の半導体装置100〜102においては、いずれも酸化膜からなる凸状パターンがダイオードセル領域に形成されていた。 In the semiconductor device 100 to 102 of the first embodiment, both convex pattern made of an oxide film was formed on the diode region. 本実施形態は、トレンチからなる凹状パターンがダイオードセル領域に形成されてなる半導体装置に関する。 The present embodiment relates to a semiconductor device which concave pattern consisting of a trench is formed in the diode region.

図7は、本実施形態における半導体装置の一例を示す図で、図7(a)は、半導体装置103の模式的な断面図であり、図7(b)は、図2(a)に対応した半導体装置103の製造途中の一工程を示す図である。 Figure 7 is a diagram showing an example of a semiconductor device in the present embodiment, and FIG. 7 (a) is a schematic sectional view of a semiconductor device 103, FIG. 7 (b), corresponding to FIG. 2 (a) it is a diagram showing one step of a process of producing a semiconductor device 103. 尚、図7に示す半導体装置103において、図1に示した半導体装置100と同様の部分については、同じ符号を付した。 In the semiconductor device 103 shown in FIG. 7, the same parts as the semiconductor device 100 shown in FIG. 1 are designated by the same reference numerals.

図7に示す半導体装置103においても、第1実施形態に示した半導体装置100〜102と同様に、縦型のIGBT103iと、該IGBT103iに逆並列に接続される縦型のダイオード103dとが、それぞれ、セルの集合体として同じ半導体基板10に形成されている。 In the semiconductor device 103 shown in FIG. 7, similarly to the semiconductor device 100 to 102 shown in the first embodiment, the vertical and IGBT103i of the vertical diode 103d connected in antiparallel to the IGBT103i, respectively , it is formed on the same semiconductor substrate 10 as a collection of cells. 図7の半導体装置103における縦型のIGBT103iの構造は、図1に示した半導体装置100における縦型のIGBT100iの構造と同じである。 Structure of IGBT103i vertical in the semiconductor device 103 of FIG. 7 is the same as the structure of a vertical IGBT100i in the semiconductor device 100 shown in FIG.

一方、第1実施形態の半導体装置100〜102では、いずれも酸化膜からなる凸状パターン17a,20aがダイオードセル領域に形成されていた。 On the other hand, in the semiconductor device 100 to 102 of the first embodiment, both convex pattern 17a made of an oxide film, 20a is formed in the diode region. これに対して、図7の半導体装置102におけるダイオードセル領域には、トレンチからなる所定の凹状パターンTaが形成され、該凹状パターンTa上に主面側下地金属層18が積層されている。 In contrast, in the diode region of the semiconductor device 102 of FIG. 7, a predetermined concave pattern Ta consisting of trenches are formed, the main surface underlying metal layer 18 is stacked on the concave pattern Ta.

図7に示すトレンチからなる所定の凹状パターンTaが形成された半導体装置103についても、該凹状パターンTaによる半導体基板10上の凹凸を利用して、ダイオードセル領域上の主面側下地金属層18の表面に凹凸を形成することが可能となる。 For even the semiconductor device 103 in which a predetermined concave pattern Ta is formed consisting of the trench shown in FIG. 7, by utilizing the irregularities on the semiconductor substrate 10 by the concave pattern Ta, main surface underlying metal layer on the diode region 18 it is possible to form irregularities on the surface. このため、該主面側下地金属層18上に主面側メッキ電極層25を形成する前段階において、図4(a)で説明したように、例えばNiメッキにおけるジンケート処理の亜鉛(Zn)のような、メッキ膜成長の種を十分に付着させることができる。 Therefore, at the stage before the formation of the main-surface-side plated electrode layer 25 on the main surface side base metal layer 18, as described with reference to FIG. 4 (a), the example zinc zincate treatment in Ni plating (Zn) like, the kind of plating film growth can be sufficiently adhered. これによって、半導体装置103では、従来の半導体装置90のダイオードセル領域において発生していた図12(a)に示す主面側メッキ電極層25の穴欠陥D1を抑制することができ、主面側下地金属層18と主面側メッキ電極層25の密着強度を高めることができる。 Thus, in the semiconductor device 103, it is possible to suppress the hole defects D1 principal surface plated electrode layer 25 shown in FIG been generated in the diode region of a conventional semiconductor device 90 12 (a), the main surface side adhesion strength of the underlying metal layer 18 and the main surface side plated electrode layer 25 can be enhanced.

また、上記凹状パターンTaは、IGBTセル領域と独立に形成することが可能であり、該凹状パターンTaによる主面側下地金属層18の表面の凹凸も、任意のパターン形状および深さ(荒さ)とすることが可能である。 Further, the concave pattern Ta is possible to form independently of the IGBT cell region, the unevenness of the surface of the concave pattern Ta main surface underlying metal layer 18 by also arbitrary pattern shape and depth (roughness) it is possible to be. 従って、例えばIGBTセル領域とダイオードセル領域で独立制御が困難な主面側下地金属層18の表面をエッチングで荒らす方法と異なり、半導体装置103においては、図12(b)に示すIGBTセル領域における下地金属層18への穴欠陥D2の発生とそれによるデバイスの電気特性不良も抑制することができる。 Thus, for example, unlike the surface of the IGBT cell region and the diode region at independent control is difficult to main surface underlying metal layer 18 and the method for roughening by etching, the semiconductor device 103 in the IGBT cell region shown in Fig. 12 (b) electrical characteristics of the generator and its by the device hole defects D2 to the underlying metal layer 18 defects can be suppressed.

以上のようにして、図7に示す半導体装置103も、縦型のIGBT103iとダイオード103dが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,26および32,33を有する半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保できる半導体装置とすることができる。 As described above, the semiconductor device 103, vertical IGBT103i and the diode 103d is formed on the same semiconductor substrate 10, a plating electrode layer on both the main surface and the back side 25, 26 and 32 shown in FIG. 7 , a semiconductor device having a 33, in any of the IGBT cell region and the diode region also, hole defects are unlikely to occur in the plating electrode layer 25 or the base metal layer 18 on the main surface side, a sufficient adhesion strength and electrical properties it can be a semiconductor device which can ensure. 尚、図7の半導体装置103についても、図6に示した半導体装置102と同様で、ダイオードセル領域に上記トレンチからなる凹状パターンTaを形成しない場合に較べて、アノード領域の不純物量を小さくできる。 Incidentally, even the semiconductor device 103 of FIG. 7, the same as the semiconductor device 102 shown in FIG. 6, as compared with the case of not forming the concave pattern Ta consisting of the trench in the diode region can be reduced amount of impurities in the anode region . また、アノード領域と下地金属層18のコンタクト抵抗も小さくすることができる。 Further, it is possible to reduce the contact resistance of the anode region and the underlying metal layer 18. このため、例えばインバータ回路において当該半導体装置103のダイオード103dをFWD(Free Wheel Diode)として利用する場合には、スイッチング損失および定常損失を減らすことができる。 Thus, for example, when the inverter circuit using the diode 103d of the semiconductor device 103 as FWD (Free Wheel Diode) can reduce the switching loss and the steady loss.

また、上記半導体装置103においても、第1実施形態の半導体装置100〜102における酸化膜からなる凸状パター17a,20aの場合と同様で、該凹状パターンTaが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることが好ましい。 Also in the semiconductor device 103, a convex pattern 17a made of an oxide film in the semiconductor device 100 to 102 of the first embodiment, the same as in the case of 20a, the concave pattern Ta is repeatedly arranged in equal intervals it is preferably made of linear or dot-like pattern. また、図7に示す間隔Wcが、1μm以上、50μm以下であることが好ましい。 The distance Wc shown in FIG. 7 is preferably 1μm or more and 50μm or less. さらには、間隔Wcが、ゲート電極14の配置間隔Wgに等しいことが好ましい。 Furthermore, spacing Wc is preferably equal to the arrangement interval Wg of the gate electrode 14.

以上のようにして、上記した半導体装置100〜103は、いずれも縦型のIGBTとダイオードが同じ半導体基板10に形成されてなり、主面側と裏面側の両方にメッキ電極層25,32を有する小型で安価な半導体装置であって、IGBTセル領域とダイオードセル領域のいずれにおいても、主面側のメッキ電極層25もしくは下地金属層18に穴欠陥が発生し難く、十分な密着強度と電気特性を確保することのできる半導体装置となっている。 As described above, the semiconductor device 100 to 103 described above are all vertical IGBT and the diode is formed on the same semiconductor substrate 10, a plating electrode layer 25, 32 on both the main surface side and the back side small in an inexpensive semiconductor device having, in any of the IGBT cell region and the diode region also, hole defects are unlikely to occur in the plating electrode layer 25 or the base metal layer 18 on the main surface side, a sufficient adhesion strength and electrical It has become a semiconductor device capable of securing the characteristics.

図8は、半導体装置100を例とした実装状態を示す図で、図8(a)は、リードフレームL1,L2が主面側と裏面側の両方ではんだ接続されている状態を示した模式的な上面図であり、図8(b)は、図8(a)における一点鎖線A−Aでの断面図である。 Figure 8 is a diagram showing a mounting state of the semiconductor device 100 as in Example 8 (a) is a schematic showing a state in which the lead frame L1, L2 are soldered on both the main surface side and the back side a top view, FIG. 8 (b) is a sectional view taken along the dashed line a-a in FIG. 8 (a).

上記半導体装置100〜103は、図8に示すように、主面側メッキ電極層26および裏面側メッキ電極層33に、それぞれ、主面側リードフレームL1および裏面側リードフレームL2をはんだ層H1,H2を介して接続することで、該半導体装置100〜103のチップの両面から放熱することが可能である。 The semiconductor device 100 to 103, as shown in FIG. 8, the main surface side plating electrode layer 26 and the back-side plated electrode layer 33, respectively, the main surface side lead frame L1 and the back side lead frame L2 solder layer H1, by connecting via the H2, it is possible to dissipate heat from both sides of the chip of the semiconductor device 100-103.

以上に示した半導体装置100〜103は、インバータ回路の構成に用いられて好適である。 The semiconductor device 100 to 103 shown above is suitably used for construction of the inverter circuit. また、半導体装置100〜103は、安価で高い信頼性が要求される車載用の半導体装置として好適である。 The semiconductor device 100 - 103 is suitable as a semiconductor device for use in vehicles inexpensive high reliability is required.

第1施形態における半導体装置の一例を示す図で、半導体装置100の模式的な断面図である。 A diagram showing an example of a semiconductor device in the first facilities embodiment, a schematic sectional view of the semiconductor device 100. (a)〜(c)は、半導体装置100の製造工程別の断面図である。 (A) ~ (c) are cross-sectional views another manufacturing process of the semiconductor device 100. (a),(b)は、半導体装置100の製造工程別の断面図である。 (A), (b) is a cross-sectional view another manufacturing process of the semiconductor device 100. (a),(b)は、半導体装置100の製造工程別の断面図である。 (A), (b) is a cross-sectional view another manufacturing process of the semiconductor device 100. 図1の半導体装置100の変形例で、(a)は、半導体装置101の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置101の製造途中の一工程を示す図である。 In a modification of the semiconductor device 100 of FIG. 1, (a) is a schematic sectional view of the semiconductor device 101, (b), the one step of the process of producing a semiconductor device 101 which corresponds to FIGS. 2 (a) is a diagram illustrating a. 別の半導体装置の例で、(a)は、半導体装置102の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置102の製造途中の一工程を示す図である。 In another example of the semiconductor device, (a) is a schematic sectional view of a semiconductor device 102, (b) is a diagram showing one step of a process of producing a semiconductor device 102 which corresponds to FIGS. 2 (a) it is. 第2実施形態における半導体装置の一例を示す図で、(a)は、半導体装置103の模式的な断面図であり、(b)は、図2(a)に対応した半導体装置103の製造途中の一工程を示す図である。 A diagram showing an example of a semiconductor device in the second embodiment, (a) is a schematic sectional view of a semiconductor device 103, (b), the process of producing a semiconductor device 103 which corresponds to FIGS. 2 (a) it is a diagram showing one step. 半導体装置100を例とした実装状態を示す図で、(a)は、リードフレームL1,L2が主面側と裏面側の両方ではんだ接続されている状態を示した模式的な上面図であり、(b)は、(a)における一点鎖線A−Aでの断面図である。 In view showing a mounting state in which the semiconductor device 100 as an example, (a) represents, be a schematic top view showing a state in which the lead frame L1, L2 are soldered on both the main surface side and the back side , (b) are a sectional view taken along the dashed line a-a in (a). 特許文献1に開示された半導体装置で、トレンチゲート構造を有するFS型のIGBT(絶縁ゲート型バイポーラトランジスタの略称)を有した半導体装置80の概略断面図である。 In the semiconductor device disclosed in Patent Document 1 is a schematic cross-sectional view of a semiconductor device 80 having a FS type IGBT having a trench gate structure (abbreviation of an insulated gate bipolar transistor). 図9に示した半導体装置80の利用形態の一例を示した図で、3相インバータのパワーモジュールの要部を簡略化して示した回路図である。 In view showing an example of usage of the semiconductor device 80 shown in FIG. 9 is a circuit diagram showing a simplified main part of the power module of the three-phase inverter. IGBTとダイオードとが同じ半導体基板に形成されてなる半導体装置の一例で、半導体装置90の模式的な断面図である。 In an example of the semiconductor device and the IGBT and the diode is formed on the same semiconductor substrate is a schematic sectional view of a semiconductor device 90. (a),(b)は、半導体装置90においてウェハ表裏面に同時に湿式メッキを施す場合に発生する問題を示した図である。 (A), (b) is a diagram showing a problem that occurs when performing simultaneous wet plating on the back wafer table in the semiconductor device 90.

符号の説明 DESCRIPTION OF SYMBOLS

80,90,100〜103 半導体装置 90i,100i〜103i IGBT 80,90,100~103 semiconductor device 90i, 100i~103i IGBT
90d,100d〜103d ダイオード 10 (シリコン)半導体基板 14 ゲート電極 17 ゲート電極を覆う酸化膜 20 LOCOS酸化膜 17a,20a 凸状パターン Ta 凹状パターン 18 (主面側)下地金属層 31 (裏面側)下地金属層 25,26 (主面側)メッキ電極層 32,33 (裏面側)メッキ電極層 90d, 100d~103d diode 10 (silicon) oxide film 20 LOCOS oxide film 17a covering the semiconductor substrate 14 a gate electrode 17 a gate electrode, 20a protruding pattern Ta concave pattern 18 (main surface) underlying metal layer 31 (the back side) base metal layers 25 and 26 (the main surface side) plated electrode layers 32 and 33 (rear surface side) plating electrode layer

Claims (18)

  1. 縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、 And vertical IGBT, a vertical diode connected in antiparallel to the IGBT, respectively, will be formed on the same semiconductor substrate as an aggregate of cells,
    前記IGBTのセルの集合体でIGBTセル領域が構成され、 IGBT cell region is composed of a set of cells of the IGBT,
    前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、 Diode region a collection of cells of the diode will be is configured,
    前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、 Wherein the main surface side of the semiconductor substrate, the main surface underlying metal layer commonly connected to the anode region of the IGBT emitter region and said diode is formed, the main surface side plating electrode layer on the main surface side base metal layer is is formed will be,
    前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、 In the back surface side of the semiconductor substrate, the back-side base metal layer commonly connected to the cathode region of the IGBT collector region and said diode is formed, is formed the back side plating electrode layer on the back surface side underlying metal layer a semiconductor device,
    前記ダイオードセル領域における主面側の半導体基板上に、酸化膜からなる所定の凸状パターンが形成され、該凸状パターン上に前記主面側下地金属層が積層されてなることを特徴とする半導体装置。 Said diode cell main surface of the semiconductor substrate in the region, is formed a predetermined convex pattern made of an oxide film, the main surface underlying metal layer is characterized by comprising laminated on convex pattern semiconductor device.
  2. 前記凸状パターンが、前記IGBTセル領域においてゲート電極を覆う酸化膜と同じ酸化膜で形成されてなることを特徴とする請求項1に記載の半導体装置。 The semiconductor device of claim 1, wherein the convex pattern, characterized by comprising formed by the same oxide film and the oxide film covering the gate electrode in the IGBT cell region.
  3. 前記凸状パターンが、前記半導体基板上のLOCOS酸化膜で形成されてなることを特徴とする請求項1に記載の半導体装置。 The semiconductor device of claim 1, wherein the convex pattern, characterized by comprising formed by LOCOS oxide film on the semiconductor substrate.
  4. 前記アノード領域が、前記LOCOS酸化膜からなる凸状パターンを介してP導電型不純物をイオン注入することにより形成されてなることを特徴とする請求項3に記載の半導体装置。 The semiconductor device according to claim 3, wherein the anode region, characterized by comprising been formed by ion-implanting a P conductivity type impurity through the convex pattern composed of the LOCOS oxide film.
  5. 前記アノード領域と前記IGBTのチャネル形成領域であるベース領域が、前記イオン注入により、同時形成されてなることを特徴とする請求項4に記載の半導体装置。 Base region is a channel formation region of the IGBT and the anode region, by the ion implantation, the semiconductor device according to claim 4, characterized by comprising co-formed.
  6. 前記凸状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 5 wherein the convex pattern, characterized by comprising the repetition arranged linear or dot-like pattern arranged in equal intervals.
  7. 前記間隔が、1μm以上、50μm以下であることを特徴とする請求項6に記載の半導体装置。 The interval is, 1 [mu] m or more, the semiconductor device according to claim 6, characterized in that at 50μm or less.
  8. 前記間隔が、前記ゲート電極の配置間隔に等しいことを特徴とする請求項6または7に記載の半導体装置。 The interval is, the semiconductor device according to claim 6 or 7, characterized in that equal to the arrangement interval of the gate electrode.
  9. 縦型のIGBTと、該IGBTに逆並列に接続される縦型のダイオードとが、それぞれ、セルの集合体として同じ半導体基板に形成されてなり、 And vertical IGBT, a vertical diode connected in antiparallel to the IGBT, respectively, will be formed on the same semiconductor substrate as an aggregate of cells,
    前記IGBTのセルの集合体でIGBTセル領域が構成され、 IGBT cell region is composed of a set of cells of the IGBT,
    前記ダイオードのセルの集合体でダイオードセル領域が構成されてなり、 Diode region a collection of cells of the diode will be is configured,
    前記半導体基板の主面側において、前記IGBTのエミッタ領域および前記ダイオードのアノード領域に共通接続する主面側下地金属層が形成され、該主面側下地金属層上に主面側メッキ電極層が形成されてなり、 Wherein the main surface side of the semiconductor substrate, the main surface underlying metal layer commonly connected to the anode region of the IGBT emitter region and said diode is formed, the main surface side plating electrode layer on the main surface side base metal layer is is formed will be,
    前記半導体基板の裏面側において、前記IGBTのコレクタ領域および前記ダイオードのカソード領域に共通接続する裏面側下地金属層が形成され、該裏面側下地金属層上に裏面側メッキ電極層が形成されてなる半導体装置であって、 In the back surface side of the semiconductor substrate, the back-side base metal layer commonly connected to the cathode region of the IGBT collector region and said diode is formed, is formed the back side plating electrode layer on the back surface side underlying metal layer a semiconductor device,
    前記ダイオードセル領域における主面側の半導体基板上に、トレンチからなる所定の凹状パターンが形成され、該凹状パターン上に前記主面側下地金属層が積層されてなることを特徴とする半導体装置。 Wherein the main surface of the semiconductor substrate in the diode region is formed a predetermined concave pattern consisting of the trench, a semiconductor device wherein the main surface underlying metal layer on the concave pattern is equal to or formed by stacking.
  10. 前記凹状パターンが、等しい間隔に並んで繰り返し配置されたライン状またはドット状のパターンからなることを特徴とする請求項9に記載の半導体装置。 The semiconductor device of claim 9, wherein the depression pattern, characterized in that a repeating arranged linear or dot-like pattern arranged in equal intervals.
  11. 前記間隔が、1μm以上、50μm以下であることを特徴とする請求項10に記載の半導体装置。 The interval is, 1 [mu] m or more, the semiconductor device according to claim 10, characterized in that at 50μm or less.
  12. 前記間隔が、前記ゲート電極の配置間隔に等しいことを特徴とする請求項10または11に記載の半導体装置。 The interval is, the semiconductor device according to claim 10 or 11, characterized in that equal to the arrangement interval of the gate electrode.
  13. 前記主面側下地金属層および裏面側下地金属層が、アルミニウム(Al)またはアルミニウム(Al)合金からなることを特徴とする請求項1乃至12のいずれか一項に記載の半導体装置。 The main surface underlying metal layer and the back-side base metal layer, aluminum (Al) or aluminum (Al) The semiconductor device according to any one of claims 1 to 12, characterized in that an alloy.
  14. 前記主面側メッキ電極層および裏面側メッキ電極層が、ニッケル(Ni)またはニッケル(Ni)/金(Au)積層体からなることを特徴とする請求項1乃至13のいずれか一項に記載の半導体装置。 The main-surface-side plating electrode layer and the back-side plated electrode layer, a nickel (Ni) or nickel (Ni) / gold (Au) according to any one of claims 1 to 13, characterized in that a laminate semiconductor device.
  15. 前記主面側メッキ電極層および裏面側メッキ電極層が、無電解メッキにより同時形成されてなることを特徴とする請求項1乃至14のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 14 wherein the main surface side plating electrode layer and the back side plating electrode layer, characterized by comprising co-formed by electroless plating.
  16. 前記主面側メッキ電極層および裏面側メッキ電極層に、それぞれ、主面側リードフレームおよび裏面側リードフレームがはんだ接続されてなることを特徴とする請求項1乃至15のいずれか一項に記載の半導体装置。 On the main surface side plating electrode layer and the back side plating electrode layer, respectively, according to any one of claims 1 to 15 principal surface side lead frame and the back side lead frame is characterized by comprising the soldered semiconductor device.
  17. 前記半導体装置が、インバータ回路の構成に用いられることを特徴とする請求項1乃至16のいずれか一項に記載の半導体装置。 Said semiconductor device, a semiconductor device according to any one of claims 1 to 16, characterized by being used in construction of the inverter circuit.
  18. 前記半導体装置が、車載用であることを特徴とする請求項1乃至17のいずれか一項に記載の半導体装置。 Said semiconductor device, a semiconductor device according to any one of claims 1 to 17, characterized in that it is mounted on a vehicle.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100811A (en) * 2009-11-05 2011-05-19 Renesas Electronics Corp Semiconductor device
WO2013069113A1 (en) * 2011-11-09 2013-05-16 トヨタ自動車株式会社 Semiconductor device and method for manufacturing same
WO2014156791A1 (en) * 2013-03-29 2014-10-02 富士電機株式会社 Semiconductor device and manufacturing method for semiconductor device
US9214535B2 (en) 2012-09-24 2015-12-15 Kabushiki Kaisha Toshiba Semiconductor device
JP2016012740A (en) * 2015-10-13 2016-01-21 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
CN105720103A (en) * 2014-12-22 2016-06-29 三菱电机株式会社 Semiconductor device and method for manufacturing the same
JP2016157882A (en) * 2015-02-26 2016-09-01 株式会社日立製作所 Semiconductor device, semiconductor device manufacturing method and power conversion device
JP2017063230A (en) * 2016-12-26 2017-03-30 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
US9620631B2 (en) 2012-09-12 2017-04-11 Kabushiki Kaisha Toshiba Power semiconductor device
JP2017126767A (en) * 2017-03-06 2017-07-20 富士電機株式会社 Vertical trench igbt and manufacturing method of the same

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100811A (en) * 2009-11-05 2011-05-19 Renesas Electronics Corp Semiconductor device
CN103918078B (en) * 2011-11-09 2016-09-14 丰田自动车株式会社 Semiconductor device and manufacturing method
CN103918078A (en) * 2011-11-09 2014-07-09 丰田自动车株式会社 Semiconductor device and method for manufacturing same
WO2013069113A1 (en) * 2011-11-09 2013-05-16 トヨタ自動車株式会社 Semiconductor device and method for manufacturing same
US9620631B2 (en) 2012-09-12 2017-04-11 Kabushiki Kaisha Toshiba Power semiconductor device
US9214535B2 (en) 2012-09-24 2015-12-15 Kabushiki Kaisha Toshiba Semiconductor device
WO2014156791A1 (en) * 2013-03-29 2014-10-02 富士電機株式会社 Semiconductor device and manufacturing method for semiconductor device
JPWO2014156791A1 (en) * 2013-03-29 2017-02-16 富士電機株式会社 The method of manufacturing a semiconductor device and a semiconductor device
CN105720103A (en) * 2014-12-22 2016-06-29 三菱电机株式会社 Semiconductor device and method for manufacturing the same
JP2016119393A (en) * 2014-12-22 2016-06-30 三菱電機株式会社 Semiconductor device and manufacturing method of the same
CN105931954A (en) * 2015-02-26 2016-09-07 株式会社日立功率半导体 Semiconductor Device, Method Of Manufacturing Semiconductor Device, And Power Conversion Device
JP2016157882A (en) * 2015-02-26 2016-09-01 株式会社日立製作所 Semiconductor device, semiconductor device manufacturing method and power conversion device
JP2016012740A (en) * 2015-10-13 2016-01-21 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
JP2017063230A (en) * 2016-12-26 2017-03-30 富士電機株式会社 Semiconductor device and semiconductor device manufacturing method
JP2017126767A (en) * 2017-03-06 2017-07-20 富士電機株式会社 Vertical trench igbt and manufacturing method of the same

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