JP2010092623A - 電子式ブレーカ - Google Patents

Abstract

【課題】 電子式ブレーカにおいて、ＣＰＵのフェイルセーフを確保し、ＣＰＵの暴走に伴う二次被害を未然に防止する。
【解決手段】 ＣＰＵ監視回路２２はＣＰＵ１８の出力する定期パルスに基づいてＣＰＵ１８の動作を監視する。ＣＰＵ１８が暴走し、定期パルスが途絶えたときに、監視回路２２はリセット信号をＣＰＵ１８とトリップコイル駆動回路２１とに出力する。ＣＰＵ１８はリセット信号に応答し初期化を実行し、初期化できないときに、駆動回路２１がトリップコイル１０を駆動し、主接点９を開放する。ＣＰＵ１８の制御プログラムをフラッシュＲＯＭ２４に書き込むときに、スイッチ２６を開き、監視回路２２からＣＰＵ１８へのリセット信号を遮断する。監視回路２２にリセット信号を人為的に出力させ、リセット信号に対するトリップコイル１０の応答を見て、スイッチ２６の戻し忘れを確認する。
【選択図】 図３

Description

本発明は、電路に過電流が流れたときに、ＣＰＵの制御によりトリップコイルを駆動して主接点を開く電子式ブレーカに関する。

従来、電路に流れる電流を電流センサで検出し、電流センサの出力が閾値を超えたときに、ＣＰＵの制御によりトリップコイルを駆動して主接点を開く電子式ブレーカが知られている。ＣＰＵ制御によると、遮断機能のほかに表示機能や通信機能などを容易に装備でき、ブレーカの機能性および機動性を高めることができる利点がある。

例えば、特許文献１には、記憶媒体に記録した定格電流をＣＰＵに読み取らせ、ブレーカの内部メモリに登録する技術が記載されている。特許文献２には、ブレーカと外部操作機器との無線通信をＣＰＵで制御し、定格電流を外部操作機器により無線通信を介して切り替える技術が記載されている。
特開２００８−７９４１２号公報 特開２００８−７８００７号公報

ところが、従来の電子式ブレーカでは、ＣＰＵのフェイルセーフが確保されていなかった。このため、外来ノイズや雷サージなどでＣＰＵが暴走したときに、電路に流れる電流を監視できなくなり、遮断機能に障害を来たし、二次被害を招くおそれがあった。

そこで、本発明の目的は、ＣＰＵのフェイルセーフを確保し、暴走時の二次被害を未然に防止できる電子式ブレーカを提供することにある。

上記課題を解決するために、本発明は、電路に流れる電流を電流センサで検出し、電流センサの出力が閾値を超えたときに、ＣＰＵの制御によりトリップコイルを駆動して主接点を開く電子式ブレーカにおいて、次のような手段を採用したことを特徴とする。

（１）ＣＰＵが出力する定期パルスに基づいてＣＰＵの動作を監視する監視回路と、定期パルスが途絶えたときの監視回路の出力に応答してトリップコイルを駆動する駆動回路と備えたことを特徴とする電子式ブレーカ。

（２）定期パルスが途絶えたときに、監視回路がＣＰＵを初期化するためのリセット信号を出力し、駆動回路がＣＰＵの初期化に要する時間よりも長い時間が経過した後にトリップコイルを駆動することを特徴とする電子式ブレーカ。

（３）ＣＰＵの制御プログラムを記憶するメモリと、メモリに制御プログラムを書き込むときにリセット信号を遮断するスイッチとを備え、スイッチが遮断位置に操作されている状態で監視回路がリセット信号を出力したときに、駆動回路がトリップコイルを駆動することを特徴とする電子式ブレーカ。

上記（１）の電子式ブレーカによれば、監視回路が駆動回路と連系してＣＰＵのフェイルセーフを確保するので、ＣＰＵの暴走に伴う二次被害を未然に防止できるという効果がある。

上記（２）の電子式ブレーカによれば、監視回路が出力したリセット信号でＣＰＵを初期化し、初期化中に主接点をむやみに開くことなく、ＣＰＵを自動的に復旧できるという効果がある。

上記（３）の電子式ブレーカによれば、スイッチを遮断位置に操作した状態で、ＣＰＵの制御プログラムをメモリに書き込むことができ、スイッチを遮断位置から戻し忘れたときに、駆動回路によりトリップコイルを駆動できるうえ、人為的なリセット信号に対するトリップコイルの応答に基づいて、スイッチの戻し忘れを容易に確認できるという効果がある。

以下、本発明の実施形態を図面に基づいて説明する。図１は単相３線式電路用の電子式ブレーカの外観を示し、図２はケーシングの内部機構を示す。図３は電子式ブレーカの制御回路を示し、図４は制御回路中のＣＰＵ監視回路とトリップコイル駆動回路を詳細に示す。図５〜図８は監視回路と駆動回路の連係動作を示し、図５はＣＰＵ正常時、図６は過電流発生時、図７はＣＰＵ暴走時、図８はＣＰＵ復旧時の状態を示す。

図１に示すように、この実施例の電子式ブレーカ１は、ケーシング２の上端部に３つの電源側端子３を備え、下端部に３つの負荷側端子４を備えている。ケーシング２の前面には、単相３線式電路を手動で開閉するハンドル５と、ブレーカ１の定格電流や動作状態を表示する表示部６と、表示や動作モードを切り替える手元スイッチ７と、パソコンや携帯端末等の外部操作機器に接続されるＬＡＮ配線接続口８とが設けられている。

図２に示すように、ケーシング２の内部には、電路１５（図３参照）に過電流が流れたときに主接点９を開くトリップコイル１０と、電路１５に短絡電流が流れたとときに主接点９を瞬時に開く瞬時遮断機構１１と、トリップコイル１０および瞬時遮断機構１１の動力を主接点９に伝える開閉機構１２とが設置されている。そして、ケーシング２の背面に電子回路基板１３が取り付けられ、この基板１３上に表示部６やトリップコイル１０等を制御するための電子制御回路が設けられている。

図３に示すように、単相３線式電路１５は二本の電圧線１５Ｘ，１５Ｙと一本の中性線１５Ｎとを備え、電圧線１５Ｘ，１５Ｙ上に線路電流を検出する電流センサ１６が設けられている。電子回路基板１３には、電流センサ１６の出力を数値化する電流検出回路１７と、電流検出回路１７の出力を監視するＣＰＵ１８と、ＣＰＵ１８の動作電圧を主接点９より一次側（電源側）の電圧線１５Ｘ，１５Ｙから取得する制御電源回路１９とが設けられている。制御電源回路１９は、内部に異常が発生したときに、ヒューズ２０を溶断し、ＣＰＵ１８等への電源の供給を停止するように構成されている。

また、電子回路基板１３には、主接点９より二次側（負荷側）の電圧線１５Ｘ，１５Ｙから取得した電圧（２００Ｖ）でトリップコイル１０を駆動するトリップコイル駆動回路２１と、ＣＰＵ１８の動作を監視するＣＰＵ監視回路２２と、赤外線リモコンを含む外部操作機器との通信を制御する通信制御部２３と、外部のプログラム書込み装置が接続されるプログラム書込み接続部２５と、プログラム書込みスイッチ２６とが配設されている。ＣＰＵ１８は制御プログラムを記憶するフラッシュＲＯＭ２４を備えている。ＲＯＭ２４に制御プログラムを書き込むときには、書込みスイッチ２６をプログラム書込み接続部２５側に操作し（図３参照）、監視回路２２の動作がＣＰＵ１８に影響しないように、監視回路２２が出力したリセット信号を遮断する。こうすれば、監視回路２２の動作が無効となるので、制御プログラムをＲＯＭ２４に容易に書き込むことができる。書込み作業が終了したときには、スイッチ２６を監視回路２２と駆動回路２１との接続点３２側に操作し（図４参照）、リセット信号をＣＰＵ１８に伝送できる状態に戻しておく。

図４に示すように、トリップコイル駆動回路２１は、トリップコイル１０を駆動するサイリスタＳＣＲと、サイリスタＳＣＲのゲートＧに定電圧を印加するツェナーダイオードＺＤと、コンデンサＣおよび抵抗ＲからなるＣＲ遅延回路２７と、ＣＰＵ１８の二つのデジタル出力端子Ｐ１，Ｐ２から出力された操作信号を受け取るＤ−ＦＦ（Ｄフリップフロップ）２８と、Ｄ−ＦＦ２８とサイリスタＳＣＲを電気的に絶縁した状態でＤ−ＦＦ２８の出力信号を中継するフォトカプラ２９とが設けられている。フォトカプラ２９は発光部２９ａと受光部２９ｂとを備え、発光部２９aの動作電圧が制御電源回路１９（図３参照）から供給される。

ＣＰＵ監視回路２２はＷＤＴ−ＩＣ（ウオッチドッグタイマＩＣ）３０を備え、ＣＰＵ１８がもう一つのデジタル出力端子Ｐ３からＷＤＴ−ＩＣ３０のＷＤ端子にクロックパルスＣＰ（図５参照）を定期的に出力する。ＷＤＴ−ＩＣ３０のＲＳＴ端子はＤ−ＦＦ２８のＣＬＫ端子に接続されるとともに、書込みスイッチ２６を介してＣＰＵ１８のリセット端子に接続され、Ｔｃ端子が抵抗ＲとコンデンサＣとに接続されている。ＷＤＴ−ＩＣ３０は、抵抗ＲとコンデンサＣとで決まる時間中にクロックパルスＣＰがＷＤ端子に与えられないときに、ＣＰＵ１８のクロックパルスＣＰが途絶えたと判断し、リセット信号をＲＳＴ端子からＣＰＵ１８とＤ−ＦＦ２８とに出力する。そして、リセット信号に応答し、ＣＰＵ１８が制御プログラムのメインルーチンを実行して初期化作業を行うとともに、Ｄ−ＦＦ２８がフォトカプラ２９をＯＦＦしてトリップコイル１０を駆動するように構成されている。

次に、上記のように構成された電子式ブレーカ１の動作について説明する。図５に示すように、ＣＰＵ１８が正常に動作しているときには、制御プログラムのメインルーチンでクロックパルスＣＰが出力端子Ｐ３からＷＤＴ−ＩＣ３０のＷＤ端子に定期的に出力される。このとき、Ｔｃ端子の電圧レベルはクロックパルスＣＰによりリセット信号の出力ライン（ＲＳＴ端子のＬレベル）よりも低く抑えられ、ＲＳＴ端子がＨレベルを維持し、リセット信号を出力しない。そして、電路１５に正常な電流が流れている状態で、ＣＰＵ１８が出力端子Ｐ１，Ｐ２から操作パルスをＤ−ＦＦ２８のＣＬＲ端子とＰＲＥ端子とに出力し、両方の端子を共にＨレベルに維持し、Ｑ端子をＬレベルに保つ。これにより、フォトカプラ２９がＯＮし、サイリスタＳＣＲがターンオフし、トリップコイル１０が消磁し、主接点９が閉じた状態に保持される。

図６に示すように、電路１５に過電流が流れたときには、ＣＰＵ１８が出力端子Ｐ２側の操作パルスを停止し、Ｄ−ＦＦ２８のＰＲＥ端子がＨ→Ｌレベルに切り替わり、Ｑ端子がＬ→Ｈレベルに変化し、フォトカプラ２９がＯＦＦする。これにより、ツェナーダイオードＺＤの基準電圧がサイリスタＳＣＲのゲートＧに印加され、ＣＲ遅延回路２７の設定時間（ＣＲ遅延時間）が経過した後にサイリスタＳＣＲがターンオンし、トリップコイル１０が主接点９を開く。そして、線路電流が消滅すると、ＣＰＵ１８が出力端子Ｐ１側の操作パルスを一時的に停止し、Ｄ−ＦＦ２８のＣＬＲ端子をＨ→Ｌ→Ｈレベルに切り替え、ＣＬＲ端子とＰＲＥ端子を共にＨレベルに保った状態で、ハンドル５による主接点９の閉成操作を待つ。なお、ＣＲ遅延時間はＣＰＵ１８の初期化に要する時間（図８参照）よりも長い値で設定されている

図７に示すように、ＣＰＵ１８が暴走し、クロックパルスＣＰが途絶えたときには、ＷＤＴ−ＩＣ３０において、Ｔｃ端子の電圧レベルがリセット信号の出力ラインまで上昇し、ＲＳＴ端子がＨ→Ｌレベルに切り替わり、リセット信号がＲＳＴ端子から書込みスイッチ２６を介してＣＰＵ１８に出力される。そして、Ｔｃ端子の電圧レベルがリセット信号の停止ライン（０Ｖ）まで下降すると、ＲＳＴ端子がＬ→Ｈレベルに切り替わり、Ｄ−ＦＦ２８のＱ端子がＬ→Ｈレベルに変化し、フォトカプラ２９がＯＦＦする。この間、ＣＰＵ１８はリセット信号に応答して制御プログラムを再起動し、メインルーチンを実行してＤ−ＦＦ２８をリセットする。

ここで、ＣＰＵ１８がメインルーチンを実行できないときには、Ｄ−ＦＦ２８がリセットされず、Ｑ端子がＨレベルを維持し、フォトカプラ２９がＯＦＦ状態を継続する。このため、サイリスタＳＣＲがＣＲ遅延時間の経過後にターンオンし、トリップコイル１０が励磁し、主接点９が開放される。したがって、ＷＤＴ−ＩＣ３０のリセット信号でＣＰＵ１８を初期化できないときに、トリップコイル１０で電路１５を遮断し、ＣＰＵ１８の暴走に伴う二次被害を未然に防止できる。また、施工者が制御プログラムを書き込んだ後に、書込みスイッチ２６を閉じ忘れてリセット信号の遮断位置（図３に示す位置）に放置していた場合は、リセット信号がＣＰＵ１８に伝送されず、Ｄ−ＦＦ２８のＣＬＫ端子に入力され、Ｑ端子がＬ→Ｈレベルに切り替わり、フォトカプラ２９がＯＦＦする。このため、スイッチ２６を戻し忘れていた場合でも、トリップコイル１０を駆動して、主接点９を確実に開くことができる。

図８に示すように、ＣＰＵ１８が初期化を実行できたときには、クロックパルスＣＰが立ち上がり、ＣＰＵ１８が正常な状態に復旧する。ＣＰＵ１８が復旧すると、ＷＤＴ−ＩＣ３０のＴｃ端子の電圧レベルが上昇し、Ｄ−ＦＦ２８のＣＬＲ端子がＨ→Ｌレベルに変化し、Ｑ端子がＨ→Ｌレベルに切り替わり、Ｄ−ＦＦ２８がリセットされ、フォトカプラ２２がＯＮする。このとき、駆動回路２１のＣＲ遅延回路２７にＣＰＵ１８の初期化に要する時間よりも長いＣＲ遅延時間が設定されているため、サイリスタＳＣＲのゲート電圧が上昇する前にフォトカプラ２９がＯＮし、サイリスタＳＣＲはターンオンしない。したがって、ＣＰＵ１８の初期化中に主接点９をむやみに開くことなく、ＣＰＵ１８を自動的に復旧することができる。

また、ＣＰＵ１８を人為的に暴走状態とすることで、プログラム書込みスイッチ２６の操作位置を容易に確認することができる。すなわち、ＣＰＵ１８のクロックパルスを意図的に停止し、ＷＤＴ−ＩＣ３０にリセット信号を出力させ、リセット信号に対するトリップコイル１０の応答を確認する。施工者が書込みスイッチ２６を閉じ忘れていた場合は、リセット信号がＣＰＵ１８に伝送されず、図７に示すように、サイリスタＳＣＲがターンオンしてトリップコイル１０を駆動するので、施工者はハンドル５の突出状態を見て、スイッチ２６の閉じ忘れを確認できる。書込みスイッチ２６がリセット信号の伝送位置（図４に示す位置）に正しく閉じられていた場合は、リセット信号がＣＰＵ１８に伝送され、図８に示すように、サイリスタＳＣＲがターンオフしてトリップコイル１０を駆動しないので、施工者はハンドル５の平伏状態を見て、スイッチ２６の正規位置を確認できる。

なお、本発明は上記実施例に限定されるものではなく、以下に例示するように、本発明の趣旨を逸脱しない範囲で、各部の構成や形状を任意に変更して実施することも可能である。
（イ）ＣＰＵ１８が暴走したときに、監視回路２２の出力に応答し、駆動回路２１がトリップコイル１０を直ちに駆動するように構成すること。
（ロ）制御プログラムを記憶するメモリをＣＰＵ１８の外部に設置すること。
（ハ）ＣＰＵ監視回路２２を単相２線式電路や３相３線式電路用の電子式ブレーカに適用すること。

本発明の一実施形態を示す電子式ブレーカの正面図である。 電子式ブレーカの内部機構を示す斜視図である。 電子式ブレーカの制御回路を示すブロック図である。 ＣＰＵ監視回路とトリップコイル駆動回路を詳細に示す回路図である。 ＣＰＵ正常時の動作を示すタイムチャートである。 過電流発生時の動作を示すタイムチャートである。 ＣＰＵ暴走時の動作を示すタイムチャートである。 ＣＰＵ復旧時の動作を示すタイムチャートである。

符号の説明

１ 電子式ブレーカ
９ 主接点
１０ トリップコイル
１５ 単相３線式電路
１６ 電流センサ
１８ ＣＰＵ
２１ トリップコイル駆動回路
２２ ＣＰＵ監視回路
２４ フラッシュＲＯＭ
２６ プログラム書込みスイッチ
２７ ＣＲ遅延回路

Claims (3)

1. 電路に流れる電流を電流センサで検出し、電流センサの出力が閾値を超えたときに、ＣＰＵの制御によりトリップコイルを駆動して主接点を開く電子式ブレーカにおいて、
   ＣＰＵが出力する定期パルスに基づいてＣＰＵの動作を監視する監視回路と、定期パルスが途絶えたときの監視回路の出力に応答してトリップコイルを駆動する駆動回路と備えたことを特徴とする電子式ブレーカ。
2. 前記定期パルスが途絶えたときに、監視回路がＣＰＵを初期化するためのリセット信号を出力し、駆動回路がＣＰＵの初期化に要する時間よりも長い時間が経過した後にトリップコイルを駆動することを特徴とする請求項１記載の電子式ブレーカ。
3. 前記ＣＰＵの制御プログラムを記憶するメモリと、メモリに制御プログラムを書き込むときに前記リセット信号を遮断するスイッチとを備え、スイッチが遮断位置に操作されている状態で監視回路がリセット信号を出力したときに、駆動回路がトリップコイルを駆動することを特徴とする請求項２記載の電子式ブレーカ。

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