JP2010045312A - Semiconductor device, electronic component, and method of manufacturing semiconductor device - Google Patents

Semiconductor device, electronic component, and method of manufacturing semiconductor device Download PDF

Info

Publication number
JP2010045312A
JP2010045312A JP2008210105A JP2008210105A JP2010045312A JP 2010045312 A JP2010045312 A JP 2010045312A JP 2008210105 A JP2008210105 A JP 2008210105A JP 2008210105 A JP2008210105 A JP 2008210105A JP 2010045312 A JP2010045312 A JP 2010045312A
Authority
JP
Japan
Prior art keywords
gate electrode
drain
transistor
semiconductor substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008210105A
Other languages
Japanese (ja)
Inventor
Naohiro Moriya
直弘 守屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2008210105A priority Critical patent/JP2010045312A/en
Publication of JP2010045312A publication Critical patent/JP2010045312A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that is increased in threshold voltage while suppressing a decrease in ON current, to provide an electronic component, and to provide a method of manufacturing the semiconductor device. <P>SOLUTION: The semiconductor device includes an HV transistor 10 formed on a semiconductor substrate 1, and the HV transistor 10 includes a gate electrode 19 formed on the semiconductor substrate 1 with an insulating film interposed, and a source 15 and a drain 13, the inside of the gate electrode 19 being depleted when a voltage is applied to the gate electrode 19 and a current flows between the source 15 and drain 13. With this configuration, the gate electrode 19 has capacity through the depletion and the capacity is connected to the capacity of a gate insulating film in series. Consequently, the capacity of the gate insulating film substantially decreases and then the threshold voltage of the HV transistor 10 is therefore raised. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置と、電子部品及び半導体装置の製造方法に関し、特に、オン電流の低下を抑制しつつ、閾値電圧を高くすることを可能とした技術に関する。   The present invention relates to a semiconductor device, an electronic component, and a method for manufacturing a semiconductor device, and more particularly to a technique that makes it possible to increase a threshold voltage while suppressing a decrease in on-current.

この種の従来技術としては、例えば特許文献1に開示されたものがあり、かかる文献には、LOCOS(local oxidation of silicon)オフセット構造を有する高耐圧のMOSトランジスタと、低耐圧のMOSトランジスタとを同一の半導体基板上に製造することが記載されている。LOCOSオフセット構造では、ソースとドレインとの間の距離を大きく確保することができる。これにより、ドレイン端でのキャリアの集中を抑制することができ、ソースとドレインとの間の耐圧を高めることができるので、当該間に高電圧を印加することができる。
特開2007−251082号公報
As this type of prior art, for example, there is one disclosed in Patent Document 1, which includes a high breakdown voltage MOS transistor having a LOCOS (local oxidation of silicon) offset structure, and a low breakdown voltage MOS transistor. Manufacturing on the same semiconductor substrate is described. In the LOCOS offset structure, a large distance between the source and the drain can be secured. Thereby, the concentration of carriers at the drain end can be suppressed and the withstand voltage between the source and the drain can be increased, so that a high voltage can be applied between them.
JP 2007-255102 A

ところで、ソースとドレインとの間の耐圧が高い高耐圧のMOSトランジスタ(以下、HVトランジスタともいう。)と、ソースとドレインとの間の耐圧が低い低耐圧のMOSトランジスタ(以下、LVトランジスタともいう。)とを組み合わせた回路では、LVトランジスタの動作速度は向上させたいが、HVトランジスタの動作はサージ等を抑制するために遅くしたい、という場合がある。このような場合は、HVトランジスタのチャネルとなる領域に、ソース、ドレインとは反対導電型の不純物をドーピングして、閾値電圧を高くする方法が考えられる。この方法は、チャネルドープとも呼ばれている。   By the way, a high breakdown voltage MOS transistor (hereinafter also referred to as HV transistor) having a high breakdown voltage between the source and drain and a low breakdown voltage MOS transistor (hereinafter also referred to as LV transistor) having a low breakdown voltage between the source and drain. .)), The operation speed of the LV transistor is desired to be improved, but the operation of the HV transistor is sometimes desired to be delayed in order to suppress a surge or the like. In such a case, a method of increasing the threshold voltage by doping a region which becomes a channel of the HV transistor with an impurity having a conductivity type opposite to that of the source and drain can be considered. This method is also called channel doping.

しかしながら、この方法では、HVトランジスタのオン電流が著しく低下してしまい、HVトランジスタとLVトランジスタとを組み合わせた回路において、所望の性能を獲得できない可能性があった。
そこで、本発明はこのような事情に鑑みてなされたものであって、オン電流の低下を抑制しつつ、閾値電圧を高くすることを可能とした半導体装置と、電子部品及び半導体装置の製造方法の提供を目的とする。
However, with this method, the on-current of the HV transistor is significantly reduced, and there is a possibility that desired performance cannot be obtained in a circuit combining the HV transistor and the LV transistor.
Therefore, the present invention has been made in view of such circumstances, and a semiconductor device capable of increasing a threshold voltage while suppressing a decrease in on-current, and an electronic component and a method for manufacturing the semiconductor device The purpose is to provide.

〔発明1〕 上記目的を達成するために、発明1の半導体装置は、半導体基板に形成された第1MOSトランジスタを備え、前記第1MOSトランジスタは、前記半導体基板上に絶縁膜を介して形成された第1ゲート電極と、前記半導体基板に形成された第1ソース及び第1ドレインと、を有し、前記第1ゲート電極の内部は、当該第1ゲート電極に第1の電圧が印加されて前記第1ソースと前記第1ドレインとの間に電流が流れるときに空乏化することを特徴とするものである。ここで、「第1の電圧」とは、即ち、第1MOSトランジスタの閾値電圧のことである。また、第1ゲート電極に第1の電圧が印加されて、第1ソースと第1ドレインとの間に流れる「電流」のことを、オン(ON)電流ともいう。   [Invention 1] In order to achieve the above object, a semiconductor device of Invention 1 includes a first MOS transistor formed on a semiconductor substrate, and the first MOS transistor is formed on the semiconductor substrate via an insulating film. A first gate electrode; and a first source and a first drain formed on the semiconductor substrate. The first gate electrode includes a first voltage applied to the first gate electrode and the first gate electrode. When current flows between the first source and the first drain, depletion occurs. Here, the “first voltage” means the threshold voltage of the first MOS transistor. In addition, “current” that flows between the first source and the first drain when the first voltage is applied to the first gate electrode is also referred to as ON current.

このような構成であれば、第1ゲート電極の内部が空乏化することにより当該第1ゲート電極に容量が生じ、この容量は第1ゲート電極と半導体基板とに挟まれた絶縁膜(即ち、ゲート絶縁膜)の容量と直列に接続される。これにより、ゲート絶縁膜の容量が実質的に低下するため、第1MOSトランジスタの閾値電圧を高くすることができる。閾値電圧の調整をチャネルドープのみを用いて行う場合と比べて、オン電流の低下(即ち、オン抵抗の増加)を抑制することができる。   In such a configuration, a capacity is generated in the first gate electrode due to depletion of the interior of the first gate electrode, and this capacity is an insulating film sandwiched between the first gate electrode and the semiconductor substrate (that is, The gate insulating film) is connected in series. As a result, the capacitance of the gate insulating film is substantially reduced, so that the threshold voltage of the first MOS transistor can be increased. Compared with the case where the threshold voltage is adjusted using only channel dope, a decrease in on-current (ie, an increase in on-resistance) can be suppressed.

〔発明2、3〕 発明2の半導体装置は、発明1の半導体装置において、前記半導体基板に形成された第2MOSトランジスタ、をさらに備え、前記第2MOSトランジスタは、前記半導体基板上に絶縁膜を介して形成された第2ゲート電極と、前記半導体基板に形成された第2ソース及び第2ドレインと、を有し、前記第2ゲート電極の内部は、当該第2ゲート電極に第2の電圧が印加されて前記第2ソースと前記第2ドレインとの間に電流が流れるときに空乏化しないことを特徴とするものである。
発明3の半導体装置は、発明2の半導体装置において、前記第1の電圧と前記第2の電圧は同じ電圧値であることを特徴とするものである。
発明2、3の半導体装置によれば、閾値電圧が高い第1MOSトランジスタと、閾値電圧が低い第2MOSトランジスタとを組み合わせて、所望の回路(即ち、IC)を構成することができる。
[Invention 2, 3] The semiconductor device of Invention 2 further includes a second MOS transistor formed on the semiconductor substrate in the semiconductor device of Invention 1, and the second MOS transistor is interposed on the semiconductor substrate via an insulating film. A second gate electrode formed on the semiconductor substrate, and a second source and a second drain formed on the semiconductor substrate, and a second voltage is applied to the second gate electrode inside the second gate electrode. It is not depleted when a current flows between the second source and the second drain when applied.
A semiconductor device according to a third aspect of the invention is the semiconductor device according to the second aspect, wherein the first voltage and the second voltage have the same voltage value.
According to the second and third aspects of the semiconductor device, a desired circuit (that is, an IC) can be configured by combining the first MOS transistor having a high threshold voltage and the second MOS transistor having a low threshold voltage.

〔発明4〕 発明4の半導体装置は、発明1から発明3の何れか一の半導体装置において、前記第1MOSトランジスタは、LOCOSオフセット構造を有することを特徴とするものである。
このような構成であれば、第1ドレイン端において、ゲート電位の電界効果を緩和することができ、キャリアの集中を抑制することができるので、第1ソースと第1ドレインとの間の耐圧を高めることができる。
[Invention 4] The semiconductor device according to Invention 4 is the semiconductor device according to any one of Inventions 1 to 3, wherein the first MOS transistor has a LOCOS offset structure.
With such a configuration, the electric field effect of the gate potential can be relaxed and the carrier concentration can be suppressed at the first drain end, so that the breakdown voltage between the first source and the first drain can be reduced. Can be increased.

〔発明5〕 発明5の電子部品は、発明1から発明4の何れか一の半導体装置と、発熱抵抗体と、を含み、前記発熱抵抗体は、前記半導体装置の前記第1ソース又は前記第1ドレインに直列に接続されていることを特徴とするものである。
このような構成であれば、第1MOSトランジスタは閾値電圧が高く、第1ゲート電極に第1の電圧を印加してから、オン電流が流れだすまでの動作(即ち、応答)が遅いため、例えば図8(b)に示すように、サージを小さくすることができる。これにより、発熱抵抗体に印加される電圧の揺らぎを小さくすることができ、発熱抵抗体の温度制御性を高めることができる。
また、発熱抵抗体と直列に接続される第1MOSトランジスタのオン抵抗が小さいため、発熱抵抗体により高い電圧を印加することができる。つまり、発熱抵抗体を効率良く発熱させるように抵抗分割することができる。このような電子部品は、例えばプリンター等のサーマルヘッドに適用して極めて好適である。
[Invention 5] An electronic component of Invention 5 includes the semiconductor device according to any one of Inventions 1 to 4, and a heating resistor, wherein the heating resistor is the first source or the first of the semiconductor device. 1 drain is connected in series.
With such a configuration, the first MOS transistor has a high threshold voltage, and the operation (ie, response) from when the first voltage is applied to the first gate electrode until the on-current begins to flow is slow. As shown in FIG. 8B, the surge can be reduced. Thereby, the fluctuation of the voltage applied to the heating resistor can be reduced, and the temperature controllability of the heating resistor can be improved.
Also, since the on-resistance of the first MOS transistor connected in series with the heating resistor is small, a high voltage can be applied to the heating resistor. That is, it is possible to perform resistance division so that the heating resistor can efficiently generate heat. Such an electronic component is extremely suitable when applied to a thermal head such as a printer.

〔発明6〕 発明6の半導体装置の製造方法は、半導体基板に第1MOSトランジスタを形成する際に、半導体基板上に絶縁膜を介して第1ゲート電極を形成する工程と、前記第1ゲート電極の両側下の前記半導体基板に第1ソース及び第1ドレインを形成する工程と、を含み、前記第1ゲート電極を形成する工程では、前記第1ゲート電極に第1の電圧が印加されて前記第1ソースと前記第1ドレインとの間に電流が流れるときに当該第1ゲート電極の内部が空乏化するように、前記第1ゲート電極に対する不純物の導入量を調整することを特徴とするものである。
このような方法であれば、第1ゲート電極の内部には空乏化により容量が生じ、この容量が第1ゲート電極と半導体基板とに挟まれた絶縁膜(即ち、ゲート絶縁膜)の容量と直列に接続される半導体装置、を提供することができる。このような半導体装置では、容量結合により、ゲート絶縁膜の容量が実質的に低下するため、第1MOSトランジスタの閾値電圧を高くすることができる。閾値電圧の調整をチャネルドープのみを用いて行う場合と比べて、オン電流の低下(即ち、オン抵抗の増加)を抑制することができる。
[Invention 6] A method of manufacturing a semiconductor device according to Invention 6 includes a step of forming a first gate electrode on an insulating film through a first gate electrode when forming a first MOS transistor on a semiconductor substrate. Forming a first source and a first drain on the semiconductor substrate below both sides of the semiconductor substrate, wherein in the step of forming the first gate electrode, a first voltage is applied to the first gate electrode, The amount of impurities introduced into the first gate electrode is adjusted so that the inside of the first gate electrode is depleted when a current flows between the first source and the first drain. It is.
With such a method, a capacitance is generated inside the first gate electrode due to depletion, and this capacitance is the capacitance of the insulating film (that is, the gate insulating film) sandwiched between the first gate electrode and the semiconductor substrate. A semiconductor device connected in series can be provided. In such a semiconductor device, the capacitance of the gate insulating film is substantially reduced due to capacitive coupling, so that the threshold voltage of the first MOS transistor can be increased. Compared with the case where the threshold voltage is adjusted using only channel dope, a decrease in on-current (ie, an increase in on-resistance) can be suppressed.

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
(1)HVトランジスタについて
図1は、本発明の実施形態に係るHVトランジスタ10の構成例を示す断面図である。図1に示すように、このHVトランジスタ10は、LOCOSオフセット構造を有するNMOSトランジスタであり、半導体基板1と、Nウェル層3と、Pウェル層5と、オフセット層7と、ストッパー層9と、フィールド酸化膜11と、ソース15と、ドレイン13と、絶縁膜17と、ゲート電極19と、スペーサ(即ち、サイドウォール)21と、を含んで構成されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that, in each drawing described below, parts having the same configuration are denoted by the same reference numerals, and redundant description thereof is omitted.
(1) HV Transistor FIG. 1 is a cross-sectional view showing a configuration example of an HV transistor 10 according to an embodiment of the present invention. As shown in FIG. 1, the HV transistor 10 is an NMOS transistor having a LOCOS offset structure, and includes a semiconductor substrate 1, an N well layer 3, a P well layer 5, an offset layer 7, a stopper layer 9, A field oxide film 11, a source 15, a drain 13, an insulating film 17, a gate electrode 19, and spacers (that is, sidewalls) 21 are included.

これらの中で、半導体基板1は、例えば単結晶シリコンからなり、ボロン等のP型不純物を含むP型のシリコン半導体基板1(P‐sub)である。また、Nウェル層3と、オフセット層7、ソース15及びドレイン13は、例えばリン又はヒ素等のN型不純物を含む不純物拡散層である。ソース15及びドレイン13は、ゲート電極19の両側下の半導体基板1にそれぞれ形成されており、ソース15はPウェル層5の表面付近に形成され、ドレイン13はNウェル層3の表面付近に形成されている。さらに、ソース15はいわゆるLDD構造を有し、N型不純物を低濃度に含む低濃度層15aと、N型不純物層を高濃度に含む高濃度層15bとからなる。オフセット層7は、Nウェル層3とPウェル層5とに跨るように形成されている。   Among these, the semiconductor substrate 1 is a P-type silicon semiconductor substrate 1 (P-sub) made of, for example, single crystal silicon and containing a P-type impurity such as boron. The N well layer 3, the offset layer 7, the source 15 and the drain 13 are impurity diffusion layers containing N-type impurities such as phosphorus or arsenic. The source 15 and the drain 13 are respectively formed on the semiconductor substrate 1 below both sides of the gate electrode 19, the source 15 is formed near the surface of the P well layer 5, and the drain 13 is formed near the surface of the N well layer 3. Has been. Further, the source 15 has a so-called LDD structure, and includes a low concentration layer 15a containing an N-type impurity at a low concentration and a high concentration layer 15b containing an N-type impurity layer at a high concentration. The offset layer 7 is formed so as to straddle the N well layer 3 and the P well layer 5.

また、フィールド酸化膜11は、オフセット層7の真上と、ストッパー層9の真上にそれぞれ形成されている。半導体基板1が例えばシリコンからなる場合は、フィールド酸化膜11はシリコン酸化膜からなる。さらに、このHVトランジスタ10では、フィールド酸化膜11の一部と絶縁膜17とによりゲート絶縁膜が構成されており、このようなゲート絶縁膜を介してゲート電極19は半導体基板1上に形成されている。
このような、フィールド酸化膜11の一部をゲート絶縁膜とするような構造(即ち、LOCOSオフセット構造)を採ることにより、ソース15とドレイン13との間の距離を大きく確保することができ、ドレイン13端でのキャリアの集中を抑制することができる。そして、ソース15とドレイン13との間の耐圧を高めることができ、当該間に高電圧を印加することができる。なお、絶縁膜17は、例えば、シリコン酸化(SiO2)膜又はシリコン酸化窒化膜(SiON)からなる。また、ゲート電極19は、例えば、リン又はヒ素等のN型不純物を含むポリシリコン(poly−Si)からなる。
The field oxide film 11 is formed right above the offset layer 7 and right above the stopper layer 9. When the semiconductor substrate 1 is made of, for example, silicon, the field oxide film 11 is made of a silicon oxide film. Further, in this HV transistor 10, a gate insulating film is constituted by a part of the field oxide film 11 and the insulating film 17, and the gate electrode 19 is formed on the semiconductor substrate 1 through such a gate insulating film. ing.
By adopting such a structure in which a part of the field oxide film 11 is a gate insulating film (that is, a LOCOS offset structure), a large distance between the source 15 and the drain 13 can be secured. Carrier concentration at the end of the drain 13 can be suppressed. In addition, the breakdown voltage between the source 15 and the drain 13 can be increased, and a high voltage can be applied therebetween. The insulating film 17 is made of, for example, a silicon oxide (SiO 2 ) film or a silicon oxynitride film (SiON). The gate electrode 19 is made of polysilicon (poly-Si) containing an N-type impurity such as phosphorus or arsenic.

また、このHVトランジスタ10では、ゲート電極19に閾値電圧を印加したときに、ゲート電極19の内部が空乏化するようになっている。このような空乏化は、ゲート電極19に対する不純物のドーズ量が、一般的な1015[cm-2]ではなく、1013〜1012[cm-2]程度と極めて低く調整されることにより達成されている。そして、この空乏化により、HVトランジスタ10は、オン電流の低下(即ち、オン抵抗の増加)を抑制しつつ、閾値電圧を高くすることが可能となっている。以下、この点について、本発明者が行ったシミュレーション及び測定の結果に基づいて、詳しく説明する。 In the HV transistor 10, when a threshold voltage is applied to the gate electrode 19, the inside of the gate electrode 19 is depleted. Such depletion is achieved by adjusting the impurity dose with respect to the gate electrode 19 to an extremely low level of about 10 13 to 10 12 [cm −2 ] instead of the general 10 15 [cm −2 ]. Has been. By this depletion, the HV transistor 10 can increase the threshold voltage while suppressing a decrease in on-current (that is, an increase in on-resistance). Hereinafter, this point will be described in detail based on the results of simulation and measurement performed by the present inventors.

(2)シミュレーション及び測定の結果について
図2は、ゲート電極内部の空乏化の様子をシミュレーションした結果を示す図であり、図2(a)はゲート電極に対する不純物のドーズ量(G−dose)が4*10-15[cm-2]であるNMOSトランジスタの断面を示し、図2(b)はドーズ量(G−dose)が4*10-13[cm-2]であるNMOSトランジスタの断面を示し、図2(c)はドーズ量(G−dose)が4*10-12[cm-2]であるNMOSトランジスタの断面を示す。
(2) Results of Simulation and Measurement FIG. 2 is a diagram showing the result of simulating the state of depletion inside the gate electrode, and FIG. 2A shows the impurity dose amount (G-dose) with respect to the gate electrode. FIG. 2B shows a cross section of an NMOS transistor with 4 * 10 −15 [cm −2 ], and FIG. 2B shows a cross section of the NMOS transistor with a dose (G-dose) of 4 * 10 −13 [cm −2 ]. FIG. 2C shows a cross section of an NMOS transistor having a dose amount (G-dose) of 4 * 10 −12 [cm −2 ].

図2(a)〜(c)の各トランジスタにおいて、ゲート電極に印加する電圧(Vg)を5[V]に設定すると共に、ドレインに印加する電圧(Vd)を0[V]、ソースに印加する電圧(Vs)を0[V]、半導体基板に印加する電圧(Vsub)を0[V]に設定する。このとき、図2(a)のトランジスタでは、ゲート電極の内部で空乏化は生じないが、図2(b)及び図2(c)の各トランジスタでは、ゲート電極の内部で空乏化が生じる。また、図2(b)と図2(c)とを比較すると、図2(c)のトランジスタの方が空乏層の広がりが大きい。
このようなシミュレーション結果から、「ゲート電極に対する不純物のドーズ量と、ゲート電極の内部における空乏層の広がり具合との間には相関があり、ドーズ量が少ないほど空乏層の広がり具合が大きくなる」ということがわかる。また、「ドーズ量が1015[cm-2]程度の場合はゲート電極の内部に空乏層は形成されないが、1013〜1012[cm-2]程度の場合はゲート電極の内部に空乏層が形成される」ということがわかる。
2A to 2C, the voltage (Vg) applied to the gate electrode is set to 5 [V], the voltage (Vd) applied to the drain is set to 0 [V], and the source is applied. The voltage (Vs) to be applied is set to 0 [V], and the voltage (Vsub) applied to the semiconductor substrate is set to 0 [V]. At this time, in the transistor in FIG. 2A, depletion does not occur inside the gate electrode, but in each of the transistors in FIGS. 2B and 2C, depletion occurs in the gate electrode. Further, comparing FIG. 2B and FIG. 2C, the transistor of FIG. 2C has a larger depletion layer.
From these simulation results, “there is a correlation between the dose of impurities to the gate electrode and the extent of the depletion layer inside the gate electrode, and the smaller the dose, the greater the extent of the depletion layer” I understand that. Further, when the dose is about 10 15 [cm −2 ], no depletion layer is formed inside the gate electrode, but when the dose is about 10 13 to 10 12 [cm −2 ], the depletion layer is formed inside the gate electrode. "Is formed."

図3は、NMOSトランジスタのId−Vg特性と、ゲート電極に対する不純物のドーズ量との関係をシミュレーションした結果を示す図である。図3中の曲線aはゲート電極に対する不純物のドーズ量を4*10-15[cm-2]に設定したときのId−Vg特性を示し、曲線bは上記ドーズ量を4*10-13[cm-2]に設定したときのId−Vg特性を示し、曲線cは上記ドーズ量を4*10-12[cm-2]に設定したときのId−Vg特性を示す。なお、Idとは、ソースとドレインとの間を流れる電流(即ち、ドレイン電流)のことである。
ここでは、シミュレーションの条件を、Vd=0.1[V]、Vs=0[V]、Vsub=0[V]に設定すると共に、Vgを0.0〜2.5[V]の範囲で動かすように設定する。図3に示すように、曲線aではVg=0.4〜0.5[V]のときにIdの0(ゼロ)からの立ち上がりが見られる。これに対し、曲線b、cではvg=1.2〜1.4[V]のときにIdの0(ゼロ)からの立ち上がりが見られる。このようなシミュレーション結果から、「ゲート電極に対する不純物のドーズ量を少なくして、ゲート電極の内部を空乏化させることにより、閾値電圧(Vth)を高くなる方向にシフトさせることができる」ということがわかる。
FIG. 3 is a diagram showing the result of simulating the relationship between the Id-Vg characteristics of the NMOS transistor and the impurity dose with respect to the gate electrode. A curve a in FIG. 3 shows the Id-Vg characteristic when the impurity dose with respect to the gate electrode is set to 4 * 10 −15 [cm −2 ], and a curve b shows the dose amount 4 * 10 −13 [ The Id-Vg characteristic when set to cm -2 ] is shown, and the curve c shows the Id-Vg characteristic when the dose is set to 4 * 10 -12 [cm -2 ]. Note that Id is a current flowing between a source and a drain (that is, a drain current).
Here, the simulation conditions are set to Vd = 0.1 [V], Vs = 0 [V], Vsub = 0 [V], and Vg is in the range of 0.0 to 2.5 [V]. Set to move. As shown in FIG. 3, in the curve a, the rise of Id from 0 (zero) is seen when Vg = 0.4 to 0.5 [V]. On the other hand, rising of the Id from 0 (zero) is seen in the curves b and c when vg = 1.2 to 1.4 [V]. From such a simulation result, it can be said that “the threshold voltage (Vth) can be shifted in the direction of increasing by reducing the dose of impurities to the gate electrode and depleting the inside of the gate electrode”. Recognize.

図4は、NMOSトランジスタのId−Vd特性と、ゲート電極に対する不純物のドーズ量との関係をシミュレーションした結果を示す図である。図4中の曲線aはゲート電極に対する不純物のドーズ量を4*10-15[cm-2]に設定したときのId−Vd特性を示し、曲線bは上記ドーズ量を4*10-13[cm-2]に設定したときのId−Vd特性を示し、曲線cは上記ドーズ量を4*10-12[cm-2]に設定したときのId−Vd特性を示す。ここでは、シミュレーションの条件を、Vg=5.0[V]、Vs=0[V]、Vsub=0[V]に設定すると共に、Vdを0.0〜2.0[V]の範囲で動かすように設定する。
図4に示すように、曲線a〜cは、Id=0(ゼロ)、Vd=0(ゼロ)を原点として、同じような傾きで右肩上がりに増加している。また、図4中の破線で囲んだ領域(即ち、vd=1.0[V]程度、Vg=5.0[V]程度)は、NMOSトランジスタがオンする一般的な動作領域であるが、この領域におけるIdは、曲線aと、曲線b、cとの間で差が小さく、曲線b、cのIdは曲線aのIdと比べて約10%低い値となっている。このようなシミュレーション結果から、「ゲート電極を空乏化させても、オン電流はほとんど低下しない(即ち、オン抵抗はほとんど増加しない)」ということがわかる。
FIG. 4 is a diagram showing a result of simulating the relationship between the Id-Vd characteristics of the NMOS transistor and the impurity dose with respect to the gate electrode. A curve a in FIG. 4 shows Id-Vd characteristics when the impurity dose to the gate electrode is set to 4 * 10 −15 [cm −2 ], and a curve b shows the dose to 4 * 10 −13 [ The Id-Vd characteristic when set to cm -2 ] is shown, and the curve c shows the Id-Vd characteristic when the dose is set to 4 * 10 -12 [cm -2 ]. Here, the simulation conditions are set to Vg = 5.0 [V], Vs = 0 [V], Vsub = 0 [V], and Vd is in the range of 0.0 to 2.0 [V]. Set to move.
As shown in FIG. 4, the curves a to c increase upward with a similar inclination with Id = 0 (zero) and Vd = 0 (zero) as the origin. In addition, a region surrounded by a broken line in FIG. 4 (that is, about vd = 1.0 [V], about Vg = 5.0 [V]) is a general operation region in which the NMOS transistor is turned on. The Id in this region has a small difference between the curve a and the curves b and c, and the Id of the curves b and c is about 10% lower than the Id of the curve a. From these simulation results, it can be seen that “the depletion of the gate electrode hardly reduces the on-current (ie, the on-resistance hardly increases)”.

図5は、NMOSトランジスタについて、チャネルドープを用いた場合のId−Vth特性を示す図である。この図5は、チャネルドープを用いてNMOSトランジスタの閾値電圧を異なる値に調整すると共に、Vthが調整された各トランジスタにおいて、Vd=1.0[V]、Vg=5.0[V]に設定し、この設定のもとでId−Vth特性を実際に測定して得られた図である。図5中の複数のプロットは測定値である。
図5に示すように、チャネルドープによりVthが調整されたトランジスタでは、Vthが0.25〜0.55[V]の範囲にあるとき、Idは約2.3*10-3〜1.8*10-3[mA]の範囲で右肩下がりに低下した。また、複数のプロットを結んで得られる直線から、Vth=1.2VのときのIdは約0.9*10-3[mA]と計算される。このような結果から、「チャネルドープを用いて閾値電圧を高くなる方向にシフトさせると、オン電流は著しく低下する(即ち、オン抵抗は著しく増加する)」ということがわかる。例えば、チャネルドープを用いてVthを約0.55Vから約1.2Vまで高めると、オン電流の低下は約50%と計算される。
FIG. 5 is a diagram showing Id-Vth characteristics when channel doping is used for an NMOS transistor. In FIG. 5, the channel voltage is used to adjust the threshold voltage of the NMOS transistor to a different value, and Vd = 1.0 [V] and Vg = 5.0 [V] in each transistor in which Vth is adjusted. It is the figure obtained by setting and actually measuring the Id-Vth characteristic under this setting. A plurality of plots in FIG. 5 are measured values.
As shown in FIG. 5, in a transistor in which Vth is adjusted by channel doping, when Vth is in the range of 0.25 to 0.55 [V], Id is about 2.3 * 10 −3 to 1.8. * Decreased to the right in the range of 10 -3 [mA]. Further, from a straight line obtained by connecting a plurality of plots, Id when Vth = 1.2 V is calculated as about 0.9 * 10 −3 [mA]. From these results, it can be seen that “on-current is significantly reduced (that is, on-resistance is remarkably increased when the threshold voltage is shifted in the direction of increasing using channel dope”). For example, when Vth is increased from about 0.55V to about 1.2V using channel doping, the decrease in on-current is calculated to be about 50%.

このように、図2〜図5に示したシミュレーション及び測定の結果から、「オン電流の低下(即ち、オン抵抗の増加)を抑制しつつ、トランジスタの閾値電圧を高くするためには、ゲート電極の内部を空乏化させることが有効である」ということがわかる。そして、「このような空乏化は、ゲート電極に対する不純物のドーズ量を通常の100分の1(=1013[cm-2]/1015[cm-2])から1000分の1(=1012[cm-2]/1015[cm-2])に設定することで実現することができる」ということがわかる。
即ち、一般的な動作領域(例えば、Vd=1.0[V]、Vg=5.0[V])において、閾値電圧の調整をチャネルドープのみを用いて行った場合は、オン電流の低下が著しい。例えば、図5に示したように、チャネルドープのみを用いてVthを0.55Vから1.2Vまでシフトさせると、オン電流の低下は約50%となってしまう。これに対して、閾値電圧の調整をゲート電極の内部を空乏化させることにより行うと、図4に示したように、オン電流の低下は約10%程度で済む。
Thus, from the simulation and measurement results shown in FIG. 2 to FIG. 5, in order to increase the threshold voltage of the transistor while suppressing the decrease in on-current (that is, increase in on-resistance), It is clear that it is effective to deplete the inside. “This depletion causes the impurity dose to the gate electrode to be reduced from the usual 1/100 (= 10 13 [cm −2 ] / 10 15 [cm −2 ]) to 1/1000 (= 10 12 [cm -2] / 10 15 [cm -2]) can be achieved by setting the "that can be seen.
That is, in a general operation region (for example, Vd = 1.0 [V], Vg = 5.0 [V]), when the threshold voltage is adjusted using only channel dope, the ON current is reduced. Is remarkable. For example, as shown in FIG. 5, when only Vth is used to shift Vth from 0.55V to 1.2V, the decrease in on-current is about 50%. On the other hand, when the threshold voltage is adjusted by depleting the inside of the gate electrode, as shown in FIG. 4, the on-current can be reduced by about 10%.

(3)HVトランジスタとLVトランジスタの混載について
次に、上記のHVトランジスタ10と、LVトランジスタとを混載した半導体装置の構成例とその製造方法について説明する。
図6は、本発明の実施形態に係る半導体装置100の構成例を示す断面図である。図6に示すように、この半導体装置100は、HV−Nch(チャネル)領域と、LV−Nch領域と、LV−Pch領域とを半導体基板1に有する。ここで、HV−Nch領域には、上述したHVトランジスタ10が形成されている。また、LV−Nch領域には、ソースとドレインとの間の低耐圧が低いNMOSトランジスタ20が形成されている。さらに、LV−Pch領域には、ソースとドレインとの間の耐圧が低い低耐圧のPMOSトランジスタ30が形成されている。以下、説明の便宜上から、低耐圧のNMOSトランジスタをLV−Nchトランジスタ20といい、低耐圧のPMOSトランジスタをLV−Pchトランジスタ30という。また、HVトランジスタ10をHV−Nchトランジスタ10という。
(3) Mixed mounting of HV transistor and LV transistor Next, a configuration example of a semiconductor device in which the HV transistor 10 and the LV transistor are mounted together and a manufacturing method thereof will be described.
FIG. 6 is a cross-sectional view showing a configuration example of the semiconductor device 100 according to the embodiment of the present invention. As shown in FIG. 6, the semiconductor device 100 includes an HV-Nch (channel) region, an LV-Nch region, and an LV-Pch region in the semiconductor substrate 1. Here, the above-described HV transistor 10 is formed in the HV-Nch region. In the LV-Nch region, an NMOS transistor 20 having a low low breakdown voltage between the source and the drain is formed. Further, a low breakdown voltage PMOS transistor 30 having a low breakdown voltage between the source and the drain is formed in the LV-Pch region. Hereinafter, for convenience of explanation, the low breakdown voltage NMOS transistor is referred to as an LV-Nch transistor 20, and the low breakdown voltage PMOS transistor is referred to as an LV-Pch transistor 30. The HV transistor 10 is referred to as an HV-Nch transistor 10.

図6に示すように、LV−Nchトランジスタ20は、半導体基板1に形成されたPウェル層5と、フィールド酸化膜11と、P型のストッパー層9と、ソース23と、ドレイン25と、絶縁膜17と、ゲート電極27と、スペーサ21と、を含んで構成されている。これらの中で、ソース23及びドレイン25は、例えばリン又はヒ素等のN型不純物を含む不純物拡散層である。ソース23及びドレイン25は、ゲート電極27の両側下にあるPウェル層5の表面付近に形成されており、その各々がいわゆるLDD構造を有する。即ち、ソース23は、N型不純物を低濃度に含む低濃度層23aと、N型不純物層を高濃度に含む高濃度層23bとからなる。また、ドレイン25は、N型不純物を低濃度に含む低濃度層25aと、N型不純物層を高濃度に含む高濃度層25bとからなる。さらに、ゲート電極27は絶縁膜17を介してPウェル層5上に形成されている。ゲート電極27は例えばリン又はヒ素等のN型不純物を含むpoly−Siからなる。このLV−Nchトランジスタ20は、フィールド酸化膜11とP型のストッパー層9とによって、他の素子から分離されている。   As shown in FIG. 6, the LV-Nch transistor 20 includes a P well layer 5, a field oxide film 11, a P-type stopper layer 9, a source 23, a drain 25, and an insulating layer formed on the semiconductor substrate 1. The film 17, the gate electrode 27, and the spacer 21 are included. Among these, the source 23 and the drain 25 are impurity diffusion layers containing an N-type impurity such as phosphorus or arsenic. The source 23 and the drain 25 are formed near the surface of the P well layer 5 under both sides of the gate electrode 27, and each of them has a so-called LDD structure. That is, the source 23 includes a low concentration layer 23a containing an N-type impurity at a low concentration and a high concentration layer 23b containing an N-type impurity layer at a high concentration. The drain 25 includes a low concentration layer 25a containing an N-type impurity at a low concentration and a high concentration layer 25b containing an N-type impurity layer at a high concentration. Further, the gate electrode 27 is formed on the P well layer 5 with the insulating film 17 interposed therebetween. The gate electrode 27 is made of poly-Si containing an N-type impurity such as phosphorus or arsenic. The LV-Nch transistor 20 is separated from other elements by the field oxide film 11 and the P-type stopper layer 9.

一方、LV−Pchトランジスタ30は、半導体基板1に形成されたNウェル層3と、フィールド酸化膜11と、ソース31と、ドレイン33と、絶縁膜17と、ゲート電極35と、を含んで構成されている。これらの中で、ソース31及びドレイン33は、例えばボロン等のP型不純物を含む不純物拡散層であり、ゲート電極35の両側下にあるNウェル層3の表面付近に形成されている。また、ゲート電極35は絶縁膜17を介してNウェル層3上に形成されている。ゲート電極35は例えばボロン等のP型不純物を含むpoly−Siからなる。このLV−Pchトランジスタ30は、フィールド酸化膜11によって他の素子から分離されている。   On the other hand, the LV-Pch transistor 30 includes an N well layer 3 formed on the semiconductor substrate 1, a field oxide film 11, a source 31, a drain 33, an insulating film 17, and a gate electrode 35. Has been. Among these, the source 31 and the drain 33 are impurity diffusion layers containing a P-type impurity such as boron, and are formed near the surface of the N well layer 3 under both sides of the gate electrode 35. The gate electrode 35 is formed on the N well layer 3 via the insulating film 17. The gate electrode 35 is made of poly-Si containing a P-type impurity such as boron. The LV-Pch transistor 30 is separated from other elements by the field oxide film 11.

図7は、本発明の実施形態に係る電子部品200の一例を示す図である。
図7に示すように、この電子部品200は、上述の半導体装置100と発熱抵抗体Rとを備える。この電子部品200において、半導体装置100は例えば、LV−Nchトランジスタ20とLV−Pchトランジスタ30とによってCMOSインバータ40が構成され、このCMOSインバータ40の出力がHV−Nchトランジスタ10のゲート電極19に印加されるような回路構成となっている。また、この例では、半導体装置100が発熱抵抗体Rに外付けされており、HV−Nchトランジスタ10のドレイン端子DOが、発熱抵抗体Rの一端に直列に接続されている。さらに、この電子部品200では、端子VHに高電圧(例えば、40[V])が常時印加され、端子VLに低電圧(例えば、3.5〜5.5[V])が常時印加されるように設定されている。端子STRには、H(High:例えば、3.5〜5.5[V])の信号と、L(Low:例えば、0[V])の信号が選択して入力されるように設定されている。
FIG. 7 is a diagram illustrating an example of the electronic component 200 according to the embodiment of the present invention.
As shown in FIG. 7, the electronic component 200 includes the semiconductor device 100 and the heating resistor R described above. In the electronic component 200, the semiconductor device 100 includes, for example, a LV-Nch transistor 20 and an LV-Pch transistor 30 to form a CMOS inverter 40, and the output of the CMOS inverter 40 is applied to the gate electrode 19 of the HV-Nch transistor 10. The circuit configuration is as follows. In this example, the semiconductor device 100 is externally attached to the heating resistor R, and the drain terminal DO of the HV-Nch transistor 10 is connected in series to one end of the heating resistor R. Further, in the electronic component 200, a high voltage (for example, 40 [V]) is always applied to the terminal VH, and a low voltage (for example, 3.5 to 5.5 [V]) is always applied to the terminal VL. Is set to The terminal STR is set so that a signal of H (High: for example, 3.5 to 5.5 [V]) and a signal of L (Low: for example, 0 [V]) are selected and input. ing.

このような電子部品200では、端子STRに入力された信号の反転信号がCMOSインバータ40から出力される。そして、CMOSインバータ40から出力される信号がHのとき(即ち、CMOSインバータへの入力信号がLのとき)、HV−Nchトランジスタ10がオン(ON)する。この瞬間から、発熱抵抗体RとHV−Nchトランジスタ10のソース、ドレイン間に電流が流れ始め、端子VHの電圧(例えば、40[V])は発熱抵抗体RとHV−Nchトランジスタ10のON抵抗とにより分割される。つまり、分割された電圧が、発熱抵抗体Rと、HV−Nchトランジスタ10のドレイン端子DOとにそれぞれ印加される。
ここで、HV−Nchトランジスタの応答が速いと、図8(a)に示すように、サージ(即ち、電圧Vdの波形の揺らぎ)が大きくなる。
In such an electronic component 200, an inverted signal of the signal input to the terminal STR is output from the CMOS inverter 40. When the signal output from the CMOS inverter 40 is H (that is, when the input signal to the CMOS inverter is L), the HV-Nch transistor 10 is turned on. From this moment, current begins to flow between the heating resistor R and the source and drain of the HV-Nch transistor 10, and the voltage at the terminal VH (for example, 40 [V]) is turned on to the heating resistor R and the HV-Nch transistor 10. Divided by resistance. That is, the divided voltages are applied to the heating resistor R and the drain terminal DO of the HV-Nch transistor 10, respectively.
Here, when the response of the HV-Nch transistor is fast, surge (that is, fluctuation of the waveform of the voltage Vd) increases as shown in FIG.

しかしながら、本発明の実施形態に係る電子部品200では、HV−Nchトランジスタ10のゲート電極19に信号Hが印加されると、ゲート電極19の内部が空乏化するため、閾値電圧はCMOSインバータ40よりも高い値となっている。このため、CMOSインバータ40と比べて、HV−Nchトランジスタ10の応答は遅く、図8(b)に示すように、サージを小さくすることができる。それゆえ、発熱抵抗体Rにおいても、電圧の波形の揺らぎを小さくすることができ、発熱温度の揺らぎを小さくすることができる。これにより、発熱抵抗体Rの温度制御性を高めることができる。
また、HV−Nchトランジスタ10のオン抵抗が小さいため、発熱抵抗体Rにより高い電圧を印加することができる。つまり、発熱抵抗体Rを効率良く発熱させるように抵抗分割することができる。このような電子部品200は、例えばプリンター等のサーマルヘッドに適用して極めて好適である。
However, in the electronic component 200 according to the embodiment of the present invention, when the signal H is applied to the gate electrode 19 of the HV-Nch transistor 10, the inside of the gate electrode 19 is depleted. Is also high. For this reason, the response of the HV-Nch transistor 10 is slower than that of the CMOS inverter 40, and the surge can be reduced as shown in FIG. 8B. Therefore, also in the heating resistor R, the fluctuation of the voltage waveform can be reduced, and the fluctuation of the heating temperature can be reduced. Thereby, the temperature controllability of the heating resistor R can be improved.
Further, since the on-resistance of the HV-Nch transistor 10 is small, a high voltage can be applied by the heating resistor R. That is, resistance division can be performed so that the heating resistor R generates heat efficiently. Such an electronic component 200 is extremely suitable when applied to a thermal head such as a printer.

次に、図6に示した半導体装置100の製造方法について説明する。
図9(a)〜図10(c)は、本発明の実施形態に係る半導体装置100の製造方法を示す断面図である。
図9(a)において、まず始めに、半導体基板1にNウェル層3とPウェル層5とをそれぞれ形成する。ここで、Nウェル層3は、例えば、フォトリソグラフィとイオン注入技術とによりリン等のN型不純物を半導体基板1に部分的に導入し、続いて、導入した不純物を半導体基板1内に熱拡散させることにより形成する。また、Pウェル層5は、例えば、フォトリソグラフィとイオン注入技術とによりボロン等のP型不純物を半導体基板1に部分的に導入し、続いて、導入した不純物を半導体基板1内に熱拡散させることにより形成する。
Next, a method for manufacturing the semiconductor device 100 shown in FIG. 6 will be described.
FIG. 9A to FIG. 10C are cross-sectional views illustrating a method for manufacturing the semiconductor device 100 according to the embodiment of the present invention.
In FIG. 9A, first, an N well layer 3 and a P well layer 5 are formed on a semiconductor substrate 1, respectively. Here, the N well layer 3 partially introduces an N-type impurity such as phosphorus into the semiconductor substrate 1 by, for example, photolithography and ion implantation technology, and then thermally diffuses the introduced impurity into the semiconductor substrate 1. To form. Further, the P well layer 5 partially introduces a P-type impurity such as boron into the semiconductor substrate 1 by, for example, photolithography and ion implantation technology, and then thermally diffuses the introduced impurity into the semiconductor substrate 1. To form.

次に、半導体基板1にN型のオフセット層7とP型のストッパー層9とをそれぞれ形成する。ここで、N型のオフセット層7は、例えば、フォトリソグラフィとイオン注入技術とによりリン等のN型不純物を半導体基板1に部分的に導入し、続いて、導入した不純物を半導体基板1内に熱拡散させることにより形成する。また、P型のストッパー層9は、例えば、フォトリソグラフィとイオン注入技術とによりボロン等のP型不純物を半導体基板1に部分的に導入し、続いて、導入した不純物を半導体基板1内に熱拡散させることにより形成する。なお、これらオフセット層7やP型ストッパー層9を形成するための熱拡散工程は、後述のフィールド酸化膜11の形成工程と兼用で行っても良いし、後述の他の熱拡散の工程と兼用で行っても良い。   Next, an N-type offset layer 7 and a P-type stopper layer 9 are respectively formed on the semiconductor substrate 1. Here, the N-type offset layer 7 is formed by, for example, partially introducing N-type impurities such as phosphorus into the semiconductor substrate 1 by photolithography and ion implantation techniques, and subsequently introducing the introduced impurities into the semiconductor substrate 1. It is formed by thermal diffusion. The P-type stopper layer 9 partially introduces a P-type impurity such as boron into the semiconductor substrate 1 by photolithography and ion implantation techniques, for example, and then introduces the introduced impurity into the semiconductor substrate 1 by heat. It is formed by diffusing. The thermal diffusion process for forming the offset layer 7 and the P-type stopper layer 9 may be performed in combination with a process for forming a field oxide film 11 which will be described later, or may be performed with another process for thermal diffusion which will be described later. You can go there.

次に、図9(b)に示すように、例えばLOCOS法により、半導体基板1にフィールド酸化膜11を形成する。フィールド酸化膜11を形成した後は、図示しないが、シリコン窒化(Si34)膜等からなる耐酸化性のマスクを半導体基板1上から取り除く。そして、半導体基板1上に絶縁膜17を形成する。この絶縁膜17の形成は、例えば半導体基板1を熱酸化することにより行う。次に、絶縁膜17が形成された半導体基板1の上方全面に例えばpoly−Si膜を形成する。このpoly−Si膜の形成は、例えばCVD(chemical vapor deposition)で行う。そして、このpoly−Si膜をパターニングして、ゲート電極19、27、35を形成する。このパターニングは、フォトリソグラフィとエッチング技術とにより行う。 Next, as shown in FIG. 9B, a field oxide film 11 is formed on the semiconductor substrate 1 by, eg, LOCOS. After the field oxide film 11 is formed, although not shown, an oxidation resistant mask made of a silicon nitride (Si 3 N 4 ) film or the like is removed from the semiconductor substrate 1. Then, an insulating film 17 is formed on the semiconductor substrate 1. The insulating film 17 is formed, for example, by thermally oxidizing the semiconductor substrate 1. Next, for example, a poly-Si film is formed on the entire upper surface of the semiconductor substrate 1 on which the insulating film 17 is formed. The formation of the poly-Si film is performed by, for example, CVD (chemical vapor deposition). Then, this poly-Si film is patterned to form gate electrodes 19, 27, and 35. This patterning is performed by photolithography and etching techniques.

次に、図9(c)に示すように、HV−Nch領域とLV−Nch領域とを覆い、LV−Pch領域を露出するレジストパターン41を半導体基板1上に形成する。そして、このレジストパターン41をマスクに、LV−Pch領域にボロン等のP型不純物をイオン注入する。次に、レジストパターン41を除去し、その後、上記のP型不純物を熱拡散させる。これにより、図10(a)に示すように、LV−Pch領域のNウェル層3にP型のソース31及びドレイン33を形成すると共に、ゲート電極35にP型の導電性を持たせる。なお、このソース31及びドレイン33等を形成するための熱拡散工程は、後述の他の熱拡散工程と兼用で行っても良い。   Next, as illustrated in FIG. 9C, a resist pattern 41 that covers the HV-Nch region and the LV-Nch region and exposes the LV-Pch region is formed on the semiconductor substrate 1. Then, using this resist pattern 41 as a mask, a P-type impurity such as boron is ion-implanted into the LV-Pch region. Next, the resist pattern 41 is removed, and then the P-type impurity is thermally diffused. Thereby, as shown in FIG. 10A, the P-type source 31 and drain 33 are formed in the N well layer 3 in the LV-Pch region, and the gate electrode 35 is made to have P-type conductivity. The thermal diffusion process for forming the source 31 and the drain 33 may be performed in combination with other thermal diffusion processes described later.

次に、図10(a)に示すように、LV−Pch領域を覆い、HV−Nch領域とLV−Nch領域とを露出するレジストパターン43を半導体基板1上に形成する。そして、このレジストパターン43をマスクに、HV−Nch領域とLV−Nch領域にリン等のN型不純物をイオン注入する。ここでは、N型不純物のドーズ量を1012〜1013[cm-2]程度に設定する。次に、レジストパターン43を除去し、その後、上記のN型不純物を熱拡散させる。これにより、HV−Nch領域にN型の低濃度層13a、15aを形成すると共に、LV−Nch領域にN型の低濃度層23a、25aを形成する。また、ゲート電極19、27にN型の導電性を持たせる。なお、この低濃度層13a、15a、23a、25a等を形成するための熱拡散工程は、後述の他の熱拡散工程と兼用で行っても良い。 Next, as shown in FIG. 10A, a resist pattern 43 that covers the LV-Pch region and exposes the HV-Nch region and the LV-Nch region is formed on the semiconductor substrate 1. Then, N-type impurities such as phosphorus are ion-implanted into the HV-Nch region and the LV-Nch region using the resist pattern 43 as a mask. Here, the dose of the N-type impurity is set to about 10 12 to 10 13 [cm −2 ]. Next, the resist pattern 43 is removed, and then the N-type impurity is thermally diffused. Thereby, N-type low concentration layers 13a and 15a are formed in the HV-Nch region, and N-type low concentration layers 23a and 25a are formed in the LV-Nch region. The gate electrodes 19 and 27 are made to have N-type conductivity. The thermal diffusion process for forming the low concentration layers 13a, 15a, 23a, 25a, etc. may be performed in combination with other thermal diffusion processes described later.

次に、図10(b)に示すように、ゲート電極19、27、35の側面にスペーサ21を形成する。このスペーサ21の形成は、例えば、半導体基板1上の全面にCVDで絶縁膜(SiO2膜又はSi34膜等)を形成し、続いて、この絶縁膜をエッチバックすることにより行う。次に、ゲート電極19、27、35上にキャップ層37を形成する。このキャップ層37の形成は、例えば、半導体基板1上の全面にCVDで絶縁膜(例えば、SiO2膜又はSi34膜)を形成し、続いて、この絶縁膜をパターニングすることにより行う。 Next, as shown in FIG. 10B, spacers 21 are formed on the side surfaces of the gate electrodes 19, 27, and 35. The spacer 21 is formed by, for example, forming an insulating film (SiO 2 film or Si 3 N 4 film or the like) on the entire surface of the semiconductor substrate 1 by CVD, and then etching back the insulating film. Next, a cap layer 37 is formed on the gate electrodes 19, 27 and 35. The cap layer 37 is formed by, for example, forming an insulating film (for example, SiO 2 film or Si 3 N 4 film) on the entire surface of the semiconductor substrate 1 by CVD, and subsequently patterning the insulating film. .

次に、図10(c)に示すように、HV−Nchトランジスタ10のゲート電極19上と、LV−Pch領域を覆い、それ以外の領域を露出するレジストパターン45を半導体基板1上に形成する。そして、このレジストパターン45をマスクに、リン又はヒ素等のN型不純物をイオン注入する。ここでは、N型不純物のドーズ量を例えば1015[cm-2]程度に設定する。次に、レジストパターン45を除去し、その後、上記のN型不純物を熱拡散させる。これにより、図6に示したように、HV−Nch領域にN型の高濃度層15b及びドレイン13を形成すると共に、LV−Nch領域にN型の高濃度層23b、25bを形成する。また、これらの形成と同時に、ゲート電極27のN型不純物濃度をさらに高める。このN型不純物の導入工程では、HV−Nch領域のゲート電極19にN型不純物が導入されないので、ゲート電極19のN型不純物濃度は低く抑えられ、上述したゲート電極19の内部の空乏化が達成される。 Next, as shown in FIG. 10C, a resist pattern 45 is formed on the semiconductor substrate 1 so as to cover the LV-Pch region and expose the other region on the gate electrode 19 of the HV-Nch transistor 10. . Then, N-type impurities such as phosphorus or arsenic are ion-implanted using the resist pattern 45 as a mask. Here, the dose amount of the N-type impurity is set to about 10 15 [cm −2 ], for example. Next, the resist pattern 45 is removed, and then the N-type impurity is thermally diffused. Thus, as shown in FIG. 6, the N-type high concentration layer 15b and the drain 13 are formed in the HV-Nch region, and the N-type high concentration layers 23b and 25b are formed in the LV-Nch region. Simultaneously with these formations, the N-type impurity concentration of the gate electrode 27 is further increased. In this N-type impurity introduction step, since the N-type impurity is not introduced into the gate electrode 19 in the HV-Nch region, the N-type impurity concentration of the gate electrode 19 is kept low, and the above-described depletion inside the gate electrode 19 is prevented. Achieved.

このように、本発明の実施形態によれば、HV―Nchトランジスタ10について、ゲート電極19の内部が空乏化することによりゲート電極19に容量が生じ、この容量はゲート絶縁膜の容量と直列に接続される。これにより、ゲート絶縁膜の容量が実質的に低下するため、HV−Nchトランジスタ10の閾値電圧を高くすることができる。閾値電圧の調整をチャネルドープのみを用いて行う場合と比べて、オン電流の低下(即ち、オン抵抗の増加)を抑制することができる。
この実施形態では、HV−Nchトランジスタ10が本発明の「第1MOSトランジスタ」に対応し、ゲート電極19が本発明の「第1ゲート電極」に対応している。また、ソース15が本発明の「第1ソース」に対応し、ドレイン13が本発明の「第1ドレイン」に対応している。さらに、LV−Nchトランジスタ20が本発明の「第2MOSトランジスタ」に対応し、ゲート電極27が本発明の「第2ゲート電極」に対応している。また、ソース23が本発明の「第2ソース」に対応し、ドレイン25が本発明の「第2ドレイン」に対応している。さらに、3.5〜5.5[V]の電圧が本発明の「第1の電圧」と「第2の電圧」に対応している。
As described above, according to the embodiment of the present invention, in the HV-Nch transistor 10, the gate electrode 19 is depleted to generate a capacitance, and this capacitance is in series with the capacitance of the gate insulating film. Connected. As a result, the capacitance of the gate insulating film is substantially reduced, so that the threshold voltage of the HV-Nch transistor 10 can be increased. Compared with the case where the threshold voltage is adjusted using only channel dope, a decrease in on-current (ie, an increase in on-resistance) can be suppressed.
In this embodiment, the HV-Nch transistor 10 corresponds to the “first MOS transistor” of the present invention, and the gate electrode 19 corresponds to the “first gate electrode” of the present invention. The source 15 corresponds to the “first source” of the present invention, and the drain 13 corresponds to the “first drain” of the present invention. Further, the LV-Nch transistor 20 corresponds to the “second MOS transistor” of the present invention, and the gate electrode 27 corresponds to the “second gate electrode” of the present invention. The source 23 corresponds to the “second source” of the present invention, and the drain 25 corresponds to the “second drain” of the present invention. Furthermore, the voltage of 3.5 to 5.5 [V] corresponds to the “first voltage” and the “second voltage” of the present invention.

本発明の実施形態に係るHVトランジスタ10の構成例を示す図。The figure which shows the structural example of the HV transistor 10 which concerns on embodiment of this invention. ゲート電極内部の空乏化の様子をシミュレーションした結果を示す図。The figure which shows the result of having simulated the mode of the depletion inside a gate electrode. Id−Vg特性とドーズ量との関係をシミュレーションした結果を示す図。The figure which shows the result of having simulated the relationship between Id-Vg characteristic and a dose. Id−Vd特性とドーズ量との関係をシミュレーションした結果を示す図。The figure which shows the result of having simulated the relationship between Id-Vd characteristic and a dose. チャネルドープを用いた場合の、Id−Vth特性を示す図。The figure which shows the Id-Vth characteristic at the time of using channel dope. 本発明の実施形態に係る半導体装置100の構成例を示す図。1 is a diagram illustrating a configuration example of a semiconductor device 100 according to an embodiment of the present invention. 本発明の実施形態に係る電子部品200の一例を示す図。The figure which shows an example of the electronic component 200 which concerns on embodiment of this invention. サージの大小を比較する図。The figure which compares the magnitude of the surge. 本発明の実施形態に係る半導体装置100の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device 100 which concerns on embodiment of this invention. 本発明の実施形態に係る半導体装置100の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device 100 which concerns on embodiment of this invention.

符号の説明Explanation of symbols

1 半導体基板、3 Nウェル層、5 Pウェル層、7 オフセット層、9 ストッパー層、10 HV−Nchトランジスタ(HV−トランジスタ)、11 フィールド酸化膜、15、23、31 ソース、13、25、33 ドレイン、17 絶縁膜、19、27、35 ゲート電極、20 LV−Nchトランジスタ、30 LV−Pchトランジスタ、37 キャップ層、41、43、45 レジストパターン、100 半導体装置、200 電子部品、DO ドレイン端子、R 発熱抵抗体   DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 3 N well layer, 5 P well layer, 7 Offset layer, 9 Stopper layer, 10 HV-Nch transistor (HV-transistor), 11 Field oxide film, 15, 23, 31 Source, 13, 25, 33 Drain, 17 Insulating film, 19, 27, 35 Gate electrode, 20 LV-Nch transistor, 30 LV-Pch transistor, 37 Cap layer, 41, 43, 45 Resist pattern, 100 Semiconductor device, 200 Electronic component, DO drain terminal, R Heating resistor

Claims (6)

半導体基板に形成された第1MOSトランジスタを備え、
前記第1MOSトランジスタは、
前記半導体基板上に絶縁膜を介して形成された第1ゲート電極と、
前記半導体基板に形成された第1ソース及び第1ドレインと、を有し、
前記第1ゲート電極の内部は、当該第1ゲート電極に第1の電圧が印加されて前記第1ソースと前記第1ドレインとの間に電流が流れるときに空乏化することを特徴とする半導体装置。
A first MOS transistor formed on a semiconductor substrate;
The first MOS transistor is
A first gate electrode formed on the semiconductor substrate via an insulating film;
A first source and a first drain formed on the semiconductor substrate;
The semiconductor is characterized in that the inside of the first gate electrode is depleted when a first voltage is applied to the first gate electrode and a current flows between the first source and the first drain. apparatus.
前記半導体基板に形成された第2MOSトランジスタ、をさらに備え、
前記第2MOSトランジスタは、
前記半導体基板上に絶縁膜を介して形成された第2ゲート電極と、
前記半導体基板に形成された第2ソース及び第2ドレインと、を有し、
前記第2ゲート電極の内部は、当該第2ゲート電極に第2の電圧が印加されて前記第2ソースと前記第2ドレインとの間に電流が流れるときに空乏化しないことを特徴とする請求項1に記載の半導体装置。
A second MOS transistor formed on the semiconductor substrate;
The second MOS transistor is
A second gate electrode formed on the semiconductor substrate via an insulating film;
A second source and a second drain formed on the semiconductor substrate;
The inside of the second gate electrode is not depleted when a second voltage is applied to the second gate electrode and a current flows between the second source and the second drain. Item 14. The semiconductor device according to Item 1.
前記第1の電圧と前記第2の電圧は同じ電圧値であることを特徴とする請求項2に記載の半導体装置。   The semiconductor device according to claim 2, wherein the first voltage and the second voltage have the same voltage value. 前記第1MOSトランジスタは、LOCOSオフセット構造を有することを特徴とする請求項1から請求項3の何れか一項に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the first MOS transistor has a LOCOS offset structure. 5. 請求項1から請求項4の何れか一項に記載の半導体装置と、
発熱抵抗体と、を含み、
前記発熱抵抗体は、前記半導体装置の前記第1ソース又は前記第1ドレインに直列に接続されていることを特徴とする電子部品。
A semiconductor device according to any one of claims 1 to 4,
A heating resistor, and
The electronic component, wherein the heating resistor is connected in series to the first source or the first drain of the semiconductor device.
半導体基板に第1MOSトランジスタを形成する際に、
半導体基板上に絶縁膜を介して第1ゲート電極を形成する工程と、
前記半導体基板に第1ソース及び第1ドレインを形成する工程と、を含み、
前記第1ゲート電極を形成する工程では、
前記第1ゲート電極に第1の電圧が印加されて前記第1ソースと前記第1ドレインとの間に電流が流れるときに当該第1ゲート電極の内部が空乏化するように、前記第1ゲート電極に対する不純物の導入量を調整することを特徴とする半導体装置の製造方法。
When forming the first MOS transistor on the semiconductor substrate,
Forming a first gate electrode on a semiconductor substrate via an insulating film;
Forming a first source and a first drain on the semiconductor substrate,
In the step of forming the first gate electrode,
The first gate is depleted when the first voltage is applied to the first gate electrode and a current flows between the first source and the first drain. A method for manufacturing a semiconductor device, comprising adjusting an amount of impurities introduced into an electrode.
JP2008210105A 2008-08-18 2008-08-18 Semiconductor device, electronic component, and method of manufacturing semiconductor device Pending JP2010045312A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008210105A JP2010045312A (en) 2008-08-18 2008-08-18 Semiconductor device, electronic component, and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008210105A JP2010045312A (en) 2008-08-18 2008-08-18 Semiconductor device, electronic component, and method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JP2010045312A true JP2010045312A (en) 2010-02-25

Family

ID=42016430

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008210105A Pending JP2010045312A (en) 2008-08-18 2008-08-18 Semiconductor device, electronic component, and method of manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2010045312A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015201480A (en) * 2014-04-04 2015-11-12 セイコーエプソン株式会社 Semiconductor device and manufacturing method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015201480A (en) * 2014-04-04 2015-11-12 セイコーエプソン株式会社 Semiconductor device and manufacturing method of the same

Similar Documents

Publication Publication Date Title
JP4198006B2 (en) Manufacturing method of semiconductor device
KR101373534B1 (en) Semiconductor devices and method of fabrication
JP2006237223A (en) Semiconductor device
JP2006237224A (en) Semiconductor device
JP2006128668A (en) High voltage transistor and methods of manufacturing the same
US7196375B2 (en) High-voltage MOS transistor
JP2006278932A (en) Method for manufacturing semiconductor device
US9472648B2 (en) Semiconductor device, printing apparatus, and manufacturing method thereof
JP2006049823A (en) Semiconductor device and its manufacturing method
JPH05218415A (en) Semiconductor device
JP2013115056A (en) Semiconductor device and semiconductor device manufacturing method
JP2010045312A (en) Semiconductor device, electronic component, and method of manufacturing semiconductor device
KR101392976B1 (en) Power mosfet, semiconductor device including the power mosfet, and method for making the power mosfet
JP2011108773A (en) Semiconductor device
JP2013074238A (en) Lateral semiconductor device and manufacturing method thereof
KR20200083151A (en) Transistor element, ternary inverter device including the same, and method of facbricating the same
JP4455310B2 (en) Manufacturing method of semiconductor device
KR101034670B1 (en) Transistor and method for manufacturing the same
JP2011151301A (en) Semiconductor device
JP2007073759A (en) Manufacturing method for semiconductor device
US20080203497A1 (en) Semiconductor Devices Including Assymetric Source and Drain Regions Having a Same Width and Related Methods
JP2005045026A (en) Manufacturing method of semiconductor device
KR20200083150A (en) Transistor element, ternary inverter device including the same, and method of facbricating the same
JP2009032725A (en) Mos transistor and its manufacturing method
JP2008258337A (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630