JP2010043943A - Surge detection circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a surge detection circuit for reducing the size of the circuit. <P>SOLUTION: The surge detection circuit includes a power terminal 10 and a ground terminal 11 to which a surge is input; an output terminal 12 for outputting pulse signals on the basis of the surge; a nonvolatile memory element 13 to be easily turned on by passing a surge current by the surge and lowering its threshold voltage; and a comparator 16 for outputting the pulse signals on the basis of a drain voltage and a reference voltage of the nonvolatile memory element. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、サージ検出回路に関する。   The present invention relates to a surge detection circuit.

従来におけるサージを検出する技術について説明する。図７は、従来におけるサージを検出する技術を示すブロック図である。   A conventional technique for detecting a surge will be described. FIG. 7 is a block diagram showing a conventional technique for detecting a surge.

ハイパスフィルタ９０はサージを通過させる。全波整流回路９１はサージを全波整流する。コンパレータ９２は全波整流回路９１の出力電圧と基準電圧とを比較し、全波整流回路９１の出力電圧が基準電圧よりも高くなると、コンパレータ９２はパルス信号を出力する（例えば、特許文献１参照）。
特開２００５−３２１２８８号公報 The high pass filter 90 allows a surge to pass. The full wave rectification circuit 91 performs full wave rectification of the surge. The comparator 92 compares the output voltage of the full-wave rectifier circuit 91 with a reference voltage. When the output voltage of the full-wave rectifier circuit 91 becomes higher than the reference voltage, the comparator 92 outputs a pulse signal (see, for example, Patent Document 1). ).
JP 2005-321288 A

しかし、従来の技術では、ハイパスフィルタ及び全波整流回路が設けられるので、その分、回路規模が大きくなってしまう。   However, in the conventional technique, since a high-pass filter and a full-wave rectifier circuit are provided, the circuit scale increases accordingly.

本発明は、上記課題に鑑みてなされ、回路規模を小さくできるサージ検出回路を提供する。   The present invention has been made in view of the above problems, and provides a surge detection circuit capable of reducing the circuit scale.

本発明は、上記課題を解決するため、サージ検出回路において、サージを入力される電源端子及び接地端子と、前記サージに基づき、パルス信号を出力する出力端子と、前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、前記不揮発性メモリ素子のドレイン電圧及び基準電圧に基づき、前記パルス信号を出力するコンパレータと、を備えることを特徴とするサージ検出回路を提供する。   In order to solve the above-described problems, the present invention provides a surge detection circuit for supplying a surge power source terminal and a ground terminal, an output terminal for outputting a pulse signal based on the surge, and a surge current caused by the surge. And a non-volatile memory element that lowers the threshold voltage and is easily turned on, and a comparator that outputs the pulse signal based on a drain voltage and a reference voltage of the non-volatile memory element. Provide a circuit.

また、本発明は、サージ検出回路において、サージを入力される電源端子及び接地端子と、前記サージに基づき、出力電流を出力する出力端子と、前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、前記不揮発性メモリ素子のドレイン電圧に基づき、前記出力電流を出力するカレントミラー回路と、を備えることを特徴とするサージ検出回路を提供する。   According to the present invention, in the surge detection circuit, the threshold voltage is set by flowing a surge current due to the surge, a power supply terminal and a ground terminal to which the surge is input, an output terminal that outputs an output current based on the surge, and the surge. There is provided a surge detection circuit comprising: a nonvolatile memory element that is lowered and easily turned on; and a current mirror circuit that outputs the output current based on a drain voltage of the nonvolatile memory element.

また、本発明は、サージ検出回路において、サージを入力される電源端子及び接地端子と、前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、を備えることを特徴とするサージ検出回路を提供する。   Further, the present invention provides a surge detection circuit comprising: a power supply terminal to which a surge is input; and a ground terminal; and a non-volatile memory element that is easily turned on by lowering a threshold voltage by flowing a surge current caused by the surge. A surge detection circuit is provided.

本発明では、サージ検出回路は、Ｐ型不揮発性メモリ素子のみによってサージを認識するので、回路規模を小さくできる。   In the present invention, since the surge detection circuit recognizes the surge only by the P-type nonvolatile memory element, the circuit scale can be reduced.

以下、本発明の実施形態を、図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

＜第一及び第二実施形態＞
まず、サージ検出回路の構成について説明する。図１は、第一実施形態のサージ検出回路を示す回路図である。図２は、第二実施形態のサージ検出回路を示す回路図である。 <First and second embodiments>
First, the configuration of the surge detection circuit will be described. FIG. 1 is a circuit diagram showing a surge detection circuit according to the first embodiment. FIG. 2 is a circuit diagram showing a surge detection circuit according to the second embodiment.

［要素］サージ検出回路は、Ｐ型不揮発性メモリ素子１３、ダイオード１４、基準電圧回路１５及びコンパレータ１６を備える。   [Element] The surge detection circuit includes a P-type nonvolatile memory element 13, a diode 14, a reference voltage circuit 15, and a comparator 16.

また、サージ検出回路は、電源端子１０、接地端子１１及び出力端子１２を備える。   The surge detection circuit includes a power supply terminal 10, a ground terminal 11, and an output terminal 12.

［要素の接続状況］Ｐ型不揮発性メモリ素子１３は、ソースを電源端子１０に接続され、ドレインをコンパレータ１６の非反転入力端子に接続される。ダイオード１４は、アノードを接地端子１１に接続され、カソードをコンパレータ１６の非反転入力端子に接続される。コンパレータ１６は、反転入力端子を基準電圧回路１５の出力端子に接続され、出力端子を出力端子１２に接続される。   [Element Connection Status] The P-type nonvolatile memory element 13 has a source connected to the power supply terminal 10 and a drain connected to the non-inverting input terminal of the comparator 16. The diode 14 has an anode connected to the ground terminal 11 and a cathode connected to the non-inverting input terminal of the comparator 16. The comparator 16 has an inverting input terminal connected to the output terminal of the reference voltage circuit 15 and an output terminal connected to the output terminal 12.

［Ｐ型不揮発性メモリ素子１３の機能］Ｐ型不揮発性メモリ素子１３は、ソース・ドレイン間電圧により、書き込まれる。例えば、Ｐ型不揮発性メモリ素子１３は、Ｐ型ＯＴＰ（ワンタイムプログラマブル）メモリ素子である。   [Function of P-type Nonvolatile Memory Element 13] The P-type nonvolatile memory element 13 is written by a source-drain voltage. For example, the P-type non-volatile memory element 13 is a P-type OTP (One Time Programmable) memory element.

［要素の機能］電源端子１０及び接地端子１１は、サージを入力される。出力端子１２、サージに基づき、パルス信号Ｖｏｕｔを出力する。Ｐ型不揮発性メモリ素子１３は、サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる。コンパレータ１６は、ドレイン電圧Ｖｏｔｐ及び基準電圧Ｖｒｅｆに基づき、パルス信号Ｖｏｕｔを出力する。   [Function of Element] The power supply terminal 10 and the ground terminal 11 are input with a surge. Based on the output terminal 12 and the surge, the pulse signal Vout is output. The P-type nonvolatile memory element 13 is easily turned on by lowering the threshold voltage by flowing a surge current caused by a surge. The comparator 16 outputs a pulse signal Vout based on the drain voltage Votp and the reference voltage Vref.

次に、サージ検出回路の動作について説明する。   Next, the operation of the surge detection circuit will be described.

［電源端子１０に正電位側のサージが入力する時の動作］ダイオード１４がブレイクダウンし、Ｐ型不揮発性メモリ素子１３のドレイン電圧が通常時よりも低くなり、電源端子１０から接地端子１１にサージ電流が流れ、このサージ電流によるホットキャリアがＰ型不揮発性メモリ素子１３のフローティングゲートに注入する。すると、Ｐ型不揮発性メモリ素子１３の閾値電圧が低くなり、Ｐ型不揮発性メモリ素子１３はオンしやすくなる。よって、Ｐ型不揮発性メモリ素子１３のソース・ドレイン間電圧が低くなり、ドレイン電圧Ｖｏｔｐが高くなる。ドレイン電圧Ｖｏｔｐが基準電圧Ｖｒｅｆよりも高くなると、パルス信号Ｖｏｕｔはハイになり、サージが検出される。   [Operation when a positive potential side surge is input to the power supply terminal 10] The diode 14 breaks down, the drain voltage of the P-type nonvolatile memory element 13 becomes lower than normal, and the power supply terminal 10 is connected to the ground terminal 11. A surge current flows, and hot carriers due to the surge current are injected into the floating gate of the P-type nonvolatile memory element 13. Then, the threshold voltage of the P-type nonvolatile memory element 13 is lowered, and the P-type nonvolatile memory element 13 is easily turned on. Therefore, the source-drain voltage of the P-type nonvolatile memory element 13 is lowered, and the drain voltage Votp is increased. When the drain voltage Votp becomes higher than the reference voltage Vref, the pulse signal Vout becomes high and a surge is detected.

［電源端子１０に負電位側のサージが入力する時の動作］接地端子１１から電源端子１０にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a negative potential side surge is input to the power supply terminal 10] A surge current flows from the ground terminal 11 to the power supply terminal 10. Then, a surge is detected as described above.

［接地端子１１に正電位側のサージが入力する時の動作］接地端子１１から電源端子１０にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a positive potential side surge is input to the ground terminal 11] A surge current flows from the ground terminal 11 to the power supply terminal 10. Then, a surge is detected as described above.

［接地端子１１に負電位側のサージが入力する時の動作］ダイオード１４がブレイクダウンし、Ｐ型不揮発性メモリ素子１３のドレイン電圧が通常時よりも低くなり、電源端子１０から接地端子１１にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a negative potential side surge is input to the ground terminal 11] The diode 14 breaks down, the drain voltage of the P-type nonvolatile memory element 13 becomes lower than normal, and the power supply terminal 10 changes to the ground terminal 11. Surge current flows. Then, a surge is detected as described above.

［効果］このようにすると、サージ検出回路は、Ｐ型不揮発性メモリ素子１３のみによってサージを認識するので、回路規模を小さくできる。   [Effect] In this way, the surge detection circuit recognizes the surge only by the P-type non-volatile memory element 13, so that the circuit scale can be reduced.

なお、ＰＭＯＳトランジスタ１３のドレインと接地端子１１との間に、ダイオード１４が設けられているが、ＮＭＯＳトランジスタ（図示せず）の寄生ダイオードが設けられても良い。   Although the diode 14 is provided between the drain of the PMOS transistor 13 and the ground terminal 11, a parasitic diode of an NMOS transistor (not shown) may be provided.

また、図１の第一実施形態では、電源端子１０にＰ型不揮発性メモリ素子１３が設けられ、接地端子１１にダイオード１４が設けられ、Ｐ型不揮発性メモリ素子１３のドレイン及びダイオード１４のカソードがコンパレータ１６の非反転入力端子に接続されている。しかし、図２の第二実施形態のように、接地端子１１にＮ型不揮発性メモリ素子２３が設けられ、電源端子１０にダイオード２４が設けられ、Ｎ型不揮発性メモリ素子２３のドレイン及びダイオード２４のカソードがコンパレータ１６の反転入力端子に接続されても良い。   In the first embodiment of FIG. 1, a P-type nonvolatile memory element 13 is provided at the power supply terminal 10, a diode 14 is provided at the ground terminal 11, a drain of the P-type nonvolatile memory element 13, and a cathode of the diode 14. Is connected to the non-inverting input terminal of the comparator 16. However, as in the second embodiment of FIG. 2, the N-type nonvolatile memory element 23 is provided at the ground terminal 11, the diode 24 is provided at the power supply terminal 10, and the drain and diode 24 of the N-type nonvolatile memory element 23 are provided. May be connected to the inverting input terminal of the comparator 16.

＜第三及び第四実施形態＞
まず、サージ検出回路の構成について説明する。図３は、第三実施形態のサージ検出回路を示す回路図である。図４は、第四実施形態のサージ検出回路を示す回路図である。 <Third and fourth embodiments>
First, the configuration of the surge detection circuit will be described. FIG. 3 is a circuit diagram showing a surge detection circuit according to the third embodiment. FIG. 4 is a circuit diagram showing a surge detection circuit of the fourth embodiment.

［要素］サージ検出回路は、Ｐ型不揮発性メモリ素子３３及びカレントミラー回路（図示せず）を備える。カレントミラー回路は、ＮＭＯＳトランジスタ３４〜３５を有する。ＮＭＯＳトランジスタ３４は、寄生ダイオード３４ａを有する。   [Element] The surge detection circuit includes a P-type nonvolatile memory element 33 and a current mirror circuit (not shown). The current mirror circuit includes NMOS transistors 34 to 35. The NMOS transistor 34 has a parasitic diode 34a.

また、サージ検出回路は、電源端子３０、接地端子３１及び出力端子３２を備える。   The surge detection circuit includes a power supply terminal 30, a ground terminal 31, and an output terminal 32.

［要素の接続状況］Ｐ型不揮発性メモリ素子３３は、ソースを電源端子３０に接続され、ドレインをＮＭＯＳトランジスタ３４のゲート及びドレインに接続される。ＮＭＯＳトランジスタ３４は、ソースを接地端子３１に接続される。寄生ダイオード３４ａは、アノードを接地端子３１に接続され、カソードをＰ型不揮発性メモリ素子３３のドレインに接続される。ＮＭＯＳトランジスタ３５は、ゲートをＮＭＯＳトランジスタ３４のゲートに接続され、ソースを接地端子３１に接続され、ドレインを出力端子３２に接続される。   [Element Connection Status] The P-type nonvolatile memory element 33 has a source connected to the power supply terminal 30 and a drain connected to the gate and drain of the NMOS transistor 34. The NMOS transistor 34 has a source connected to the ground terminal 31. The parasitic diode 34 a has an anode connected to the ground terminal 31 and a cathode connected to the drain of the P-type nonvolatile memory element 33. The NMOS transistor 35 has a gate connected to the gate of the NMOS transistor 34, a source connected to the ground terminal 31, and a drain connected to the output terminal 32.

［要素の機能］電源端子３０及び接地端子３１は、サージを入力される。出力端子３２は、サージに基づき、出力電流Ｉｏｕｔを出力する。Ｐ型不揮発性メモリ素子３３は、サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる。カレントミラー回路は、Ｐ型不揮発性メモリ素子３３のドレイン電圧に基づき、出力電流Ｉｏｕｔを出力する。   [Function of Element] The power supply terminal 30 and the ground terminal 31 receive a surge. The output terminal 32 outputs an output current Iout based on the surge. The P-type nonvolatile memory element 33 is easily turned on by lowering the threshold voltage by flowing a surge current caused by a surge. The current mirror circuit outputs an output current Iout based on the drain voltage of the P-type nonvolatile memory element 33.

次に、サージ検出回路の動作について説明する。   Next, the operation of the surge detection circuit will be described.

［電源端子３０に正電位側のサージが入力する時の動作］寄生ダイオード３４ａがブレイクダウンし、Ｐ型不揮発性メモリ素子３３のドレイン電圧が通常時よりも低くなり、電源端子３０から接地端子３１にサージ電流が流れ、このサージ電流によるホットキャリアがＰ型不揮発性メモリ素子３３のフローティングゲートに注入する。すると、Ｐ型不揮発性メモリ素子３３の閾値電圧が低くなり、Ｐ型不揮発性メモリ素子３３はオンしやすくなる。よって、Ｐ型不揮発性メモリ素子３３のソース・ドレイン間電圧が低くなり、ドレイン電圧Ｖｏｔｐが高くなる。すると、ＮＭＯＳトランジスタ３４のドレイン電流は多くなり、出力電流Ｉｏｕｔも多くなる。出力電流Ｉｏｕｔが所定電流よりも多くなることにより、サージが検出される。   [Operation when a positive potential side surge is input to the power supply terminal 30] The parasitic diode 34a breaks down, the drain voltage of the P-type nonvolatile memory element 33 becomes lower than normal, and the power supply terminal 30 is connected to the ground terminal 31. A surge current flows through the floating gate, and hot carriers due to the surge current are injected into the floating gate of the P-type nonvolatile memory element 33. Then, the threshold voltage of the P-type nonvolatile memory element 33 is lowered, and the P-type nonvolatile memory element 33 is easily turned on. Therefore, the source-drain voltage of the P-type nonvolatile memory element 33 is lowered, and the drain voltage Votp is increased. Then, the drain current of the NMOS transistor 34 increases and the output current Iout also increases. A surge is detected when the output current Iout is greater than a predetermined current.

［電源端子３０に負電位側のサージが入力する時の動作］接地端子３１から電源端子３０にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a negative potential side surge is input to the power supply terminal 30] A surge current flows from the ground terminal 31 to the power supply terminal 30. Then, a surge is detected as described above.

［接地端子３１に正電位側のサージが入力する時の動作］接地端子３１から電源端子３０にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a positive potential side surge is input to the ground terminal 31] A surge current flows from the ground terminal 31 to the power supply terminal 30. Then, a surge is detected as described above.

［接地端子３１に負電位側のサージが入力する時の動作］寄生ダイオード３４ａがブレイクダウンし、Ｐ型不揮発性メモリ素子３３のドレイン電圧が通常時よりも低くなり、電源端子３０から接地端子３１にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a negative potential side surge is input to the ground terminal 31] The parasitic diode 34a breaks down, and the drain voltage of the P-type nonvolatile memory element 33 becomes lower than normal. Surge current flows through Then, a surge is detected as described above.

［効果］このようにすると、サージ検出回路は、Ｐ型不揮発性メモリ素子３３のみによってサージを認識するので、回路規模を小さくできる。   [Effect] In this way, the surge detection circuit recognizes the surge only by the P-type non-volatile memory element 33, so that the circuit scale can be reduced.

なお、図３の第三実施形態では、電源端子３０にＰ型不揮発性メモリ素子３３が設けられ、接地端子３１にＮＭＯＳトランジスタ３４〜３５によるカレントミラー回路が設けられている。しかし、図４の第四実施形態のように、接地端子３１にＮ型不揮発性メモリ素子４３が設けられ、電源端子３０にＰＭＯＳトランジスタ４４〜４５によるカレントミラー回路が設けられても良い。   In the third embodiment of FIG. 3, a P-type nonvolatile memory element 33 is provided at the power supply terminal 30, and a current mirror circuit including NMOS transistors 34 to 35 is provided at the ground terminal 31. However, as in the fourth embodiment of FIG. 4, an N-type nonvolatile memory element 43 may be provided at the ground terminal 31, and a current mirror circuit including PMOS transistors 44 to 45 may be provided at the power supply terminal 30.

＜第五及び第六実施形態＞
まず、サージ検出回路の構成について説明する。図５は、第五実施形態のサージ検出回路を示す回路図である。図６は、第六実施形態のサージ検出回路を示す回路図である。 <Fifth and sixth embodiments>
First, the configuration of the surge detection circuit will be described. FIG. 5 is a circuit diagram showing the surge detection circuit of the fifth embodiment. FIG. 6 is a circuit diagram showing a surge detection circuit according to the sixth embodiment.

［要素］サージ検出回路は、Ｐ型不揮発性メモリ素子５３を備える。   [Element] The surge detection circuit includes a P-type nonvolatile memory element 53.

また、サージ検出回路は、電源端子５０及び接地端子５１を備える。   The surge detection circuit includes a power supply terminal 50 and a ground terminal 51.

［要素の接続状況］Ｐ型不揮発性メモリ素子５３は、ソースを電源端子５０に接続され、ドレインを接地端子５１に接続される。   [Element Connection Status] The P-type nonvolatile memory element 53 has a source connected to the power supply terminal 50 and a drain connected to the ground terminal 51.

［要素の機能］電源端子５０及び接地端子５１は、サージを入力される。Ｐ型不揮発性メモリ素子５２は、サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる。   [Function of Element] The power supply terminal 50 and the ground terminal 51 are input with a surge. The P-type nonvolatile memory element 52 is easily turned on by lowering the threshold voltage by flowing a surge current caused by a surge.

次に、サージ検出回路の動作について説明する。   Next, the operation of the surge detection circuit will be described.

［電源端子５０に正電位側のサージが入力する時の動作］ここで、例えば、ＩＣにおける、電源端子５０とＰ型不揮発性メモリ素子５３と接地端子５１との電流経路以外の回路の電流経路が動作停止すると、電源端子５０とＰ型不揮発性メモリ素子５３と接地端子５１との電流経路の電流が測定されることができる。   [Operation when a positive potential side surge is input to the power supply terminal 50] Here, for example, a current path of a circuit other than the current path of the power supply terminal 50, the P-type nonvolatile memory element 53, and the ground terminal 51 in the IC. When the operation stops, the current in the current path between the power supply terminal 50, the P-type nonvolatile memory element 53, and the ground terminal 51 can be measured.

電源端子５０から接地端子５１にサージ電流が流れ、このサージ電流によるホットキャリアがＰ型不揮発性メモリ素子５３のフローティングゲートに注入する。すると、Ｐ型不揮発性メモリ素子５３の閾値電圧が低くなり、Ｐ型不揮発性メモリ素子５３はオンしやすくなる。よって、Ｐ型不揮発性メモリ素子５３に流れる電流は多くなる。この電流が所定電流よりも多くなることにより、サージが検出される。   A surge current flows from the power supply terminal 50 to the ground terminal 51, and hot carriers due to the surge current are injected into the floating gate of the P-type nonvolatile memory element 53. Then, the threshold voltage of the P-type nonvolatile memory element 53 becomes low, and the P-type nonvolatile memory element 53 is easily turned on. Therefore, the current flowing through the P-type nonvolatile memory element 53 increases. When this current becomes larger than a predetermined current, a surge is detected.

［電源端子５０に負電位側のサージが入力する時の動作］接地端子５１から電源端子５０にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a negative potential side surge is input to the power supply terminal 50] A surge current flows from the ground terminal 51 to the power supply terminal 50. Then, a surge is detected as described above.

［接地端子５１に正電位側のサージが入力する時の動作］接地端子５１から電源端子５０にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a positive potential side surge is input to the ground terminal 51] A surge current flows from the ground terminal 51 to the power supply terminal 50. Then, a surge is detected as described above.

［接地端子５１に負電位側のサージが入力する時の動作］電源端子５０から接地端子５１にサージ電流が流れる。すると、上記のように、サージが検出される。   [Operation when a negative potential side surge is input to the ground terminal 51] A surge current flows from the power supply terminal 50 to the ground terminal 51. Then, a surge is detected as described above.

［効果］このようにすると、サージ検出回路は、Ｐ型不揮発性メモリ素子５３のみによってサージを認識するので、回路規模を小さくできる。   [Effect] In this way, the surge detection circuit recognizes the surge only by the P-type nonvolatile memory element 53, so that the circuit scale can be reduced.

なお、図５の第五実施形態では、電源端子５０と接地端子５１との間にＰ型不揮発性メモリ素子５３が設けられている。しかし、図６の第六実施形態のように、電源端子５０と接地端子５１との間にＮ型不揮発性メモリ素子６３が設けられても良い。   In the fifth embodiment of FIG. 5, a P-type nonvolatile memory element 53 is provided between the power supply terminal 50 and the ground terminal 51. However, an N-type nonvolatile memory element 63 may be provided between the power supply terminal 50 and the ground terminal 51 as in the sixth embodiment of FIG.

第一実施形態のサージ検出回路を示す回路図である。It is a circuit diagram which shows the surge detection circuit of 1st embodiment. 第二実施形態のサージ検出回路を示す回路図である。It is a circuit diagram which shows the surge detection circuit of 2nd embodiment. 第三実施形態のサージ検出回路を示す回路図である。It is a circuit diagram which shows the surge detection circuit of 3rd embodiment. 第四実施形態のサージ検出回路を示す回路図である。It is a circuit diagram which shows the surge detection circuit of 4th embodiment. 第五実施形態のサージ検出回路を示す回路図である。It is a circuit diagram which shows the surge detection circuit of 5th embodiment. 第六実施形態のサージ検出回路を示す回路図である。It is a circuit diagram which shows the surge detection circuit of 6th embodiment. 従来におけるサージを検出する技術を示すブロック図である。It is a block diagram which shows the technique which detects the conventional surge.

符号の説明Explanation of symbols

１０ 電源端子 １１ 接地端子
１２ 出力端子 １３ Ｐ型不揮発性メモリ素子
１４ ダイオード １５ 基準電圧回路
１６ コンパレータ DESCRIPTION OF SYMBOLS 10 Power supply terminal 11 Ground terminal 12 Output terminal 13 P-type non-volatile memory element 14 Diode 15 Reference voltage circuit 16 Comparator

Claims (3)

サージ検出回路において、
サージを入力される電源端子及び接地端子と、
前記サージに基づき、パルス信号を出力する出力端子と、
前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、
前記不揮発性メモリ素子のドレイン電圧及び基準電圧に基づき、前記パルス信号を出力するコンパレータと、
を備えることを特徴とするサージ検出回路。 In the surge detection circuit,
A power supply terminal to which surge is input and a ground terminal;
An output terminal for outputting a pulse signal based on the surge;
By flowing a surge current due to the surge, the threshold voltage is lowered, and a nonvolatile memory element that is easily turned on,
A comparator that outputs the pulse signal based on a drain voltage and a reference voltage of the nonvolatile memory element;
A surge detection circuit comprising: サージ検出回路において、
サージを入力される電源端子及び接地端子と、
前記サージに基づき、出力電流を出力する出力端子と、
前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、
前記不揮発性メモリ素子のドレイン電圧に基づき、前記出力電流を出力するカレントミラー回路と、
を備えることを特徴とするサージ検出回路。 In the surge detection circuit,
A power supply terminal to which surge is input and a ground terminal;
An output terminal for outputting an output current based on the surge;
By flowing a surge current due to the surge, the threshold voltage is lowered, and a nonvolatile memory element that is easily turned on,
A current mirror circuit that outputs the output current based on a drain voltage of the nonvolatile memory element;
A surge detection circuit comprising: サージ検出回路において、
サージを入力される電源端子及び接地端子と、
前記サージによるサージ電流を流すことにより、閾値電圧を低くし、オンしやすくなる不揮発性メモリ素子と、
を備えることを特徴とするサージ検出回路。 In the surge detection circuit,
A power supply terminal to which surge is input and a ground terminal;
By flowing a surge current due to the surge, the threshold voltage is lowered, and a nonvolatile memory element that is easily turned on,
A surge detection circuit comprising:
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