JP2010041257A - Video signal processor, video signal processing method, computer program, video display device and liquid crystal projector - Google Patents
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Abstract
Description
この発明は、映像信号処理装置、映像信号処理方法、コンピュータプログラム、映像表示装置および液晶プロジェクタに関する。詳しくは、この発明は、ｎビットの入力映像信号に対してｍビット（ｍ＜ｎ）の非線形映像処理を行ってｎビットの出力映像信号を得る際に、ｎビットの入力映像信号から２系統のｍビットの映像信号を生成すると共に、下位（ｎ−ｍ）ビットの状態を示す状態情報を発生し、２系統のｍビットの映像信号に対して同一の非線形映像処理を行い、その処理結果と状態情報とに基づいてｎビットの出力映像信号を生成することにより、ｎビットの出力映像信号の精度をｍビットより大きくして、高品位な映像信号を得ることができるようにした映像信号処理装置等に関する。 The present invention relates to a video signal processing device, a video signal processing method, a computer program, a video display device, and a liquid crystal projector. More specifically, the present invention performs two systems from an n-bit input video signal when an n-bit input video signal is obtained by performing m-bit (m <n) nonlinear video processing on the n-bit input video signal. The m-bit video signal is generated, status information indicating the state of the lower (nm) bits is generated, and the same non-linear video processing is performed on the two m-bit video signals. An n-bit output video signal is generated based on the status information and the accuracy of the n-bit output video signal is greater than m bits, so that a high-quality video signal can be obtained. The present invention relates to a processing apparatus and the like.
図１９は、液晶表示装置２００の構成例を示している。この液晶表示装置２００は、制御部２０１と、ユーザ操作部２０２と、入力信号選択部２１１と、映像処理回路２１２と、非線形映像処理回路２１３と、ガンマ補正回路２１４と、パネル駆動回路２１５と、液晶パネル２１６とを有している。
FIG. 19 shows a configuration example of the liquid crystal display device 200. The liquid crystal display device 200 includes a
制御部２０１は、液晶表示装置２００の各部の動作を制御する。制御部２０１は、ＣＰＵ２０１ａ、ＲＯＭ２０１ｂおよびＲＡＭ２０１ｃを備えている。ＣＰＵ２０１ａは、ＲＯＭ２０１ｂから読み出したソフトウェアやデータをＲＡＭ２０１ｃ上に展開してソフトウェアを起動させ、液晶表示装置２００の各部を制御する。ユーザ操作部２０２は、ユーザインタフェースを構成し、制御部２０１に接続されている。ユーザ操作部２０２は、液晶表示装置２００の図示しない筐体に配置されたキー、釦、ダイアル、あるいはリモコン等で構成される。
The
入力信号選択部２１１は、入力される複数チャネルの映像信号から、ユーザの選択操作に基づき、所定のチャネルの映像信号を選択的に出力する。各チャネルの映像信号は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色信号により構成されている。映像処理回路２１２は、入力信号選択部２１１から選択的に出力された映像信号に対して、ピクチャーコントロール処理、スケーリング処理、ノイズリダクション処理等の処理を行う。ここで、ピクチャーコントロールには、例えばコントラスト、ブライトネス、カラーのコントロールが含まれる。
The input
非線形映像処理回路２１３は、Ｒ，Ｇ，Ｂの色信号毎に、色むら補償およびパネル特性補償を行う。この非線形映像処理回路２１３は、入力映像信号としてのＲ，Ｇ，Ｂの色信号に対応して、補間演算で生成した補正データを付加して、色むら補償およびパネル特性補償が行われた出力映像信号としてのＲ，Ｇ，Ｂの色信号を得る。
The non-linear
ガンマ補正回路２１４は、Ｒ，Ｇ，Ｂの色信号毎に、ガンマ補正を行う。すなわち、ガンマ補正回路２１４は、各色信号に対して、液晶パネル２１６が有するガンマ特性とは逆の特性でガンマ変換処理を行う。また、パネル駆動回路２１５は、ガンマ補正回路２１４の出力映像信号としてのＲ，Ｇ，Ｂの色信号に基づいて、液晶パネル２１６（Ｒ，Ｇ，Ｂ用の液晶パネル２１６Ｒ，２１６Ｇ，２１６Ｂ）を駆動し、Ｒ，Ｇ，Ｂの色画像を表示する。
The
図１９に示す液晶表示装置２００の動作を説明する。入力信号選択部２１１には、複数チャネルの映像信号（Ｒ，Ｇ，Ｂの色信号）が入力される。入力信号選択部２１１では、ユーザの選択操作に基づいて、所定のチャネルの映像信号が選択されて出力される。このように入力信号選択部２１１から出力される映像信号は映像処理回路２１２に入力される。
The operation of the liquid crystal display device 200 shown in FIG. 19 will be described. A plurality of channels of video signals (R, G, B color signals) are input to the input
映像処理回路２１２では、入力映像信号に対して、ピクチャーコントロール処理、スケーリング処理、ノイズリダクション処理等の処理が行われる。この映像処理回路２１２から出力される映像信号は、非線形映像処理回路２１３に入力される。この非線形映像処理回路２１３では、Ｒ，Ｇ，Ｂの色信号毎に、色むら補償およびパネル特性補償が行われる。この場合、入力されたＲ，Ｇ，Ｂの色信号毎に、リアルタイムで、補正データが演算されて付加される。
In the
この非線形映像処理回路２１３から出力される映像信号は、ガンマ補正回路２１４で、Ｒ，Ｇ，Ｂの色信号毎に、ガンマ補正が行われた後に、パネル駆動回路２１５に入力される。パネル駆動回路２１５では、ガンマ補正回路２１４の出力映像信号としてのＲ，Ｇ，Ｂの色信号に基づいて、液晶パネル２１６（Ｒ，Ｇ，Ｂ用の液晶パネル２１６Ｒ，２１６Ｇ，２１６Ｂ）が駆動される。これにより、液晶パネル２１６Ｒ，２１６Ｇ，２１６Ｂには、入力信号選択部２１１で選択された映像信号（Ｒ，Ｇ，Ｂの色信号）に係るＲ，Ｇ，Ｂの色画像が表示される。
The video signal output from the nonlinear
例えば、特許文献１には、入力映像信号に対応して補間演算により補正データを求め、当該補正データを入力映像信号に付加して色むら（輝度むら）を補正することが記載されている。
For example,
従来、デジタル回路により構成される映像表示装置の高性能化の要求が強くなってきている。そのための方向性の一つとして階調表現の多ビット化がある。従来はＲ，Ｇ，Ｂの色信号をそれぞれ８ビット２５６階調で再現することで充分とされていたが、１０ビット１０２４階調、１２ビット４０９６階調（１２ビット表現をDeep Colorと表現することが多い）と、求められる階調数が上がってきている。その求めに応じて入力信号伝送規格はいち早く多ビット化対応しており、１２ビット入力は民生用規格においても既に一般化しつつある。しかしながら、映像表示装置の内部処理は、１０ビット化が進みつつある状況で、１２ビット処理するためのＬＳＩなどのインフラが整っているとは言いがたいのが現状である。 2. Description of the Related Art Conventionally, there is an increasing demand for higher performance of video display devices composed of digital circuits. One of the directions for this purpose is to increase the number of bits of gradation expression. Conventionally, it has been sufficient to reproduce the R, G, and B color signals with 8 bits and 256 gradations, respectively. However, 10 bits 1024 gradations and 12 bits 4096 gradations (12-bit expression is expressed as Deep Color). In many cases, the number of required gradations is increasing. In response to this demand, the input signal transmission standard is quickly adapted to multi-bits, and 12-bit input is already becoming common in consumer standards. However, it is difficult to say that the internal processing of the video display device is progressing to 10 bits, and it is difficult to say that infrastructure such as an LSI for 12 bits processing is in place.
１２ビット処理回路の設計においてもメモリの伝送帯域の確保など解決すべき課題は多い。このため、入力は１２ビット対応であるにもかかわらず、内部処理の全部ないし一部が８ビット処理、あるいは１０ビット処理となっていることが多かった。例えば、上述した液晶表示装置２００において、映像処理回路２１２およびガンマ補正回路２１４は１２ビットで処理されているが、非線形映像処理回路２１３は１０ビットで処理されている。
Even in the design of a 12-bit processing circuit, there are many problems to be solved, such as securing a memory transmission band. For this reason, even though the input is 12-bit compatible, all or part of the internal processing is often 8-bit processing or 10-bit processing. For example, in the liquid crystal display device 200 described above, the
図２０は、非線形映像処理回路２１３の詳細構成例を示している。上述したように、非線形映像処理回路２１３では、Ｒ，Ｇ，Ｂの色信号毎に、色むら補償およびパネル特性補償が行われる。図２０は、Ｒ，Ｇ，Ｂの色信号の処理系のうちの一つの処理系を示している。図２０において、非線形映像処理回路２１３は、ビット切り捨て部２１３ａと、非線形映像処理部２１３ｂと、ビット付加部２１３ｃとを有している。
FIG. 20 shows a detailed configuration example of the nonlinear
１２ビットの入力映像信号Ｓinはビット切り捨て部２１３ａに入力され、１２ビットの入力映像信号Ｓinの下位２ビットが切り捨てられて、１０ビットの映像信号が得られる。この１０ビットの映像信号は非線形映像処理部２１３ｂに入力される。この非線形映像処理部２１３は、１０ビットの入力映像信号に対して、色むら補償およびパネル特性補償処理を行う。
The 12-bit input video signal Sin is input to the
非線形映像処理部２１３から出力される１０ビットの映像信号はビット付加部２１３ｃに入力される。このビット付加部２１３は、１０ビットの入力映像信号の下位に、全てのビットが０である２ビットのデータを付加して、１２ビットの出力映像信号Ｓoutを生成する。
The 10-bit video signal output from the nonlinear
図２０に示す非線形映像処理回路２１３では、非線形映像処理部２１３ｂから出力される１０ビットの映像信号の下位に全てのビットが０である２ビットのデータを付加して１２ビットの出力映像信号Ｓoutを生成するものである。そのため、この１２ビットの出力映像信号Ｓoutの精度は１０ビットのままである。したがって、表示精度に満足な品位が得られない。
上述したように、１２ビットの処理系の間に挟まれる１０ビットの非線形映像処理系において、１２ビットの入力映像信号の下位２ビットを切り捨てて１０ビットの映像信号を生成し、この１０ビットの映像信号に対して非線形映像処理を行い、その結果である１０ビットの映像信号の下位に全てのビットが０である２ビットのデータを付加して、１２ビットの出力映像信号を得るものにあっては、１２ビットの出力映像信号の精度は１０ビットであり、表示精度に満足な品位を得ることができない。 As described above, in the 10-bit nonlinear video processing system sandwiched between the 12-bit processing systems, the lower 2 bits of the 12-bit input video signal are discarded to generate a 10-bit video signal. Non-linear video processing is performed on the video signal, and 2 bits of data with all 0s are added to the lower order of the resulting 10 bit video signal to obtain a 12 bit output video signal. Therefore, the accuracy of the 12-bit output video signal is 10 bits, and a satisfactory quality for display accuracy cannot be obtained.
この発明の目的は、ｎビットの入力映像信号に対してｍビット（ｍ＜ｎ）の非線形映像処理を行ってｎビットの出力映像信号を得る際に、高品位な映像信号を得ることにある。 An object of the present invention is to obtain a high-quality video signal when an n-bit input video signal is subjected to m-bit (m <n) nonlinear video processing to obtain an n-bit output video signal. .
この発明の概念は、
ｎビット（ｎは正の整数）の入力映像信号に基づいて、第１のｍビット（ｍはｎより小さな正の整数）の映像信号および第２のｍビットの映像信号を生成すると共に、上記ｎビットの入力映像信号の下位（ｎ−ｍ）ビットのデータの状態に対応した状態情報を発生するエンコーダと、
上記エンコーダで生成された上記第１のｍビットの映像信号に対して非線形映像処理を行う第１の非線形映像処理部と、
上記エンコーダで生成された上記第２のｍビットの映像信号に対して、上記第１の非線形映像処理回路と同じ非線形映像処理を行う第２の非線形映像処理部と、
上記第１の非線形映像処理部で得られたｍビットの映像信号、上記第２の非線形映像処理部で得られたｍビットの映像信号および上記エンコーダで発生された上記状態情報に基づいて、ｎビットの出力映像信号を生成するデコーダと
を備える映像信号処理装置にある。
The concept of this invention is
Based on an n-bit (n is a positive integer) input video signal, a first m-bit (m is a positive integer smaller than n) video signal and a second m-bit video signal are generated. an encoder that generates state information corresponding to the state of the lower (nm) bit data of the n-bit input video signal;
A first nonlinear video processing unit that performs nonlinear video processing on the first m-bit video signal generated by the encoder;
A second nonlinear video processing unit that performs the same nonlinear video processing as the first nonlinear video processing circuit on the second m-bit video signal generated by the encoder;
Based on the m-bit video signal obtained by the first nonlinear video processing unit, the m-bit video signal obtained by the second nonlinear video processing unit, and the state information generated by the encoder, n And a decoder that generates a bit output video signal.
この発明において、エンコーダにより、ｎビットの入力映像信号に基づいて、第１のｍビットの映像信号および第２のｍビットの映像信号が生成されると共に、ｎビットの入力映像信号の下位（ｎ−ｍ）ビットのデータの状態に対応した状態情報が発生される。 In the present invention, the encoder generates a first m-bit video signal and a second m-bit video signal based on the n-bit input video signal, and also generates a lower order (n -M) Status information corresponding to the status of the bit data is generated.
また、同一の非線形映像処理を行う第１および第２の非線形映像処理部が備えられる。第１の非線形映像処理部により、エンコーダで生成された第１のｍビットの映像信号に対して非線形映像処理が行われる。また、第２の非線形映像処理部により、エンコーダで生成された第２のｍビットの映像信号に対して非線形映像処理が行われる。 In addition, first and second nonlinear image processing units that perform the same nonlinear image processing are provided. The first nonlinear video processing unit performs nonlinear video processing on the first m-bit video signal generated by the encoder. The second nonlinear video processing unit performs nonlinear video processing on the second m-bit video signal generated by the encoder.
例えば、第１、第２の非線形映像処理部は、画面を水平方向および垂直方向に一定間隔で区切った補正ポイント毎に、複数の信号レベルに対応した補正データを保持する補正データ保持部と、この記補正データ保持部で保持されている補正データを用いて、水平方向、垂直方向および信号レベル方向の３次元の補間演算により、入力映像信号に対応した補正データを生成する補間演算部と、入力映像信号に、補間演算部で生成された補正データを付加して出力映像信号を得る補正データ付加部とを有する。 For example, the first and second nonlinear video processing units include a correction data holding unit that holds correction data corresponding to a plurality of signal levels for each correction point obtained by dividing the screen in a horizontal direction and a vertical direction at a predetermined interval; An interpolation calculation unit that generates correction data corresponding to an input video signal by three-dimensional interpolation calculation in the horizontal direction, vertical direction, and signal level direction using the correction data held in the correction data holding unit; A correction data adding unit that adds the correction data generated by the interpolation calculation unit to the input video signal to obtain an output video signal.
そして、デコーダにより、第１および第２の非線形映像処理部の処理結果である２系統のｍビットの映像信号とエンコーダで発生された状態情報に基づいて、ｎビットの出力映像信号が生成される。これにより、ｎビットの出力映像信号の精度をｍビットより大きくでき、高品位な映像信号を得ることができる。 Then, an n-bit output video signal is generated by the decoder based on two systems of m-bit video signals, which are processing results of the first and second nonlinear video processing units, and state information generated by the encoder. . Thereby, the accuracy of the n-bit output video signal can be made larger than m bits, and a high-quality video signal can be obtained.
この発明において、例えば、エンコーダで発生された状態情報は、第２のｍビットの映像信号に重畳されてデコーダに伝達される。この場合、エンコーダおよびデコーダでは、例えば、以下の処理が行われる。 In the present invention, for example, the state information generated by the encoder is superimposed on the second m-bit video signal and transmitted to the decoder. In this case, for example, the following processing is performed in the encoder and the decoder.
すなわち、エンコーダでは、ｎビットの入力映像信号の上位ｍビットのデータがそのまま用いられて第１のｍビットの映像信号が生成される。また、エンコーダでは、ｎビットの入力映像信号の上位ｍビットのデータの最下位ビットに、このｎビットの入力映像信号の下位（ｎ−ｍ）ビットが閾値より小さいときは、状態情報として０が加算され、このｎビットの入力映像信号の下位（ｎ−ｍ）ビットが閾値以上のときは状態情報として１が加算されて、第２のｍビットの映像信号が生成される。ここで、閾値は、例えば、最上位ビットが１で残りの全てのビットが０である（ｎ−ｍ）ビットの値とされる。 That is, the encoder uses the upper m-bit data of the n-bit input video signal as it is to generate the first m-bit video signal. In the encoder, when the lower (n−m) bits of the n-bit input video signal are smaller than the threshold value in the least significant bit of the upper m-bit data of the n-bit input video signal, 0 is set as status information. When the lower (nm) bits of the n-bit input video signal are equal to or greater than the threshold value, 1 is added as the status information to generate a second m-bit video signal. Here, the threshold value is, for example, a value of (nm) bits in which the most significant bit is 1 and all the remaining bits are 0.
また、デコーダでは、第１の非線形映像処理部で得られたｍビットの映像信号と第２の非線形映像処理部で得られたｍビットの映像信号が等しいとき、この第１の非線形映像処理部、またはこの第２の非線形映像処理部で得られたｍビットの映像信号の下位に、全てのビットが０である（ｎ−ｍ）ビットのデータが付加されて、ｎビットの出力映像信号が生成される。また、デコーダでは、第１の非線形映像処理部で得られたｍビットの映像信号と第２の非線形映像処理部で得られたｍビットの映像信号が異なるとき、第１の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットが０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号と、第２の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットが０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号とが加算平均されて、ｎビットの出力映像信号が生成される。この場合には、ｎビットの出力映像信号は、ｍ＋１ビット相当の精度で得られる。 In the decoder, when the m-bit video signal obtained by the first nonlinear video processing unit is equal to the m-bit video signal obtained by the second nonlinear video processing unit, the first nonlinear video processing unit Or, (m−m) bit data in which all the bits are 0 are added to the lower order of the m-bit video signal obtained by the second nonlinear video processing unit, and the n-bit output video signal is Generated. In the decoder, when the m-bit video signal obtained by the first nonlinear video processing unit is different from the m-bit video signal obtained by the second nonlinear video processing unit, the first nonlinear video processing unit An n-bit video signal obtained by adding (nm) bit data in which all bits are 0 to the lower order of the obtained m-bit video signal, and obtained by the second nonlinear video processing unit The n-bit video signal obtained by adding (n−m) -bit data in which all bits are 0 to the lower order of the m-bit video signal is averaged and the n-bit output video signal is obtained. Generated. In this case, an n-bit output video signal can be obtained with an accuracy equivalent to m + 1 bits.
この発明において、例えば、エンコーダで発生された状態情報を、このエンコーダからデコーダに伝達する信号経路を有する、ものとされる。この場合、信号経路上には、例えば、状態情報と、第１、第２の非線形映像処理部で得られるｍビットの映像信号とのタイミングを合わせるための遅延回路が設けられる。この場合、エンコーダおよびデコーダでは、例えば、以下の処理が行われる。 In the present invention, for example, it is assumed that there is a signal path for transmitting the state information generated by the encoder from the encoder to the decoder. In this case, on the signal path, for example, a delay circuit is provided for matching the timing between the state information and the m-bit video signal obtained by the first and second nonlinear video processing units. In this case, for example, the following processing is performed in the encoder and the decoder.
すなわち、エンコーダでは、ｎビットの入力映像信号の上位ｍビットのデータをそのまま用いて第１のｍビットの映像信号が生成される。また、エンコーダでは、ｎビットの入力映像信号の上位ｍビットのデータの最下位ビットに１を加算して第２のｍビットの映像信号が生成される。さらに、エンコーダでは、ｎビットの入力映像信号の下位（ｎ−ｍ）ビットがそのまま用いられて、（ｎ−ｍ）ビットの状態情報が生成される。 That is, the encoder generates the first m-bit video signal using the upper m-bit data of the n-bit input video signal as it is. In the encoder, 1 is added to the least significant bit of the upper m-bit data of the n-bit input video signal to generate a second m-bit video signal. Further, in the encoder, the lower (nm) bits of the n-bit input video signal are used as they are to generate (nm) bit status information.
また、デコーダでは、第２の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットが０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号から、第１の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットか０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号が減算され、減算結果に基づいて（ｎ−ｍ）ビットの状態情報で示される階調に対応したｎビットの加算信号が生成される。そして、デコーダでは、このｎビットの加算信号が、第１の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットか０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号に加算されて、ｎビットの出力映像信号が生成される。この場合には、ｎビットの出力映像信号は、ｎビット相当の精度で得られる。 In the decoder, an n-bit video obtained by adding (nm) bit data in which all bits are 0 to the lower order of the m-bit video signal obtained by the second nonlinear video processing unit. An n-bit video signal obtained by adding all bits or (n−m) -bit data of 0 to the lower order of the m-bit video signal obtained by the first nonlinear video processing unit from the signal. Subtraction is performed, and an n-bit addition signal corresponding to the gradation indicated by the (nm) bit state information is generated based on the subtraction result. In the decoder, the n-bit addition signal adds (n−m) -bit data, which is all bits or 0, to the lower order of the m-bit video signal obtained by the first nonlinear video processing unit. The n-bit output video signal is generated by adding the n-bit video signal thus obtained. In this case, an n-bit output video signal can be obtained with an accuracy equivalent to n bits.
この発明によれば、ｎビットの入力映像信号に対してｍビット（ｍ＜ｎ）の非線形映像処理を行ってｎビットの出力映像信号を得る際に、ｎビットの入力映像信号から２系統のｍビットの映像信号を生成すると共に、下位（ｎ−ｍ）ビットの状態を示す状態情報を発生し、２系統のｍビットの映像信号に対して同一の非線形映像処理を行い、その処理結果と状態情報とに基づいてｎビットの出力映像信号を生成するものであり、このｎビットの出力映像信号の精度をｍビットより大ききでき、高品位な映像信号を得ることができる。 According to the present invention, when an n-bit input video signal is subjected to m-bit (m <n) nonlinear video processing to obtain an n-bit output video signal, two systems are obtained from the n-bit input video signal. An m-bit video signal is generated, status information indicating the state of the lower (nm) bits is generated, and the same non-linear video processing is performed on two systems of m-bit video signals. An n-bit output video signal is generated based on the status information. The accuracy of the n-bit output video signal can be made larger than m bits, and a high-quality video signal can be obtained.
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としての構成例を示している。この液晶表示装置１００は、制御部１０１と、ユーザ操作部１０２と、入力信号選択部１１１と、映像処理回路１１２と、非線形映像処理回路（並列型）１１３と、ガンマ補正回路１１４と、パネル駆動回路１１５と、液晶パネル１１６とを有している。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a configuration example as an embodiment. The liquid
制御部１０１は、液晶表示装置１００の各部の動作を制御する。制御部１０１は、ＣＰＵ１０１ａ、ＲＯＭ１０１ｂおよびＲＡＭ１０１ｃを備えている。ＣＰＵ１０１ａは、ＲＯＭ１０１ｂから読み出したソフトウェアやデータをＲＡＭ１０１ｃ上に展開してソフトウェアを起動させ、液晶表示装置１００の各部を制御する。ユーザ操作部１０２は、ユーザインタフェースを構成し、制御部１０１に接続されている。ユーザ操作部１０２は、液晶表示装置１００の図示しない筐体に配置されたキー、釦、ダイアル、あるいはリモコン等で構成される。
The
入力信号選択部１１１は、入力される複数チャネルの映像信号から、ユーザの選択操作に基づき、所定のチャネルの映像信号を選択的に出力する。各チャネルの映像信号は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色信号により構成されている。映像処理回路１１２は、入力信号選択部１１１から選択的に出力された映像信号に対して、ピクチャーコントロール処理、スケーリング処理、ノイズリダクション処理等の処理を行う。ここで、ピクチャーコントロールには、例えばコントラスト、ブライトネス、カラーのコントロールが含まれる。
The input
非線形映像処理回路（並列型）１１３は、Ｒ，Ｇ，Ｂの色信号毎に、色むら補償およびパネル特性補償を行う。この非線形映像処理回路（並列型）１１３は、図２に示すように、画面を水平方向（Ｘ方向）および垂直方向（Ｙ方向）に一定間隔で区切った補正ポイント（座標）毎に、複数の信号レベルに対応した、各色信号の補正データを図示しない記憶部（メモリ）に保持している。 The non-linear video processing circuit (parallel type) 113 performs color unevenness compensation and panel characteristic compensation for each of the R, G, and B color signals. As shown in FIG. 2, the non-linear video processing circuit (parallel type) 113 has a plurality of correction points (coordinates) for each of correction points (coordinates) obtained by dividing the screen in the horizontal direction (X direction) and the vertical direction (Y direction). Correction data for each color signal corresponding to the signal level is held in a storage unit (memory) (not shown).
非線形映像処理回路（並列型）１１３は、Ｒ，Ｇ，Ｂの色信号毎に、保持されている補正データを用いて、水平方向、垂直方向および信号レベル方向の３次元の補間演算により、入力映像信号に対応した補正データを生成する。この補間演算は、例えば、スプライン（Sprine）関数等を用いて行われる。 The non-linear video processing circuit (parallel type) 113 inputs the three-dimensional interpolation operations in the horizontal direction, vertical direction and signal level direction using the correction data held for each of the R, G and B color signals. Correction data corresponding to the video signal is generated. This interpolation calculation is performed using, for example, a spline function.
そして、非線形映像処理回路（並列型）１１３は、入力映像信号としてのＲ，Ｇ，Ｂの色信号に、補間演算で生成した補正データを付加して、色むら補償およびパネル特性補償が行われた出力映像信号としてのＲ，Ｇ，Ｂの色信号を得る。 Then, the non-linear video processing circuit (parallel type) 113 adds correction data generated by the interpolation operation to the R, G, B color signals as the input video signal, and performs color unevenness compensation and panel characteristic compensation. R, G, B color signals are obtained as output video signals.
図３は、非線形映像処理回路（並列型）１１３の処理概要を示している。非線形映像処理回路２１３には、図３（ａ）に示すように、複数の信号レベルに対応した補正データが保持されている。非線形映像処理回路（並列型）１１３では、図３（ｂ）に示すように、入力画素データ（入力映像信号を構成する画素データ）の信号レベルに応じた補正データが、補間演算により、リアルタイムで生成される。なお、図３（ｂ）において、ハッチングが付加されている丸印は補間演算で求められた補正データを示し、ハッチングが付加されていない丸印はもともと保持されていた補正データを示している。図３（ｃ）は、入力画素データにリアルタイムで補間データが付加されて得られた出力画素データを示している。
FIG. 3 shows an outline of processing of the non-linear video processing circuit (parallel type) 113. The nonlinear
図１に戻って、ガンマ補正回路１１４は、Ｒ，Ｇ，Ｂの色信号毎に、ガンマ補正を行う。すなわち、ガンマ補正回路１１４は、各色信号に対して、液晶パネル１１６が有するガンマ特性とは逆の特性でガンマ変換処理を行う。
Returning to FIG. 1, the
なお、図４は、液晶表示装置１００における、映像処理回路１１２の入力からガンマ補正回路１１４の出力までの非線形伝達特性を示している。一般的に、入力と出力の関係において負の勾配を持つことはなく、２つの異なる入力信号レベルの大小関係は出力時点で逆転することはない。したがって、任意の入力信号レベルａ，ｂ，ｃと、それに対応する出力信号レベルＡ，Ｂ，Ｃを仮定し、ａ＞ｂ＞ｃという関係が成立した場合、Ａ≧Ｂ≧Ｃという関係が成立する。
FIG. 4 shows nonlinear transfer characteristics from the input of the
また、パネル駆動回路１１５は、ガンマ補正回路１１４の出力映像信号としてのＲ，Ｇ，Ｂの色信号に基づいて、液晶パネル１１６（Ｒ，Ｇ，Ｂ用の液晶パネル１１６Ｒ，１１６Ｇ，１１６Ｂ）を駆動し、Ｒ，Ｇ，Ｂの色画像を表示する。
Further, the
図１に示す液晶表示装置１００の動作を説明する。入力信号選択部１１１には、複数チャネルの映像信号（Ｒ，Ｇ，Ｂの色信号）が入力される。入力信号選択部１１１では、ユーザの選択操作に基づいて、所定のチャネルの映像信号が選択されて出力される。このように入力信号選択部１１１から出力される映像信号は映像処理回路１１２に入力される。
The operation of the liquid
映像処理回路１１２では、入力映像信号に対して、ピクチャーコントロール処理、スケーリング処理、ノイズリダクション処理等の処理が行われる。この映像処理回路１１２から出力される映像信号は、非線形映像処理回路（並列型）１１３に入力される。この非線形映像処理回路（並列型）１１３では、Ｒ，Ｇ，Ｂの色信号毎に、色むら補償およびパネル特性補償が行われる。この場合、入力されたＲ，Ｇ，Ｂの色信号毎に、リアルタイムで、補正データが演算されて付加される。
The
この非線形映像処理回路（並列型）１１３から出力される映像信号は、ガンマ補正回路１１４で、Ｒ，Ｇ，Ｂの色信号毎に、ガンマ補正が行われた後に、パネル駆動回路１１５に入力される。パネル駆動回路１１５では、ガンマ補正回路１１４の出力映像信号としてのＲ，Ｇ，Ｂの色信号に基づいて、液晶パネル１１６（Ｒ，Ｇ，Ｂ用の液晶パネル１１６Ｒ，１１６Ｇ，１１６Ｂ）が駆動される。これにより、液晶パネル１１６Ｒ，１１６Ｇ，１１６Ｂには、入力信号選択部１１１で選択された映像信号（Ｒ，Ｇ，Ｂの色信号）に係るＲ，Ｇ，Ｂの色画像が表示される。
The video signal output from the nonlinear video processing circuit (parallel type) 113 is input to the
図５は、上述の液晶表示装置１００を用いた液晶プロジェクタ３００の構成例を示している。なお、この図５には、液晶表示装置１００のうち、液晶パネル１１６Ｒ，１１６Ｇ，１１６Ｂだけを図示している。
FIG. 5 shows a configuration example of a liquid crystal projector 300 using the liquid
図５において、光源５１から発せられる白色光は、第１のビームスプリッタ５２で特定の色成分、例えば一番波長の短いＢ（青）の光成分のみが透過し、残りの色の光成分は反射される。第１のビームスプリッタ５２を透過したＢの光成分は、ミラー５３で光路が変更され、レンズ５４を通して、青色画像用の液晶パネル１１６Ｂに照射される。
In FIG. 5, the white light emitted from the
第１のビームスプリッタ５２で反射された光成分については、第２のビームスプリッタ５５で例えばＧ（緑）の光成分が反射され、Ｒ（赤）の光成分が透過する。第２のビームスプリッタ５５で反射されたＧの光成分は、レンズ５６を通して、緑色画像用の液晶パネル１１６Ｇに照射される。第２のビームスプリッタ５５を透過したＲの光成分は、ミラー５７，５８で光路が変更され、レンズ５９を通して、赤色画像用の液晶パネル１１６Ｒに照射される。
For the light component reflected by the
液晶パネル１１６Ｒ，１１６Ｇ，１１６Ｂを経たＲ，Ｇ，Ｂの各光は、クロスプリズム６０で光合成される。そして、このクロスプリズム６０から出射される合成光は、投射プリズム６１によってスクリーン６２に投射される。
The R, G, and B lights that have passed through the
図１に示す液晶表示装置１００において、映像信号処理回路１１２およびガンマ補正回路１１４は１２ビットで処理されているが、非線形映像処理回路（並列型）１１３は１０ビットで処理されている。
In the liquid
図６は、非線形映像処理回路（並列型）１１３の詳細構成例を示している。上述したように、非線形映像処理回路（並列型）１１３では、Ｒ，Ｇ，Ｂの色信号毎に、色むら補償およびパネル特性補償が行われる。図６は、Ｒ，Ｇ，Ｂの色信号の処理系のうちの一つの処理系を示している。図６において、非線形映像処理回路（並列型）１１３は、エンコーダ１１３ａと、非線形映像処理部１１３ｂ，１１３ｃと、デコーダ１１３ｄとを有している。
FIG. 6 shows a detailed configuration example of the nonlinear video processing circuit (parallel type) 113. As described above, the non-linear video processing circuit (parallel type) 113 performs color unevenness compensation and panel characteristic compensation for each of the R, G, and B color signals. FIG. 6 shows one of the R, G, B color signal processing systems. In FIG. 6, the nonlinear video processing circuit (parallel type) 113 includes an
エンコーダ１１３ａは、１２ビットの入力映像信号Ｓinに基づいて、Ａ系（第１）の１０ビットの映像信号ＳａおよびＢ系（第２）の１０ビットの映像信号Ｓｂを生成すると共に、１２ビットの入力映像信号Ｓinの下位２ビットのデータの状態に対応した状態情報を発生する。なお、図６に示す非線形映像処理回路（並列型）１１３は、エンコーダ１１３ａで発生された状態情報を、Ｂ系の１０ビットの映像信号に重畳してデコーダ１１３ｄに伝達する例である。
The
図７は、エンコーダ１１３ａのエンコードマップを示している。すなわち、エンコーダ１１３ａは、１２ビットの入力映像信号Ｓinの上位１０ビットのデータ（Ｄ[11:2]）をそのまま用いてＡ系の１０ビットの映像信号Ｓａを生成する。また、エンコーダ１１３ａは、１２ビットの入力映像信号Ｓinの上位１０ビットのデータ（Ｄ[11:2]）の最下位ビットに、１２ビットの入力映像信号Ｓinの下位２ビットが閾値「１０」より小さいときは状態情報として０を加算し、１２ビットの入力映像信号Ｓinの下位２ビットが閾値「１０」以上のときは状態情報として１を加算して、Ｂ系の１０ビットの映像信号Ｓｂを生成する。なお、閾値は「１０」に限定されるものではなく、他の値、例えば「０１」あるいは「１１」であってもよい。
FIG. 7 shows an encode map of the
非線形映像処理部１１３ｂは、エンコーダ１１３ａで生成されたＡ系の１０ビットの映像信号Ｓａに対して、非線形映像処理（色むら補償およびパネル特性補償の処理）を行って、処理結果としてのＡ系の１０ビットの映像信号Ｓａ′を出力する。また、非線形映像処理部１１３ｃは、エンコーダ１１３ａで生成されたＢ系の１０ビットの映像信号Ｓｂに対して、上述の非線形映像処理部１１３ｂと同じ非線形映像処理（色むら補償およびパネル特性補償の処理）を行って、処理結果としてのＢ系の１０ビットの映像信号Ｓｂ′を出力する。
The nonlinear
デコーダ１１３ｄは、非線形映像処理部１１３ｂで得られたＡ系の１０ビットの映像信号Ｓａ′、非線形映像処理部１１３ｃで得られたＢ系の１０ビットの映像信号Ｓｂ′およびエンコーダ１１３ａで発生された状態情報に基づいて、１２ビットの出力映像信号Ｓoutを生成する。なお、図６に示す非線形映像処理回路（並列型）１１３においては、エンコーダ１１３ａで発生された状態情報は、Ｂ系の１０ビットの映像信号Ｓｂ′に重畳されている。
The
図８は、デコーダ１１３ｄのデコードマップを示している。すなわち、デコーダ１１３ｄは、Ａ系の１０ビットの映像信号Ｓａ′とＢ系の１０ビットの映像信号Ｓｂ′が等しいとき、Ａ系の１０ビットの映像信号Ｓａ′の下位に全てのビットが０である２ビットのデータを付加して、１２ビットの出力映像信号Ｓoutを生成する。ここで、Ａ系、Ｂ系の１０ビットの映像信号Ｓａ′，Ｓｂ′が等しくなるのは、ほぼ、エンコーダ１１３ａでＢ系の１０ビットの映像信号Ｓｂの最下位ビットに加算する状態情報が０の場合に当てはまる。なお、この場合、Ｂ系の１０ビットの映像信号Ｓｂ′の下位に全てのビットが０である２ビットのデータを付加して、１２ビットの出力映像信号Ｓoutを生成してもよい。
FIG. 8 shows a decoding map of the
また、デコーダ１１３ｄは、Ａ系の１０ビットの映像信号Ｓａ′とＢ系の１０ビットの映像信号Ｓｂ′が異なるとき、Ａ系の１０ビットの映像信号Ｓａ′の下位に全てのビットが０である２ビットのデータを付加して得られた１２ビットの映像信号と、Ｂ系の１０ビットの映像信号Ｓｂ′の下位に全てのビットが０である２ビットのデータを付加して得られた１２ビットの映像信号とを加算平均して、１２ビットの出力映像信号Ｓoutを生成する。ここで、Ａ系、Ｂ系の１０ビットの映像信号Ｓａ′，Ｓｂ′が異なるのは、ほぼ、エンコーダ１１３ａでＢ系の１０ビットの映像信号Ｓｂの最下位ビットに加算する状態情報が１の場合に当てはまる。
When the A-system 10-bit video signal Sa ′ and the B-system 10-bit video signal Sb ′ are different from each other, the
図６に示す非線形映像処理回路（並列型）１１３の動作を説明する。１２ビットの入力映像信号Ｓinは、エンコーダ１１３ａに入力される。このエンコーダ１１３ａでは、１２ビットの入力映像信号Ｓinに基づいて、Ａ系（第１）の１０ビットの映像信号ＳａおよびＢ系（第２）の１０ビットの映像信号Ｓｂが生成されると共に、１２ビットの入力映像信号Ｓinの下位２ビットのデータの状態に対応した状態情報が発生される。
The operation of the non-linear video processing circuit (parallel type) 113 shown in FIG. 6 will be described. The 12-bit input video signal Sin is input to the
すなわち、エンコーダ１１３ａでは、１２ビットの入力映像信号Ｓinの上位１０ビットのデータ（Ｄ[11:2]）がそのまま用いられてＡ系の１０ビットの映像信号Ｓａが生成される。また、エンコーダ１１３ａでは、１２ビットの入力映像信号Ｓinの上位１０ビットのデータ（Ｄ[11:2]）の最下位ビットに、１２ビットの入力映像信号Ｓinの下位２ビットが閾値「１０」より小さいときは状態情報として０が加算され、１２ビットの入力映像信号Ｓinの下位２ビットが閾値「１０」以上のときは状態情報として１が加算されて、Ｂ系の１０ビットの映像信号Ｓｂが生成される。
That is, the
エンコーダ１１３ａで生成されたＡ系の１０ビットの映像信号Ｓａは非線形映像処理部１１３ｂに入力される。この非線形映像処理部１１３ｂでは、１０ビットの映像信号Ｓａに対して色むら補償およびパネル特性補償処理が行われて、処理結果としてのＡ系の１０ビットの映像信号Ｓａ′が得られる。
The A-system 10-bit video signal Sa generated by the
同様に、エンコーダ１１３ａで生成されたＢ系の１０ビットの映像信号Ｓｂは非線形映像処理部１１３ｃに入力される。この非線形映像処理部１１３ｃでは、１０ビットの映像信号Ｓｂに対して色むら補償およびパネル特性補償処理が行われて、処理結果としてのＢ系の１０ビットの映像信号Ｓｂ′が得られる。
Similarly, the B-system 10-bit video signal Sb generated by the
非線形映像処理部１１３ｂ，１１３ｃで得られたＡ系、Ｂ系の１０ビットの映像信号Ｓａ′，Ｓｂ′はデコーダ１１３ｄに入力される。デコーダ１１３ｄでは、Ａ系１０ビットの映像信号Ｓａ′、および状態情報が重畳されているＢ系の１０ビットの映像信号Ｓｂ′に基づいて、１２ビットの出力映像信号Ｓoutが生成される。
A-system and B-system 10-bit video signals Sa ′ and Sb ′ obtained by the
すなわち、デコーダ１１３ｄでは、映像信号Ｓａ′，Ｓｂ′が等しいとき、Ａ系の１０ビットの映像信号Ｓａ′の下位に全てのビットが０である２ビットのデータが付加されて、１２ビットの出力映像信号Ｓoutが生成される。また、映像信号Ｓａ′，Ｓｂ′が異なるとき、Ａ系の１０ビットの映像信号Ｓａ′の下位に全てのビットが０である２ビットのデータが付加されて得られた１２ビットの映像信号と、Ｂ系の１０ビットの映像信号Ｓｂ′の下位に全てのビットが０である２ビットのデータが付加されて得られた１２ビットの映像信号とが加算平均されて、１２ビットの出力映像信号Ｓoutが生成される。
That is, in the
図６に示す非線形映像処理回路（並列型）１１３においては、上述したように、デコーダ１１３ｄで、Ａ系の１０ビットの映像信号Ｓａ′、および状態情報が重畳されているＢ系の１０ビットの映像信号Ｓｂ′に基づき、それらの異同によって場合分けして、１２ビットの出力映像信号Ｓoutの下位２ビットの値として、状態情報に対応した値を得ている。したがって、この図６に示す非線形映像処理回路（並列型）１１３においては、非線形映像処理部１１３ｂ，１１３ｃの非線形処理は１０ビットで行われるが、１２ビットの出力映像信号Ｓoutの精度を１１ビット相当とすることができ、高品位の映像信号Ｓoutを得ることができる。
In the non-linear video processing circuit (parallel type) 113 shown in FIG. 6, as described above, the
図９は、出力精度の比較を示している。破線は、１２ビット入出力信号処理の場合を示している。一点鎖線は、１０ビット入出力信号処理の場合を示している。これに対して、実線は、図６に示す非線形映像処理回路（並列型）１１３の場合の処理を示しており、出力精度が１１ビット相当に拡張される。 FIG. 9 shows a comparison of output accuracy. The broken line indicates the case of 12-bit input / output signal processing. A one-dot chain line indicates a case of 10-bit input / output signal processing. On the other hand, the solid line shows processing in the case of the non-linear video processing circuit (parallel type) 113 shown in FIG. 6, and the output accuracy is extended to 11 bits.
図１０は、非線形映像処理回路（並列型）１１３の他の詳細構成例を示している。上述したように、非線形映像処理回路（並列型）１１３では、Ｒ，Ｇ，Ｂの色信号毎に、色むら補償およびパネル特性補償が行われる。図１０は、Ｒ，Ｇ，Ｂの色信号の処理系のうちの一つの処理系を示している。図１０において、非線形映像処理回路（並列型）１１３は、エンコーダ１１３ｅと、非線形映像処理部１１３ｆ，１１３ｇと、遅延回路１１３ｈと、デコーダ１１３ｉとを有している。
FIG. 10 shows another detailed configuration example of the nonlinear video processing circuit (parallel type) 113. As described above, the non-linear video processing circuit (parallel type) 113 performs color unevenness compensation and panel characteristic compensation for each of the R, G, and B color signals. FIG. 10 shows one of the R, G, B color signal processing systems. In FIG. 10, a non-linear video processing circuit (parallel type) 113 includes an
エンコーダ１１３ｅは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）に基づいて、Ａ系（第１）の１０ビットの映像信号Ｓａ（data_A）、およびＢ系（第２）の１０ビットの映像信号Ｓｂ（data_B）を生成すると共に、１２ビットの入力映像信号Ｓinの下位２ビットのデータの状態に対応した状態情報stateを発生する。なお、図１０に示す非線形映像処理回路（並列型）１１３は、エンコーダ１１３ｅで発生された状態情報を、映像信号Ｓａ，Ｓｂの信号経路とは異なる信号経路１１３ｊでデコーダ１１３ｉに伝達する例である。
The
図１１は、エンコーダ１１３ｅのエンコードマップを示している。すなわち、エンコーダ１１３ｅは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）の上位１０ビットのデータ（Ｄ[11:2]）をそのまま用いてＡ系の１０ビットの映像信号Ｓａ（data_A）を生成する。また、エンコーダ１１３ｅは、１２ビットの入力映像信号の上位１０ビットのデータ（Ｄ[11:2]）の最下位ビットに１を加算して、Ｂ系の１０ビットの映像信号Ｓｂ（data_B）を生成する。さらに、エンコーダ１１３ｅは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）の下位２ビットのデータ（Ｄ[1:0]）をそのまま用いて、２ビットの状態情報を生成する。
FIG. 11 shows an encode map of the
非線形映像処理部１１３ｆは、エンコーダ１１３ｅで生成されたＡ系の１０ビットの映像信号Ｓａ（data_A）に対して、非線形映像処理（色むら補償およびパネル特性補償の処理）を行って、処理結果としてのＡ系の１０ビットの映像信号Ｓａ′（data_A′）を出力する。また、非線形映像処理部１１３ｇは、エンコーダ１１３ｅで生成されたＢ系の１０ビットの映像信号Ｓｂ′に対して、上述の非線形映像処理部１１３ｆと同じ非線形映像処理（色むら補償およびパネル特性補償の処理）を行って、処理結果としてのＢ系の１０ビットの映像信号Ｓｂ′（data_B′）を出力する。
The nonlinear
遅延回路１１３ｈは、エンコーダ１１３ｅで発生された状態情報stateを、エンコーダ１１３ｅからデコーダ１１３ｉに伝達する信号経路１１３ｊ上に設けられた、例えばフレーム単位の遅延回路である。この遅延回路１１３ｈは、上述の非線形映像処理部１１３ｆ，１１３ｇで得られる映像信号Ｓａ′（data_A′），Ｓｂ′（data_B′）とタイミングが合った状態情報state′を得るために設けられている。
The
デコーダ１１３ｉは、非線形映像処理部１１３ｆで得られたＡ系の１０ビットの映像信号Ｓａ′（data_A′）、非線形映像処理部１１３ｇで得られたＢ系の１０ビットの映像信号Ｓｂ′（data_B′）および遅延回路１１３ｈで遅延された状態情報state′に基づいて、１２ビットの出力映像信号Ｓoutを生成する。
The decoder 113i includes an A-system 10-bit video signal Sa ′ (data_A ′) obtained by the
図１２は、デコーダ１１３ｉのデコードマップを示している。すなわち、デコーダ１１３ｉは、まず、data_B′−data_A′の演算（減算）を行う。ここで、data_B′は、非線形映像処理部１１３ｇの出力であるＢ系の１０ビットの映像信号Ｓｂ′（data_B′）の下位に全てのビットが０である２ビットのデータを付加して得られた１２ビットの映像信号である。また、data_A′は、非線形映像処理部１１３ｆの出力であるＡ系の１０ビットの映像信号Ｓａ′（data_A′）の下位に全てのビットが０である２ビットのデータを付加して得られた１２ビットの映像信号である。
FIG. 12 shows a decoding map of the decoder 113i. That is, the decoder 113i first performs an operation (subtraction) of data_B′−data_A ′. Here, data_B ′ is obtained by adding 2-bit data in which all bits are 0 to the lower order of the B-system 10-bit video signal Sb ′ (data_B ′) that is the output of the nonlinear video processing unit 113g. 12-bit video signal. Further, data_A ′ is obtained by adding 2-bit data in which all bits are 0 to the lower order of the A-system 10-bit video signal Sa ′ (data_A ′) which is the output of the nonlinear
デコーダ１１３ｉは、次に、１２ビットの減算結果を２ビットで表現される階調数である４で除算し、除算結果に２ビットの状態情報state′が示す階調値（１０進数値）を乗算して、その階調値に対応した１２ビットの加算信号を生成する。言い換えると、デコーダ１１３ｉは、１２ビットの減算結果に、２ビットの状態情報state′で示される階調値に応じた係数を乗じて１２ビットの加算信号を生成する。ここで、係数は、状態情報state′が「００」、「０１」、「１０」、「１１」であるとき、それぞれ、０／４、１／４、２／２、３／４である。 Next, the decoder 113i divides the 12-bit subtraction result by 4 which is the number of gradations expressed in 2 bits, and a gradation value (decimal value) indicated by the 2-bit state information state ′ is divided into the division result. Multiplication is performed to generate a 12-bit addition signal corresponding to the gradation value. In other words, the decoder 113i generates a 12-bit addition signal by multiplying the 12-bit subtraction result by a coefficient corresponding to the gradation value indicated by the 2-bit state information state ′. Here, the coefficients are 0/4, 1/4, 2/2, and 3/4, respectively, when the state information state ′ is “00”, “01”, “10”, and “11”.
そして、デコーダ１１３ｉは、非線形映像処理部１１３ｆの出力であるＡ系の１０ビットの映像信号Ｓａ′（data_A′）の下位に全てのビットが０である２ビットのデータを付加して得られた１２ビットの映像信号（data_A′）に、上述の１２ビットの加算信号を加算して、１２ビットの出力映像信号Ｓoutを生成する。
The decoder 113i is obtained by adding 2-bit data in which all bits are 0 to the lower order of the A-system 10-bit video signal Sa ′ (data_A ′) that is the output of the nonlinear
図１０に示す非線形映像処理回路（並列型）１１３の動作を説明する。１２ビットの入力映像信号Ｓinは、エンコーダ１１３ｅに入力される。このエンコーダ１１３ｅでは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）に基づいて、Ａ系（第１）の１０ビットの映像信号Ｓａ（data_A）およびＢ系（第２）の１０ビットの映像信号Ｓｂ（data_B）が生成されると共に、１２ビットの入力映像信号Ｓinの下位２ビットのデータの状態に対応した状態情報stateが発生される。
The operation of the nonlinear video processing circuit (parallel type) 113 shown in FIG. 10 will be described. The 12-bit input video signal Sin is input to the
すなわち、エンコーダ１１３ｅでは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）の上位１０ビットのデータ（Ｄ[11:2]）がそのまま用いられてＡ系の１０ビットの映像信号Ｓａ（data_A）が生成される。また、エンコーダ１１３ｅでは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）の１０ビットのデータ（Ｄ[11:2]）の最下位ビットに１が加算されて、Ｂ系の１０ビットの映像信号Ｓｂ（data_B）が生成される。さらに、エンコーダ１１３ｅでは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）の下位２ビットのデータ（Ｄ[1:0]）がそのまま用いられて、２ビットの状態情報stateが生成される。
That is, in the
エンコーダ１１３ｅで生成されたＡ系の１０ビットの映像信号Ｓａ（data_A）は非線形映像処理部１１３ｆに入力される。この非線形映像処理部１１３ｆでは、１０ビットの映像信号Ｓａ（data_A）に対して色むら補償およびパネル特性補償処理が行われて、処理結果としてのＡ系の１０ビットの映像信号Ｓａ′（data_A′）が得られる。
The A-system 10-bit video signal Sa (data_A) generated by the
同様に、エンコーダ１１３ｅで生成されたＢ系の１０ビットの映像信号Ｓｂ（data_B）は非線形映像処理部１１３ｇに入力される。この非線形映像処理部１１３ｇでは、１０ビットの映像信号Ｓｂ（data_B）に対して色むら補償およびパネル特性補償処理が行われて、処理結果としてのＢ系の１０ビットの映像信号Ｓｂ′（data_B′）が得られる。
Similarly, a B-system 10-bit video signal Sb (data_B) generated by the
非線形映像処理部１１３ｆ，１１３ｇで得られたＡ系、Ｂ系の１０ビットの映像信号Ｓａ′（data_A′），Ｓｂ′（data_B′）はデコーダ１１３ｉに入力される。また、エンコーダ１１３ｅで生成された状態情報stateは遅延回路１１３ｈに入力され、この遅延回路１１３ｈから出力されるタイミング合わせがされた状態情報state′はデコーダ１１３ｉに入力される。
The 10-bit video signals Sa ′ (data_A ′) and Sb ′ (data_B ′) of the A system and the B system obtained by the nonlinear
デコーダ１１３ｉでは、Ａ系の１０ビットの映像信号Ｓａ′（data_A′）、Ｂ系の１０ビットの映像信号Ｓｂ′（data_B′）、および状態情報state′に基づいて、１２ビットの出力映像信号Ｓoutが生成される。 In the decoder 113i, based on the A-system 10-bit video signal Sa ′ (data_A ′), the B-system 10-bit video signal Sb ′ (data_B ′), and the state information state ′, the 12-bit output video signal Sout Is generated.
すなわち、デコーダ１１３ｉでは、Ｂ系の１０ビットの映像信号Ｓｂ′（data_B′）の下位に全てのビットが０である２ビットのデータを付加して得られた１２ビットの映像信号（data_B′）から、Ａ系の１０ビットの映像信号Ｓａ′（data_A′）の下位に全てのビットが０である２ビットのデータを付加して得られた１２ビットの映像信号（data_A′）が減算され、その減算結果に２ビットの状態情報state′で示される階調値に応じた係数が乗算されて、その階調値に対応した１２ビットの加算信号が生成される。そして、デコーダ１１３ｉでは、上述の１２ビットの映像信号（data_A′）に、上述の１２ビットの加算信号が加算されて、１２ビットの出力映像信号Ｓoutが生成される。 That is, in the decoder 113i, a 12-bit video signal (data_B ′) obtained by adding 2-bit data in which all bits are 0 to the lower order of the B-system 10-bit video signal Sb ′ (data_B ′). 12-bit video signal (data_A ′) obtained by adding 2-bit data in which all bits are 0 to the lower order of the A-system 10-bit video signal Sa ′ (data_A ′), The subtraction result is multiplied by a coefficient corresponding to the gradation value indicated by the 2-bit state information state ′, and a 12-bit addition signal corresponding to the gradation value is generated. Then, the decoder 113i adds the above-described 12-bit addition signal to the above-described 12-bit video signal (data_A ′), thereby generating a 12-bit output video signal Sout.
図１０に示す非線形映像処理回路（並列型）１１３においては、上述したように、デコーダ１１３ｉで、Ｂ系の１０ビットの映像信号Ｓｂ′（data_B′）とＡ系の１０ビットの映像信号Ｓａ′の減算値から２ビットの状態情報state′で示される階調値に対応した加算信号を求め、１２ビットの出力映像信号Ｓoutの下位２ビットの値として状態情報state′に対応した２ビット精度の値を得ている。したがって、この図１０に示す非線形映像処理回路（並列型）１１３においては、非線形映像処理部１１３ｆ，１１３ｇの非線形処理は１０ビットで行われるが、１２ビットの出力映像信号Ｓoutの精度を１２ビット相当とすることができ、高品位の映像信号Ｓoutを得ることができる。
In the non-linear video processing circuit (parallel type) 113 shown in FIG. 10, as described above, the B-system 10-bit video signal Sb ′ (data_B ′) and the A-system 10-bit video signal Sa ′ are processed by the decoder 113i. The addition signal corresponding to the gradation value indicated by the 2-bit state information state ′ is obtained from the subtracted value of 2 bits, and the 2-bit precision corresponding to the state information state ′ is obtained as the lower 2-bit value of the 12-bit output video signal Sout. I am getting the value. Therefore, in the non-linear video processing circuit (parallel type) 113 shown in FIG. 10, the non-linear processing of the non-linear
図１３は、出力精度の比較を示している。１０ビット入出力信号処理の場合には、非線形映像処理部の処理結果に全てのビットが０である２ビットのデータを単に付加して１２ビットの出力映像信号Ｓoutを得るため(図２０参照)、当該１２ビットの出力映像信号Ｓoutは１０ビット精度のものとなる。これに対して、図１０に示す非線形映像処理回路（並列型）１１３の場合には、２つの非線形映像処理部１１３ｆ，１１３ｇの処理結果の差分値に２ビットの状態情報state′で示される階調値に応じた係数が乗算されて求められた加算信号により、１０ビットの処理結果の下位に付加される２ビットのデータが決定されるので、出力精度が１２ビット相当に拡張される。なお、演算丸め誤差のため、最下位ビットの分解能は不均一となる。
FIG. 13 shows a comparison of output accuracy. In the case of 10-bit input / output signal processing, 12-bit output video signal Sout is obtained by simply adding 2-bit data in which all bits are 0 to the processing result of the non-linear video processing unit (see FIG. 20). The 12-bit output video signal Sout has a 10-bit accuracy. On the other hand, in the case of the non-linear video processing circuit (parallel type) 113 shown in FIG. 10, the difference value between the processing results of the two non-linear
以上説明したように、図１に示す液晶表示装置１００の非線形映像処理回路（並列型）１１３においては、映像処理回路１１２から入力される１２ビットの映像信号に対して１０ビットの非線形映像処理（色むら補償、パネル特性補償）を行って出力する１２ビットの映像信号の精度を、１１ビット相当（図６参照）、あるいは１２ビット相当（図１０参照）とすることができる。そのため、図１に示す液晶表示装置１００においては、映像信号処理回路１１２およびガンマ補正回路１１４が１２ビットで処理され、非線形映像処理回路（並列型）１１３が１０ビットで処理される場合にあって、非線形映像処理回路（並列型）１１３からガンマ補正回路１１４に供給する映像信号の品位を高めることができ、液晶パネル１１６における表示精度を高めることができる。
As described above, in the nonlinear video processing circuit (parallel type) 113 of the liquid
なお、上述実施の形態においては、非線形映像処理回路（並列型）１１３は、１２ビットの入力映像信号を１０ビットで処理して、処理結果を１２ビットの映像信号として出力するものであるが、入力映像信号のビット数と、非線形映像処理回路（並列型）１１３における処理ビット数との関係は、１２ビット／１０ビットに限定されるものではない。例えば、非線形映像処理回路（並列型）１１３では１２ビットの入力映像信号を８ビット、９ビット、あるいは１１ビット等で処理することも考えられるが、その場合にも、この発明を同様に適用でき、同様の効果を得ることができることは勿論である。 In the above-described embodiment, the non-linear video processing circuit (parallel type) 113 processes a 12-bit input video signal with 10 bits and outputs the processing result as a 12-bit video signal. The relationship between the number of bits of the input video signal and the number of processing bits in the nonlinear video processing circuit (parallel type) 113 is not limited to 12 bits / 10 bits. For example, in the non-linear video processing circuit (parallel type) 113, it is conceivable to process a 12-bit input video signal with 8 bits, 9 bits, 11 bits, or the like. Of course, the same effect can be obtained.
例えば、非線形映像処理回路（並列型）１１３において１２ビットの入力映像信号を１１ビットで処理する場合であって、当該非線形映像処理回路（並列型）１１３が図６に示すような構成とされる場合について説明する。 For example, when a 12-bit input video signal is processed with 11 bits in the non-linear video processing circuit (parallel type) 113, the non-linear video processing circuit (parallel type) 113 is configured as shown in FIG. The case will be described.
この場合、エンコーダ１１３ａのエンコードマップは、図１４に示すようになる。すなわち、エンコーダ１１３ａは、１２ビットの入力映像信号Ｓinの上位１１ビットのデータ（Ｄ[11:1]）をそのまま用いてＡ系の１１ビットの映像信号Ｓａを生成する。また、エンコーダ１１３ａは、１２ビットの入力映像信号Ｓinの１１ビットのデータ（Ｄ[11:1]）の最下位ビットに、１２ビットの入力映像信号Ｓinの下位１ビットが閾値「１」より小さいとき、つまり「０」であるときは状態情報として０を加算し、１２ビットの入力映像信号Ｓinの下位１ビットが閾値「１」以上のとき、つまり「１」であるときは状態情報として１を加算して、Ｂ系の１１ビットの映像信号Ｓｂを生成する。
In this case, the encoding map of the
また、デコーダ１１３ｄのデコードマップは、図１５に示すようになる。すなわち、デコーダ１１３ｄは、Ａ系の１１ビットの映像信号Ｓａ′とＢ系の１１ビットの映像信号Ｓｂ′が等しいとき、Ａ系の１１ビットの映像信号Ｓａ′の下位に０のビットを付加して、１２ビットの出力映像信号Ｓoutを生成する。また、デコーダ１１３ｄは、Ａ系の１１ビットの映像信号Ｓａ′とＢ系の１１ビットの映像信号Ｓｂ′が異なるとき、Ａ系の１１ビットの映像信号Ｓａ′の下位に０のビットを付加して得られた１２ビットの映像信号と、Ｂ系の１１ビットの映像信号Ｓｂ′の下位に０のビットを付加して得られた１２ビットの映像信号とを加算平均して、１２ビットの出力映像信号Ｓoutを生成する。
The decoding map of the
また、例えば、非線形映像処理回路（並列型）１１３において１２ビットの入力映像信号を１１ビットで処理する場合であって、当該非線形映像処理回路（並列型）１１３が図１０に示すような構成とされる場合について説明する。 Further, for example, in the case of processing a 12-bit input video signal with 11 bits in the nonlinear video processing circuit (parallel type) 113, the nonlinear video processing circuit (parallel type) 113 has a configuration as shown in FIG. The case where it will be described.
この場合、エンコーダ１１３ｅのエンコードマップは、図１６に示すようになる。すなわち、エンコーダ１１３ｅは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）の上位１１ビットのデータ（Ｄ[11:1]）をそのまま用いてＡ系の１１ビットの映像信号Ｓａ（data_A）を生成する。また、エンコーダ１１３ｅは、１２ビットの入力映像信号の上位１１ビットのデータ（Ｄ[11:1]）の最下位ビットに１を加算して、Ｂ系の１１ビットの映像信号Ｓｂ（data_B）を生成する。さらに、エンコーダ１１３ｅは、１２ビットの入力映像信号Ｓin（Ｄ[11:0]）の最下位ビットのデータ（Ｄ[0:0]）をそのまま用いて、1ビットの状態情報stateを生成する。
In this case, the encoding map of the
また、デコーダ１１３ｉのデコードマップは、図１７に示すようになる。すなわち、デコーダ１１３ｉは、まず、data_B′−data_A′の減算を行う。ここで、data_B′は、非線形映像処理部１１３ｇの出力であるＢ系の１１ビットの映像信号Ｓｂ′（data_B′）の下位に０のビットを付加して得られた１２ビットの映像信号である。また、data_A′は、非線形映像処理部１１３ｆの出力であるＡ系の１１ビットの映像信号Ｓａ′（data_A′）の下位に０のビットを付加して得られた１２ビットの映像信号である。
The decoding map of the decoder 113i is as shown in FIG. That is, the decoder 113i first subtracts data_B′−data_A ′. Here, data_B ′ is a 12-bit video signal obtained by adding 0 bits to the lower order of the B-system 11-bit video signal Sb ′ (data_B ′), which is the output of the nonlinear
デコーダ１１３ｉは、次に、１２ビットの減算結果を１ビットで表現される階調数である２で除算し、除算結果に１ビットの状態情報state′が示す階調値（１０進数値）を乗算して、その階調値に対応した１２ビットの加算信号を生成する。言い換えると、デコーダ１１３ｉは、１２ビットの減算結果に、１ビットの状態情報state′で示される階調値に応じた係数を乗じて１２ビットの加算信号を生成する。ここで、係数は、状態情報state′が「０」、「１」であるとき、それぞれ、０／２、１／２である。そして、デコーダ１１３ｉは、非線形映像処理部１１３ｆの出力であるＡ系の１１ビットの映像信号Ｓａ′（data_A′）の下位に０のビットを付加して得られた１２ビットの映像信号（data_A′）に、上述の１２ビットの加算信号を加算して、１２ビットの出力映像信号Ｓoutを生成する。 Next, the decoder 113i divides the 12-bit subtraction result by 2 that is the number of gradations expressed in 1 bit, and the division result is a gradation value (decimal value) indicated by the 1-bit state information state ′. Multiplication is performed to generate a 12-bit addition signal corresponding to the gradation value. In other words, the decoder 113i generates a 12-bit addition signal by multiplying the 12-bit subtraction result by a coefficient corresponding to the gradation value indicated by the 1-bit state information state ′. Here, the coefficients are 0/2 and 1/2 when the state information state ′ is “0” and “1”, respectively. The decoder 113i then adds a 12-bit video signal (data_A ′) obtained by adding 0 bits to the lower order of the A-system 11-bit video signal Sa ′ (data_A ′) that is the output of the nonlinear video processing unit 113f. ) Is added to the above 12-bit addition signal to generate a 12-bit output video signal Sout.
また、上述実施の形態においては、この発明を液晶表示装置１００に適用したものであるが、この発明は、その他の表示装置１００における非線形映像処理部にも同様に適用することができる。また、非線形映像処理部における処理内容も、色むら補償、パネル特性補償に限定されない。
In the above-described embodiment, the present invention is applied to the liquid
また、図６、図１０に示す非線形映像処理回路（並列型）１１３は、ハードウェアで処理を行うものを示したが、同様の処理をソフトウェアで行うこともできる。図１８は、ソフトウェアで処理を行うコンピュータ装置１１３Ａの構成例を示している。このコンピュータ装置１１３Ａは、ＣＰＵ(Central Processing Unit)１８１、ＲＯＭ(Read OnlyMemory)１８２、ＲＡＭ(Random Access Memory)１８３、データ入出力部（データＩ／Ｏ）１８４および画像メモリ１８５により構成されている。
Moreover, although the non-linear video processing circuit (parallel type) 113 shown in FIGS. 6 and 10 has been shown to perform processing by hardware, similar processing can also be performed by software. FIG. 18 shows a configuration example of the computer device 113A that performs processing by software. The computer device 113A includes a CPU (Central Processing Unit) 181, a ROM (Read Only Memory) 182, a RAM (Random Access Memory) 183, a data input / output unit (data I / O) 184, and an
ＲＯＭ１８２には、ＣＰＵ１８１の処理プログラムが格納されている。ＲＡＭ１８３は、ＣＰＵ１８１のワークエリアとして機能する。ＣＰＵ１８１は、ＲＯＭ１８２に格納されている処理プログラムを必要に応じて読み出し、読み出した処理プログラムをＲＡＭ１８３に転送して展開し、当該展開された処理プログラムを読み出して、非線形映像処理（色むら補償、パネル特性補償）を実行する。
The
この処理プログラムは、コンピュータ装置１１３Ａに、図６に示す非線形映像処理回路（並列型）１１３のエンコーダ１１３ａ、非線形映像処理部１１３ｂ，１１３ｃおよびデコーダ１１３ｄ、あるいは図１０に示す非線形映像処理回路（並列型）１１３のエンコーダ１１３ｅ、非線形映像処理部１１３ｆ，１１３ｇ、遅延回路１１３ｈおよびデコーダ１１３ｉと同様の機能を持たせるためのプログラムである。
This processing program is stored in the computer device 113A by the
このコンピュータ装置１１３Ａにおいては、１２ビットの入力映像信号Ｓinは、データＩ／Ｏ１８４を介して入力され、画像メモリ１８５に蓄積される。この画像メモリ１８５に蓄積された入力映像信号Ｓinに対して、ＣＰＵ１８１により、非線形映像処理（色むら補償、パネル特性補償）が実行される。そして、処理後に得られる１２ビットの出力映像信号Ｓoutは、画像メモリ１８５からデータＩ／Ｏ１８４を介して外部に出力される。
In the computer device 113A, the 12-bit input video signal Sin is input via the data I /
この発明は、非線形映像処理回路から処理ビットを超える精度の高品位な映像信号を得ることができるものであり、色むら補償、パネル特性補償等の非線形映像処理回路を有する液晶表示装置、液晶プロジェクタ等に適用できる。 The present invention is capable of obtaining a high-definition video signal with accuracy exceeding processing bits from a non-linear video processing circuit, and a liquid crystal display device and a liquid crystal projector having a non-linear video processing circuit such as color unevenness compensation and panel characteristic compensation Applicable to etc.
１００・・・液晶表示装置、１０１・・・制御部、１０２・・・ユーザ操作部、１１１・・・入力信号選択部、１１２・・・映像処理回路、１１３・・・非線形映像処理回路（並列型）、１１３Ａ・・・コンピュータ装置、１１４・・・ガンマ補正回路、１１５・・・パネル駆動部、１１６，１１６Ｒ，１１６Ｇ，１１６Ｂ・・・液晶パネル、１１３ａ，１１３ｅ・・・エンコーダ、１１３ｂ，１１３ｃ，１１３ｆ，１１３ｇ・・・非線形映像処理部、１１３ｈ・・・遅延回路、１１３ｄ，１１３ｉ・・・デコーダ、１１３ｊ・・・信号経路、３００・・・液晶プロジェクタ
DESCRIPTION OF
Claims (14)
上記エンコーダで生成された上記第１のｍビットの映像信号に対して非線形映像処理を行う第１の非線形映像処理部と、
上記エンコーダで生成された上記第２のｍビットの映像信号に対して、上記第１の非線形映像処理回路と同じ非線形映像処理を行う第２の非線形映像処理部と、
上記第１の非線形映像処理部で得られたｍビットの映像信号、上記第２の非線形映像処理部で得られたｍビットの映像信号および上記エンコーダで発生された上記状態情報に基づいて、ｎビットの出力映像信号を生成するデコーダと
を備える映像信号処理装置。 Based on an n-bit (n is a positive integer) input video signal, a first m-bit (m is a positive integer smaller than n) video signal and a second m-bit video signal are generated. an encoder that generates state information corresponding to the state of the lower (nm) bit data of the n-bit input video signal;
A first nonlinear video processing unit that performs nonlinear video processing on the first m-bit video signal generated by the encoder;
A second nonlinear video processing unit that performs the same nonlinear video processing as the first nonlinear video processing circuit on the second m-bit video signal generated by the encoder;
Based on the m-bit video signal obtained by the first nonlinear video processing unit, the m-bit video signal obtained by the second nonlinear video processing unit, and the state information generated by the encoder, n A video signal processing apparatus comprising: a decoder that generates a bit output video signal.
請求項１に記載の映像信号処理装置。 The video signal processing apparatus according to claim 1, wherein the state information generated by the encoder is superimposed on the second m-bit video signal and transmitted to the decoder.
上記ｎビットの入力映像信号の上位ｍビットのデータをそのまま用いて上記第１のｍビットの映像信号を生成し、
上記ｎビットの入力映像信号の上位ｍビットのデータの最下位ビットに、該ｎビットの入力映像信号の下位（ｎ−ｍ）ビットが閾値より小さいときは上記状態情報として０を加算し、該ｎビットの入力映像信号の下位（ｎ−ｍ）ビットが閾値以上のときは上記状態情報として１を加算して、上記第２のｍビットの映像信号を生成し、
上記デコーダは、
上記第１の非線形映像処理部で得られたｍビットの映像信号と上記第２の非線形映像処理部で得られたｍビットの映像信号が等しいとき、該第１の非線形映像処理部または該第２の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットが０である（ｎ−ｍ）ビットのデータを付加して、上記ｎビットの出力映像信号を生成し、
上記第１の非線形映像処理部で得られたｍビットの映像信号と上記第２の非線形映像処理部で得られたｍビットの映像信号が異なるとき、該第１の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットが０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号と、該第２の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットが０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号とを加算平均して、上記ｎビットの出力映像信号を生成する
請求項２に記載の映像信号処理装置。 The encoder is
Generating the first m-bit video signal using the upper m-bit data of the n-bit input video signal as it is;
When the lower (n−m) bits of the n-bit input video signal are smaller than the threshold value, 0 is added to the least significant bit of the upper m-bit data of the n-bit input video signal as the status information, When the lower (n−m) bits of the n-bit input video signal are equal to or greater than a threshold, 1 is added as the status information to generate the second m-bit video signal,
The decoder
When the m-bit video signal obtained by the first nonlinear video processing unit is equal to the m-bit video signal obtained by the second nonlinear video processing unit, the first nonlinear video processing unit or the first nonlinear video processing unit (N−m) bit data in which all bits are 0 are added to the lower order of the m-bit video signal obtained by the nonlinear video processing unit 2 to generate the n-bit output video signal,
When the m-bit video signal obtained by the first nonlinear video processing unit is different from the m-bit video signal obtained by the second nonlinear video processing unit, it is obtained by the first nonlinear video processing unit. An n-bit video signal obtained by adding (nm) bit data in which all bits are 0 to the lower order of the m-bit video signal and the second nonlinear video processing unit. The n-bit video signal obtained by adding (n−m) -bit data in which all bits are 0 to the lower order of the m-bit video signal is averaged to obtain the n-bit output video signal. The video signal processing device according to claim 2 to be generated.
画面を水平方向および垂直方向に一定間隔で区切った補正ポイント毎に、複数の信号レベルに対応した補正データを保持する補正データ保持部と、
上記補正データ保持部で保持されている補正データを用いて、水平方向、垂直方向および信号レベル方向の３次元の補間演算により、入力映像信号に対応した補正データを生成する補間演算部と、
上記入力映像信号に、上記補間演算部で生成された補正データを付加して出力映像信号を得る補正データ付加部とを有する
請求項３に記載の映像信号処理装置。 The first nonlinear image processing unit and the second nonlinear image processing unit are:
A correction data holding unit that holds correction data corresponding to a plurality of signal levels for each correction point obtained by dividing the screen in the horizontal direction and the vertical direction at regular intervals;
An interpolation calculation unit that generates correction data corresponding to the input video signal by three-dimensional interpolation calculation in the horizontal direction, vertical direction, and signal level direction using the correction data held in the correction data holding unit;
The video signal processing apparatus according to claim 3, further comprising: a correction data adding unit that adds the correction data generated by the interpolation calculation unit to the input video signal to obtain an output video signal.
請求項３に記載の映像信号処理装置。 The video signal processing apparatus according to claim 3, wherein the threshold value is a value of (nm) bits in which the most significant bit is 1 and all the remaining bits are 0.
請求項１に記載の映像信号処理装置。 The video signal processing apparatus according to claim 1, further comprising a signal path for transmitting state information generated by the encoder from the encoder to the decoder.
上記ｎビットの入力映像信号の上位ｍビットのデータをそのまま用いて上記第１のｍビットの映像信号を生成し、
上記ｎビットの入力映像信号の上位ｍビットのデータの最下位ビットに１を加算して上記第２のｍビットの映像信号を生成し、
さらに、上記ｎビットの入力映像信号の下位（ｎ−ｍ）ビットのデータをそのまま用いて、（ｎ−ｍ）ビットの状態情報を生成し、
上記デコーダは、
上記第２の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットが０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号から、上記第１の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットか０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号を減算し、減算結果に基づいて上記（ｎ−ｍ）ビットの状態情報で示される階調に対応したｎビットの加算信号を生成し、該ｎビットの加算信号を、上記第１の非線形映像処理部で得られたｍビットの映像信号の下位に全てのビットか０である（ｎ−ｍ）ビットのデータを付加して得られたｎビットの映像信号に加算して、上記ｎビットの出力映像信号を生成する
請求項６に記載の映像信号処理装置。 The encoder is
Generating the first m-bit video signal using the upper m-bit data of the n-bit input video signal as it is;
Adding 1 to the least significant bit of the upper m-bit data of the n-bit input video signal to generate the second m-bit video signal;
Further, the (n−m) bit state information is generated by using the lower (nm) bit data of the n bit input video signal as it is,
The decoder
From the n-bit video signal obtained by adding (nm) bit data in which all bits are 0 to the lower order of the m-bit video signal obtained by the second nonlinear video processing unit, Subtracting the n-bit video signal obtained by adding all the bits or (n−m) -bit data which is 0 to the lower order of the m-bit video signal obtained by the first nonlinear video processing unit; Based on the subtraction result, an n-bit addition signal corresponding to the gradation indicated by the (n−m) -bit state information is generated, and the n-bit addition signal is obtained by the first nonlinear video processing unit. The n-bit output video signal is added to the n-bit video signal obtained by adding all the bits or 0 (nm) bit data to the lower order of the m-bit video signal. The video signal processing device according to claim 6 to be generated.
画面を水平方向および垂直方向に一定間隔で区切った補正ポイント毎に、複数の信号レベルに対応した補正データを保持する補正データ保持部と、
上記補正データ保持部で保持されている補正データを用いて、水平方向、垂直方向および信号レベル方向の３次元の補間演算により、入力映像信号に対応した補正データを生成する補間演算部と、
上記入力映像信号に、上記補間演算部で生成された補正データを付加して出力映像信号を得る補正データ付加部とを有する
請求項７に記載の映像信号処理装置。 The first nonlinear image processing unit and the second nonlinear image processing unit are:
A correction data holding unit that holds correction data corresponding to a plurality of signal levels for each correction point obtained by dividing the screen in the horizontal direction and the vertical direction at regular intervals;
An interpolation calculation unit that generates correction data corresponding to the input video signal by three-dimensional interpolation calculation in the horizontal direction, vertical direction, and signal level direction using the correction data held in the correction data holding unit;
The video signal processing apparatus according to claim 7, further comprising: a correction data adding unit that adds the correction data generated by the interpolation calculation unit to the input video signal to obtain an output video signal.
請求項６に記載の映像信号処理装置。 On the signal path for transmitting the state information from the encoder to the decoder, the state information, the m-bit video signal obtained by the first nonlinear video processing unit, and the second nonlinear video processing unit are obtained. The video signal processing apparatus according to claim 6, further comprising a delay circuit configured to synchronize timing with the m-bit video signal.
画面を水平方向および垂直方向に一定間隔で区切った補正ポイント毎に、複数の信号レベルに対応した補正データを保持する補正データ保持部と、
上記補正データ保持部で保持されている補正データを用いて、水平方向、垂直方向および信号レベル方向の３次元の補間演算により、入力映像信号に対応した補正データを生成する補間演算部と、
上記入力映像信号に、上記補間演算部で生成された補正データを付加して出力映像信号を得る補正データ付加部とを有する
請求項１に記載の映像信号処理装置。 The first nonlinear image processing unit and the second nonlinear image processing unit are:
A correction data holding unit that holds correction data corresponding to a plurality of signal levels for each correction point obtained by dividing the screen in the horizontal direction and the vertical direction at regular intervals;
An interpolation calculation unit that generates correction data corresponding to the input video signal by three-dimensional interpolation calculation in the horizontal direction, vertical direction, and signal level direction using the correction data held in the correction data holding unit;
The video signal processing apparatus according to claim 1, further comprising: a correction data adding unit that adds the correction data generated by the interpolation calculation unit to the input video signal to obtain an output video signal.
上記エンコードステップで生成された上記第１のｍビットの映像信号に対して非線形映像処理を行う第１の映像処理ステップと、
上記エンコードステップで生成された上記第２のｍビットの映像信号に対して、上記第１の映像処理ステップと同じ非線形映像処理を行う第２の映像処理ステップと、
上記第１の映像処理ステップで得られたｍビットの映像信号、上記第２の映像処理ステップで得られたｍビットの映像信号および上記エンコードステップで発生された上記状態情報に基づいて、ｎビットの出力映像信号を生成するデコードステップと
を有する映像信号処理方法。 Based on an n-bit (n is a positive integer) input video signal, a first m-bit (m is a positive integer smaller than n) video signal and a second m-bit video signal are generated. an encoding step for generating state information corresponding to a state of lower (nm) bit data of an n-bit input video signal;
A first video processing step for performing nonlinear video processing on the first m-bit video signal generated in the encoding step;
A second video processing step for performing the same non-linear video processing as the first video processing step on the second m-bit video signal generated in the encoding step;
Based on the m-bit video signal obtained in the first video processing step, the m-bit video signal obtained in the second video processing step, and the state information generated in the encoding step, n bits A video signal processing method comprising: a decoding step for generating an output video signal.
ｎビット（ｎは正の整数）の入力映像信号に基づいて、第１のｍビット（ｍはｎより小さな正の整数）の映像信号および第２のｍビットの映像信号を生成すると共に、上記ｎビットの入力映像信号の下位（ｎ−ｍ）ビットのデータの状態に対応した状態情報を発生するエンコード手段と、
上記エンコード手段で生成された上記第１のｍビットの映像信号に対して非線形映像処理を行う第１の映像処理手段と、
上記エンコード手段で生成された上記第２のｍビットの映像信号に対して、上記第１の映像処理手段と同じ非線形映像処理を行う第２の映像処理手段と、
上記第１の映像処理手段で得られたｍビットの映像信号、上記第２の映像処理手段で得られたｍビットの映像信号および上記エンコード手段で発生された上記状態情報に基づいて、ｎビットの出力映像信号を生成するデコード手段と
して機能させるコンピュータプログラム。 Computer
Based on an n-bit (n is a positive integer) input video signal, a first m-bit (m is a positive integer smaller than n) video signal and a second m-bit video signal are generated. encoding means for generating state information corresponding to the state of lower (nm) bit data of an n-bit input video signal;
First video processing means for performing non-linear video processing on the first m-bit video signal generated by the encoding means;
Second video processing means for performing the same nonlinear video processing as the first video processing means on the second m-bit video signal generated by the encoding means;
Based on the m-bit video signal obtained by the first video processing means, the m-bit video signal obtained by the second video processing means, and the state information generated by the encoding means, n bits A computer program that functions as a decoding means for generating an output video signal.
上記第１の映像処理部から出力される映像信号に対してｍビット（ｍはｎより小さな正の整数）の処理を行う第２の映像処理部と、
上記第２の映像処理部から出力される映像信号に対してｎビットの処理を行う第３の映像処理部と、
上記第３の映像処理部から出力される映像信号に基づいて駆動される映像表示部とを備え、
上記第２の映像処理部は、
ｎビットの入力映像信号に基づいて、第１のｍビットの映像信号および第２のｍビットの映像信号を生成すると共に、上記ｎビットの入力映像信号の下位（ｎ−ｍ）ビットのデータの状態に対応した状態情報を発生するエンコーダと、
上記エンコーダで生成された上記第１のｍビットの映像信号に対して非線形映像処理を行う第１の非線形映像処理部と、
上記エンコーダで生成された上記第２のｍビットの映像信号に対して、上記第１の非線形映像処理部と同じ非線形映像処理を行う第２の非線形映像処理部と、
上記第１の非線形映像処理部で得られたｍビットの映像信号、上記第２の非線形映像処理部で得られたｍビットの映像信号および上記エンコーダで発生された上記状態情報に基づいて、ｎビットの出力映像信号を生成するデコーダとを有する
映像表示装置。 A first video processing unit that performs n-bit (n is a positive integer) processing on an input video signal;
A second video processing unit that performs processing of m bits (m is a positive integer smaller than n) on the video signal output from the first video processing unit;
A third video processing unit that performs n-bit processing on the video signal output from the second video processing unit;
A video display unit driven based on a video signal output from the third video processing unit,
The second video processor is
Based on the n-bit input video signal, a first m-bit video signal and a second m-bit video signal are generated, and lower (nm) bit data of the n-bit input video signal is generated. An encoder that generates state information corresponding to the state;
A first nonlinear video processing unit that performs nonlinear video processing on the first m-bit video signal generated by the encoder;
A second nonlinear video processing unit that performs the same nonlinear video processing as the first nonlinear video processing unit on the second m-bit video signal generated by the encoder;
Based on the m-bit video signal obtained by the first nonlinear video processing unit, the m-bit video signal obtained by the second nonlinear video processing unit, and the state information generated by the encoder, n A video display device comprising: a decoder that generates a bit output video signal.
上記第１の映像処理部から出力される映像信号に対してｍビット（ｍはｎより小さな正の整数）の処理を行う第２の映像処理部と、
上記第２の映像処理部から出力される映像信号に対してｎビットの処理を行う第３の映像処理部と、
上記第３の映像処理部から出力される映像信号に基づいて駆動される液晶パネルと、
上記液晶パネルを経た光をスクリーン上に投影する投影手段とを備え、
上記第２の映像処理部は、
ｎビットの入力映像信号に基づいて、第１のｍビットの映像信号および第２のｍビットの映像信号を生成すると共に、上記ｎビットの入力映像信号の下位（ｎ−ｍ）ビットのデータの状態に対応した状態情報を発生するエンコーダと、
上記エンコーダで生成された上記第１のｍビットの映像信号に対して非線形映像処理を行う第１の非線形映像処理部と、
上記エンコーダで生成された上記第２のｍビットの映像信号に対して、上記第１の非線形映像処理部と同じ非線形映像処理を行う第２の非線形映像処理部と、
上記第１の非線形映像処理部で得られたｍビットの映像信号、上記第２の非線形映像処理部で得られたｍビットの映像信号および上記エンコーダで発生された上記状態情報に基づいて、ｎビットの出力映像信号を生成するデコーダとを有する
液晶プロジェクタ。 A first video processing unit that performs n-bit (n is a positive integer) processing on an input video signal;
A second video processing unit that performs processing of m bits (m is a positive integer smaller than n) on the video signal output from the first video processing unit;
A third video processing unit that performs n-bit processing on the video signal output from the second video processing unit;
A liquid crystal panel driven based on a video signal output from the third video processing unit;
Projecting means for projecting light that has passed through the liquid crystal panel onto a screen,
The second video processor is
Based on the n-bit input video signal, a first m-bit video signal and a second m-bit video signal are generated, and lower (nm) bit data of the n-bit input video signal is generated. An encoder that generates state information corresponding to the state;
A first nonlinear video processing unit that performs nonlinear video processing on the first m-bit video signal generated by the encoder;
A second nonlinear video processing unit that performs the same nonlinear video processing as the first nonlinear video processing unit on the second m-bit video signal generated by the encoder;
Based on the m-bit video signal obtained by the first nonlinear video processing unit, the m-bit video signal obtained by the second nonlinear video processing unit, and the state information generated by the encoder, n A liquid crystal projector having a decoder for generating a bit output video signal.
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| JP2008200253A JP2010041257A (en) | 2008-08-01 | 2008-08-01 | Video signal processor, video signal processing method, computer program, video display device and liquid crystal projector |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019531510A (en) * | 2016-10-10 | 2019-10-31 | 深▲セン▼市華星光電技術有限公司 | Liquid crystal display device and compensation data storage method thereof |
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2008
- 2008-08-01 JP JP2008200253A patent/JP2010041257A/en active Pending
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| JP2019531510A (en) * | 2016-10-10 | 2019-10-31 | 深▲セン▼市華星光電技術有限公司 | Liquid crystal display device and compensation data storage method thereof |
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