JP2010037617A

JP2010037617A - Method for manufacturing semiconductor device, semiconductor device, and apparatus for manufacturing semiconductor device

Info

Publication number: JP2010037617A
Application number: JP2008203813A
Authority: JP
Inventors: Kenji Kobayashi; 健司小林
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2008-08-07
Filing date: 2008-08-07
Publication date: 2010-02-18

Abstract

<P>PROBLEM TO BE SOLVED: To suppress an increase of the leakage current between wirings and the short-circuit between wirings by selectively forming cap metal films on the wiring without increasing the number of manufacturing steps. <P>SOLUTION: The method for manufacturing the semiconductor device having the wiring embedded into an insulating film includes: a step of forming grooves in the insulating film formed on the substrate; a step of embedding a conductive film into the groove; and a step of subjecting the insulating film into which the conductive film is embedded to surface treatment by imparting a potential difference between an anode electrically connected to the electrolyte and a cathode exposed to the substrate surface while bringing the substrate having a plurality of through-holes, into each of which the electrolyte is injected, into contact with the surface of the conductive film. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、キャップメタル膜を有する半導体装置及びキャップメタル膜を有する半導体装置の製造方法並びに半導体装置の製造装置に関するものである。 The present invention relates to a semiconductor device having a cap metal film, a method of manufacturing a semiconductor device having a cap metal film, and a semiconductor device manufacturing apparatus.

近年、半導体装置の微細化にともなって、低抵抗な配線を形成する技術が必要になっている。Ｃｕは低抵抗な配線材料として注目されているがＣｕのハロゲン化合物の蒸気圧が低いためＣｕ膜を形成してからドライエッチングによりパターンニングして配線を形成することが困難である。そこで基板上に形成した絶縁膜上に配線用の溝をあらかじめ形成して、該溝にＣｕで埋め込んで、その後絶縁膜上の余分なＣｕをＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）で除去するダマシン配線が早くから試みられていた。 In recent years, with the miniaturization of semiconductor devices, a technique for forming low-resistance wiring is required. Although Cu is attracting attention as a low-resistance wiring material, it is difficult to form wiring by patterning by dry etching after forming a Cu film because the vapor pressure of the halogen compound of Cu is low. Therefore, a damascene wiring for forming a wiring trench in advance on an insulating film formed on a substrate, filling the trench with Cu, and then removing excess Cu on the insulating film by CMP (Chemical Mechanical Polishing) has been started. It was being tried.

一方、Ｃｕは酸化シリコン系の絶縁膜中を拡散するので、Ｃｕのダマシン配線の表面をバリア層で覆い、絶縁膜中へのＣｕの拡散を阻止する必要がある。現状のダマシン配線は、上記絶縁膜に形成された配線溝の内側にあらかじめバリアメタル膜を形成し、その後Ｃｕを埋め込み、最後にキャップ絶縁膜で蓋をしてＣｕ表面を保護している。しかしＣｕとキャップ絶縁膜との界面には十分な密着強度が得られず、通電中に当該界面にボイドが発生し信頼性を低下させる場合がある。 On the other hand, since Cu diffuses in the silicon oxide insulating film, it is necessary to cover the surface of the Cu damascene wiring with a barrier layer to prevent the diffusion of Cu into the insulating film. In the current damascene wiring, a barrier metal film is formed in advance inside the wiring groove formed in the insulating film, Cu is embedded thereafter, and finally the cap insulating film is covered to protect the Cu surface. However, sufficient adhesion strength cannot be obtained at the interface between Cu and the cap insulating film, and voids may be generated at the interface during energization, reducing reliability.

特許文献１にはダマシン配線上にコバルト−タングステン−リン（ＣｏＷＰ）膜等のキャップメタル膜を成長させ、ダマシン配線の信頼性を向上するプロセスが提案されている。 Patent Document 1 proposes a process for improving the reliability of damascene wiring by growing a cap metal film such as a cobalt-tungsten-phosphorus (CoWP) film on the damascene wiring.

以下、図１０を参照しながら、特許文献１に開示されたキャップメタル膜を形成したダマシン配線を備える半導体装置の製造方法について説明する。 Hereinafter, a method for manufacturing a semiconductor device including a damascene wiring formed with a cap metal film disclosed in Patent Document 1 will be described with reference to FIG.

まず、トランジスタ等の半導体素子が形成された半導体基板（図示せず）上に図１０（Ａ）に示すように絶縁膜６１２を形成するとともに、当該絶縁膜６１２に、リソグラフィー法及びドライエッチング法により凹部６１３を形成する。また凹部６１３を形成した絶縁膜６１２上に、メタルからなるバリア層６１０を形成する。さらに、図１０（Ｂ）に示すようにバリア層６１０上にスパッタリング法等によりＣｕからなるシード層６１４を形成する。次にこのシード層６１４上に図１０（Ｃ）に示すＣｕめっき層６１５を形成する。次に図１０（Ｄ）で示すように前記のＣｕめっき層６１５の凹部６１３以外の部分、シード層６１４、及びバリア層６１０を、ＣＭＰ法により除去することで、Ｃｕが凹部６１３に充填されたＣｕ配線６０９を形成する。 First, an insulating film 612 is formed on a semiconductor substrate (not shown) on which a semiconductor element such as a transistor is formed as shown in FIG. 10A, and the insulating film 612 is formed by a lithography method and a dry etching method. A recess 613 is formed. A barrier layer 610 made of metal is formed on the insulating film 612 in which the recesses 613 are formed. Further, as shown in FIG. 10B, a seed layer 614 made of Cu is formed on the barrier layer 610 by sputtering or the like. Next, a Cu plating layer 615 shown in FIG. 10C is formed on the seed layer 614. Next, as shown in FIG. 10D, the portion other than the concave portion 613 of the Cu plating layer 615, the seed layer 614, and the barrier layer 610 are removed by the CMP method, so that the concave portion 613 is filled with Cu. Cu wiring 609 is formed.

次に、図１０（Ｅ）に示すように無電解めっき法により、Ｃｕ配線６０９の表面にＣｏＷＰからなるキャップメタル膜６１１を形成する。その際、Ｐｄを触媒として１種類の還元剤を用いて無電解還元をすることによって、Ｃｕ配線表面にキャップメタル膜６１１を形成する。 Next, as shown in FIG. 10E, a cap metal film 611 made of CoWP is formed on the surface of the Cu wiring 609 by electroless plating. At that time, the cap metal film 611 is formed on the surface of the Cu wiring by performing electroless reduction using Pd as a catalyst and one kind of reducing agent.

しかし、上記の無電解めっき法でキャップメタル膜６１１を形成するとＣｕ配線６０９上だけではなく、配線間の層間絶縁膜６１２上にもメタル６１７が異常成長し、層間絶縁膜６１２上に残留するので、配線ショート、信頼性劣化などの不具合が生じる。 However, when the cap metal film 611 is formed by the above electroless plating method, the metal 617 abnormally grows not only on the Cu wiring 609 but also on the interlayer insulating film 612 between the wirings, and remains on the interlayer insulating film 612. Problems such as wiring short-circuit and reliability deterioration occur.

この問題を解決するために特許文献２には、Ｃｕ配線表面が露出する開口を備えたマスク上に、無電解めっき法によりキャップメタル膜を形成した後、マスクを除去する技術が開示されている。特許文献３には、２種類の還元剤を用いて触媒金属を還元することによって、無電解めっき法によりキャップメタル膜を形成する技術が開示されている。特許文献４には、絶縁膜の開口に形成された導電性材料膜に掘り込み部（リセス）を形成して、触媒金属を形成した後、絶縁膜上の触媒金属を除去し、導電性材料膜上の触媒金属を還元することで、無電解めっき法によりキャップメタル膜を形成する技術が開示されている。
特表２００３−５０５８８２号公報特開２００４−１７９５８９号公報特開２００４−２００２７３号公報特開２００６−１２０６６４号公報 In order to solve this problem, Patent Document 2 discloses a technique of removing a mask after forming a cap metal film by an electroless plating method on a mask having an opening through which a Cu wiring surface is exposed. . Patent Document 3 discloses a technique for forming a cap metal film by an electroless plating method by reducing a catalytic metal using two kinds of reducing agents. In Patent Document 4, a conductive material film formed in an opening of an insulating film is formed with a recess (recess) to form a catalytic metal, and then the catalytic metal on the insulating film is removed to form a conductive material. A technique for forming a cap metal film by an electroless plating method by reducing a catalytic metal on the film is disclosed.
Special table 2003-505882 gazette JP 2004-179589 A JP 2004-200303 A JP 2006-120664 A

しかしながら、上記いずれのキャップメタル膜形成技術にも次の問題がある。特許文献２の技術では、マスクを除去する際に配線上に存在するキャップメタル膜も同時に除去されてしまい、キャップメタル膜が不均一に形成されてしまう。さらに、マスクを形成する工程が増えるため、全体の工程数が増加する。特許文献３の技術では、２種類の還元剤を用いることによる工程数の増加と、それに対するコストが増加する。特許文献４の技術では、工程数の増加、コストの増加、リセスの加工による加工ばらつきが生じる。 However, any of the above cap metal film forming techniques has the following problems. In the technique of Patent Document 2, when removing the mask, the cap metal film existing on the wiring is also removed at the same time, and the cap metal film is formed unevenly. Furthermore, since the number of steps for forming the mask increases, the total number of steps increases. In the technique of Patent Document 3, the number of steps is increased by using two kinds of reducing agents, and the cost for the increase. In the technique of Patent Document 4, an increase in the number of processes, an increase in cost, and processing variations due to recess processing occur.

上記の課題を鑑み、本発明の目的は製造工程数を増加させることなく、配線上にキャップメタル膜を均一に形成することにより、配線間リーク電流の増大及び配線間ショートを抑制する半導体装置の製造方法、半導体装置の製造装置を提供することである。 In view of the above problems, an object of the present invention is to provide a semiconductor device that suppresses an increase in inter-wire leakage current and a short-circuit between wires by uniformly forming a cap metal film on the wires without increasing the number of manufacturing steps. A manufacturing method and a semiconductor device manufacturing apparatus are provided.

前記の目的を達成するため、本発明は以下の手順を採用している。まず本発明の半導体装置の製造方法は、絶縁膜に埋め込まれた配線を有する半導体装置の製造方法を前提としている。 In order to achieve the above object, the present invention adopts the following procedure. First, the method for manufacturing a semiconductor device of the present invention is premised on a method for manufacturing a semiconductor device having a wiring embedded in an insulating film.

まず、基板上に形成された絶縁膜に溝を形成し、前記溝に導電膜を埋め込む。次いで、それぞれに電解液が注入された複数の貫通孔を有する基体を前記導電膜の表面に接触させながら、前記電解液と電気的に接続されたアノードと前記基体表面に露出したカソードとの間に電位差を付与することで前記導電膜が埋め込まれた前記絶縁膜を表面処理するようになっている。この構成において、基体が導電性を有し、基体表面の全てがカソードであることが望ましい。また、前記基体の複数の貫通孔の側壁は、電解液と導電性の基体とを電気的に絶縁する絶縁性の材料で構成されていることが望ましい。 First, a groove is formed in an insulating film formed on the substrate, and a conductive film is embedded in the groove. Next, while contacting a substrate having a plurality of through holes into which the electrolyte solution has been injected into contact with the surface of the conductive film, between the anode electrically connected to the electrolyte solution and the cathode exposed on the substrate surface By applying a potential difference to the surface, the insulating film in which the conductive film is embedded is subjected to surface treatment. In this configuration, it is desirable that the substrate has conductivity and the entire substrate surface is a cathode. The side walls of the plurality of through holes of the base are preferably made of an insulating material that electrically insulates the electrolytic solution from the conductive base.

上記構成において、前記電解液が金属元素を含み、前記表面処理が、前記絶縁膜に埋め込まれた導電膜の表面に、前記電解液に含まれる金属元素を析出させる電解めっき処理であると電解液に接触していない部分にはメタル膜は形成されないので、電解液に接触した導電膜部分のみに選択的にキャップメタル膜を形成することができる。さらに導電膜以外の部分に形成したメタル膜を除去する工程が不要となる。 In the above structure, the electrolytic solution contains a metal element, and the surface treatment is an electrolytic plating treatment that deposits the metal element contained in the electrolytic solution on the surface of the conductive film embedded in the insulating film. Since the metal film is not formed in the portion not in contact with the cap, the cap metal film can be selectively formed only in the conductive film portion in contact with the electrolytic solution. Furthermore, the process of removing the metal film formed in parts other than the conductive film is not necessary.

上記キャップメタル膜形成後、キャップメタル膜の表面を基体により機械的に研磨する工程を有してもよい。この場合、当該基体は研磨パッドとしても機能する。これにより、電解めっきにより形成されたキャップメタル膜表面を平坦化することができる。 After the cap metal film is formed, a step of mechanically polishing the surface of the cap metal film with a substrate may be included. In this case, the substrate also functions as a polishing pad. Thereby, the cap metal film surface formed by electrolytic plating can be planarized.

また、上記構成において、前記電解液が非金属元素のみを含み、前記表面処理が、前記絶縁膜上に形成された金属膜を除去する研磨処理であってもよい。無電解めっき法でキャップメタル膜を形成するとＣｕ配線上だけではなく、配線間の層間絶縁膜上にも金属膜が異常成長し、層間絶縁膜上に残留する。当該金属膜はこの無電解めっきで絶縁膜上に発生した膜である。この場合、凹部に導電膜が埋め込まれた絶縁膜の表面を、導電性基体と電解液との間に電界を発生させた状態で研磨することができる。これにより、キャップメタル膜の膜厚を減少させることなく、絶縁膜上の不要な金属膜を除去することができる。 Further, in the above structure, the electrolytic solution may include only a nonmetallic element, and the surface treatment may be a polishing treatment for removing a metal film formed on the insulating film. When the cap metal film is formed by the electroless plating method, the metal film abnormally grows not only on the Cu wiring but also on the interlayer insulating film between the wirings, and remains on the interlayer insulating film. The metal film is a film generated on the insulating film by the electroless plating. In this case, the surface of the insulating film in which the conductive film is embedded in the concave portion can be polished in a state where an electric field is generated between the conductive substrate and the electrolytic solution. Thereby, an unnecessary metal film on the insulating film can be removed without reducing the thickness of the cap metal film.

上記の半導体装置の製造装置を使用すると配線上のキャップメタル膜に電解をかけることで電流の流れやすいキャップメタル膜３００の密着力は増す。したがって導電性の基体５０５の機械的研磨によっては、キャップメタル膜は除去されにくい。逆に、絶縁膜１１２上に析出したメタル３１０には、電流が流れにくいので機械的研磨によって研磨される。以上により絶縁膜１１２に析出したメタル３１０のみを導電性の基体５０５で機械的に研磨することができる。 When the above-described semiconductor device manufacturing apparatus is used, the adhesion of the cap metal film 300 where current easily flows is increased by applying electrolysis to the cap metal film on the wiring. Therefore, the cap metal film is hardly removed by mechanical polishing of the conductive substrate 505. On the contrary, the metal 310 deposited on the insulating film 112 is polished by mechanical polishing because a current hardly flows. Thus, only the metal 310 deposited on the insulating film 112 can be mechanically polished with the conductive substrate 505.

前記電解めっきにより前記導体膜上にはめっき膜が形成される。前記表面処理後に、当該めっき膜の表面を前記基体により研磨することが望ましい。さらに前記キャップメタル膜の形成と、前記表面処理との間に、前記キャップメタル膜の表面に、電解めっき法により第２のキャップメタル膜を形成することが望ましい。 A plating film is formed on the conductor film by the electrolytic plating. It is desirable to polish the surface of the plating film with the substrate after the surface treatment. Furthermore, it is desirable to form a second cap metal film on the surface of the cap metal film by electrolytic plating between the formation of the cap metal film and the surface treatment.

一方、本発明は上記の課題を解決する半導体装置を提供することができる。すなわち、本発明の半導体装置は、絶縁膜に埋め込まれた配線を有する半導体装置を前提とし、半導体基板上に形成された絶縁膜と、前記絶縁膜に形成された溝と、前記溝に埋め込まれた導電膜とを有している。導電膜上には第１のキャップメタル膜が形成され、当該第１のキャップメタル膜上には第２のキャップメタルが形成される。第２のキャップメタルは主成分として前記第１のキャップメタル膜の主成分を含む。 On the other hand, the present invention can provide a semiconductor device that solves the above problems. That is, the semiconductor device of the present invention is premised on a semiconductor device having wiring embedded in an insulating film, an insulating film formed on a semiconductor substrate, a groove formed in the insulating film, and a groove embedded in the groove. A conductive film. A first cap metal film is formed on the conductive film, and a second cap metal is formed on the first cap metal film. The second cap metal includes the main component of the first cap metal film as a main component.

第１と第２のキャップメタル膜の主成分を同じにすることで、第１のキャップメタルと第２のキャップメタル全体の不純物濃度が低下する。この不純物は無電解めっきで第１のキャップメタルを形成したときに使用した触媒である。 By making the main components of the first and second cap metal films the same, the impurity concentrations of the entire first cap metal and second cap metal are lowered. This impurity is a catalyst used when the first cap metal is formed by electroless plating.

さらに本発明は、上記の課題を解決する半導体装置の製造装置を提供することができる。すなわち本発明の半導体装置の製造装置は、半導体基板の主面、すなわち配線面を処理する半導体装置の製造装置を前提とする。当該製造装置は、定盤と、前記定盤上に設けられたアノード板と、前記アノード板上に設けられた絶縁性基体と、絶縁性基体上に設けられたカソードとして機能する導電性基体とを有する。絶縁性基体は、前記アノード板に通じる複数の貫通孔を有し、導電性基体は、前記絶縁性基体の貫通孔に連通する貫通孔と、貫通孔には、電解液が注入されるとともに絶縁性の側壁を有する。 Furthermore, the present invention can provide a semiconductor device manufacturing apparatus that solves the above-described problems. That is, the semiconductor device manufacturing apparatus of the present invention is premised on a semiconductor device manufacturing apparatus that processes the main surface of the semiconductor substrate, that is, the wiring surface. The manufacturing apparatus includes a surface plate, an anode plate provided on the surface plate, an insulating base provided on the anode plate, and a conductive base serving as a cathode provided on the insulating base. Have The insulating substrate has a plurality of through holes that communicate with the anode plate, the conductive substrate has a through hole that communicates with the through holes of the insulating substrate, and an electrolytic solution is injected into the through hole and insulated. Having sex side walls.

さらに本発明の製造装置は、前記半導体基板を保持するとともに、当該半導体基板を前記導電性基体に押圧する手段と、前記保持された半導体基板の主面に対して前記定盤を相対的に運動させる手段を備える。 Furthermore, the manufacturing apparatus of the present invention holds the semiconductor substrate, moves the surface plate relative to the main surface of the held semiconductor substrate, and means for pressing the semiconductor substrate against the conductive substrate. Means are provided.

上記半導体製造装置には、基体上に電解液を供給する機構を備えることが望ましい。本半導体製造装置では、半導体基板表面に露出した導電膜（配線）および電解液を介してカソードとアノードとが電気的に接続される。このため、電解液がめっき液である場合、電解めっきにより導電膜上にキャップメタル膜を形成することが可能となる。また、定盤に設置された導電性の基体を研磨バッドの機能を有する構成とすれば、導電膜が露出した半導体基板表面を電界を印加した状態で研磨することができる。例えば、無電解めっき法により導電膜上にキャップメタル膜を形成した半導体基板に対して当該研磨を実施することで、キャップメタル膜を除去することなく、層間絶縁膜上に形成された余剰なメタル膜のみを除去することができる。 The semiconductor manufacturing apparatus preferably includes a mechanism for supplying an electrolytic solution onto the substrate. In this semiconductor manufacturing apparatus, the cathode and the anode are electrically connected via the conductive film (wiring) exposed on the surface of the semiconductor substrate and the electrolytic solution. For this reason, when the electrolytic solution is a plating solution, a cap metal film can be formed on the conductive film by electrolytic plating. In addition, if the conductive substrate placed on the surface plate has a polishing pad function, the surface of the semiconductor substrate from which the conductive film is exposed can be polished with an electric field applied. For example, surplus metal formed on the interlayer insulating film without removing the cap metal film by performing the polishing on the semiconductor substrate in which the cap metal film is formed on the conductive film by an electroless plating method. Only the membrane can be removed.

本願発明によれば、製造工程数を増加させることなく、配線上にキャップメタル膜を形成することができる。その結果、配線間リーク電流の増大及び配線間ショートの抑制を低コストにすることができる。 According to the present invention, the cap metal film can be formed on the wiring without increasing the number of manufacturing steps. As a result, an increase in inter-wiring leakage current and suppression of inter-wiring shorts can be achieved at low cost.

以下、本発明の実施形態について、図面を参照して説明する。ただし、材料、膜厚、開口径、電解液の種類及び電流値、温度、荷重、回転数などのプロセス条件はあくまで例示であって、以下の材料、膜厚又はプロセス条件に限定されることはない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, process conditions such as material, film thickness, opening diameter, electrolyte type and current value, temperature, load, rotation speed, etc. are merely examples, and are not limited to the following materials, film thickness or process conditions. Absent.

(第１の実施形態)
第１の実施形態では、まず、以降で説明する第２〜第５の実施形態において使用する半導体製造装置について説明する。 (First embodiment)
In the first embodiment, first, a semiconductor manufacturing apparatus used in the second to fifth embodiments described below will be described.

図１は、本発明に係る半導体製造装置の要部を示すものである。定盤５０１上にはアノード板５０２が設置され、当該アノード板５０２上には、絶縁体のパッド５０３を介してカソードとなる導電性の基体５０５が設置されている。前記基体５０５の上面からパッド５０３を貫通して、アノード板５０２の表面に至る複数の貫通孔５０４が穿設されるとともに、当該貫通孔５０４の基体５０５の内側には絶縁膜５０７が形成されている。 FIG. 1 shows a main part of a semiconductor manufacturing apparatus according to the present invention. An anode plate 502 is installed on the surface plate 501, and a conductive substrate 505 serving as a cathode is installed on the anode plate 502 via an insulating pad 503. A plurality of through holes 504 penetrating the pad 503 from the upper surface of the base 505 to the surface of the anode plate 502 are formed, and an insulating film 507 is formed inside the base 505 of the through hole 504. Yes.

前記、アノード板５０２の材料は、白金めっきしたチタン（Ｔｉ）などの白金めっき系金属、酸化イリジウム、酸化イリジウム系ルテニウム複合材などの、電解中の電解液に金属イオンを溶出しない不溶性アノードであることが好ましい。アノード板５０２の全てが上記アノードである必要はなく、後述するように、導電性基体５０５と電解液を介して電気的に導通できれば一部に上記アノードを使用したアノード板５０２でよい。上記絶縁体のパッド５０３は、０．５ｍｍ以上１．０ｍｍ以下の厚みとなっている。 The material of the anode plate 502 is an insoluble anode that does not elute metal ions into the electrolyte during electrolysis, such as platinum-plated metal such as platinum-plated titanium (Ti), iridium oxide, and iridium oxide-based ruthenium composite. It is preferable. It is not necessary that all of the anode plate 502 is the anode. As will be described later, the anode plate 502 may partially use the anode as long as it can be electrically connected to the conductive substrate 505 through the electrolytic solution. The insulator pad 503 has a thickness of 0.5 mm to 1.0 mm.

上記、基体５０５は、所定の合成樹脂材料にカーボン等を含ませて導電性を与えるように形成されているとともに、変形量が２０〜１５０μｍ／ｋｇの一定の弾性を持った材質、例えば、ポリウレタン、ポリエステル樹脂や、ポリアミドクロス、ポリエステル樹脂の不織布等で構成され、多孔質となっている。 The base 505 is formed so as to impart conductivity by adding carbon or the like to a predetermined synthetic resin material, and has a certain elasticity with a deformation amount of 20 to 150 μm / kg, for example, polyurethane. It is made of polyester resin, polyamide cloth, polyester resin non-woven fabric, etc. and is porous.

上記基体５０５の貫通孔５０４は、直径１００μｍ以上５０００μｍの大きさであり、
開口率は、５０％〜８０％で等ピッチに配列されているのが好ましい。直下の絶縁性のパッド５０３も貫通しているので、貫通孔５０４はアノード板で底が塞がれ、基体５０５の上面に開口していることになる。上記貫通孔５０４の内側の絶縁膜５０７も、上記基体５０５と同じ材質で構成されるが、カーボン等の導電性材料を含まず、絶縁性を有している。 The through hole 504 of the substrate 505 has a diameter of 100 μm or more and 5000 μm,
The aperture ratio is preferably 50% to 80% and arranged at an equal pitch. Since the insulating pad 503 directly below is also penetrated, the bottom of the through hole 504 is closed by the anode plate, and is opened on the upper surface of the base 505. The insulating film 507 inside the through hole 504 is also made of the same material as that of the base 505, but does not contain a conductive material such as carbon and has an insulating property.

図２に示すように、この装置の外部には電解液供給機構５３０が設けられており、上記貫通孔５０４に対して電解液を充填できるようになっている。前記のように、基体５０５は多孔質であるので、供給された電解液５０６は空孔内をも満たすことになり、上記絶縁体のパッド５０３と絶縁膜５０７で絶縁された電解槽とカソード（基体５０５）が一体になった構成となる。 As shown in FIG. 2, an electrolytic solution supply mechanism 530 is provided outside the apparatus so that the through hole 504 can be filled with the electrolytic solution. As described above, since the substrate 505 is porous, the supplied electrolytic solution 506 fills the inside of the pores, and the electrolytic cell and cathode (insulated by the insulating pad 503 and the insulating film 507) and the cathode ( The base body 505) is integrated.

上記半導体製造装置は、更に、円盤状の定盤５０１を中心を軸心として水平面内で回転させる回転機構５４０と、被めっき金属（この場合半導体装置の配線面）を下向きにして半導体基板を保持するとともに、基板を基体５０５に所定の圧力で押圧する基板保持部５５０を有する。 The semiconductor manufacturing apparatus further holds a semiconductor substrate with a rotating mechanism 540 that rotates in a horizontal plane centering on a disk-shaped surface plate 501 and a metal to be plated (in this case, a wiring surface of the semiconductor device) facing downward. In addition, a substrate holding portion 550 that presses the substrate against the base 505 with a predetermined pressure is provided.

基体保持部５５０は、保持した半導体基板の中心を回転軸として半導体基板を保持する回転可能な機構であり、かつ定盤５０１に対して水平面内で揺動可能となる機構である。これにより定盤５０１は回転機構５４０により自転し、基板５０８は基体保持部５５０の機構により自転、揺動しながら定盤５０１と基体５０８が相対的に運動することで、被めっき金属に対して均一なめっき（本件の場合、配線上にキャップメタル膜を均一）を施すことができる。なお、定盤５０１と基板保持部５５０とは、どちらか一方が水平面内で上記移動可能であればよい。 The substrate holder 550 is a rotatable mechanism that holds the semiconductor substrate about the center of the held semiconductor substrate as a rotation axis, and is a mechanism that can swing in a horizontal plane with respect to the surface plate 501. As a result, the surface plate 501 rotates by the rotation mechanism 540, and the substrate 508 rotates and swings by the mechanism of the base body holding portion 550, so that the surface plate 501 and the base body 508 move relative to each other, so Uniform plating (in this case, a cap metal film is uniformly formed on the wiring) can be performed. Any one of the surface plate 501 and the substrate holding part 550 may be movable as long as it is movable in a horizontal plane.

図３は、図１において、貫通孔５０４に電解液５０６を充填し、基体５０５をカソードアノード板５０２をアノードとして使用した場合のＸ−Ｘの断面図を示している。基体５０５（カソード）からの電子の流れは基体５０５上の電解液５０６、貫通孔５０４の電解液５０６を介してアノードに達するようになっている。従って、基体５０５上に被めっき金属を配置すると、当該被めっき金属が静止している状態で、アノード板５０２との距離がもっとも近い貫通孔５０４の開口端に位置する部分にめっきが施されることになる。被めっき金属を定盤に対して相対的に移動すると、めっきは被めっき金属全体に及ぶことになる。 FIG. 3 is a cross-sectional view taken along the line XX in FIG. 1 when the through-hole 504 is filled with the electrolytic solution 506 and the base 505 is used as the cathode anode plate 502 as an anode. The flow of electrons from the substrate 505 (cathode) reaches the anode through the electrolyte 506 on the substrate 505 and the electrolyte 506 in the through hole 504. Therefore, when a metal to be plated is disposed on the base 505, plating is applied to a portion located at the opening end of the through hole 504 that is closest to the anode plate 502 while the metal to be plated is stationary. It will be. When the metal to be plated is moved relative to the surface plate, the plating reaches the entire metal to be plated.

また、上記したように上記基体５０５は、変形量が２０〜１５０μｍ／ｋｇの一定の弾性を持った材質、例えば、ポリウレタン、ポリエステル樹脂や、ポリアミドクロス、ポリエステル樹脂の不織布等で形成され、多孔質となっている。従って、上記したように電解液全体に浸透させることができるとともに、砥粒が混入した液を充填させることができ、研磨装置としても利用可能である。また、上記したように上記貫通孔５０４側壁に設置した絶縁性を有する側壁５０７は、変形量が２０〜１５０μｍ／ｋｇの一定の弾性を持った材質、例えば、ポリウレタン、ポリエステル樹脂や、ポリアミドクロス、ポリエステル樹脂などの絶縁性物質で形成され、空孔などが存在しない連続された膜で形成されている。絶縁性の膜５０３も同様の材質で形成されており、変形量が２０〜１５０μｍ／ｋｇの一定の弾性を持った材質、例えば、ポリウレタン、ポリエステル樹脂や、ポリアミドクロス、ポリエステル樹脂などの絶縁性物質で形成され空孔などが存在しない連続された膜で形成されている。 Further, as described above, the base 505 is formed of a material having a certain amount of deformation of 20 to 150 μm / kg, such as polyurethane, polyester resin, polyamide cloth, polyester resin nonwoven fabric, etc., and is porous. It has become. Therefore, as described above, it can penetrate the entire electrolytic solution and can be filled with a liquid in which abrasive grains are mixed, and can also be used as a polishing apparatus. Further, as described above, the insulating side wall 507 installed on the side wall of the through hole 504 is made of a material having a certain amount of deformation of 20 to 150 μm / kg, such as polyurethane, polyester resin, polyamide cloth, It is made of an insulating material such as polyester resin, and is made of a continuous film that does not have pores. The insulating film 503 is also formed of the same material and has a certain elasticity with a deformation amount of 20 to 150 μm / kg, for example, an insulating material such as polyurethane, polyester resin, polyamide cloth, polyester resin, etc. It is formed by the continuous film | membrane formed in FIG.

〈半導体製造装置を使用したキャップメタル膜の形成方法）
次にこの半導体製造装置の使用方法について説明する。図４は、図１及び図３で説明した半導体製造装置を用いて、配線表面にキャップメタル膜の一部を形成する際の断面図を示している。半導体基板５０８には、絶縁膜１１２上に形成されたバリアメタル膜１１０を有するＣｕ配線１０９が形成されている。なお、半導体基板５０８において、絶縁膜１１２よりも下層にはトランジスタ等の半導体素子が形成されているが、本発明に直接関係するものではないため、説明及び図示は省略する。 <Method of forming cap metal film using semiconductor manufacturing equipment>
Next, a method of using this semiconductor manufacturing apparatus will be described. FIG. 4 shows a cross-sectional view when a part of the cap metal film is formed on the wiring surface by using the semiconductor manufacturing apparatus described in FIGS. 1 and 3. A Cu wiring 109 having a barrier metal film 110 formed on the insulating film 112 is formed on the semiconductor substrate 508. Note that a semiconductor element such as a transistor is formed below the insulating film 112 in the semiconductor substrate 508, but the description and illustration are omitted because they are not directly related to the present invention.

電解めっき中は、半導体基板５０８に形成されたＣｕ配線１０９とアノード板５０２が、基体５０５、電解液５０６を介して電気的に接続されている。そのため、基体５０５は、外部から負の電位をかけることで、カソードとしての役割を果たす。 During the electrolytic plating, the Cu wiring 109 formed on the semiconductor substrate 508 and the anode plate 502 are electrically connected through the base 505 and the electrolytic solution 506. Therefore, the base 505 serves as a cathode by applying a negative potential from the outside.

電解液５０６は導電性の基体５０５における貫通孔５０４及びそれに連通する絶縁性基体５０３の貫通孔５２０の内部を満たしており、Ｃｕ配線１０９が電解液５０６と基体５０５との双方に接触したときに、当該電解液５０６とカソードとしての基体５０５とアノード５０２が電気的に導通する。図４に記載のカソードとアノードを結ぶ線は、カソードとアノードが電解液と配線を通して電気的に導通していることを模式的に表している。 The electrolytic solution 506 fills the inside of the through hole 504 in the conductive base 505 and the through hole 520 of the insulating base 503 communicating with the conductive base 505, and when the Cu wiring 109 comes into contact with both the electrolytic solution 506 and the base 505. The electrolytic solution 506 is electrically connected to the base body 505 serving as the cathode and the anode 502. The line connecting the cathode and the anode shown in FIG. 4 schematically shows that the cathode and the anode are electrically connected through the electrolyte and the wiring.

キャップメタル膜としては、コバルト合金またはニッケル合金、金合金などが挙げられる。特に、コバルトニッケルは好ましい合金であるので、Ｃｕ配線１０９上に、電解めっき法を用いてコバルトニッケルを形成する方法について以下で説明する。 Examples of the cap metal film include a cobalt alloy, a nickel alloy, and a gold alloy. In particular, since cobalt nickel is a preferred alloy, a method for forming cobalt nickel on the Cu wiring 109 using an electrolytic plating method will be described below.

電解液５０６としては、例えば、塩化コバルト、酸化ニッケル及びシュウ酸アンモニウムを含む溶液を用いる。その後、Ｃｕ配線１０９表面に導電性の基体５０５及び電解液５０６を接触させる。次に、導電性の基体５０５をカソード（負極）として電流密度が２０〜６０Ａ／ｄｍ²の電流を流す。プロセス温度は５０〜９０℃程度とする。電解液５０６とカソードとして機能する導電性の基体５０５との両者はＣｕ配線１０９表面と接しており、両者は絶縁性を有する膜５０７によって電気的に絶縁されている。そのため、Ｃｕ配線１０９表面と電解液５０６が接触している部分に電流が流れ、Ｃｕ配線１０９表面に、例えば、コバルト７０％，ニッケル３０％の組成比を有するコバルトニッケル膜を形成することができる。上記の電解めっきをすることで、Ｃｕ配線１０９表面上に、キャップメタル膜５１０を形成することができる。導電性の基体５０５は、絶縁膜１１２に接していることが好ましい。電解液が絶縁膜１１２上に漏れることを防ぐためである。 As the electrolytic solution 506, for example, a solution containing cobalt chloride, nickel oxide, and ammonium oxalate is used. Thereafter, the conductive substrate 505 and the electrolytic solution 506 are brought into contact with the surface of the Cu wiring 109. Next, a current having a current density of 20 to 60 A / dm ² is passed using the conductive substrate 505 as a cathode (negative electrode). The process temperature is about 50 to 90 ° C. Both the electrolytic solution 506 and the conductive base 505 functioning as a cathode are in contact with the surface of the Cu wiring 109, and both are electrically insulated by an insulating film 507. Therefore, a current flows through a portion where the surface of the Cu wiring 109 and the electrolytic solution 506 are in contact, and a cobalt nickel film having a composition ratio of, for example, 70% cobalt and 30% nickel can be formed on the surface of the Cu wiring 109. . By performing the above electrolytic plating, the cap metal film 510 can be formed on the surface of the Cu wiring 109. The conductive substrate 505 is preferably in contact with the insulating film 112. This is for preventing the electrolyte from leaking onto the insulating film 112.

上記導電性の基体５０５は、回転させなくてもキャップメタル膜は形成できるが、ウェハ面内を均一にするために、回転させながらキャップメタル膜５１０を形成する方が好ましい。この場合、導電性の基体５０５の回転数を３０〜６０ｒｐｍとし、半導体基板５０８の回転数を３０〜６０ｒｐｍとして、半導体基板５０８を導電性の基体５０５に押し付ける、押し付け圧を０．１ｐｓｉ（約６８９Ｐａ）以上０．５ｐｓｉ（約３４４７Ｐａ）以下とすることが好ましい。導電性基体５０５の材質は、不織布なので、押し付け圧を上記の範囲内で制御しながらキャップメタル膜５１０を形成すると、当該キャップメタル膜５１０を導電性基体５０５が研磨するだけの応力を確保できないので、研磨は進行しない。使用の際には半導体基板の配線面を導電性基体５０５の方に向けて、半導体製造装置に半導体基板をセットすることが好ましい。 The conductive substrate 505 can form a cap metal film without being rotated, but it is preferable to form the cap metal film 510 while rotating in order to make the wafer surface uniform. In this case, the rotational speed of the conductive substrate 505 is set to 30 to 60 rpm, the rotational speed of the semiconductor substrate 508 is set to 30 to 60 rpm, and the semiconductor substrate 508 is pressed against the conductive base body 505. The pressing pressure is 0.1 psi (about 689 Pa). ) To 0.5 psi (about 3447 Pa). Since the material of the conductive substrate 505 is a non-woven fabric, if the cap metal film 510 is formed while the pressing pressure is controlled within the above range, the stress sufficient to polish the cap metal film 510 by the conductive substrate 505 cannot be secured. Polishing does not proceed. In use, the semiconductor substrate is preferably set in the semiconductor manufacturing apparatus with the wiring surface of the semiconductor substrate facing the conductive substrate 505.

（第２の実施形態）
本実施形態では、第１の実施形態において説明した半導体装置の製造装置を使用して、半導体基板上に形成されたＣｕ配線上に電界めっきによりキャップメタル膜を形成する方法について説明する。まず、半導体基板上の配線形成方法について説明する。 (Second Embodiment)
In the present embodiment, a method for forming a cap metal film by electroplating on a Cu wiring formed on a semiconductor substrate using the semiconductor device manufacturing apparatus described in the first embodiment will be described. First, a method for forming a wiring on a semiconductor substrate will be described.

〈絶縁膜と凹部の形成〉
まず半導体基板（図示せず）上に図６（Ａ）に示すように絶縁膜１１２を形成し、リソグラフィー法及びドライエッチング法により、絶縁膜１１２の表面に凹部１１３を形成する。絶縁膜１１２は、ＳｉＣ、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、ＳｉＯＮ等のシリコン（Ｓｉ）と、炭素（Ｃ）あるいは酸素（Ｏ）あるいは窒素（Ｎ）等との化合物からなる。半導体装置の微細化に伴い、絶縁膜の低誘電率化が要求されるため、より誘電率の低いＳｉＯＣ膜を絶縁膜として用いることが好ましい。 <Formation of insulating film and recess>
First, an insulating film 112 is formed on a semiconductor substrate (not shown) as shown in FIG. 6A, and a recess 113 is formed on the surface of the insulating film 112 by a lithography method and a dry etching method. The insulating film 112 is made of a compound of silicon (Si) such as SiC, SiO2, SiN, SiOC, or SiON and carbon (C), oxygen (O), or nitrogen (N). As the semiconductor device is miniaturized, a lower dielectric constant of the insulating film is required. Therefore, it is preferable to use a SiOC film having a lower dielectric constant as the insulating film.

〈バリア層の形成〉
その後、絶縁膜１１２上に形成された上記凹部１１３に、スパッタリング法を用いて、Ｔａからなる膜厚が２０ｎｍ程度のバリア層１１０を形成する。バリア層１１０はＴａ膜に限定されることはなく、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）などの高融点金属や、これらにＮ、Ｃ、Ｓｉがドープされた材質の膜でもよい。また、バリア層１１０は、これらの積層膜であってもよい。バリア層１１０の形成方法は、スパッタリング法に限定されることはなく、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法や、Ｍｎを有する金属を形成後、アニール処理によって自己整合的にバリア層を形成する方法でもよい。 <Formation of barrier layer>
Thereafter, a barrier layer 110 made of Ta and having a thickness of about 20 nm is formed in the recess 113 formed on the insulating film 112 by sputtering. The barrier layer 110 is not limited to a Ta film, and may be a refractory metal such as titanium (Ti), tungsten (W), ruthenium (Ru), or a film made of a material doped with N, C, or Si. Good. The barrier layer 110 may be a laminated film of these. The formation method of the barrier layer 110 is not limited to the sputtering method, and may be a CVD (Chemical Vapor Deposition) method or a method of forming a barrier layer in a self-aligned manner by annealing after forming a metal having Mn. .

〈シード層の形成〉
次に、図６（Ｂ）に示すようにバリア層１１０上に、スパッタリング法を用いてＣｕからなる膜厚が３０ｎｍ程度のシード層１１４を形成する。シード層１１４としてＣｕ膜に限定されることはなく、Ｒｕや白金（Ｐｔ）等、後述するＣｕ導電膜形成時のめっき電極として機能する材質の導電膜を使用することができる。シード層１１４を構成する導体膜には、アルミニウム（Ａｌ）、錫（Ｓｎ）、マンガン（Ｍｎ）、Ｔｉなどの金属がドープされていてもよい。シード層１１４の形成方法は、スパッタリング法に限定されることはなく、ＣＶＤ法でもよい。 <Formation of seed layer>
Next, as shown in FIG. 6B, a seed layer 114 made of Cu and having a thickness of about 30 nm is formed on the barrier layer 110 by a sputtering method. The seed layer 114 is not limited to a Cu film, and a conductive film made of a material that functions as a plating electrode when forming a Cu conductive film described later, such as Ru or platinum (Pt), can be used. The conductor film constituting the seed layer 114 may be doped with a metal such as aluminum (Al), tin (Sn), manganese (Mn), or Ti. The formation method of the seed layer 114 is not limited to the sputtering method, and may be a CVD method.

〈Ｃｕ導電膜の形成〉
次に、図６（Ｃ）に示すようにシード層１１４上に、電解めっき法により、膜厚が１０００ｎｍ程度のＣｕめっき層１１５を形成する。より具体的には、シード層１１４が形成された半導体基板を硫酸銅溶液に浸漬し、シード層１１４に電流を流してＣｕめっき層１１５を形成する。当該電解めっきにより、凹部１１３は、Ｃｕめっき層１１５で充填される。なお、めっき液は硫酸銅を主成分とするめっき液であり、Ｃｕ濃度１０〜４０ｇ／Ｌ、硫酸濃度１０〜２００ｇ／Ｌである。めっき温度は室温であり、シード層１１４に供給する電流の電流密度は５〜５０ｍＡ／ｍｍ²程度である。 <Formation of Cu conductive film>
Next, as shown in FIG. 6C, a Cu plating layer 115 having a thickness of about 1000 nm is formed on the seed layer 114 by electrolytic plating. More specifically, the semiconductor substrate on which the seed layer 114 is formed is immersed in a copper sulfate solution, and a current is passed through the seed layer 114 to form the Cu plating layer 115. The recess 113 is filled with the Cu plating layer 115 by the electrolytic plating. The plating solution is a plating solution mainly composed of copper sulfate, and has a Cu concentration of 10 to 40 g / L and a sulfuric acid concentration of 10 to 200 g / L. The plating temperature is room temperature, and the current density of the current supplied to the seed layer 114 is about 5 to 50 mA / mm ² .

次に、図６（Ｄ）に示すように凹部１１３以外に形成されたＣｕめっき層１１５、シード層１１４、及びバリア層１１０をＣＭＰ法により除去してＣｕ配線１０９を形成する。ＣＭＰの研磨条件は、Ｃｕ−ＣＭＰ、バリア層ＣＭＰそれぞれについて、荷重を０．５ｐｓｉ〜２ｐｓｉ（約３４４７Ｐａ〜約１３８００Ｐａ）、研磨ヘッド及び定盤回転数が６０ｒｐｍ、スラリー流量が２５０ｍｌ／ｍｉｎである。Ｃｕ配線１０９は、ＣＭＰ除去後クエン酸や、シュウ酸などの有機酸を主成分とする洗浄薬液を用いて洗浄して形成される。 Next, as shown in FIG. 6D, the Cu plating layer 115, the seed layer 114, and the barrier layer 110 formed other than the recess 113 are removed by CMP to form a Cu wiring 109. The polishing conditions for CMP are a load of 0.5 psi to 2 psi (about 3447 Pa to about 13800 Pa), a polishing head and a platen rotational speed of 60 rpm, and a slurry flow rate of 250 ml / min for each of Cu-CMP and barrier layer CMP. The Cu wiring 109 is formed by cleaning with a cleaning chemical solution mainly containing an organic acid such as citric acid or oxalic acid after CMP removal.

〈電解めっき法によるキャップメタル膜の形成〉
以上のようにして形成されたＣｕ配線１０９上に、第１の実施形態に係る半導体製造装置を用いた電解めっき法で、１ｎｍ〜２０ｎｍ程度のキャップメタル膜１１１を形成する。半導体製造装置のうち説明の便宜上図６（Ｅ）では複数の貫通孔５０４を有する導電性の基体５０５のみを記載した。 <Cap metal film formation by electroplating>
On the Cu wiring 109 formed as described above, a cap metal film 111 of about 1 nm to 20 nm is formed by an electrolytic plating method using the semiconductor manufacturing apparatus according to the first embodiment. For convenience of explanation, FIG. 6E shows only the conductive substrate 505 having a plurality of through holes 504 in the semiconductor manufacturing apparatus.

前記半導体製造装置を使用すると図６（Ｆ）のようにＣｕ配線１０９表面全面にキャップメタル膜１１１を形成できる。なお、アノード板５０２が電界めっきにより消耗することを前提とした場合には、コバルトからなるアノード、もしくは、コバルトをコーティングしたアノードを用いることもできる。 When the semiconductor manufacturing apparatus is used, a cap metal film 111 can be formed on the entire surface of the Cu wiring 109 as shown in FIG. If it is assumed that the anode plate 502 is consumed by electroplating, an anode made of cobalt or an anode coated with cobalt may be used.

〈効果〉
第２の実施形態に係る半導体装置の製造方法によると、電解めっき法によりＣｕ配線表面上に、キャップメタル膜を形成することが出来る。本実施形態では、絶縁膜上にメタルが析出することがないため、配線間ショートの問題を解決することができる。従って、絶縁膜上に析出したメタルを除去する又はメタルを析出させないための工程数増加の問題もなく、配線間ショートおよび信頼性劣化のない、高歩留まりの配線を低コストに形成することができる。 <effect>
According to the method for manufacturing a semiconductor device according to the second embodiment, a cap metal film can be formed on the surface of the Cu wiring by electrolytic plating. In the present embodiment, since no metal is deposited on the insulating film, the problem of short circuit between wirings can be solved. Therefore, there is no problem of increasing the number of processes for removing the metal deposited on the insulating film or preventing the metal from being deposited, and it is possible to form a high-yield wiring without a short circuit between wirings and reliability deterioration at a low cost. .

（第３の実施形態）
第３の実施形態に係る半導体装置の製造方法を図７で説明する。第２の実施形態との相違点は、電解めっき法を用いてＣｕ配線１０９上に１ｎｍ〜２０ｎｍ程度のキャップメタル膜１１１を形成した後に、当該キャップメタル膜２１１表面を研磨することである。〈絶縁膜と凹部の形成〉工程から〈電解めっき法によるキャップメタル膜の形成〉工程を経て図７（Ａ）のキャップメタル膜１１１が形成される。 (Third embodiment)
A method of manufacturing a semiconductor device according to the third embodiment will be described with reference to FIG. The difference from the second embodiment is that the surface of the cap metal film 211 is polished after the cap metal film 111 of about 1 nm to 20 nm is formed on the Cu wiring 109 using the electrolytic plating method. The cap metal film 111 of FIG. 7A is formed from the <formation of insulating film and recess> process through the <formation of cap metal film by electrolytic plating method> process.

〈キャップメタル膜の研磨〉
図７（Ｂ）に示すＣｕ配線１０９表面全面に第２の実施形態の〈電解めっき法によるキャップメタル膜の形成〉工程で形成したキャップメタル膜１１１の表面を図７（Ｃ）の第１の実施形態の半導体製造装置を用いて研磨する。その結果図７（Ｄ）のようにＣｕ配線１０９表面全面にキャップメタル膜１１１を形成できる。ここで、半導体製造装置のうち説明の便宜上、図７（Ａ、Ｃ）では複数の貫通孔５０４を有する導電性の基体５０５のみを記載した。導電性の基体５０５は研磨パッドとしても機能する。導電性の基体５０５の回転数を３０〜６０ｒｐｍとし、半導体基板の回転数を３０〜６０ｒｐｍとして、半導体基板を導電性の基体５０５に押し付け圧０．５ｐｓｉ以上で押し付けることが好ましい。押し付け圧を上記の値以上にすることで、キャップメタル膜１１１の表面を確実に研磨することができる。研磨中は、貫通孔５０４に電解液が含まれていなくてもよい。また、基体５０５の表面には、適宜、スラリーが供給される。導電性の基体５０５は、絶縁膜１１２に接していることが好ましい。電解液が絶縁膜１１２上に漏れることを防ぐためである。なお、キャップメタル膜表面の研磨は、キャップメタル膜の選択形成と同時に実施されてもよい。この場合は貫通孔５０４に電解液を注入したまま研磨する。 <Polishing the cap metal film>
The surface of the cap metal film 111 formed in the <formation of cap metal film by electrolytic plating> process of the second embodiment on the entire surface of the Cu wiring 109 shown in FIG. 7B is the first surface of FIG. Polishing is performed using the semiconductor manufacturing apparatus of the embodiment. As a result, the cap metal film 111 can be formed on the entire surface of the Cu wiring 109 as shown in FIG. Here, for convenience of explanation, only the conductive substrate 505 having a plurality of through holes 504 is shown in FIGS. 7A and 7C in the semiconductor manufacturing apparatus. The conductive substrate 505 also functions as a polishing pad. It is preferable to press the semiconductor substrate against the conductive substrate 505 at a pressure of 0.5 psi or more by setting the rotation speed of the conductive substrate 505 to 30 to 60 rpm and the rotation speed of the semiconductor substrate to 30 to 60 rpm. By setting the pressing pressure to the above value or more, the surface of the cap metal film 111 can be reliably polished. During polishing, the electrolytic solution may not be contained in the through hole 504. In addition, slurry is appropriately supplied to the surface of the base 505. The conductive substrate 505 is preferably in contact with the insulating film 112. This is for preventing the electrolyte from leaking onto the insulating film 112. The polishing of the cap metal film surface may be performed simultaneously with the selective formation of the cap metal film. In this case, polishing is performed while the electrolytic solution is injected into the through hole 504.

〈効果〉
第３の実施形態に係る半導体装置の製造方法によると、電解めっきによりＣｕ配線表面にキャップメタル膜を形成した後に、連続的にキャップメタル膜表面を研磨して、Ｃｕ配線１０９表面上に均一なキャップメタル膜を形成することができる。さらにキャップメタル膜の膜厚を制御することができる。第３の実施形態に係る半導体装置の製造方法によると、配線間ショートおよび信頼性劣化のない、高歩留まりの配線を低コストに形成することができる。 <effect>
According to the method of manufacturing a semiconductor device according to the third embodiment, after forming a cap metal film on the surface of the Cu wiring by electrolytic plating, the surface of the cap metal film is continuously polished so as to be uniform on the surface of the Cu wiring 109. A cap metal film can be formed. Furthermore, the thickness of the cap metal film can be controlled. According to the method of manufacturing a semiconductor device according to the third embodiment, it is possible to form a high yield wiring without a short circuit between wirings and reliability deterioration at a low cost.

（第４の実施形態）
第４の実施形態に係る半導体装置の製造方法を図８で説明する。第２の実施形態との相違点は、まず無電解めっき法を用いてＣｕ配線１０９上にキャップメタル膜１１１を１ｎｍ〜２０ｎｍ程度の膜厚で形成する。次にＣｕ配線１０９上のキャップメタル膜１１１に電界をかけながら、導電性の基体５０５を用いて、絶縁膜１１２表面に余剰に析出したメタル３１０を電気的機械的に研磨することにある。〈絶縁膜と凹部の形成〉工程から〈Ｃｕ導電膜の形成〉工程を経て図８（Ａ）のＣｕ配線１０９が形成される。 (Fourth embodiment)
A method of manufacturing a semiconductor device according to the fourth embodiment will be described with reference to FIG. The difference from the second embodiment is that a cap metal film 111 is first formed with a film thickness of about 1 nm to 20 nm on the Cu wiring 109 by using an electroless plating method. Next, the metal 310 excessively deposited on the surface of the insulating film 112 is polished electrically and mechanically using a conductive substrate 505 while applying an electric field to the cap metal film 111 on the Cu wiring 109. The Cu wiring 109 shown in FIG. 8A is formed from the <formation of insulating film and recess> step through the <formation of Cu conductive film> step.

〈無電解めっき法によるキャップメタルの形成〉
第２の実施形態の〈Ｃｕ導電膜の形成〉工程で形成したＣｕ配線１０９上に、無電解めっき法で図８（Ｂ）に示す１ｎｍ〜２０ｎｍ程度の膜厚のキャップメタル膜３００を形成する。無電解めっき法でキャップメタル膜であるＣｏＷＰ膜を成長させるためには、キャップメタル膜３００を成長させる部位に触媒層が必要となるが、Ｃｕは触媒活性度が低いので、キャップメタル膜を形成する触媒層としての機能が十分ではない。そのため、まずパラジウム（Ｐｄ）膜等の触媒層をＣｕ配線１０９の上面に形成する。 <Cap metal formation by electroless plating>
A cap metal film 300 having a thickness of about 1 nm to 20 nm shown in FIG. 8B is formed on the Cu wiring 109 formed in the <Cu conductive film formation> step of the second embodiment by an electroless plating method. . In order to grow a CoWP film, which is a cap metal film, by electroless plating, a catalyst layer is required at a site where the cap metal film 300 is grown. However, since Cu has low catalytic activity, a cap metal film is formed. The function as a catalyst layer is not sufficient. Therefore, a catalyst layer such as a palladium (Pd) film is first formed on the upper surface of the Cu wiring 109.

Ｃｕ配線１０９上にＰｄ膜を形成する方法としては、例えば以下の置換めっき法が使用される。塩化パラジウムと塩酸との溶液中に、Ｃｕ配線１０９が形成された半導体基板を浸漬すると、当該溶液中にＣｕ配線１０９の表面に存在するＣｕが溶解する。このとき、Ｃｕの溶解にともなって放出された電子は、Ｃｕイオンよりもイオン化傾向が小さいパラジウムイオンに捕獲されるので、パラジウム原子がＣｕ原子と置換される。以上が置換めっき法である。置換は、Ｃｕ配線１０９の表面だけで起こるので、Ｃｕ配線１０９の表面にＰｄ膜が形成される。 As a method for forming the Pd film on the Cu wiring 109, for example, the following displacement plating method is used. When the semiconductor substrate on which the Cu wiring 109 is formed is immersed in a solution of palladium chloride and hydrochloric acid, Cu existing on the surface of the Cu wiring 109 is dissolved in the solution. At this time, the electrons emitted with the dissolution of Cu are captured by palladium ions having a smaller ionization tendency than Cu ions, so that the palladium atoms are replaced with Cu atoms. The above is the displacement plating method. Since substitution occurs only on the surface of the Cu wiring 109, a Pd film is formed on the surface of the Cu wiring 109.

このＰｄ膜を触媒層として無電解めっき法を実施し、ＣｏＷＰ膜を形成する。キャップメタル膜は、ＣｏＷＰ膜に限定されることはなく、無電解めっき法で形成するための触媒金属、還元液、プロセス条件を変更することによって、ＣｏＷＰ膜以外の膜を形成することができる。例えば、ニッケル、ニッケルの窒化物、金、銀、クロム、ロジウム、パラジウムなどの物質を含むキャップメタル膜を形成してもよい。なお置換めっき法によりＰｄ膜を形成する際、絶縁膜上の一部にも触媒金属が付着することにより余剰のメタル３１０が析出するので、以下の工程で当該余剰のメタル３１０を除去する。 An electroless plating method is performed using the Pd film as a catalyst layer to form a CoWP film. The cap metal film is not limited to the CoWP film, and a film other than the CoWP film can be formed by changing the catalyst metal, the reducing solution, and the process conditions for forming by the electroless plating method. For example, a cap metal film containing a substance such as nickel, nickel nitride, gold, silver, chromium, rhodium, or palladium may be formed. When the Pd film is formed by the displacement plating method, the surplus metal 310 is deposited due to the catalyst metal adhering to a part of the insulating film. Therefore, the surplus metal 310 is removed in the following steps.

〈半導体製造装置を使用した余剰の金属膜の除去〉
次に、図８（Ｃ）に示すＣｕ配線１０９上のキャップメタル膜に電界をかけながら、絶縁膜１１２上に析出した余剰のメタル３１０を導電性基体５０５により機械的に研磨除去する。ここで、導電性の基体５０５は研磨パッドとしても機能する。 <Removal of excess metal film using semiconductor manufacturing equipment>
Next, excessive metal 310 deposited on the insulating film 112 is mechanically polished and removed by the conductive substrate 505 while applying an electric field to the cap metal film on the Cu wiring 109 shown in FIG. Here, the conductive substrate 505 also functions as a polishing pad.

余剰の金属膜の除去は前述の第１の実施形態に係る半導体製造装置を使用する。説明の便宜上図８（Ｃ）では複数の貫通孔５０４を有する導電性の基体５０５のみを記載した。除去の方法の詳細を図５で示す。複数の貫通孔５０４内には電解液５０６が満たされている。複数の貫通孔５０４の側壁には絶縁性を有する膜５０７が形成され、電解液５０６とカソードとして機能する導電性の基体５０５とを電気的に絶縁する。電解液としては、金属原子を含まない溶液が望ましく、例えば硫酸及びシュウ酸アンモニウム等を含む溶液を用いる。この半導体製造装置を用いてキャップメタル膜３００表面に導電性の基体５０５及び電解液５０６を接触させる。 The excess metal film is removed using the semiconductor manufacturing apparatus according to the first embodiment described above. For convenience of explanation, only the conductive substrate 505 having a plurality of through holes 504 is shown in FIG. Details of the removal method are shown in FIG. The plurality of through holes 504 are filled with an electrolytic solution 506. An insulating film 507 is formed on the side walls of the plurality of through holes 504 to electrically insulate the electrolytic solution 506 from the conductive substrate 505 functioning as a cathode. As the electrolytic solution, a solution containing no metal atom is desirable. For example, a solution containing sulfuric acid and ammonium oxalate is used. Using this semiconductor manufacturing apparatus, the conductive substrate 505 and the electrolytic solution 506 are brought into contact with the surface of the cap metal film 300.

次に、導電性の基体５０５をカソード（負極）とし、アノード板５０２をアノード（正極）として電流密度が２０〜６０Ａ／ｄｍ²の電流を流す。プロセス温度は５０〜９０℃程度とする。電解液５０６と、カソードとして機能する導電性の基体５０５の両者はキャップメタル膜３００表面と接しており、両者は絶縁性を有する膜５０７によって電気的には絶縁されているので、キャップメタル膜３００表面と電解液５０６が接触している部分に電流が流れる。電解液には金属原子は含まれていないため、キャップメタル膜上に金属原子は析出しない。 Next, a current having a current density of 20 to 60 A / dm ² is passed through the conductive substrate 505 as a cathode (negative electrode) and the anode plate 502 as an anode (positive electrode). The process temperature is about 50 to 90 ° C. Both the electrolytic solution 506 and the conductive base 505 functioning as a cathode are in contact with the surface of the cap metal film 300, and both are electrically insulated by the insulating film 507. A current flows through a portion where the surface and the electrolyte 506 are in contact. Since the electrolytic solution contains no metal atoms, no metal atoms are deposited on the cap metal film.

導電性の基体５０５の回転数を３０〜６０ｒｐｍとし、半導体基板の回転数を３０〜６０ｒｐｍとし、半導体基板を導電性の基体５０５に押し付ける、押し付け圧を０．１ｐｓｉ（約６８９Ｐａ）以上０．５ｐｓｉ（約３４４７Ｐａ）以下とすることが好ましい。キャップメタル膜を形成するときの押し付け圧より増やすことで、確実に、絶縁膜１１２上に析出しているメタル３１０を除去することができるからである。導電性の基体５０５は、絶縁膜１１２に接していることが好ましい。絶縁膜１１２上に析出したメタルを確実に研磨除去することができるからである。 The rotational speed of the conductive substrate 505 is set to 30 to 60 rpm, the rotational speed of the semiconductor substrate is set to 30 to 60 rpm, and the semiconductor substrate is pressed against the conductive base body 505. The pressing pressure is 0.1 psi (about 689 Pa) or more and 0.5 psi. (About 3447 Pa) or less is preferable. This is because the metal 310 deposited on the insulating film 112 can be surely removed by increasing the pressing pressure when forming the cap metal film. The conductive substrate 505 is preferably in contact with the insulating film 112. This is because the metal deposited on the insulating film 112 can be reliably polished and removed.

上記の半導体装置の製造装置を使用すると配線上のキャップメタル膜に電解をかけることで電流の流れやすいキャップメタル膜３００の密着力は増す。したがって導電性の基体５０５の機械的研磨によっては、キャップメタル膜は除去されにくい。逆に、絶縁膜１１２上に析出したメタル３１０には、電流が流れにくいので機械的研磨によって研磨される。以上により絶縁膜１１２に析出したメタル３１０のみを導電性の基体５０５で機械的に研磨することができる。この結果図８（Ｄ）に示すようにＣｕ配線１０９表面全面にキャップメタル膜３００を形成できる。 When the above-described semiconductor device manufacturing apparatus is used, the adhesion of the cap metal film 300 where current easily flows is increased by applying electrolysis to the cap metal film on the wiring. Therefore, the cap metal film is hardly removed by mechanical polishing of the conductive substrate 505. On the contrary, the metal 310 deposited on the insulating film 112 is polished by mechanical polishing because a current hardly flows. Thus, only the metal 310 deposited on the insulating film 112 can be mechanically polished with the conductive substrate 505. As a result, a cap metal film 300 can be formed on the entire surface of the Cu wiring 109 as shown in FIG.

〈効果〉
キャップメタル膜３００表面に電界をかけながら、Ｃｕ配線１０９間の絶縁膜１１２上に析出したメタルを研磨することで、無電解めっきによりキャップメタル膜を形成する場合でも、Ｃｕ配線１０９表面上に均一なキャップメタル膜を形成することができる。従ってキャップメタル膜の膜厚が極端に薄くなり、キャップ膜としての特性が劣化するのを防止しつつ、絶縁膜１１２上のメタルをパッドの機械的研磨により除去することができる。さらに従来の無電解めっき法による絶縁膜上の余剰なメタル３１０による配線間ショートなどの弊害のない配線を形成することができる。第４の実施形態によると、キャップメタル膜を短時間で形成することができる。無電解めっき法は、化学反応によってキャップメタル膜を形成するので、電解めっきより比較的短時間でキャップメタル膜を形成できるからである。第４の実施形態に係る半導体装置の製造方法によると、配線間ショートおよび信頼性劣化のない、高歩留まりの配線を低コストに形成することができる。 <effect>
Even when the cap metal film is formed by electroless plating by polishing the metal deposited on the insulating film 112 between the Cu wirings 109 while applying an electric field to the surface of the cap metal film 300, it is uniform on the surface of the Cu wiring 109. A cap metal film can be formed. Therefore, the metal on the insulating film 112 can be removed by mechanical polishing of the pad while preventing the cap metal film from becoming extremely thin and deteriorating the characteristics as the cap film. Furthermore, it is possible to form a wiring that is free from harmful effects such as a short circuit between wirings due to an excessive metal 310 on the insulating film by a conventional electroless plating method. According to the fourth embodiment, the cap metal film can be formed in a short time. This is because the electroless plating method forms a cap metal film by a chemical reaction, so that the cap metal film can be formed in a relatively short time compared to the electrolytic plating. According to the method for manufacturing a semiconductor device according to the fourth embodiment, it is possible to form a high yield wiring without a short circuit between wirings and reliability deterioration at a low cost.

（第５の実施形態）
第５の実施形態に係る半導体装置の製造方法を図９で説明する。第２の実施形態との相違点は、無電解めっき法を用いて１ｎｍ〜２０ｎｍ程度の膜厚の第１のキャップメタル膜４０１をＣｕ配線１０９上に形成する。次に電解めっき法により第１のキャップメタル膜４０１の主成分を主成分とする第２のキャップメタル膜４０２を第１のキャップメタル膜４０１上に形成する。その後、導電性の基体５０５を用いて、絶縁膜１１２表面に余剰に析出したメタル４１０を機械的に研磨することにある。〈絶縁膜と凹部の形成〉工程から〈無電解めっき法によるキャップメタルの形成〉工程を経て図９（Ａ）のキャップメタル膜３００を形成する。 (Fifth embodiment)
A semiconductor device manufacturing method according to the fifth embodiment will be described with reference to FIG. The difference from the second embodiment is that a first cap metal film 401 having a thickness of about 1 nm to 20 nm is formed on the Cu wiring 109 by using an electroless plating method. Next, a second cap metal film 402 having the main component of the first cap metal film 401 as a main component is formed on the first cap metal film 401 by electrolytic plating. After that, the metal 410 excessively deposited on the surface of the insulating film 112 is mechanically polished using the conductive base 505. The cap metal film 300 of FIG. 9A is formed from the <formation of insulating film and recess> step through the <formation of cap metal by electroless plating method> step.

〈第２のキャップメタルの形成〉
まず図９（Ｂ）に示すように第１の実施形態に係る、半導体製造装置を使用して第２のキャップメタル膜４０２を第１のキャップメタル膜４０１上に形成する。第２のキャップメタル膜材料としては、コバルト合金またはニッケル合金、金合金などの第１のキャップメタル膜４０１の主成分を主成分とする材料が挙げられる。特に、コバルトニッケルは好ましい合金の具体例であるので、Ｃｕ配線１０９上に、電解めっき法を用いてコバルトニッケルを形成する。 <Formation of second cap metal>
First, as shown in FIG. 9B, a second cap metal film 402 is formed on the first cap metal film 401 using the semiconductor manufacturing apparatus according to the first embodiment. Examples of the second cap metal film material include a material mainly composed of the first cap metal film 401 such as a cobalt alloy, a nickel alloy, or a gold alloy. In particular, since cobalt nickel is a specific example of a preferable alloy, cobalt nickel is formed on the Cu wiring 109 using an electrolytic plating method.

説明の便宜上図９（Ｂ）では複数の貫通孔５０４を有する導電性の基体５０５のみを記載した。電解液としては、例えば、塩化コバルト、酸化ニッケル、シュウ酸アンモニウムを含む溶液を用いる。この電解液中には、絶縁膜上の余剰なメタル残渣の除去効率を上げるため、砥粒を０．１％〜１％含めてもよい。 For convenience of explanation, only the conductive substrate 505 having a plurality of through holes 504 is shown in FIG. 9B. As the electrolytic solution, for example, a solution containing cobalt chloride, nickel oxide, and ammonium oxalate is used. In this electrolytic solution, 0.1% to 1% of abrasive grains may be included in order to increase the removal efficiency of excess metal residues on the insulating film.

上記のように電解液５０６と、カソードとして機能する導電性の基体５０５とは第１のキャップメタル膜４０１表面で接し、両者は絶縁性を有する膜５０７によって電気的に絶縁されているので、第１のキャップメタル膜４０１表面と電解液５０６とが接触している部分に電流が流れる。その結果、たとえば、コバルト７０％ニッケル２９．５％シリカ砥粒０．５％の組成比を有するコバルトニッケル膜である、第１のキャップメタル膜４０１の主成分を主成分とする第２のキャップメタル膜４０２を第１のキャップメタル膜４０１表面に選択的に形成することができる。 As described above, the electrolytic solution 506 and the conductive base 505 functioning as a cathode are in contact with each other on the surface of the first cap metal film 401, and both are electrically insulated by the insulating film 507. A current flows through a portion where the surface of the cap metal film 401 and the electrolytic solution 506 are in contact with each other. As a result, for example, the second cap mainly composed of the main component of the first cap metal film 401, which is a cobalt nickel film having a composition ratio of cobalt 70% nickel 29.5% silica abrasive grains 0.5%. The metal film 402 can be selectively formed on the surface of the first cap metal film 401.

〈キャップメタル膜の研磨〉
次に、図９（Ｃ）に示すように、絶縁膜１１２の表面に析出したメタルを、同じく導電性の基体５０５を用いて研磨する。その結果、図９（Ｄ）に示すように、キャップメタル膜４０１及び４０２をＣｕ配線１０９表面全面に形成する。ここで、導電性の基体５０５は研磨パッドとしても機能する。導電性の基体５０５の回転数を３０〜６０ｒｐｍとし、半導体基板の回転数を３０〜６０ｒｐｍとし、半導体基板を導電性の基体５０５に押し付ける押し付け圧を０．１ｐｓｉ以上０．５ｐｓｉ以下とすることが好ましい。第２及び第３の実施形態と比較して押し付け圧を増やすことで、確実に絶縁膜１１２上に析出している余剰のメタル４１０を除去することができるからである。研磨中は、電解液が貫通孔５０４に含まれていなくてもよい。導電性の基体５０５は、絶縁膜１１２に接していることが好ましい。絶縁膜１１２上に析出したメタルを確実に研磨除去することができるからである。 <Polishing the cap metal film>
Next, as shown in FIG. 9C, the metal deposited on the surface of the insulating film 112 is polished using a conductive base 505 in the same manner. As a result, cap metal films 401 and 402 are formed on the entire surface of the Cu wiring 109 as shown in FIG. Here, the conductive substrate 505 also functions as a polishing pad. The rotational speed of the conductive base 505 is set to 30 to 60 rpm, the rotational speed of the semiconductor substrate is set to 30 to 60 rpm, and the pressing pressure for pressing the semiconductor substrate against the conductive base 505 is set to 0.1 psi to 0.5 psi. preferable. This is because the surplus metal 410 deposited on the insulating film 112 can be reliably removed by increasing the pressing pressure as compared with the second and third embodiments. During polishing, the electrolytic solution may not be contained in the through hole 504. The conductive substrate 505 is preferably in contact with the insulating film 112. This is because the metal deposited on the insulating film 112 can be reliably polished and removed.

上記工程では、第２のキャップメタル膜を第１のキャップメタル膜上に形成した後に、Ｃｕ配線間の絶縁膜上に析出する余剰のメタルを除去したが、第２のキャップメタル膜の形成と同時に余剰のメタルを除去してもよい。この場合は貫通孔５０４に電解液を注入したまま除去される。 In the above process, after the second cap metal film is formed on the first cap metal film, excess metal deposited on the insulating film between the Cu wirings is removed. At the same time, excess metal may be removed. In this case, the electrolytic solution is removed while being injected into the through hole 504.

〈第５の実施形態の方法で製造された半導体装置〉
図９（Ｄ）は前記第４の実施形態の方法で製造された半導体装置である。半導体基板（図示せず）上に形成された絶縁膜１１２表面部に形成された凹部１０９の底部及び側壁には、Ｔａからなる膜厚が２０ｎｍ程度のバリア層１１０が形成される。凹部４０９にはＣｕ膜が埋め込まれて、Ｃｕ配線１０９が形成されている。バリア層１１０としてＴａ膜に限定されることはなく、チタン（Ｔｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）などの高融点金属や、これらにＮ、Ｃ、Ｓｉがドープされた材質の膜でもよく、これらの積層膜であってもよい。 <Semiconductor Device Manufactured by Method of Fifth Embodiment>
FIG. 9D shows a semiconductor device manufactured by the method of the fourth embodiment. A barrier layer 110 made of Ta and having a thickness of about 20 nm is formed on the bottom and side walls of the recess 109 formed on the surface of the insulating film 112 formed on a semiconductor substrate (not shown). A Cu film 109 is embedded in the recess 409 to form a Cu wiring 109. The barrier layer 110 is not limited to a Ta film, and may be a refractory metal such as titanium (Ti), tungsten (W), ruthenium (Ru), or a film made of a material doped with N, C, or Si. Alternatively, a laminated film of these may be used.

Ｃｕ配線４０９の表面には、第１のキャップメタル膜４０１が形成されており、第１のキャップメタル膜の上には、第２のキャップメタル膜４０２が形成されている。第１のキャップメタル膜４０１は、ＣｏＷＰなどの無電解めっき法により形成される合金膜であることが好ましい。第２のキャップメタル膜４０２は、ＣｏＮｉなどの電解めっき法により形成される合金膜であることが好ましい。第１のキャップメタル膜４０１は、無電解めっき法により形成されるため、Ｐｄなどの触媒金属を含んでおり、Ｃｕ配線にもＰｄなどの触媒金属は含まれる。一方、第２のキャップメタル膜４０２は、電解めっき法により形成されるため、Ｐｄなどの触媒金属を含んでいない。第１のキャップメタル膜については、第４の実施形態で説明した、無電解めっき法で形成するための触媒金属、還元液、プロセス条件を変更することによって、ＣｏＷＰ膜以外の膜を形成することができる。 A first cap metal film 401 is formed on the surface of the Cu wiring 409, and a second cap metal film 402 is formed on the first cap metal film. The first cap metal film 401 is preferably an alloy film formed by electroless plating such as CoWP. The second cap metal film 402 is preferably an alloy film formed by electrolytic plating such as CoNi. Since the first cap metal film 401 is formed by an electroless plating method, it contains a catalytic metal such as Pd, and the Cu wiring also contains a catalytic metal such as Pd. On the other hand, since the second cap metal film 402 is formed by an electrolytic plating method, it does not contain a catalyst metal such as Pd. As for the first cap metal film, a film other than the CoWP film is formed by changing the catalyst metal, the reducing solution, and the process conditions for forming by the electroless plating method described in the fourth embodiment. Can do.

〈効果〉
第５の実施形態では、無電解めっき法により形成された第１のキャップメタル膜４０１の上に、第１のキャップメタル膜４０１の主成分を主成分とする第２のキャップメタル膜４０２を電解めっき法により形成する。従って第２のキャップメタル膜４０２は触媒金属を有していないので、不純物である触媒金属が相対的に少ないキャップメタル膜を形成することができる。そのため、層間絶縁膜上の余剰のメタルを研磨する際に、キャップメタル膜の膜厚が極端に薄くなるのをより確実に防止することが出来る。ここで第２のキャップメタル膜がＣｏＮｉであり、第１のキャップメタル膜がＣｏＷＰであれば、両者に共通する主成分とは、Ｃｏである。不純物とは、無電解めっき法を使用する前段階の触媒金属のＰｄなどが挙げられる。また、第１のキャップメタル膜を無電解めっき法で形成するので、電解めっき法により直接形成するよりも、短い時間でキャップメタル膜を形成することが出来る。無電解めっき後に電解めっきを施した場合、電解めっき中に無電解めっきでめっきされたＣｏＷＰ膜が溶解する間に、Ｐｄがさらに少なくなることから、層間絶縁膜の抵抗を低くすることができ直上のビアに対して、ＥＭ（ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏｎ）耐性を良化することができる。 <effect>
In the fifth embodiment, a second cap metal film 402 mainly composed of the main component of the first cap metal film 401 is electrolyzed on the first cap metal film 401 formed by an electroless plating method. It is formed by a plating method. Accordingly, since the second cap metal film 402 does not have a catalyst metal, it is possible to form a cap metal film with relatively few catalyst metals as impurities. Therefore, when the excess metal on the interlayer insulating film is polished, it is possible to more reliably prevent the cap metal film from becoming extremely thin. Here, if the second cap metal film is CoNi and the first cap metal film is CoWP, the main component common to both is Co. Examples of the impurities include Pd, which is a catalyst metal in a previous stage using an electroless plating method. In addition, since the first cap metal film is formed by the electroless plating method, the cap metal film can be formed in a shorter time than the direct formation by the electrolytic plating method. When electroplating is performed after electroless plating, Pd is further reduced while the CoWP film plated by electroless plating is dissolved during electroplating. EM (Electro Migration) resistance can be improved with respect to the via.

第５の実施形態によると、研磨によるキャップメタル膜の膜厚が極端に薄くなりキャップ膜としての特性が劣化するのを防止しつつ、同時に絶縁膜１１２上のメタルをパッドの機械的研磨により除去することができる。従って、均一なキャップメタル膜をＣｕ配線１０９表面上に形成することができ、従来の無電解めっき法による絶縁膜上の余剰なメタル４１０による配線間ショートなどの弊害は生じない。 According to the fifth embodiment, while preventing the cap metal film from being extremely thin due to polishing and deteriorating the characteristics as the cap film, the metal on the insulating film 112 is simultaneously removed by mechanical polishing of the pad. can do. Therefore, a uniform cap metal film can be formed on the surface of the Cu wiring 109, and there is no adverse effect such as a short circuit between the wirings due to the excessive metal 410 on the insulating film by the conventional electroless plating method.

(その他)
第１〜第５の実施形態において電解めっき法により形成するキャップメタル膜は、コバルトニッケル膜に限定されることはなく、Ａｕ（金）、Ａｇ（銀）などバリアとして特性をもつ膜も好ましい。コバルトニッケル膜以外の膜を形成する際には、電解液の種類及びプロセス条件を変更すればよい。第１の実施形態において、基体５０５全体が導電性であることは必須ではなく、例えば、貫通孔５０４周囲等の、基体表面の一部にカソードとして機能する導電体が露出する構成であってもよい。第２の実施形態の図６（Ｅ）及び第３の実施形態の図７（Ａ）では、貫通孔５０４の開口径がＣｕ配線１０９の幅よりも小さく記載したが、貫通孔５０４の開口径はＣｕ配線１０９の幅と同等程度であってもよい。貫通孔５０４の開口径は例えば直径１００μｍ以上５０００μｍ以下であることが好ましい。第４の実施形態の図８（Ｃ）及び第５の実施形態の図９（Ｂ）及び（Ｃ）では、貫通孔５０４の開口径がＣｕ配線１０９の幅と同等程度に記載したが、貫通孔５０４の開口径はＣｕ配線１０９の幅よりも小さくても構わない。第３の実施形態の図７（Ｃ）では、貫通孔５０４同士の間隔がＣｕ配線１０９の幅と同等程度に記載されているが、貫通孔５０４同士の間隔がＣｕ配線１０９の幅よりも大きくても小さくてもよい。貫通孔５０４同士の間隔は例えば１００μｍ以上５０００μｍ以下であり、貫通孔の面積が５０％以上８０％以下であることが好ましい。 (Other)
In the first to fifth embodiments, the cap metal film formed by the electrolytic plating method is not limited to the cobalt nickel film, and a film having characteristics as a barrier such as Au (gold) or Ag (silver) is also preferable. When a film other than the cobalt nickel film is formed, the type of the electrolytic solution and the process conditions may be changed. In the first embodiment, it is not essential that the entire base body 505 is conductive. For example, a conductor functioning as a cathode is exposed on a part of the surface of the base body such as around the through-hole 504. Good. In FIG. 6E of the second embodiment and FIG. 7A of the third embodiment, the opening diameter of the through hole 504 is described smaller than the width of the Cu wiring 109, but the opening diameter of the through hole 504 is described. May be approximately the same as the width of the Cu wiring 109. The opening diameter of the through hole 504 is preferably, for example, from 100 μm to 5000 μm. In FIG. 8C of the fourth embodiment and FIGS. 9B and 9C of the fifth embodiment, the opening diameter of the through hole 504 is described to be approximately the same as the width of the Cu wiring 109. The opening diameter of the hole 504 may be smaller than the width of the Cu wiring 109. In FIG. 7C of the third embodiment, the interval between the through holes 504 is described to be approximately equal to the width of the Cu wiring 109, but the interval between the through holes 504 is larger than the width of the Cu wiring 109. Or small. The interval between the through holes 504 is, for example, 100 μm or more and 5000 μm or less, and the area of the through holes is preferably 50% or more and 80% or less.

本発明の半導体製造装置は、単純な構造であり、且つ、めっき技術と研磨技術の融合である。従って、Ｃｕめっき層などを研磨する通常の研磨装置内部に内蔵することが可能である。そうすることで、半導体装置の製造時間、コストを大幅に短縮することが可能である、従って産業上の利用可能性は大きい。 The semiconductor manufacturing apparatus of the present invention has a simple structure and is a fusion of plating technology and polishing technology. Therefore, it can be incorporated in a normal polishing apparatus for polishing a Cu plating layer or the like. By doing so, it is possible to greatly reduce the manufacturing time and cost of the semiconductor device, and thus the industrial applicability is great.

第１の実施形態の半導体装置の製造装置を示す摸式図である。1 is a schematic diagram illustrating a semiconductor device manufacturing apparatus according to a first embodiment; 第１の実施形態の半導体装置の製造装置を示す摸式図である。1 is a schematic diagram illustrating a semiconductor device manufacturing apparatus according to a first embodiment; 第１の実施形態の半導体装置の製造装置の使用方法を示す模式図である。It is a schematic diagram which shows the usage method of the manufacturing apparatus of the semiconductor device of 1st Embodiment. 第１の実施形態の半導体装置の製造装置の使用方法を示す模式図である。It is a schematic diagram which shows the usage method of the manufacturing apparatus of the semiconductor device of 1st Embodiment. 第１の実施形態の半導体装置の製造装置の使用方法を示す模式図である。It is a schematic diagram which shows the usage method of the manufacturing apparatus of the semiconductor device of 1st Embodiment. 第２の実施形態の半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device of 2nd Embodiment. 第３の実施形態の半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device of 3rd Embodiment. 第４の実施形態の半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device of 4th Embodiment. 第５の実施形態の半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the semiconductor device of 5th Embodiment. 従来の半導体装置の製造工程を示す工程図である。It is process drawing which shows the manufacturing process of the conventional semiconductor device.

Explanation of symbols

１１０バリア膜
１１２絶縁膜
１１３凹部
１１４シード層
１１５Ｃｕ層
１１１、３００，４０１，５１１キャップ（バリア）メタル
１０９Ｃｕ配線
４０２キャップ（バリア）メタル
５０１定盤
５０２アノード
５０３絶縁性基体
５０４貫通孔
５０５導電性基体
５０６電解液
５０８基板
５３０電解供給機構
５４０回転機構
５５０基板保持部 110 Barrier film 112 Insulating film 113 Recess 114 Seed layer 115 Cu layer 111, 300, 401, 511 Cap (barrier) metal 109 Cu wiring 402 Cap (barrier) metal 501 Surface plate 502 Anode 503 Insulating substrate 504 Through hole 505 Conductivity Substrate 506 Electrolytic solution 508 Substrate 530 Electrolytic supply mechanism 540 Rotating mechanism 550 Substrate holder

Claims

In a method for manufacturing a semiconductor device having a wiring embedded in an insulating film,
Forming a groove in an insulating film formed on the substrate;
Embedding a conductive film in the groove;
A potential difference between an anode electrically connected to the electrolyte and a cathode exposed on the surface of the substrate is brought into contact with the surface of the conductive film while a substrate having a plurality of through holes into which the electrolyte has been injected is brought into contact with the surface of the conductive film. And a step of surface-treating the insulating film in which the conductive film is embedded.

The method of manufacturing a semiconductor device according to claim 1, wherein the substrate has conductivity, and the entire surface of the substrate is the cathode.

The method for manufacturing a semiconductor device according to claim 1, wherein the plurality of through holes of the base body have insulating side walls.

4. The method according to claim 1, wherein the electrolytic solution contains a metal element, and the surface treatment is an electrolytic plating treatment for depositing the metal element contained in the electrolytic solution on a surface of the conductive film embedded in the insulating film. A method for manufacturing a semiconductor device according to claim 1.

The electrolyte contains only a nonmetallic element, and the surface treatment is a metal formed on the insulating film due to electroless plating that forms a cap metal film on the surface of the conductive film after the conductive film embedding step. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is a polishing process for removing the film.

The method for manufacturing a semiconductor device according to claim 4, further comprising a step of polishing the surface of the plating film formed on the conductor film by the electrolytic plating with the substrate after the surface treatment step.

6. The semiconductor according to claim 5, further comprising a step of forming a second cap metal film on the surface of the cap metal film by an electrolytic plating method between the step of forming the cap metal film and the surface treatment step. Device manufacturing method.

In a semiconductor device having a wiring embedded in an insulating film,
An insulating film formed on the semiconductor substrate;
A groove formed in the insulating film;
A conductive film embedded in the groove;
A first cap metal film formed on the conductive film;
A second cap metal film formed on the first cap metal film and including a main component of the first cap metal film as a main component;
A semiconductor device comprising:

In a semiconductor device manufacturing apparatus for processing a main surface of a semiconductor substrate,
A surface plate,
An anode plate provided on the surface plate;
An insulating base provided on the anode plate and having a plurality of through holes communicating with the anode plate;
A conductive substrate functioning as a cathode, provided on the insulating substrate, having a through hole communicating with the through hole of the insulating substrate, having an electrolyte sidewall and an insulating side wall;
Means for holding the semiconductor substrate and pressing the main surface of the semiconductor substrate against the conductive substrate;
Means for moving the surface plate relative to the main surface of the held semiconductor substrate;
A device for manufacturing a semiconductor device.