JP4537523B2

JP4537523B2 - Pulse plating method for Cu-based embedded wiring

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Publication number: JP4537523B2
Application number: JP2000037414A
Authority: JP
Inventors: 剛司神吉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-02-16
Filing date: 2000-02-16
Publication date: 2010-09-01
Anticipated expiration: 2020-02-16
Also published as: JP2001230252A

Description

【０００１】
【発明の属する技術分野】
本発明はＣｕ系埋込配線のパルスメッキ方法に関するものであり、特に、ダマシン（Ｄａｍａｓｃｅｎｅ）法を用いて微細なＣｕ系埋込配線を形成する際に、密着性に優れたＣｕ系メッキ層を形成するための手法に特徴のあるＣｕ系埋込配線のパルスメッキ方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、或いは、高速化に伴って、信号遅延を低減するために配線層の低抵抗化が要請されており、従来のＡｌ配線層に替わってＡｌより抵抗率が小さく、且つ、エレクトロマイグレーション（ＥＭ）耐性がＡｌの約２倍であるＣｕ配線が、高集積化し微細化されたＬＳＩ配線材料として用いられている。
【０００３】
しかし、一般に微細な配線層を形成する場合にはドライ・エッチングを施す必要があるが、Ｃｕの場合にはＣｕのハロゲン化物の蒸気圧が低いため従来のＲＩＥ（反応性イオンエッチング）法では低温において十分なエッチングレートが得られないという問題があり、また、異方性エッチングが困難であるという問題もあり、さらには、ハロゲン化物の残渣によりコロージョンが発生するという問題がある。
【０００４】
そこで、このような微細加工の難しいＣｕ配線を形成する有効な手法の一つとして、セルフアライン技法を用いたダマシン法と呼ばれる方法が開発されている。
このダマシン法とは、層間絶縁膜に設けた配線パターンに沿った溝、及び、ビアホールにＣｕ膜を堆積させて埋め込んだのち、上部の不要部分を化学機械研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法によって除去することによって埋め込み導電層を形成する方法である。
【０００５】
なお、この場合の溝或いはビアホール内にＣｕ膜を堆積させる方法としては、段差被覆性（ステップ・カヴァレッジ）の優れているＣＶＤ（化学気相成長）法、段差被覆性の劣るスパッタリング法とその後のリフローの組合せ、電解メッキ法、或いは、無電解メッキ法が検討されている。
【０００６】
なお、ダマシン法でＣｕ埋込配線層を形成する場合には、Ｃｕは層間絶縁膜を構成するＳｉＯ₂中を容易に拡散しシリコン半導体中で深い準位を形成して少数キャリアの寿命を縮めるので、Ｃｕの拡散を防止するために、ＳｉＯ₂層とＣｕ層の間にＴｉＮ層等のバリヤメタル層を介在させる必要がある。
【０００７】
上記の手法の内、電解メッキ法を用いてＣｕ膜を埋め込む場合には、ＴｉＮ等のバリアメタル上にＣｕメッキ層を直接電解メッキすることはできないので、予め薄いＣｕ膜からなるメッキベース層、即ち、Ｃｕシード層をバリアメタルの表面に形成しておき、Ｃｕメッキ液中でＣｕシード層を介して通電してＣｕシード層上にＣｕメッキ層を形成することになる。
【０００８】
この様なＣｕシード層は、ステップ・カヴァレッジが悪いと、ビアホール（Ｖｉａ）或いは溝（Ｔｒｅｎｃｈ）において、Ｃｕメッキ層による埋込が不完全になるなど、Ｃｕ埋込配線プロセスはＣｕシード層に大きく影響されることになる。
【０００９】
そのため、Ｃｕシード層は、ビアホールや溝の形状を変化させることのない程度の薄い膜である必要があるが、バリアメタル層との密着性に優れるスパッタリング法によって薄い膜をカヴァレッジ性良く成膜することは困難である。
【００１０】
一方、カヴァレッジ性に優れるＣＶＤ法を用いた場合には、薄い膜を成膜することは可能であるが、ＣＶＤ法によって成膜したＣｕ薄膜は、ＴｉＮ等のバリアメタル層との密着力が弱く、場合によっては、バリアメタル層とＣｕ埋込層との間に間隙ができるなど悪影響を与えてしまうという問題がある。
【００１１】
したがって、電解メッキ法によってＣｕ埋込層を形成する場合には、Ｃｕシード層とバリアメタル層との密着力の向上が重要な問題となる。
そこで、この様なＣｕシード層とバリアメタル層との密着力を向上するために、所謂セメンテーション法を用いてＣｕシード層を形成することを試みたので、これを図７を参照して説明する。
【００１２】
図７（ａ）参照
まず、ＴｉＮバリアメタル層３１上にＴｉＮバリアメタル層３１との密着性の良好なＺｎからなるシード層３２をカヴァレッジ性に優れたＣＶＤ法によって形成して試料とする。
【００１３】
図７（ｂ）参照
次いで、置換槽３３中に収容したＣｕやＺｎの錯体を生成できるシアン（ＣＮ）浴或いはアンモニア（ＮＨ₃）浴からなるＣｕ置換液３４に試料を浸漬する。
【００１４】
図７（ｃ）参照
次いで、このＣｕ置換液３４中で、
Ｚｎ＋Ｃｕ²⁺→Ｚｎ²⁺＋Ｃｕ
のセメンテーション反応が生じ、Ｚｎからなるシード層３２がＣｕシード層３５に置換される。
【００１５】
図７（ｄ）参照
次いで、Ｃｕシード層３５の形成された試料をＣｕ置換液３４から引上げ、メッキ槽３６中に収容された硫酸銅を含むＣｕメッキ液３７に浸漬し、電源３８を介して陽極３９側を正（＋）に、ＴｉＮバリアメタル層３１側を負（−）にして順方向に直流電流を流すことによってＣｕシード層３５上にＣｕメッキ層４０を形成する。
【００１６】
この様に、セメンテーション法を用いた場合には、始めにＴｉＮバリアメタル層３１と密着性に優れたＺｎからなるシード層３２を形成しているので、ビアホールや溝内をＣｕメッキ層で埋め込む際に、バリアメタル層との間に間隙を発生させることなくＣｕメッキ層を形成することが可能になる。
【００１７】
また、この様なＺｎからなるシード層３２を形成した試料に直接電解メッキを試みたので、この例を図８を参照して説明する。
図８（ａ）参照
まず、ＴｉＮバリアメタル層３１上にＴｉＮバリアメタル層３１との密着性の良好なＺｎからなるシード層３２をカヴァレッジ性に優れたＣＶＤ法によって形成して試料とする。
【００１８】
図８（ｂ）参照
次いで、この試料をメッキ槽３６中に収容された硫酸銅を含むＣｕメッキ液３７に浸漬し、電源３８を介して陽極３９側を正（＋）に、ＴｉＮバリアメタル層３１側を負（−）にして順方向に直流電流を流すことによってシード層３２上にＣｕメッキ層４０を直接形成する。
【００１９】
この場合も、ＴｉＮバリアメタル層３１と密着性に優れたＺｎからなるシード層３２を形成しているので、ビアホールや溝内をＣｕメッキ層で埋め込む際に、バリアメタル層との間に間隙を発生させることなくＣｕメッキ層を形成することが可能になる。
【００２０】
【発明が解決しようとする課題】
しかし、セメンテーション法を用いた場合には、ＺｎをＣｕに置換する置換液はシアン浴或いはアンモニア浴に限られ、このシアン浴或いはアンモニア浴からＣｕ埋込メッキを行なうことはできないので、Ｃｕメッキ層を形成する際に、置換液とは別にＣｕメッキ液を用意する必要があり、コスト高になるという問題がある。
【００２１】
また、Ｚｎからなるシード層３２上に直流電界によって電解メッキを行なった場合には、Ｚｎからなるシード層３２とＣｕメッキ層４０との間の密着性が必ずしも十分ではないという問題がある。
【００２２】
したがって、本発明は、密着性に優れ且つ埋込性に優れたＣｕ系埋込配線を低コストで形成することを目的とする。
【００２３】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図１は、半導体基板、溝、或いは、孔等を省略した本発明のパルスメッキ法の基本的工程を示す図である。
図１参照
（１）本発明は、Ｃｕ系埋込配線のパルスメッキ法において、絶縁膜に溝或いは孔の少なくとも一方を設ける工程、絶縁膜の表面及び溝或いは孔の露出面にバリアメタル１を形成する工程、バリアメタル１上にＣｕよりも卑である金属からなる第１のシード層２を形成する工程、逆方向パルス電界によって、第１のシード層２の少なくとも一部を溶解する工程、逆方向パルス電界の印加後、順方向パルス電界によって第１のシード層２の元素を含んだＣｕ合金からなる第２のシード層７を形成する工程、第２のシード層の形成後、順方向直流電流を流してＣｕまたはＣｕを主成分とする合金のいずれかからなるＣｕ系導電体を電界メッキ形成する工程を有することを特徴とする。
【００２４】
この様に、バリアメタル１とＣｕ系メッキ層８との間に、Ｃｕ系メッキ層８とは組成の異なるＣｕ合金層を設けることによって、バリアメタル１とＣｕ系メッキ層８との間の密着性及び埋込性を改善することができる。
なお、Ｃｕを主成分とする合金とは、例えば、Ｃｕ−Ｚｎ合金であり、また、Ｃｕ系メッキ層８とは組成の異なるＣｕ合金層とは、例えば、Ｃｕ系メッキ層８とは組成比の異なるＣｕ−Ｚｎ合金、或いは、Ｃｕ−Ｆｅ合金等である。
【００２６】
また、バリアメタル１上に、Ｃｕ以外の金属からなる第１のシード層２、即ち、Ｃｕよりバリアメタル１との密着性の優れ且つＣｕよりも卑である金属Ｍからなるシード層２を設けるとともに、逆方向のパルス電界によりシード層２の少なくとも一部が溶解されてＣｕ合金からなる第２のシード層７が形成されるので、第１のシード層２上にＣｕ系導電体からなるメッキ層８を直流電界でメッキした場合よりも、密着性が改善される。
【００２７】
なお、電源３による電界方向を陽極６側が負となるように、逆方向のパルス電流を流すことによって、
Ｍ→Ｍ²⁺＋２ｅ
の反応によって第１のシード層２が溶け出し、次いで、電源３による電界方向を陽極６側が正となるように、順方向のパルス電流を流すことによって、
Ｍ²⁺＋２ｅ→Ｍ、及び、
Ｃｕ²⁺＋２ｅ→Ｃｕ
の反応が負極側で生じて、Ｍ−Ｃｕ合金からなる第２のシード層７が形成され、最後に、順方向の直流電界によって、
Ｃｕ²⁺＋２ｅ→Ｃｕ
の反応によってＣｕ系メッキ層８が形成される。
なお、メッキ槽４に収容されたメッキ液５がＣｕメッキ液であれば、Ｃｕ系メッキ層８は純粋にＣｕメッキ層となり、他の金属元素を含んでいる場合には、Ｃｕを主成分とするＣｕ系合金メッキ層となる。
【００２８】
（２）また、本発明は、Ｃｕ系埋込配線のパルスメッキ法において、絶縁膜に溝或いは孔の少なくとも一方を設ける工程、絶縁膜の表面及び溝或いは孔の露出面にバリアメタル１を形成する工程、バリアメタル１上にＣｕまたはＣｕを主成分とする合金のいずれかからなるＣｕ系導電体のメッキ浴中で不溶解性の補助電極を形成する工程、補助電極上にＣｕよりも卑である金属からなる第１のシード層２を形成する工程、逆方向パルス電界によって、第１のシード層２の少なくとも一部を溶解する工程、逆方向パルス電界の印加後、順方向パルス電界によって第１のシード層２の元素を含んだＣｕ合金からなる第２のシード層７を形成する工程、第２のシード層の形成後、順方向直流電流を流してＣｕまたはＣｕを主成分とする合金のいずれかからなるＣｕ系導電体を電界メッキ形成する工程を有することを特徴とする。
【００２９】
この様に、バリアメタル１と第１のシード層２との間にＣｕ系導電体のメッキ浴中で不溶解性の補助電極を設けることによって、第１のシード層２が全て溶解した場合にも、電解メッキすることが可能になるので、パルス電界の操作に厳密性が要求されず、制御が容易になる。
なお、この場合の補助電極としては、メッキ浴中で不溶解性であること以外に、良導電性を有することが望ましいので、Ｐｔ、Ａｇ、或いは、Ａｕが好適である。
【００３２】
（３）また、本発明は、上記（２）において、第２のシード層７の形成工程において逆方向パルス電界と順方向パルス電界を交互に印加し、且つ、１周期に流れる逆方向積算電流量と順方向積算電流量を等しくするとともに逆方向電流値を順次低減するように印加することを特徴とする。
【００３３】
この様に、第２のシード層７の形成工程において逆方向パルス電界と順方向パルス電界を交互に印加し、且つ、１周期に流れる逆方向積算電流量と順方向積算電流量を等しくするとともに逆方向電流値を順次低減することによって、第２シード層の組成の面内分布を均一にすることができ、且つ、表面に凹凸の少ないスムーズな膜厚分布が均一なメッキ層８の成膜を行なうことができる。
【００３４】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態のメッキ工程を説明するが、まず、図２を参照して、本発明の第１の実施の形態における印加電流のパルス波形図を説明する。
なお、図２においては、ＳｉＯ₂ウェハ上に、ＴｉＮバリアメタル層を介して厚さ１００ｎｍのＺｎシード層を形成したのち、２ｃｍ×２ｃｍの面積に切り出した基板を試料として用い、メッキ槽中に硫酸銅系の通常のＣｕメッキ液を２００ｃｃ収容して実験を行なった。
【００３５】
図２参照
まず、シード層溶解工程においては、例えば、１００ｍＡ／ｃｍ²の逆方向電流を２０ｍ秒間流してシード層の一部を溶解させたのち、１０ｍＡ／ｃｍ²の順方向電流を２０ｍ秒間、例えば、１０〜３０周期、例えば、１０周期流してＺｎ−Ｃｕ合金シード層を形成し、最後に順方向直流電流を流してＣｕメッキ層を形成する。
【００３６】
次に、図３を参照して、Ｚｎ−Ｃｕ合金シード層の組成を説明する。
図３（ａ）参照
図３（ａ）は、析出工程において印加するパルス電位を、低電位においてもＺｎ析出電位以上とした場合を示す図であり、最初の逆方向電界によってＺｎシード層１３の一部を溶解させ、次いで、Ｚｎ析出電位以上のパルス電界を印加することによって、ＺｎはＣｕより卑であるのでＣｕシード層１７が析出する。
なお、符号１６は、Ｚｎシード層１３の溶解部である。
【００３７】
図３（ｂ）参照
図３（ｂ）は、析出工程において印加するパルス電位を、高電位においてはＺｎ析出電位以上とし、低電位においてはＺｎ析出電位以下とした場合を示す図であり、最初の逆方向電界によってＺｎシード層１３の一部を溶解させ、次いで、Ｚｎ析出電位以上のパルス電界が印加された場合には、図４（ａ）の場合と同様にＣｕシード層１８が析出し、Ｚｎ析出電位以下のパルス電界が印加された場合には、Ｚｎ−Ｃｕ合金シード層１９が析出し、再び、Ｚｎ析出電位以上のパルス電界が印加された場合には、Ｃｕシード層２０が析出する。
【００３８】
図３（ｃ）参照
図３（ｃ）は、析出工程において印加するパルス電位を、高電位においてもＺｎ析出電位以下とした場合を示す図であり、最初の逆方向電界によってＺｎシード層１３の一部を溶解させ、次いで、Ｚｎ析出電位以下のパルス電界を印加することによって、Ｚｎ−Ｃｕ合金シード層２１が析出する。
【００３９】
したがって、印加するパルス電界の順方向電位によってＺｎ−Ｃｕ合金シード層の組成は任意に設定することができ、上記の第１の実施の形態の場合には、Ｚｎ−Ｃｕ合金シード層１４の全体がＺｎ−Ｃｕ合金となるように電位を設定する。
【００４０】
なお、シード層を構成する金属がＣｕより貴である元素（Ｍ）を用いた場合には、図３の場合と逆の結果が得られ、電位が低い場合にはＭ−Ｃｕ合金シード層が形成され、一方、電位が高い場合には、Ｍシード層が再び形成されることになり、このメッキ液からはＣｕメッキ層を形成することができなくなる。
【００４１】
次に、図４を参照して、図２に示したメッキ工程をＣｕ埋込配線層の形成に適用した本発明の第１の実施の形態のメッキ工程を説明する。
図４（ａ）参照
まず、シリコン基板（図示せず）に堆積させたＳｉＯ₂からなる層間絶縁膜１１に深さが０．７５μｍで、幅が０．６μｍのトレンチを形成し、トレンチ内に、ＣＶＤ法によって厚さが例えば、５０ｎｍのＴｉＮバリアメタル層１２を形成したのち、ＣＶＤ法を用いて厚さが例えば、１００ｎｍのＺｎシード層１３を成膜する。
したがって、成膜後のトレンチの未充填部である開口部の幅は、０．３μｍ（＝０．６μｍ−２×０．０５μｍ−２×０．１μｍ）となる。
【００４２】
図４（ｂ）参照
次いで、メッキ槽内に収容した硫酸銅系の通常のＣｕメッキ液中に、シリコン基板を浸漬し、陽極側を負にして、１００ｍＡ／ｃｍ²の逆方向電流を２０ｍ秒間流して、
Ｚｎ→Ｚｎ²⁺＋２ｅ
の反応によってＺｎシード層１３の一部を溶解させる。
【００４３】
図４（ｃ）参照
次いで、陽極側を正にして、１０ｍＡ／ｃｍ²の順方向電流を２０ｍ秒間流して、
Ｚｎ²⁺＋２ｅ→Ｚｎ、及び、
Ｃｕ²⁺＋２ｅ→Ｃｕ
の反応によってＺｎ−Ｃｕ合金シード層１４を形成する。
【００４４】
図４（ｄ）参照
引き続いて、順方向直流電流を流して、
Ｃｕ²⁺＋２ｅ→Ｃｕ
の反応によってＺｎ−Ｃｕ合金シード層１４上にＣｕメッキ層１５を形成して、トレンチを埋め込む。
【００４５】
最後に、図示しないものの、スラリーとしてアルミナ粉末をベースとした化学機械研磨法を用い、２００〜３００ｇ／ｃｍ²、好適には２５０ｇ／ｃｍ²の研磨圧力で、回転数５０〜１００回転／分（ｒｐｍ）、好適には５０回転／分で、１〜２分研磨して、Ｃｕメッキ層１５、Ｚｎ−Ｃｕ合金シード層１４、Ｚｎシード層１３、及び、ＴｉＮバリアメタル層１２の不要部分、即ち、層間絶縁膜１１に設けたトレンチの高さ以上に堆積したＣｕメッキ層１５乃至ＴｉＮバリアメタル層１２を除去して埋め込みＣｕ埋込配線層を形成する。
【００４６】
上述の様に、本発明の第１の実施の形態においては、まず、メッキするＣｕとは異なったＴｉＮバリアメタル層１２と密着性の良好で、且つ、Ｃｕより卑なＺｎからなるＺｎシード層１３を形成したのち、逆方向電界によってＺｎシード層１３の一部を除去してＺｎ−Ｃｕ合金シード層１４を形成しているので、Ｚｎシード層１３上に直接Ｃｕメッキ層１５を形成する場合に比べて密着性が向上する。
【００４７】
また、Ｚｎ−Ｃｕ合金シード層１４を形成する際に、順方向のパルス電流を用いることによって、直流電流を用いた場合より、Ｚｎ−Ｃｕ合金シード層１４の組成の面内分布を均一にすることができる。
【００４８】
次に、図５及び図６を参照して、本発明の第２の実施の形態を説明するが、まず、図５を参照して、本発明の第２の実施の形態における印加電流のパルス波形図を説明する。
なお、図５においては、ＳｉＯ₂ウェハ上に、ＴｉＮバリアメタル層を介して厚さ１００ｎｍのＰｔ補助電極及び厚さ１００ｎｍのＺｎシード層を形成したのち、２ｃｍ×２ｃｍの面積に切り出した基板を試料として用い、メッキ槽中に硫酸銅系の通常のＣｕメッキ液を２００ｃｃ収容して実験を行なった。
【００４９】
図５参照
まず、シード層溶解工程においては、例えば、２００ｍＡ／ｃｍ²の逆方向電流を１００ｍ秒間流してＺｎシード層を全て溶解させたのち、１０ｍＡ／ｃｍ²の順方向電流を２秒間、次いで、電流値が順次漸減するように逆方向電流を流すとともに、逆方向電流パルスの積算電流量と同じ積算電流量になるように印加時間を調整した１０ｍＡ／ｃｍ²の順方向電流を流し、この周期を１０〜３０周期、例えば、１０周期繰り返してＺｎ−Ｃｕ合金シード層を形成し、最後に順方向直流電流を流してＣｕメッキ層を形成する。
【００５０】
この様に、本発明の第２の実施の形態においては、Ｐｔ補助電極を形成しているので、Ｚｎシード層を全て溶解しても、Ｚｎ−Ｃｕ合金シード層の形成が可能になる。
なお、上記の第１の実施の形態の場合には、Ｚｎシード層を全て溶解させた場合には、順方向パスル電界を印加しても、Ｚｎ層、Ｚｎ−Ｃｕ合金層、或いは、Ｃｕ層のいずれの層も生成することができなかった。
【００５１】
次に、図６を参照して、図５に示したメッキ工程をＣｕ埋込配線層の形成に適用した本発明の第２の実施の形態のメッキ工程を説明する。
図６（ａ）参照
まず、シリコン基板（図示せず）に堆積させたＳｉＯ₂からなる層間絶縁膜１１に幅が０．６μｍのトレンチを形成し、トレンチ内に、ＣＶＤ法によって厚さが例えば、５０ｎｍのＴｉＮバリアメタル層１２を形成したのち、真空蒸着法を用いて厚さが、例えば、１００ｎｍのＰｔ補助電極２２を形成し、次いで、ＣＶＤ法を用いて厚さが例えば、１００ｎｍのＺｎシード層１３を成膜する。
したがって、成膜後のトレンチの未充填部である開口部の幅は、０．１μｍ（＝０．６μｍ−２×０．０５μｍ−２×０．１μｍ−２×０．１μｍ）となる。
【００５２】
図６（ｂ）参照
次いで、メッキ槽内に収容した硫酸銅系の通常のＣｕメッキ液中に、ＳｉＯ₂ウェハ１１を浸漬し、陽極側を負にして、１００ｍＡ／ｃｍ²の逆方向電流を１００ｍ秒間流して、
Ｚｎ→Ｚｎ²⁺＋２ｅ
の反応によってＺｎシード層１３の全て溶解させる。
【００５３】
図６（ｃ）参照
次いで、陽極側を正にして、１０ｍＡ／ｃｍ²の順方向電流を２秒間流し、
Ｚｎ²⁺＋２ｅ→Ｚｎ、及び、
Ｃｕ²⁺＋２ｅ→Ｃｕ
の反応によってＺｎ−Ｃｕ合金シード層１４を形成し、次いで、図５に示すように、再び、電流値が順次漸減するように逆方向電流を流すとともに、逆方向電流パルスの積算電流量と同じ積算電流量になるように印加時間を調整した１０ｍＡ／ｃｍ²の順方向電流を流し、この周期を１０〜３０周期、例えば、１０周期繰り返してＺｎ−Ｃｕ合金シード層１４を形成する。
【００５４】
図６（ｄ）参照
引き続いて、順方向直流電流を流して、
Ｃｕ²⁺＋２ｅ→Ｃｕ
の反応によってＺｎ−Ｃｕ合金シード層１４上にＣｕメッキ層１５を形成して、トレンチを埋め込む。
【００５５】
最後に、図示しないものの、上記の第１の実施の形態と同様に、スラリーとしてアルミナ粉末をベースとした化学機械研磨法を用い、２００〜３００ｇ／ｃｍ²、好適には２５０ｇ／ｃｍ²の研磨圧力で、回転数５０〜１００回転／分（ｒｐｍ）、好適には５０回転／分で、１〜２分研磨して、Ｃｕメッキ層１５、Ｚｎ−Ｃｕ合金シード層１４、Ｚｎシード層１３、Ｐｔ補助電極２２、及び、ＴｉＮバリアメタル層１２の不要部分、即ち、ＳｉＯ₂ウェハ１１に設けたトレンチの高さ以上に堆積したＣｕメッキ層１５乃至ＴｉＮバリアメタル層１２を除去して埋め込みＣｕ埋込配線層を形成する。
【００５６】
この様に、本発明の第２の実施の形態においては、Ｐｔ補助電極２２を介してＺｎシード層１３を形成しているので、Ｚｎシード層１３を溶解させる工程において、Ｚｎシード層１３を全て溶解させてもＺｎ−Ｃｕシード層１４の形成が可能になるので、逆方向電界及び電流量の設定が容易になる。
【００５７】
また、本発明の第２の実施の形態においては、正負のパルス電流を交互に、且つ、電流値が漸減するように印加するとともに、一周期の逆方向の積算電流量と順方向の積算電流量とが同じになるようにしているので、シード層を形成しては溶解する工程を繰り返すことになり、上記の第１の実施の形態よりも凹凸の少ない膜厚分布が均一なＺｎ−Ｃｕ合金シード層１４を形成することができる。
【００５８】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態において印加する電流量及び印加時間は任意であり、Ｚｎシード層の厚さ及び生成するＺｎ−Ｃｕ合金シード層の厚さに応じて設定すれば良いものである。
【００５９】
また、上記の第１の実施の形態においては、印加する逆方向電界は最初のパルスのみであるが、図５に示したような順次漸減する逆方向電界を周期的に印加しても良いものであり、一方、Ｐｔ補助電極を用いる上記の第２の実施の形態においても、図２に示したパルス電界を印加しても良いものである。
【００６０】
また、上記の各実施の形態においては、Ｃｕ埋込配線層の形成工程として説明しているが、Ｃｕ埋込配線層の形成工程のみに限られるものではなく、下層の配線層に対するＣｕ系埋込プラグを同時に、或いは、別工程で形成する場合にも適用されるものである。
【００６１】
また、上記の各実施の形態においては、埋込配線層をＣｕメッキ層によって形成しているが、純粋にＣｕメッキ層に限られるものではなく、Ｃｕを主成分とするメッキ可能なＣｕ系合金であれば良く、例えば、Ｃｕ−Ｚｎ合金を用いても良いものである。
【００６２】
また、上記の各実施の形態においては、第１のシード層としてＺｎシード層を用いているが、Ｚｎシード層に限られるものではなく、ＣｕよりＴｉＮバリアメタル層との密着性が良好で、且つ、Ｃｕより卑の金属、例えば、Ｆｅを用いても良いものである。
【００６３】
また、上記の各実施の形態においては、バリアメタルとしてＴｉＮを用いているが、ＴｉＮに限られるものではなく、例えば、ＴａＮ或いはＷＮを用いても良いものである。
【００６４】
また、上記の第２の実施の形態においては、補助電極としてＰｔを用いているが、Ｐｔに限られるものではなく、少なくとも第１シード層（Ｍ）をメッキにより成膜可能である金属であれば良く、また、第１シード層及びＣｕの両方をメッキにより成膜可能である金属であれば、Ｍ−Ｃｕ合金シード層の形成が可能になり、この様なＰｔに代わる金属としては、Ａｇ或いはＡｕが好適である。
【００６５】
【発明の効果】
本発明によれば、電界パルス法によって、第１のシード層を構成する金属をＣｕと置換しているので、同一のメッキ液を用いてシード層の形成とＣｕ系メッキ層の形成が可能になるので、装置構成が簡単になり、且つ、密着性に優れたＣｕ系埋込配線形成することができ、また、シード層の材料及び印加するパルス電界の波形を選択・制御することによって、Ｃｕ系埋込配線の電気伝導度、機械的強度、耐熱性等を向上することができ、ひいては、高集積化し微細化した配線層を有する半導体集積回路装置の信頼性の向上或いは低コスト化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態における印加電流のパルス波形図である。
【図３】本発明の第１の実施の形態における合金シード層の組成の説明図である。
【図４】本発明の第１の実施の形態のメッキ工程の説明図である。
【図５】本発明の第２の実施の形態における印加電流のパルス波形図である。
【図６】本発明の第２の実施の形態のメッキ工程の説明図である。
【図７】セメンテーションを用いたシード層の形成工程の説明図である。
【図８】直流電解メッキ工程の説明図である。
【符号の説明】
１バリアメタル
２シード層
３電源
４メッキ槽
５メッキ液
６陽極
７シード層
８Ｃｕ系メッキ層
１１層間絶縁膜
１２ＴｉＮバリアメタル層
１３Ｚｎシード層
１４Ｚｎ−Ｃｕ合金シード層
１５Ｃｕメッキ層
１６溶解部
１７Ｃｕシード層
１８Ｃｕシード層
１９Ｚｎ−Ｃｕ合金シード層
２０Ｃｕシード層
２１Ｚｎ−Ｃｕ合金シード層
２２Ｐｔ補助電極
３１ＴｉＮバリアメタル層
３２シード層
３３置換槽
３４Ｃｕ置換液
３５Ｃｕシード層
３６メッキ槽
３７Ｃｕメッキ液
３８電源
３９陽極
４０Ｃｕメッキ層[0001]
BACKGROUND OF THE INVENTION
The present invention Is C The present invention relates to a pulse plating method for u-based embedded wiring, and particularly to form a Cu-based plating layer having excellent adhesion when forming a fine Cu-based embedded wiring using a damascene method. The characteristics of Cu The present invention relates to a pulse plating method for embedded wiring.
[0002]
[Prior art]
In recent years, with the higher integration or higher speed of semiconductor devices, there has been a demand for lower resistance of the wiring layer in order to reduce signal delay, and the resistivity is smaller than Al instead of the conventional Al wiring layer. In addition, Cu wiring having electromigration (EM) resistance approximately twice that of Al is used as a highly integrated and miniaturized LSI wiring material.
[0003]
However, dry etching is generally required to form a fine wiring layer. However, in the case of Cu, the vapor pressure of Cu halide is low, so that the conventional RIE (reactive ion etching) method has a low temperature. There is a problem that a sufficient etching rate cannot be obtained, a problem that anisotropic etching is difficult, and a problem that corrosion occurs due to halide residues.
[0004]
Therefore, a method called a damascene method using a self-alignment technique has been developed as one effective method for forming such a Cu wiring which is difficult to be finely processed.
In this damascene method, a Cu film is deposited and buried in a trench along a wiring pattern provided in an interlayer insulating film and a via hole, and then an unnecessary portion on the upper portion is formed by a chemical mechanical polishing (CMP) method. In this method, the buried conductive layer is formed by removing the conductive layer.
[0005]
In this case, as a method of depositing a Cu film in the groove or via hole, a CVD (chemical vapor deposition) method having excellent step coverage (step coverage), a sputtering method having inferior step coverage, and a subsequent step A combination of reflow, electrolytic plating, or electroless plating has been studied.
[0006]
When forming a Cu buried wiring layer by the damascene method, Cu is SiO constituting the interlayer insulating film. ₂ In order to prevent Cu from diffusing, it easily diffuses inside and forms deep levels in the silicon semiconductor to shorten the minority carrier lifetime. ₂ It is necessary to interpose a barrier metal layer such as a TiN layer between the layer and the Cu layer.
[0007]
Among the above methods, when the Cu film is embedded using the electrolytic plating method, since the Cu plating layer cannot be directly electroplated on the barrier metal such as TiN, a plating base layer made of a thin Cu film in advance, That is, a Cu seed layer is formed on the surface of the barrier metal, and a Cu plating layer is formed on the Cu seed layer by energizing the Cu seed solution through the Cu seed layer.
[0008]
Such a Cu seed layer has a large step for Cu embedded wiring, such as incomplete embedding with a Cu plating layer in a via hole (Via) or trench (Trench) if step coverage is poor. Will be affected.
[0009]
Therefore, the Cu seed layer needs to be a thin film that does not change the shape of the via hole or groove, but a thin film is formed with good coverage by a sputtering method that has excellent adhesion to the barrier metal layer. It is difficult.
[0010]
On the other hand, when a CVD method having excellent coverage is used, a thin film can be formed, but the Cu thin film formed by the CVD method has a weak adhesion with a barrier metal layer such as TiN. In some cases, there is a problem that a gap is formed between the barrier metal layer and the Cu buried layer, which causes an adverse effect.
[0011]
Therefore, when the Cu buried layer is formed by the electrolytic plating method, the improvement of the adhesion between the Cu seed layer and the barrier metal layer becomes an important problem.
Therefore, in order to improve the adhesion between the Cu seed layer and the barrier metal layer, an attempt was made to form the Cu seed layer using a so-called cementation method, which will be described with reference to FIG. To do.
[0012]
See Fig. 7 (a)
First, a seed layer 32 made of Zn having good adhesion to the TiN barrier metal layer 31 is formed on the TiN barrier metal layer 31 by a CVD method having excellent coverage properties to obtain a sample.
[0013]
Refer to FIG.
Next, a cyan (CN) bath or ammonia (NH) capable of forming a complex of Cu or Zn accommodated in the replacement tank 33. _Three ) The sample is immersed in a Cu replacement solution 34 comprising a bath.
[0014]
See Fig. 7 (c)
Next, in this Cu substitution liquid 34,
Zn + Cu ²⁺ → Zn ²⁺ + Cu
Then, the seed layer 32 made of Zn is replaced with the Cu seed layer 35.
[0015]
Refer to FIG.
Next, the sample on which the Cu seed layer 35 is formed is pulled up from the Cu replacement solution 34 and immersed in a Cu plating solution 37 containing copper sulfate contained in a plating tank 36, and the anode 39 side is positive ( The Cu plating layer 40 is formed on the Cu seed layer 35 by passing a direct current in the forward direction with the TiN barrier metal layer 31 side being negative (−).
[0016]
Thus, when the cementation method is used, since the seed layer 32 made of Zn having excellent adhesion to the TiN barrier metal layer 31 is formed first, the via hole and the groove are filled with the Cu plating layer. At this time, the Cu plating layer can be formed without generating a gap between the barrier metal layer.
[0017]
Further, since direct electroplating was attempted on a sample in which such a seed layer 32 made of Zn was formed, this example will be described with reference to FIG.
Refer to FIG.
First, a seed layer 32 made of Zn having good adhesion to the TiN barrier metal layer 31 is formed on the TiN barrier metal layer 31 by a CVD method having excellent coverage properties to obtain a sample.
[0018]
Refer to FIG.
Next, this sample is immersed in a Cu plating solution 37 containing copper sulfate contained in a plating tank 36, and the anode 39 side is positive (+) and the TiN barrier metal layer 31 side is negative (-) via a power source 38. The Cu plating layer 40 is directly formed on the seed layer 32 by applying a direct current in the forward direction.
[0019]
Also in this case, since the seed layer 32 made of Zn having excellent adhesion to the TiN barrier metal layer 31 is formed, a gap is formed between the barrier metal layer and the via hole or groove when filling the inside with a Cu plating layer. It is possible to form a Cu plating layer without generating it.
[0020]
[Problems to be solved by the invention]
However, when the cementation method is used, the substitution liquid for substituting Zn for Cu is limited to a cyan bath or ammonia bath, and Cu embedded plating cannot be performed from this cyan bath or ammonia bath. When forming the layer, it is necessary to prepare a Cu plating solution separately from the replacement solution, which raises the problem of high costs.
[0021]
In addition, when electrolytic plating is performed on the seed layer 32 made of Zn by a direct current electric field, there is a problem that the adhesion between the seed layer 32 made of Zn and the Cu plating layer 40 is not always sufficient.
[0022]
Accordingly, an object of the present invention is to form a Cu-based embedded wiring having excellent adhesion and excellent embedding at low cost.
[0023]
[Means for Solving the Problems]
FIG. 1 is an explanatory diagram of the principle configuration of the present invention. Means for solving the problems in the present invention will be described with reference to FIG.
FIG. 1 is a diagram showing a basic process of the pulse plating method of the present invention in which a semiconductor substrate, a groove, a hole or the like is omitted.
See Figure 1
(1) The present invention is a Cu-based embedded wiring. In the pulse plating method, the step of providing at least one of a groove or a hole in the insulating film, the step of forming the barrier metal 1 on the surface of the insulating film and the exposed surface of the groove or hole, and the base on the barrier metal 1 are lower than Cu. A step of forming a first seed layer 2 made of metal, a step of dissolving at least a part of the first seed layer 2 by a reverse pulse electric field, a first pulse electric field by a forward pulse electric field after application of the reverse pulse electric field A step of forming a second seed layer 7 made of a Cu alloy containing the element of the seed layer 2, and after the formation of the second seed layer, a forward direct current is passed to form an alloy containing Cu or Cu as a main component. Process for electroplating a Cu-based conductor composed of any of the above It is characterized by having.
[0024]
Thus, by providing a Cu alloy layer having a composition different from that of the Cu-based plating layer 8 between the barrier metal 1 and the Cu-based plating layer 8, adhesion between the barrier metal 1 and the Cu-based plating layer 8 is achieved. And embedding can be improved.
The alloy containing Cu as a main component is, for example, a Cu—Zn alloy, and the Cu alloy layer having a composition different from that of the Cu-based plating layer 8 is, for example, a composition ratio with the Cu-based plating layer 8. Cu—Zn alloys, Cu—Fe alloys, and the like that differ.
[0026]
Also, On the barrier metal 1, the first seed layer 2 made of a metal other than Cu, that is, better adhesion to the barrier metal 1 than Cu And it's less basic than Cu While providing a seed layer 2 made of metal M, Due to reverse pulse electric field Since at least part of the seed layer 2 is dissolved to form the second seed layer 7 made of Cu alloy, the plating layer 8 made of Cu-based conductor is plated on the first seed layer 2 with a direct current electric field. The adhesion is improved as compared with the case.
[0027]
In addition, by passing a pulse current in the reverse direction so that the electric field direction by the power source 3 is negative on the anode 6 side,
M → M ²⁺ + 2e
The first seed layer 2 is melted by the reaction, and then a forward pulse current is applied so that the electric field direction by the power source 3 is positive on the anode 6 side,
M ²⁺ + 2e → M, and
Cu ²⁺ + 2e → Cu
Is generated on the negative electrode side to form a second seed layer 7 made of an M-Cu alloy, and finally, by a forward direct current electric field,
Cu ²⁺ + 2e → Cu
By this reaction, the Cu-based plating layer 8 is formed.
In addition, if the plating solution 5 accommodated in the plating tank 4 is a Cu plating solution, the Cu-based plating layer 8 is purely a Cu plating layer, and if it contains other metal elements, the main component is Cu. Cu-based alloy plating layer.
[0028]
( 2 In addition, the present invention provides a step of providing at least one of a groove or a hole in the insulating film and a step of forming the barrier metal 1 on the surface of the insulating film and the exposed surface of the groove or hole in the pulse plating method of the Cu-based embedded wiring. A step of forming an insoluble auxiliary electrode in a plating bath of a Cu-based conductor made of either Cu or an alloy containing Cu as a main component on the barrier metal 1, and Cu on the auxiliary electrode Forming a first seed layer 2 made of a metal that is more basic, dissolving at least a part of the first seed layer 2 by a reverse pulse electric field, and applying a reverse pulse electric field to the forward direction A step of forming a second seed layer 7 made of a Cu alloy containing an element of the first seed layer 2 by a pulse electric field, and after the formation of the second seed layer, a forward direct current is passed to mainly contain Cu or Cu. Step of forming an electroplating Cu-based conductor made of any of the alloys as components It is characterized by having.
[0029]
As described above, when the insoluble auxiliary electrode is provided in the plating bath of the Cu-based conductor between the barrier metal 1 and the first seed layer 2, the first seed layer 2 is completely dissolved. However, since it is possible to perform electroplating, strictness is not required for the operation of the pulse electric field, and control becomes easy.
The auxiliary electrode in this case is preferably Pt, Ag, or Au because it preferably has good conductivity in addition to being insoluble in the plating bath.
[0032]
(3) Further, in the above (2), the present invention applies a reverse pulse electric field and a forward pulse electric field alternately in the step of forming the second seed layer 7, and the reverse integrated current flowing in one cycle. And the forward integrated current are equalized and the reverse current value Are applied so as to sequentially reduce.
[0033]
In this manner, in the step of forming the second seed layer 7, the reverse pulse electric field and the forward pulse electric field are alternately applied, and the reverse integrated current amount and the forward integrated current amount flowing in one cycle are made equal. Reverse current value By sequentially reducing the thickness of the second seed layer, the in-plane distribution of the composition of the second seed layer can be made uniform, and the plating layer 8 having a uniform smooth film thickness distribution with less unevenness can be formed on the surface. it can.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
Here, the plating process of the first embodiment of the present invention will be described with reference to FIGS. 2 to 4. First, with reference to FIG. 2, the application in the first embodiment of the present invention is described. A current pulse waveform diagram will be described.
In FIG. 2, SiO ₂ After forming a Zn seed layer having a thickness of 100 nm on a wafer via a TiN barrier metal layer, a substrate cut into an area of 2 cm × 2 cm is used as a sample, and a copper sulfate-based ordinary Cu plating solution is used in a plating tank The experiment was conducted with 200 cc.
[0035]
See Figure 2
First, in the seed layer melting step, for example, 100 mA / cm. ² Was applied for 20 msec to dissolve a part of the seed layer, and then 10 mA / cm ² The Zn—Cu alloy seed layer is formed by flowing a forward current of 20 msec for 10 to 30 cycles, for example, 10 cycles, and finally a Cu plating layer is formed by flowing a forward direct current.
[0036]
Next, the composition of the Zn—Cu alloy seed layer will be described with reference to FIG.
See Fig. 3 (a)
FIG. 3 (a) is a diagram showing a case where the pulse potential applied in the deposition step is equal to or higher than the Zn deposition potential even at a low potential. A part of the Zn seed layer 13 is dissolved by the first reverse electric field, Next, by applying a pulse electric field equal to or higher than the Zn deposition potential, Cu seed layer 17 is deposited because Zn is lower than Cu.
Reference numeral 16 denotes a melting portion of the Zn seed layer 13.
[0037]
Refer to FIG.
FIG. 3B is a diagram showing a case where the pulse potential applied in the deposition step is set to be equal to or higher than the Zn deposition potential at a high potential and is set to be equal to or lower than the Zn deposition potential at a low potential. When part of the seed layer 13 is dissolved and then a pulse electric field equal to or higher than the Zn deposition potential is applied, the Cu seed layer 18 is deposited as in the case of FIG. When a pulse electric field is applied, a Zn—Cu alloy seed layer 19 is deposited, and when a pulse electric field equal to or higher than the Zn deposition potential is applied again, a Cu seed layer 20 is deposited.
[0038]
Refer to FIG.
FIG. 3C is a diagram showing a case where the pulse potential applied in the deposition step is set to be equal to or lower than the Zn deposition potential even at a high potential. A part of the Zn seed layer 13 is dissolved by the first reverse electric field, Next, the Zn—Cu alloy seed layer 21 is deposited by applying a pulse electric field equal to or lower than the Zn deposition potential.
[0039]
Therefore, the composition of the Zn—Cu alloy seed layer can be arbitrarily set according to the forward potential of the pulse electric field to be applied. In the case of the first embodiment, the entire Zn—Cu alloy seed layer 14 is formed. Is set to a Zn—Cu alloy.
[0040]
In addition, when the element (M) whose metal which comprises a seed layer is nobler than Cu is used, the result contrary to the case of FIG. 3 is obtained, and when an electric potential is low, an M-Cu alloy seed layer is obtained. On the other hand, when the potential is high, the M seed layer is formed again, and it is impossible to form a Cu plating layer from this plating solution.
[0041]
Next, a plating process according to the first embodiment of the present invention in which the plating process shown in FIG. 2 is applied to the formation of the Cu buried wiring layer will be described with reference to FIG.
See Fig. 4 (a)
First, SiO deposited on a silicon substrate (not shown). ₂ After forming a trench having a depth of 0.75 μm and a width of 0.6 μm in the interlayer insulating film 11 made of, and forming a TiN barrier metal layer 12 having a thickness of, for example, 50 nm by a CVD method in the trench, A Zn seed layer 13 having a thickness of, for example, 100 nm is formed by CVD.
Therefore, the width of the opening which is an unfilled portion of the trench after film formation is 0.3 μm (= 0.6 μm−2 × 0.05 μm−2 × 0.1 μm).
[0042]
Refer to FIG.
Next, the silicon substrate is immersed in a copper sulfate-based ordinary Cu plating solution accommodated in the plating tank, the anode side is made negative, and 100 mA / cm. ² Of reverse current for 20 msec.
Zn → Zn ²⁺ + 2e
A part of the Zn seed layer 13 is dissolved by this reaction.
[0043]
Refer to FIG.
Next, with the anode side positive, 10 mA / cm ² Of forward current for 20 msec.
Zn ²⁺ + 2e → Zn, and
Cu ²⁺ + 2e → Cu
The Zn—Cu alloy seed layer 14 is formed by the above reaction.
[0044]
Refer to FIG.
Subsequently, a forward direct current is passed,
Cu ²⁺ + 2e → Cu
By this reaction, a Cu plating layer 15 is formed on the Zn—Cu alloy seed layer 14 to fill the trench.
[0045]
Finally, although not shown, using a chemical mechanical polishing method based on alumina powder as a slurry, 200-300 g / cm ² , Preferably 250 g / cm ² Polishing pressure is 50 to 100 revolutions per minute (rpm), preferably 50 revolutions per minute, and polishing is performed for 1 to 2 minutes to obtain a Cu plating layer 15, a Zn-Cu alloy seed layer 14, and a Zn seed layer. 13 and an unnecessary portion of the TiN barrier metal layer 12, that is, the Cu plated layer 15 to the TiN barrier metal layer 12 deposited at a height higher than the trench provided in the interlayer insulating film 11 are removed, and a buried Cu buried wiring layer Form.
[0046]
As described above, in the first embodiment of the present invention, first, a Zn seed layer made of Zn which has good adhesion to the TiN barrier metal layer 12 different from Cu to be plated and is more base than Cu. After forming 13, a part of the Zn seed layer 13 is removed by a reverse electric field to form the Zn—Cu alloy seed layer 14, and thus the Cu plating layer 15 is formed directly on the Zn seed layer 13. Adhesion is improved compared to.
[0047]
Further, when the Zn—Cu alloy seed layer 14 is formed, the in-plane distribution of the composition of the Zn—Cu alloy seed layer 14 is made more uniform by using a forward pulse current than when a direct current is used. be able to.
[0048]
Next, a second embodiment of the present invention will be described with reference to FIGS. 5 and 6. First, with reference to FIG. 5, a pulse of an applied current in the second embodiment of the present invention will be described. A waveform diagram will be described.
In FIG. 5, SiO ₂ A Pt auxiliary electrode having a thickness of 100 nm and a Zn seed layer having a thickness of 100 nm are formed on a wafer via a TiN barrier metal layer, and then a substrate cut into an area of 2 cm × 2 cm is used as a sample. The experiment was conducted with 200 cc of a copper-based ordinary Cu plating solution.
[0049]
See Figure 5
First, in the seed layer dissolving step, for example, 200 mA / cm. ² After the Zn seed layer was completely dissolved by flowing a reverse current of 100 msec, 10 mA / cm ² The forward current was applied for 2 seconds, and then the reverse current was applied so that the current value gradually decreased, and the application time was adjusted to be the same as the integrated current amount of the reverse current pulse. ² Then, this period is repeated for 10 to 30 periods, for example, 10 periods to form a Zn-Cu alloy seed layer, and finally a forward direct current is passed to form a Cu plating layer.
[0050]
As described above, in the second embodiment of the present invention, since the Pt auxiliary electrode is formed, the Zn—Cu alloy seed layer can be formed even if the Zn seed layer is completely dissolved.
In the case of the first embodiment described above, when all the Zn seed layer is dissolved, the Zn layer, the Zn-Cu alloy layer, or the Cu layer is applied even if the forward pulse electric field is applied. None of these layers could be produced.
[0051]
Next, a plating process according to the second embodiment of the present invention in which the plating process shown in FIG. 5 is applied to the formation of the Cu buried wiring layer will be described with reference to FIG.
See Fig. 6 (a)
First, SiO deposited on a silicon substrate (not shown). ₂ A trench having a width of 0.6 μm is formed in the interlayer insulating film 11 made of this, and a TiN barrier metal layer 12 having a thickness of, for example, 50 nm is formed in the trench by a CVD method. However, for example, a Pt auxiliary electrode 22 having a thickness of 100 nm is formed, and then a Zn seed layer 13 having a thickness of, for example, 100 nm is formed by CVD.
Therefore, the width of the opening which is an unfilled portion of the trench after film formation is 0.1 μm (= 0.6 μm−2 × 0.05 μm−2 × 0.1 μm−2 × 0.1 μm).
[0052]
See Fig. 6 (b)
Next, in a normal copper plating solution based on copper sulfate contained in the plating tank, SiO 2 ₂ Immerse wafer 11 and make anode side negative, 100 mA / cm ² Of reverse current for 100 msec.
Zn → Zn ²⁺ + 2e
All of the Zn seed layer 13 is dissolved by the above reaction.
[0053]
Refer to FIG.
Next, with the anode side positive, 10 mA / cm ² Of forward current for 2 seconds,
Zn ²⁺ + 2e → Zn, and
Cu ²⁺ + 2e → Cu
The Zn—Cu alloy seed layer 14 is formed by the above reaction, and then, as shown in FIG. 5, a reverse current is again flowed so that the current value gradually decreases, and the same as the integrated current amount of the reverse current pulse. 10 mA / cm with application time adjusted to achieve an integrated current ² The Zn—Cu alloy seed layer 14 is formed by repeating this period of 10 to 30 periods, for example, 10 periods.
[0054]
Refer to FIG.
Subsequently, a forward direct current is passed,
Cu ²⁺ + 2e → Cu
By this reaction, a Cu plating layer 15 is formed on the Zn—Cu alloy seed layer 14 to fill the trench.
[0055]
Finally, although not shown in the figure, as in the first embodiment, a chemical mechanical polishing method based on alumina powder is used as the slurry, and 200-300 g / cm ² , Preferably 250 g / cm ² Polishing pressure is 50 to 100 revolutions per minute (rpm), preferably 50 revolutions per minute, and polishing is performed for 1 to 2 minutes to obtain a Cu plating layer 15, a Zn-Cu alloy seed layer 14, and a Zn seed layer. 13, Pt auxiliary electrode 22 and unnecessary portion of TiN barrier metal layer 12, that is, SiO ₂ The Cu plating layer 15 to the TiN barrier metal layer 12 deposited over the height of the trench provided on the wafer 11 are removed to form a buried Cu buried wiring layer.
[0056]
Thus, in the second embodiment of the present invention, since the Zn seed layer 13 is formed via the Pt auxiliary electrode 22, all the Zn seed layer 13 is removed in the step of dissolving the Zn seed layer 13. Since the Zn—Cu seed layer 14 can be formed even if dissolved, the reverse electric field and the amount of current can be easily set.
[0057]
Further, in the second embodiment of the present invention, positive and negative pulse currents are applied alternately so that the current value gradually decreases, and the reverse integrated current amount and the forward integrated current in one cycle are applied. Since the amount is the same, the step of forming and dissolving the seed layer is repeated, and the Zn—Cu film having a uniform film thickness distribution with less unevenness than the first embodiment is obtained. An alloy seed layer 14 can be formed.
[0058]
While the embodiments of the present invention have been described above, the present invention is not limited to the configurations and conditions described in the embodiments, and various modifications can be made.
For example, the amount of current to be applied and the application time in each of the above embodiments are arbitrary, and may be set according to the thickness of the Zn seed layer and the thickness of the Zn—Cu alloy seed layer to be generated.
[0059]
In the first embodiment, the reverse electric field to be applied is only the first pulse, but the reverse electric field that gradually decreases as shown in FIG. 5 may be periodically applied. On the other hand, in the second embodiment using the Pt auxiliary electrode, the pulse electric field shown in FIG. 2 may be applied.
[0060]
In each of the above embodiments, the Cu buried wiring layer forming process is described. However, the present invention is not limited to the Cu buried wiring layer forming process. This is also applicable to the case where the plug is formed simultaneously or in a separate process.
[0061]
In each of the above embodiments, the embedded wiring layer is formed of a Cu plating layer, but is not limited to a pure Cu plating layer, and is a Cu-based alloy that can be plated with Cu as a main component. For example, a Cu—Zn alloy may be used.
[0062]
Further, in each of the above embodiments, a Zn seed layer is used as the first seed layer, but is not limited to the Zn seed layer, and has better adhesion with the TiN barrier metal layer than Cu, Moreover, a base metal such as Fe, for example, Fe may be used.
[0063]
In each of the above embodiments, TiN is used as the barrier metal. However, the present invention is not limited to TiN. For example, TaN or WN may be used.
[0064]
In the second embodiment, Pt is used as the auxiliary electrode. However, the auxiliary electrode is not limited to Pt, and at least the first seed layer (M) can be formed by plating. In addition, if the metal is capable of forming both the first seed layer and Cu by plating, an M-Cu alloy seed layer can be formed. As a metal replacing such Pt, Ag can be used. Or Au is suitable.
[0065]
【The invention's effect】
According to the present invention, since the metal constituting the first seed layer is replaced with Cu by the electric field pulse method, the seed layer and the Cu-based plating layer can be formed using the same plating solution. Therefore, the device structure is simplified and Cu-based embedded wiring having excellent adhesion can be formed, and by selecting and controlling the material of the seed layer and the waveform of the pulse electric field to be applied, Cu The electrical conductivity, mechanical strength, heat resistance, etc. of the embedded wiring can be improved. As a result, it contributes to improving the reliability or reducing the cost of the semiconductor integrated circuit device having a highly integrated and miniaturized wiring layer. There is a lot to do.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 is a pulse waveform diagram of an applied current in the first embodiment of the invention.
FIG. 3 is an explanatory diagram of a composition of an alloy seed layer according to the first embodiment of the present invention.
FIG. 4 is an explanatory diagram of a plating step according to the first embodiment of the present invention.
FIG. 5 is a pulse waveform diagram of an applied current in the second embodiment of the present invention.
FIG. 6 is an explanatory diagram of a plating process according to a second embodiment of the present invention.
FIG. 7 is an explanatory diagram of a step of forming a seed layer using cementation.
FIG. 8 is an explanatory diagram of a DC electrolytic plating process.
[Explanation of symbols]
1 Barrier metal
2 Seed layer
3 Power supply
4 plating tank
5 Plating solution
6 Anode
7 Seed layer
8 Cu-based plating layer
11 Interlayer insulation film
12 TiN barrier metal layer
13 Zn seed layer
14 Zn-Cu alloy seed layer
15 Cu plating layer
16 Dissolving part
17 Cu seed layer
18 Cu seed layer
19 Zn-Cu alloy seed layer
20 Cu seed layer
21 Zn-Cu alloy seed layer
22 Pt auxiliary electrode
31 TiN barrier metal layer
32 Seed layer
33 Replacement tank
34 Cu replacement solution
35 Cu seed layer
36 Plating tank
37 Cu plating solution
38 Power supply
39 Anode
40 Cu plating layer

Claims

Providing at least one of a groove or a hole in the insulating film;
Forming a barrier metal on the surface of the insulating film and the exposed surface of the groove or hole;
Forming a first seed layer made of a metal that is baser than Cu on the barrier metal;
Dissolving at least a portion of the first seed layer by a reverse pulse electric field;
Forming a second seed layer made of a Cu alloy containing an element of the first seed layer by applying a forward pulse electric field after applying the reverse pulse electric field;
Forming a Cu-based conductor made of either Cu or an alloy containing Cu as a main component by flowing a forward direct current after the formation of the second seed layer. A pulse plating method for Cu-based embedded wiring.

Providing at least one of a groove or a hole in the insulating film;
Forming a barrier metal on the surface of the insulating film and the exposed surface of the groove or hole;
Forming an insoluble auxiliary electrode on the barrier metal in a plating bath of a Cu-based conductor made of either Cu or an alloy containing Cu as a main component;
Forming a first seed layer made of a metal that is baser than Cu on the auxiliary electrode;
Dissolving at least a portion of the first seed layer by a reverse pulse electric field;
Forming a second seed layer made of a Cu alloy containing an element of the first seed layer by applying a forward pulse electric field after applying the reverse pulse electric field;
A pulse plating method for a Cu-based embedded wiring, comprising: forming a Cu-based conductor by electroplating by applying a forward direct current after forming the second seed layer .

In the step of forming the second seed layer, a reverse pulse electric field and a forward pulse electric field are alternately applied, and the reverse integrated current amount and the forward integrated current amount flowing in one cycle are made equal and the reverse current 3. The pulse plating method for Cu-based embedded wiring according to claim 2, wherein the values are applied so as to sequentially reduce the value .