JP2010034519A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device of a flip-chip junction or wafer-level CSP (Chip Scale Package) using an underfill resin, wherein an increase in mounting area due to variation in applying amount of the underfill resin, cracking of the semiconductor device, etc., are prevented. <P>SOLUTION: A wiring layer is formed on a function surface side 11A of a semiconductor chip 11, and then a connection terminal 12 is formed to electrically connect with the wiring layer. Then the semiconductor chip is mounted on a mounting substrate 13 by flip-chip junction through the connection terminal. Then the underfill resin 14 is formed between the semiconductor chip and mounting substrate, and a projection portion 15 in an eaves shape which projects outward is formed above a side face of the semiconductor chip, thus obtaining the semiconductor device. In this case, the underfill resin is extended from the wiring layer side to the semiconductor chip side so as to cover the interface between the semiconductor chip and wiring layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置に関し、特にフリップチップ接合又はウエハレベルＣＳＰ（Chip Scale Package）構造の半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a flip chip bonding or wafer level CSP (Chip Scale Package) structure.

昨今、半導体装置の一形態として、ウエハレベルＣＳＰ（Chip Scale（またはSize）Package）、あるいはワイヤレスＣＳＰと呼ばれている新しい形態の半導体装置が用いられている（特許文献１及び２参照）。   Recently, a semiconductor device of a new form called a wafer level CSP (Chip Scale (or Size) Package) or a wireless CSP is used as one form of a semiconductor device (see Patent Documents 1 and 2).

このウエハレベルＣＳＰは、半導体チップと、前記半導体チップの電極等が形成された機能面側に重ね合わせて設けた樹脂層とで構成した半導体装置であって、前記半導体チップは、所定の実装基板上に前記樹脂層を介して実装され、モールド樹脂などで封止しているものである。   The wafer level CSP is a semiconductor device composed of a semiconductor chip and a resin layer provided on the functional surface side where the electrodes of the semiconductor chip are formed. The semiconductor chip is a predetermined mounting substrate. It is mounted on the top via the resin layer and sealed with a mold resin or the like.

前記樹脂層は、いわゆる再配線層と呼ばれるものであって、内部に主に銅製のポストが厚さ方向に埋設されているとともに、前記ポストを前記半導体チップの前記機能面側の電極と電気的に接続させる再配線が埋設されている。なお、前記ポストには、前記樹脂層から外方に露出するようにして半田ボールが密着形成され、前記半田ボールを介して前記半導体チップは前記実装基板に電気的及び機械的に接続されるようになる。   The resin layer is a so-called rewiring layer, in which a copper post is mainly embedded in the thickness direction, and the post is electrically connected to an electrode on the functional surface side of the semiconductor chip. Rewiring to be connected to is embedded. A solder ball is formed in close contact with the post so as to be exposed outward from the resin layer, and the semiconductor chip is electrically and mechanically connected to the mounting substrate via the solder ball. become.

また、前記樹脂層と前記実装基板との間の間隙にはアンダーフィル樹脂を充填し、このアンダーフィル樹脂で前記半田ボールを封止して外部から保護するとともに、前記樹脂層を介した前記半導体チップと前記実装基板との接続強度を向上させている。さらに、前記半導体チップ自体の強度の向上も図っている。   The gap between the resin layer and the mounting substrate is filled with an underfill resin, the solder balls are sealed with the underfill resin to protect from the outside, and the semiconductor via the resin layer The connection strength between the chip and the mounting substrate is improved. Furthermore, the strength of the semiconductor chip itself is also improved.

しかしながら、上述のようなアンダーフィル樹脂の塗布量は、ディスペンスノズルからの噴出量と毛細管現象による浸透性とに依存するため、前記塗布量を均一に制御することが困難である。このため、前記塗布量が過多になって、前記アンダーフィル樹脂の、前記半導体チップから側方へはみ出した部分が前記半導体チップの上面端部にまで上昇するようになってしまう場合がある。   However, since the application amount of the underfill resin as described above depends on the ejection amount from the dispense nozzle and the permeability due to the capillary phenomenon, it is difficult to control the application amount uniformly. For this reason, the application amount becomes excessive, and the portion of the underfill resin that protrudes laterally from the semiconductor chip may rise to the upper end of the semiconductor chip.

このような場合、前記半導体チップの前記上面端部と前記アンダーフィル樹脂の前記はみ出し部分との先端に、比較的大きな応力が生じてしまい、前記半導体チップの前記上面端部にクラックが生じてしまう場合がある。また、前記半導体チップの実質的な実装面積が増大してしまうという問題も生じる。   In such a case, a relatively large stress is generated at the tip of the upper end portion of the semiconductor chip and the protruding portion of the underfill resin, and a crack is generated at the upper end portion of the semiconductor chip. There is a case. Further, there arises a problem that a substantial mounting area of the semiconductor chip is increased.

一方、アンダーフィル樹脂の塗布量が十分でないと、前記半導体チップと前記樹脂層との界面が露出するとともに、この界面に比較的大きな応力が作用することによって、前記半導体チップと前記樹脂層との前記界面において、前記半導体チップと前記樹脂層との界面にクラックが生じてしまい、前記半導体チップの電極等が形成された機能面側や多層配線層が破壊されてしまう場合があった。   On the other hand, if the amount of underfill resin applied is not sufficient, the interface between the semiconductor chip and the resin layer is exposed, and a relatively large stress acts on the interface, so that the semiconductor chip and the resin layer are not affected. At the interface, a crack may occur at the interface between the semiconductor chip and the resin layer, and the functional surface side on which the electrodes of the semiconductor chip and the like are formed and the multilayer wiring layer may be destroyed.

すなわち、上記アンダーフィル樹脂の塗布量が多すぎても少なすぎても、半導体装置や、それを構成する樹脂部分にクラックが生じてしまい、前記半導体装置の製品としての製造歩留まりを低下させてしまうという問題があった。   That is, if the amount of the underfill resin applied is too large or too small, a crack is generated in the semiconductor device and the resin portion constituting the semiconductor device, thereby reducing the manufacturing yield of the semiconductor device as a product. There was a problem.

また、通常のフリップチップ接合を用いた半導体装置において、例えば半導体チップの実装面（機能面）端部に切欠き部を形成するとともに、前記半導体チップを実装する基板の、前記半導体チップと相対向する主面にも溝部を形成し、前記切欠き部と前記溝部の双方で画定される領域で充填すべきアンダーフィル樹脂量を制御する方法がある。   Also, in a semiconductor device using normal flip chip bonding, for example, a notch is formed at the end of the mounting surface (functional surface) of the semiconductor chip, and the substrate on which the semiconductor chip is mounted faces the semiconductor chip. There is a method of controlling the amount of underfill resin to be filled in a region defined by both the notch and the groove by forming a groove on the main surface.

しかしながら、上述の方法では、上記切欠き部及び溝部が樹脂溜めとして機能するため、このような切欠き部を有しない平坦な機能面を有する半導体チップと溝部を有しない平坦な主面を有する実装基板との組み合わせと比較した場合に、アンダーフィル樹脂の使用量が必然的に増大してしまうという問題がある。また、実装基板の主面にも溝部を形成することから、前記溝部の形成に際しては多くの制約がある。   However, in the above-described method, the notch and the groove function as a resin reservoir. Therefore, a semiconductor chip having a flat functional surface that does not have such a notch and a flat main surface that does not have a groove. When compared with a combination with a substrate, there is a problem that the amount of underfill resin used inevitably increases. In addition, since the groove portion is also formed on the main surface of the mounting substrate, there are many restrictions in forming the groove portion.

さらに、このような多くの制約の下で実装基板の主面に溝部を形成することは難しく、製造コストの増大につながってしまう。また、上述の方法では、アンダーフィル樹脂の量は主として実装基板主面溝部の壁面で画定されるが、前記壁面に対してアンダーフィル樹脂によって発生した応力が作用して、使用材料によっては前記実装基板に反りを生じさせてしまう可能性がある。   Furthermore, it is difficult to form a groove on the main surface of the mounting board under such many restrictions, leading to an increase in manufacturing cost. In the above-described method, the amount of the underfill resin is mainly defined by the wall surface of the mounting substrate main surface groove, but the stress generated by the underfill resin acts on the wall surface, and depending on the material used, the mounting There is a possibility that the substrate is warped.

また、上述のように樹脂層を有しない、通常のフリップチップ接合を用いた半導体装置においても、上記ウエハレベルＣＳＰと同様の目的で半導体チップと実装基板との間にアンダーフィル樹脂を形成するのが一般的である。したがって、この場合においても、前記アンダーフィル樹脂の形成によって、上記ウエハレベルＣＳＰと同様の問題が生じていた。   Further, even in a semiconductor device using a normal flip chip bonding that does not have a resin layer as described above, an underfill resin is formed between the semiconductor chip and the mounting substrate for the same purpose as the wafer level CSP. Is common. Therefore, even in this case, the same problem as the wafer level CSP occurs due to the formation of the underfill resin.

特開２００７−３１１５７５号JP 2007-311575 A 特開２００６−８０２８４号JP 2006-80284 A

本発明は、アンダーフィル樹脂を用いたフリップチップ接合又はウエハレベルＣＳＰの半導体装置において、アンダーフィル樹脂の塗布量変動に伴う実装面積の増大及び半導体装置におけるクラックの発生等を防止することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to prevent an increase in mounting area due to fluctuations in the amount of underfill resin applied and generation of cracks in a semiconductor device in a flip chip bonding or wafer level CSP semiconductor device using an underfill resin. To do.

本発明の一態様は、半導体チップと、前記半導体チップの機能面側に設けられた配線層と、前記配線層と電気的に接続されてなる接続端子と、前記半導体チップを、前記接続端子を介したフリップチップ接合によって実装し、前記半導体チップと相対向する主面が平坦である実装基板と、前記半導体チップと前記実装基板との間に設けられたアンダーフィル樹脂とを具え、前記半導体チップの側面上方には、外方に突出してなる庇状の凸部が形成され、前記アンダーフィル樹脂は、前記半導体チップと前記配線層との界面を被覆するようにして、前記配線層側から前記半導体チップ側に向けて延在していることを特徴とする、半導体装置に関する。   One embodiment of the present invention is a semiconductor chip, a wiring layer provided on the functional surface side of the semiconductor chip, a connection terminal electrically connected to the wiring layer, the semiconductor chip, and the connection terminal. The semiconductor chip comprising: a mounting substrate mounted by flip-chip bonding through which a main surface opposite to the semiconductor chip is flat; and an underfill resin provided between the semiconductor chip and the mounting substrate. A hook-shaped convex portion protruding outward is formed on the side surface of the underfill resin, and the underfill resin covers the interface between the semiconductor chip and the wiring layer so as to cover the interface from the wiring layer side. The present invention relates to a semiconductor device characterized by extending toward the semiconductor chip side.

また、本発明の他の態様は、半導体チップと、前記半導体チップの機能面側に設けられた再配線層と、前記再配線層上に設けられた接続端子と、前記半導体チップを、前記接続端子を介したフリップチップ接合によって実装するための実装基板と、前記半導体チップと前記実装基板との間に設けられたアンダーフィル樹脂とを具え、前記半導体チップの側面上方には、外方に突出してなる庇状の凸部が形成されてなることを特徴とする、半導体装置に関する。   According to another aspect of the present invention, a semiconductor chip, a rewiring layer provided on the functional surface side of the semiconductor chip, a connection terminal provided on the rewiring layer, and the semiconductor chip are connected to each other. A mounting substrate for mounting by flip-chip bonding via a terminal; and an underfill resin provided between the semiconductor chip and the mounting substrate. The present invention relates to a semiconductor device characterized in that a ridge-shaped convex portion is formed.

上記態様によれば、アンダーフィル樹脂を用いたフリップチップ接合又はウエハレベルＣＳＰの半導体装置において、アンダーフィル樹脂の塗布量変動に伴う実装面積の増大及び半導体チップのクラックの発生等を防止することができる。   According to the above aspect, in a flip chip bonding or wafer level CSP semiconductor device using an underfill resin, it is possible to prevent an increase in mounting area and occurrence of cracks in the semiconductor chip due to a variation in the amount of application of the underfill resin. it can.

第１の実施形態における半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device in 1st Embodiment. 図１に示す半導体装置の一部を拡大して示す断面図である。FIG. 2 is an enlarged cross-sectional view showing a part of the semiconductor device shown in FIG. 1. 第２の実施形態における半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device in 2nd Embodiment. 図２に示す半導体装置の一部を拡大して示す断面図である。FIG. 3 is an enlarged sectional view showing a part of the semiconductor device shown in FIG. 2. アンダーフィル樹脂の上昇位置と、半導体チップ及び再配線層間の界面に作用する応力との関係を示すグラフである。It is a graph which shows the relationship between the raise position of underfill resin, and the stress which acts on the interface between a semiconductor chip and a rewiring layer. 第３の実施形態における半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device in 3rd Embodiment. 第４の実施形態における半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device in 4th Embodiment.

以下、本発明の具体的な実施形態について説明する。   Hereinafter, specific embodiments of the present invention will be described.

（第１の実施形態）
図１は、第１の実施形態における半導体装置の概略構成を示す断面図であり、図２は、図１に示す半導体装置の一部を拡大して示す断面図である。図１及び図２に示すように、本実施形態における半導体装置１０は、Ｓｉ等の半導体チップ１１と、半導体チップ１１の機能面１１Ａ側に設けられた配線層１６と、配線層１６に対して電気的に接続されてなる半田ボール等から構成される接続端子１２と、半導体チップ１１を、接続端子１２を介したフリップチップ接合によって実装するための実装基板１３とを有している。なお、接続端子１２は、上記半田ボール搭載の他、印刷法、メッキ法等、公知の手法を用いて形成することができる。 (First embodiment)
FIG. 1 is a cross-sectional view showing a schematic configuration of the semiconductor device according to the first embodiment, and FIG. 2 is an enlarged cross-sectional view showing a part of the semiconductor device shown in FIG. As shown in FIGS. 1 and 2, the semiconductor device 10 according to the present embodiment includes a semiconductor chip 11 such as Si, a wiring layer 16 provided on the functional surface 11 </ b> A side of the semiconductor chip 11, and the wiring layer 16. It has a connection terminal 12 composed of solder balls and the like that are electrically connected, and a mounting substrate 13 for mounting the semiconductor chip 11 by flip chip bonding via the connection terminal 12. The connection terminal 12 can be formed using a known method such as a printing method or a plating method in addition to the mounting of the solder ball.

また、半導体チップ１１と実装基板１３との間にはアンダーフィル樹脂１４が形成されている。これによって、半導体チップ１１と実装基板１３との密着性が改善されるとともに、接続端子１２をも固着するようになるので、外部から何らかの応力が負荷された場合においても、例えば接続端子１２と実装基板１３との電気的な接触が不良となることがなくなり、上述したフリップチップ接合を確実に行うことができる。さらに、半導体チップ１１の強度を補うこともできる。   An underfill resin 14 is formed between the semiconductor chip 11 and the mounting substrate 13. As a result, the adhesion between the semiconductor chip 11 and the mounting substrate 13 is improved and the connection terminal 12 is also fixed. Therefore, even when some stress is applied from the outside, for example, the connection terminal 12 and the mounting board 12 are mounted. The electrical contact with the substrate 13 does not become defective, and the above-described flip chip bonding can be reliably performed. Furthermore, the strength of the semiconductor chip 11 can be supplemented.

なお、アンダーフィル樹脂１４は、エポキシ系樹脂等の汎用の熱硬化性樹脂から構成することができる。   The underfill resin 14 can be made of a general-purpose thermosetting resin such as an epoxy resin.

さらに、本例では、半導体チップ１１の側面上部において、外方に突出してなる庇状の凸部１５が設けられている。したがって、アンダーフィル樹脂１４を半導体チップ１１及び実装基板１３間に、例えばディスペンスノズルを用いて注入する際に、その注入量が変動して過多になった場合においても、前記注入量は凸部１５で制限されるようになる。したがって、前記注入量の増大に基づく、半導体チップ１１の実装面積の増大を防止することができる。   Furthermore, in this example, a hook-shaped convex portion 15 that protrudes outward is provided on the upper side surface of the semiconductor chip 11. Therefore, when the underfill resin 14 is injected between the semiconductor chip 11 and the mounting substrate 13 using, for example, a dispensing nozzle, even if the injection amount fluctuates and becomes excessive, the injection amount is the convex portion 15. Will be limited by. Therefore, an increase in the mounting area of the semiconductor chip 11 based on the increase in the injection amount can be prevented.

また、アンダーフィル樹脂１４の過剰分が、半導体チップ１１の側面に沿って上昇した場合においても、凸部１５で遮蔽されるようになるので、アンダーフィル樹脂１４の前記過剰分が半導体チップ１１の上面端部にまで達することがない。その結果、半導体チップ１１の前記上面端部において、前記半導体チップの前記上面端部にクラックが発生してしまうなどの問題を回避することができる。   Further, even when the excess amount of the underfill resin 14 rises along the side surface of the semiconductor chip 11, the excess portion of the underfill resin 14 is shielded by the convex portion 15. It does not reach the top edge. As a result, it is possible to avoid problems such as the occurrence of cracks in the upper surface end portion of the semiconductor chip at the upper surface end portion of the semiconductor chip 11.

以下、凸部１５とアンダーフィル樹脂１４の注入量との関係について詳述する。   Hereinafter, the relationship between the convex part 15 and the injection amount of the underfill resin 14 will be described in detail.

上述のように、半導体チップ１１と実装基板１３との間にアンダーフィル樹脂１４を注入すると、過剰分が半導体チップ１１の側方にはみ出すとともに、半導体チップ１１の側面に沿って上昇し、断面が略三角形状のフィレット１４Ａを形成するようになる。フィレット１４Ａの大きさは、横方向の長さ（アンダーフィル樹脂１４の半導体チップ１１の側方部へのはみ出し度合い）１４１Ａと、高さ（編んだフィル樹脂１４の半導体チップ１１の側面に沿った上昇度合い）１４２Ａとによって画定される。   As described above, when the underfill resin 14 is injected between the semiconductor chip 11 and the mounting substrate 13, the excess portion protrudes to the side of the semiconductor chip 11 and rises along the side surface of the semiconductor chip 11, so that the cross section is increased. A substantially triangular fillet 14A is formed. The size of the fillet 14A is the length in the lateral direction (degree of protrusion of the underfill resin 14 to the side portion of the semiconductor chip 11) 141A and the height (the side of the semiconductor chip 11 of the knitted fill resin 14). Degree of increase) 142A.

一方、フィレット１４Ａは、アンダーフィル樹脂１４の注入時における毛細管現象に起因して形成されるので、その形状及び大きさ等は、アンダーフィル樹脂１４を構成する熱硬化性樹脂等の粘度等に依存して決定される。したがって、フィレット１４Ａの長さ１４１Ａ及び高さ１４２Ａは相互に依存し、それぞれが独立に大きく変化するようなことがない。   On the other hand, the fillet 14A is formed due to a capillary phenomenon at the time of injection of the underfill resin 14, and its shape and size depend on the viscosity of the thermosetting resin etc. constituting the underfill resin 14. To be determined. Therefore, the length 141A and the height 142A of the fillet 14A are dependent on each other, and each does not change greatly independently.

すなわち、アンダーフィル樹脂１４が、半導体チップ１１の側方にはみ出して、所定の長さ１４１Ａを有する場合、その長さ１４１Ａに応じた分のアンダーフィル樹脂１４が半導体チップ１１の側面を上昇し、所定の高さ１４２Ａとなる。換言すれば、アンダーフィル樹脂１４の種類が確定すれば、フィレット１４Ａの形状が確定され、半導体チップ１１の側方へのはみ出し量に応じて、その形状が相似形を保ったまま、増減するに過ぎない。   That is, when the underfill resin 14 protrudes to the side of the semiconductor chip 11 and has a predetermined length 141A, the underfill resin 14 corresponding to the length 141A rises on the side surface of the semiconductor chip 11, It becomes a predetermined height 142A. In other words, if the type of the underfill resin 14 is determined, the shape of the fillet 14A is determined, and according to the amount of protrusion of the semiconductor chip 11 to the side, the shape is increased or decreased while maintaining a similar shape. Not too much.

したがって、図１に示すように、半導体チップ１１の側面上部に凸部１５を形成することによって、フィレット１４Ａの高さ１４２Ａが画定されるので長さ１４１Ａも必然的に画定されるようになる。このため、半導体チップ１１に上記のような凸部１５を形成することによって、アンダーフィル樹脂１４の半導体チップ１１の側面に沿った上昇（高さ１４２Ａ）が抑制され、これによって横方向へのはみ出し（長さ１４１Ａ）も抑制されるようになる。   Therefore, as shown in FIG. 1, the height 142A of the fillet 14A is defined by forming the convex portion 15 on the upper side surface of the semiconductor chip 11, so that the length 141A is necessarily defined. Therefore, by forming the convex portion 15 as described above on the semiconductor chip 11, the rise (height 142A) of the underfill resin 14 along the side surface of the semiconductor chip 11 is suppressed, thereby protruding in the lateral direction. (Length 141A) is also suppressed.

この結果、フィレット１４Ａの拡大、すなわちアンダーフィル樹脂１４のはみ出し量が制限され、半導体チップ１１の実装面積を増大させてしまうことがない。また、アンダーフィル樹脂１４が半導体チップ１１の上面端部に達しなくなるので、かかる部分における前記半導体チップの前記上面端部でのクラック発生を抑制することができる。   As a result, the expansion of the fillet 14A, that is, the amount of protrusion of the underfill resin 14 is limited, and the mounting area of the semiconductor chip 11 is not increased. Further, since the underfill resin 14 does not reach the upper surface end portion of the semiconductor chip 11, it is possible to suppress the occurrence of cracks at the upper surface end portion of the semiconductor chip in this portion.

但し、フィレット１４Ａの高さ１４２Ａ、すなわちアンダーフィル樹脂１４の上昇度合いは、少なくとも半導体チップ１１と配線層１６との界面１６Ａを被覆するように設定する必要がある。かかる要件を満足しないと、界面１６Ａにおいて大きな応力が発生し、半導体チップ１１の機能面側、特に配線層１６等においてクラックが発生してしまい、半導体装置１０が不良品化してしまうことになる。   However, the height 142A of the fillet 14A, that is, the rising degree of the underfill resin 14 needs to be set so as to cover at least the interface 16A between the semiconductor chip 11 and the wiring layer 16. If this requirement is not satisfied, a large stress is generated at the interface 16A, cracks are generated on the functional surface side of the semiconductor chip 11, particularly the wiring layer 16 and the like, and the semiconductor device 10 becomes defective.

具体的には、以下に示すウエハレベルＣＳＰの場合と同様に、アンダーフィル樹脂１４の上昇度合いを、界面１６Ａからの距離が５０μｍ以上となるようにすることが好ましい。すなわち、アンダーフィル樹脂１４の上昇を抑制する凸部１５の、前記界面に対する形成位置（下面位置）Ｄ１を５０μｍ以上とすることが好ましい。これによって、アンダーフィル樹脂１４の形成に伴う上述した応力の発生を抑制することができ、半導体チップ１１の機能面側、特に配線層１６等におけるクラック発生を抑制することができる。   Specifically, as in the case of the wafer level CSP described below, it is preferable that the degree of rise of the underfill resin 14 is set so that the distance from the interface 16A is 50 μm or more. That is, it is preferable that the formation position (lower surface position) D1 of the convex portion 15 that suppresses the rise of the underfill resin 14 with respect to the interface is 50 μm or more. As a result, it is possible to suppress the occurrence of the stress described above due to the formation of the underfill resin 14, and it is possible to suppress the occurrence of cracks on the functional surface side of the semiconductor chip 11, particularly the wiring layer 16.

なお、上述した応力抑制の観点からは、アンダーフィル樹脂１４の上昇を抑制する凸部１５の、前記界面に対する形成位置（下面位置）Ｄ１は大きいほど好ましく、例えば１００μｍ以上であることが好ましい。   In addition, from the viewpoint of the stress suppression described above, the formation position (lower surface position) D1 of the convex portion 15 that suppresses the rise of the underfill resin 14 with respect to the interface is preferably as large as possible, and is preferably 100 μm or more, for example.

また、Ｄ１の上限値は、半導体チップ１１の厚さによって決定され、半導体チップ１１の厚さが約３５０μｍ〜４２０μｍである場合、形成位置Ｄ１の上限は約３３０μｍ〜４００μｍである。これは凸部１５の厚さｔ１が少なくとも２０μｍであることを意味している。これによって、凸部１５はアンダーフィル樹脂１４の上昇を抑制するに耐えうるような機械強度を有することができる。   Further, the upper limit value of D1 is determined by the thickness of the semiconductor chip 11. When the thickness of the semiconductor chip 11 is about 350 μm to 420 μm, the upper limit of the formation position D1 is about 330 μm to 400 μm. This means that the thickness t1 of the convex portion 15 is at least 20 μm. Accordingly, the convex portion 15 can have a mechanical strength that can withstand the suppression of the rise of the underfill resin 14.

なお、凸部１５の突出量Ｗは、上記作用効果を奏するものであれば特に限定されるものではないが、例えば１０μｍ以上とすることができる。これによって、上述した作用効果を確実に奏することができるようになる。なお、突出量Ｗの上限は特に限定されるものではないが、以下に示す形成方法における効率や実装面積の増大等を考慮して、例えば２８〜５７μｍとすることができる。   In addition, the protrusion amount W of the convex part 15 will not be specifically limited if there exists the said effect, For example, it can be 10 micrometers or more. As a result, the above-described operational effects can be reliably achieved. The upper limit of the protrusion amount W is not particularly limited, but can be set to 28 to 57 μm, for example, in consideration of the efficiency in the forming method described below, an increase in mounting area, and the like.

また、本実施形態では、実装基板１３の、半導体チップ１１と相対向する主面は平坦であることが好ましい。すなわち、実装基板主面を平坦にして、アンダーフィル樹脂の充填量を半導体チップ１１に形成された凸部１５によってのみ画定することにより、半導体チップ１１の機能面側、特に配線層１６等におけるクラック発生を効果的に抑制することが可能となる。   In the present embodiment, the main surface of the mounting substrate 13 that faces the semiconductor chip 11 is preferably flat. In other words, the mounting substrate main surface is flattened and the filling amount of the underfill resin is defined only by the convex portions 15 formed on the semiconductor chip 11, so that the cracks on the functional surface side of the semiconductor chip 11, particularly the wiring layer 16, etc. Generation | occurrence | production can be suppressed effectively.

なお、凸部１５は、半導体チップ１１に対して別途設けることもできるが、半導体チップ１１の一部から構成することもできる。この場合、半導体チップ１１の側面にダイシング等の機械加工を施したり、エッチング等の化学加工を施したりすることによって形成する。   The convex portion 15 can be separately provided for the semiconductor chip 11, but can also be constituted by a part of the semiconductor chip 11. In this case, the side surface of the semiconductor chip 11 is formed by performing machining such as dicing or chemical processing such as etching.

また、上記加工は、凸部１５の作用効果の観点から、当然にアンダーフィル樹脂１４を形成する以前に行うことが必要であり、加工の簡略化の観点からは、半導体チップ１１を実装基板１３上に実装する以前に行うことが好ましい。例えば、ウエハ状態から個片化する際、もしくはその直前に行うことができる。   Further, it is necessary to perform the above processing before forming the underfill resin 14 from the viewpoint of the function and effect of the convex portion 15. From the viewpoint of simplifying the processing, the semiconductor chip 11 is mounted on the mounting substrate 13. It is preferable to do this before mounting. For example, it can be performed at the time of singulation from the wafer state or immediately before.

（第２の実施形態）
図３は、第２の実施形態における半導体装置の概略構成を示す断面図であり、図４は、図３に示す半導体装置の一部を拡大して示す断面図である。なお、類似及び同一の構成要素は、同一の参照数字を用いて表している。 (Second Embodiment)
FIG. 3 is a cross-sectional view showing a schematic configuration of the semiconductor device according to the second embodiment, and FIG. 4 is an enlarged cross-sectional view showing a part of the semiconductor device shown in FIG. Note that similar and identical components are denoted by the same reference numerals.

本実施形態では、上記第１の実施形態と比較して、半導体チップ１１と接続端子１２との間に再配線層１７が形成されている点で異なり、その他の構成については同様である。したがって、以下においては、上記相違点に基づく技術的事項について説明する。   The present embodiment is different from the first embodiment in that a rewiring layer 17 is formed between the semiconductor chip 11 and the connection terminal 12, and the other configurations are the same. Therefore, in the following, technical matters based on the above differences will be described.

なお、図４に示すように、再配線層１７は、半導体チップ１１の機能面１１Ａ上において、絶縁膜１７２及び樹脂層１７３が順次に形成されるとともに、樹脂層１７３上において、この樹脂層１７３の開口部を埋設し、底部に形成された電極パッド１７１と接続するようにして金属再配線１７５が形成されている。また、樹脂層１７３と金属再配線１７５との間には、アンダーバリアメタル（ＵＢＭ）１７４が形成されている。   As shown in FIG. 4, in the rewiring layer 17, the insulating film 172 and the resin layer 173 are sequentially formed on the functional surface 11 </ b> A of the semiconductor chip 11, and the resin layer 173 is formed on the resin layer 173. The metal rewiring 175 is formed so as to be buried in the opening and connected to the electrode pad 171 formed at the bottom. An under barrier metal (UBM) 174 is formed between the resin layer 173 and the metal rewiring 175.

さらに、金属再配線１７５を被覆するようにして封止樹脂層１７６が形成され、封止樹脂層１７６を貫通するようにして金属ポスト１７７が形成されている。金属ポスト１７７は、接続端子１２と電気的に接続されている。   Further, a sealing resin layer 176 is formed so as to cover the metal rewiring 175, and a metal post 177 is formed so as to penetrate the sealing resin layer 176. The metal post 177 is electrically connected to the connection terminal 12.

本例では、再配線層１７を設けているので、半導体装置２０はウエハレベルＣＳＰ（Chip Scale Package）として構成することができる。   In this example, since the rewiring layer 17 is provided, the semiconductor device 20 can be configured as a wafer level CSP (Chip Scale Package).

なお、上述した再配線層１７の構成は、あくまでも一例であって、必要に応じて任意の構成とすることができる。   Note that the configuration of the rewiring layer 17 described above is merely an example, and may be an arbitrary configuration as necessary.

また、半導体チップ１１の機能面１１Ａには、第１の実施形態で説明したような配線層等が形成されているが、本例において簡略化のため、記載を省略している。   In addition, although a wiring layer or the like as described in the first embodiment is formed on the functional surface 11A of the semiconductor chip 11, description thereof is omitted in this example for the sake of simplicity.

本例における半導体装置２０においても、半導体チップ１１の側面上部において、外方に突出してなる庇状の凸部１５が設けられている。したがって、アンダーフィル樹脂１４を半導体チップ１１及び実装基板１３間に、例えばディスペンスノズルを用いて注入する際に、その注入量が変動して過多になった場合においても、前記注入量は凸部１５で制限されるようになる。したがって、前記注入量の増大に基づく、半導体チップ１１の実装面積の増大を防止することができる。   Also in the semiconductor device 20 in this example, the upper surface of the semiconductor chip 11 is provided with a bowl-shaped convex portion 15 protruding outward. Therefore, when the underfill resin 14 is injected between the semiconductor chip 11 and the mounting substrate 13 using, for example, a dispensing nozzle, even if the injection amount fluctuates and becomes excessive, the injection amount is the convex portion 15. Will be limited by. Therefore, an increase in the mounting area of the semiconductor chip 11 based on the increase in the injection amount can be prevented.

また、アンダーフィル樹脂１４の過剰分が、半導体チップ１１の側面に沿って上昇した場合においても、凸部１５で遮蔽されるようになるので、アンダーフィル樹脂１４の前記過剰分が半導体チップ１１の上面端部にまで達することがない。その結果、半導体チップ１１の前記上面端部において、前記半導体チップの前記上面端部にクラックが発生してしまうなどの問題を回避することができる。   Further, even when the excess amount of the underfill resin 14 rises along the side surface of the semiconductor chip 11, the excess portion of the underfill resin 14 is shielded by the convex portion 15. It does not reach the top edge. As a result, it is possible to avoid problems such as the occurrence of cracks in the upper surface end portion of the semiconductor chip at the upper surface end portion of the semiconductor chip 11.

なお、上述した実装面積の増大抑制、及びアンダーフィル樹脂１４のクラック発生抑制等の原理は、上述したフィレット１４Ａに関連させて説明した場合と同様である。   The principles such as the suppression of the increase in the mounting area and the suppression of the occurrence of cracks in the underfill resin 14 are the same as those described in relation to the fillet 14A.

一方、本例では、再配線層１７を設けているため、アンダーフィル樹脂１４に関して、上述した第１の実施形態の配線層１６と同様の問題が生じるようになる。すなわち、アンダーフィル樹脂１４の量が少なく、例えばアンダーフィル樹脂１４の上昇が、半導体チップ１１と再配線層１７との界面に達しない、あるいは前記界面を僅かに覆う程度であると、前記界面近傍に、アンダーフィル樹脂１４の形成に伴う巨大な応力が作用するようになる。したがって、半導体チップ１１の機能面側、特に配線層等においてクラックが発生してしまう場合がある。   On the other hand, in this example, since the rewiring layer 17 is provided, the same problem as the wiring layer 16 of the first embodiment described above occurs with respect to the underfill resin 14. That is, when the amount of the underfill resin 14 is small, for example, the rise of the underfill resin 14 does not reach the interface between the semiconductor chip 11 and the rewiring layer 17 or slightly covers the interface, the vicinity of the interface In addition, a huge stress accompanying the formation of the underfill resin 14 acts. Therefore, cracks may occur on the functional surface side of the semiconductor chip 11, particularly on the wiring layer.

したがって、本例では、例えばアンダーフィル樹脂１４の上昇度合いを、前記界面からの距離が５０μｍ以上となるようにすることが好ましい。すなわち、アンダーフィル樹脂１４の上昇を抑制する凸部１５の、前記界面に対する形成位置（下面位置）Ｄ２を５０μｍ以上とすることが好ましい。これによって、アンダーフィル樹脂１４の形成に伴う上述した応力の発生を抑制することができ、前記界面でのクラック発生を抑制することができる。   Therefore, in this example, it is preferable that the degree of rise of the underfill resin 14 is, for example, such that the distance from the interface is 50 μm or more. That is, it is preferable that the formation position (lower surface position) D2 of the convex portion 15 that suppresses the rise of the underfill resin 14 with respect to the interface is 50 μm or more. As a result, it is possible to suppress the occurrence of the stress described above due to the formation of the underfill resin 14 and to suppress the generation of cracks at the interface.

なお、上述した応力抑制の観点からは、アンダーフィル樹脂１４の上昇を抑制する凸部１５の、前記界面に対する形成位置（下面位置）Ｄ２は大きいほど好ましく、例えば１００μｍ以上であることが好ましい。   In addition, from the viewpoint of stress suppression described above, the formation position (lower surface position) D2 of the convex portion 15 that suppresses the rise of the underfill resin 14 with respect to the interface is preferably as large as possible, and is preferably 100 μm or more, for example.

また、Ｄ２の上限値は、半導体チップ１１の厚さによって決定され、半導体チップ１１の厚さが約３５０μｍ〜４２０μｍである場合、形成位置Ｄ２の上限は約３３０μｍ〜４００μｍである。これは凸部１５の厚さｔ２が少なくとも２０μｍであることを意味している。これによって、凸部１５はアンダーフィル樹脂１４の上昇を抑制するに耐えうるような機械強度を有することができる。   The upper limit value of D2 is determined by the thickness of the semiconductor chip 11. When the thickness of the semiconductor chip 11 is about 350 μm to 420 μm, the upper limit of the formation position D2 is about 330 μm to 400 μm. This means that the thickness t2 of the convex portion 15 is at least 20 μm. Accordingly, the convex portion 15 can have a mechanical strength that can withstand the suppression of the rise of the underfill resin 14.

図５は、アンダーフィル樹脂１４が、半導体チップ１１と再配線層１７との界面に達していない場合の前記界面に作用する応力値と、アンダーフィル樹脂１４が、前記界面から上方へ５０μｍ以上シフトした場合の応力値とを示すグラフである。なお、グラフにおいて、各応力値は、温度をパラメータとし、−４５℃〜１２５℃で変化させた場合について示している。   FIG. 5 shows the stress value acting on the interface when the underfill resin 14 does not reach the interface between the semiconductor chip 11 and the rewiring layer 17, and the underfill resin 14 is shifted upward by 50 μm or more from the interface. It is a graph which shows the stress value at the time of doing. In the graph, each stress value is shown when the temperature is a parameter and is changed between −45 ° C. and 125 ° C.

図５から明らかなように、アンダーフィル樹脂１４の上昇位置が半導体チップ１１と再配線層１７との界面から上方へ５０μｍ以上シフトした場合においては、アンダーフィル樹脂１４が前記界面に達しない場合に比較して、前記界面における応力値が激減していることが分かる。したがって、凸部１５の、前記界面からの形成位置（下面位置）Ｄ２を５０μｍ以上とし、アンダーフィル樹脂１４の前記界面からの上昇度合いを５０μｍ以上とすることによって、前記応力に起因した前記界面でのクラック生成を抑制できることが分かる。   As apparent from FIG. 5, when the rising position of the underfill resin 14 is shifted upward by 50 μm or more from the interface between the semiconductor chip 11 and the rewiring layer 17, the underfill resin 14 does not reach the interface. In comparison, it can be seen that the stress value at the interface is drastically reduced. Accordingly, the formation position (lower surface position) D2 of the convex portion 15 from the interface is set to 50 μm or more, and the rising degree of the underfill resin 14 from the interface is set to 50 μm or more. It can be seen that the generation of cracks can be suppressed.

なお、凸部１５の突出量Ｗは、上記同様に、例えば１０μｍ以上とすることができ、５７μｍ以下とすることができる。   In addition, the protrusion amount W of the convex part 15 can be 10 micrometers or more like the above, and can be 57 micrometers or less.

また、本例でも、凸部１５は、半導体チップ１１に対して別途設けることもできるが、半導体チップ１１の一部から構成することもできる。この場合、半導体チップ１１の側面にダイシング等の機械加工を施したり、エッチング等の化学加工を施したりすることによって形成する。   Also in this example, the convex portion 15 can be separately provided for the semiconductor chip 11, but can also be constituted by a part of the semiconductor chip 11. In this case, the side surface of the semiconductor chip 11 is formed by performing machining such as dicing or chemical processing such as etching.

なお、上述した加工は、再配線層１７を形成する以前に行うこともできるが、一般には、再配線層１７を形成した後に行う。したがって、図３及び図４に示すように、前記加工は半導体チップ１１及び再配線層１７（を構成する封止樹脂層１７６）に対して一括して行う。これによって、前記加工を簡略化して行うことができる。   The above-described processing can be performed before the rewiring layer 17 is formed, but is generally performed after the rewiring layer 17 is formed. Therefore, as shown in FIGS. 3 and 4, the processing is collectively performed on the semiconductor chip 11 and the rewiring layer 17 (the sealing resin layer 176 constituting the same). Thereby, the said process can be simplified and performed.

また、上記加工は、凸部１５の作用効果の観点から、当然にアンダーフィル樹脂１４を形成する以前に行うことが必要であり、加工の簡略化の観点からは、半導体チップ１１を実装基板１３上に実装する以前に行うことが好ましい。例えば、ウエハ状態から個片化する際、もしくはその直前に行うことができる。   Further, it is necessary to perform the above processing before forming the underfill resin 14 from the viewpoint of the function and effect of the convex portion 15. From the viewpoint of simplifying the processing, the semiconductor chip 11 is mounted on the mounting substrate 13. It is preferable to do this before mounting. For example, it can be performed at the time of singulation from the wafer state or immediately before.

（第３の実施形態）
図６は、第３の実施形態における半導体装置の概略構成を示す断面図である。なお、類似及び同一の構成要素は、同一の参照数字を用いて表している。 (Third embodiment)
FIG. 6 is a cross-sectional view illustrating a schematic configuration of the semiconductor device according to the third embodiment. Note that similar and identical components are denoted by the same reference numerals.

本実施形態は、上記第２の実施形態の変形例であり、凸部１５の、実装基板１３と相対向する側の面Ｒが、半導体チップ１１の側面から連続して円弧状に形成されてなる点で相違する。   The present embodiment is a modification of the second embodiment, and the surface R of the convex portion 15 on the side facing the mounting substrate 13 is continuously formed in an arc shape from the side surface of the semiconductor chip 11. It is different in the point.

本例では、凸部１５の下面Ｒが円弧状に形成されているので、凸部１５と半導体チップ１１との付け根において、アンダーフィル樹脂１４を形成したことに伴う応力集中を抑制することができる。したがって、凸部１５の応力破損等を抑制することができ、上述した凸部１５の形成に伴う作用効果を確実に奏することができるようになる。   In this example, since the lower surface R of the convex portion 15 is formed in an arc shape, stress concentration due to the formation of the underfill resin 14 can be suppressed at the root of the convex portion 15 and the semiconductor chip 11. . Therefore, it is possible to suppress stress breakage and the like of the convex portion 15, and it is possible to reliably exhibit the operational effects associated with the formation of the convex portion 15 described above.

なお、その他の特徴、及びこれに伴う作用効果は、第２の実施形態の場合と同様である。例えば、アンダーフィル樹脂１４の上昇度合いを、半導体チップ１１と再配線層１７との界面からの距離が１００μｍ以上となるようにする、すなわち、アンダーフィル樹脂１４の上昇を抑制する凸部１５の、前記界面に対する形成位置（下面位置）Ｄ２を１００μｍ以上とすることによって、アンダーフィル樹脂１４の形成に伴う上述した応力の発生を抑制することができ、前記界面でのクラック発生を抑制することができる。   The other features and the operational effects associated therewith are the same as in the second embodiment. For example, the degree of rise of the underfill resin 14 is set such that the distance from the interface between the semiconductor chip 11 and the rewiring layer 17 is 100 μm or more, that is, the protrusion 15 that suppresses the rise of the underfill resin 14. By setting the formation position (lower surface position) D2 with respect to the interface to 100 μm or more, it is possible to suppress the generation of the stress associated with the formation of the underfill resin 14 and to suppress the generation of cracks at the interface. .

なお、凸部１５の下面Ｒを円弧状にすることに関しては、上述のように第２の実施形態に限らず、第１の実施形態にも適用することができる。   In addition, regarding making the lower surface R of the convex part 15 into circular arc shape, it is applicable not only to 2nd Embodiment but the 1st Embodiment as mentioned above.

（第４の実施形態）
図７は、第４の実施形態における半導体装置の概略構成を示す断面図である。なお、類似及び同一の構成要素は、同一の参照数字を用いて表している。 (Fourth embodiment)
FIG. 7 is a cross-sectional view illustrating a schematic configuration of the semiconductor device according to the fourth embodiment. Note that similar and identical components are denoted by the same reference numerals.

本実施形態も、上記第２の実施形態の変形例であり、凸部１５の、実装基板１３と相対向する側の面Ｔが、半導体チップ１１の側面から連続してテーパ状に形成されてなる点で相違する。   This embodiment is also a modification of the second embodiment, in which the surface T of the convex portion 15 facing the mounting substrate 13 is continuously tapered from the side surface of the semiconductor chip 11. It is different in the point.

本例では、凸部１５の下面Ｔがテーパ状に形成されているので、凸部１５と半導体チップ１１との付け根において、アンダーフィル樹脂１４を形成したことに伴う応力集中を抑制することができる。したがって、凸部１５の応力破損等を抑制することができ、上述した凸部１５の形成に伴う作用効果を確実に奏することができるようになる。   In this example, since the lower surface T of the convex portion 15 is formed in a tapered shape, stress concentration due to the formation of the underfill resin 14 can be suppressed at the base of the convex portion 15 and the semiconductor chip 11. . Therefore, it is possible to suppress stress breakage and the like of the convex portion 15, and it is possible to reliably exhibit the operational effects associated with the formation of the convex portion 15 described above.

なお、その他の特徴、及びこれに伴う作用効果は、第２の実施形態の場合と同様である。例えば、アンダーフィル樹脂１４の上昇度合いを、半導体チップ１１と再配線層１７との界面からの距離が１００μｍ以上となるようにする、すなわち、アンダーフィル樹脂１４の上昇を抑制する凸部１５の、前記界面に対する形成位置（下面位置）Ｄ２を１００μｍ以上とすることによって、アンダーフィル樹脂１４の形成に伴う上述した応力の発生を抑制することができ、前記界面でのクラック発生を抑制することができる。   The other features and the operational effects associated therewith are the same as in the second embodiment. For example, the degree of rise of the underfill resin 14 is set such that the distance from the interface between the semiconductor chip 11 and the rewiring layer 17 is 100 μm or more, that is, the protrusion 15 that suppresses the rise of the underfill resin 14. By setting the formation position (lower surface position) D2 with respect to the interface to 100 μm or more, it is possible to suppress the generation of the stress associated with the formation of the underfill resin 14 and to suppress the generation of cracks at the interface. .

なお、凸部１５の下面Ｔをテーパ状にすることに関しては、上述のように第２の実施形態に限らず、第１の実施形態にも適用することができる。   In addition, regarding making the lower surface T of the convex part 15 into a taper shape, it is applicable not only to 2nd Embodiment but the 1st Embodiment as mentioned above.

以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。   While the present invention has been described in detail based on the above specific examples, the present invention is not limited to the above specific examples, and various modifications and changes can be made without departing from the scope of the present invention.

例えば、上述した具体例では、半導体チップ１１を封止するような封止樹脂層については説明を省略しているが、必要に応じて適宜設けることができる。   For example, in the specific example described above, the description of the sealing resin layer that seals the semiconductor chip 11 is omitted, but can be appropriately provided as necessary.

１０、２０ 半導体装置
１１ 半導体チップ
１２ 接続端子
１３ 実装基板
１４ アンダーフィル樹脂
１５ 凸部
１６ 配線層
１７ 再配線層 DESCRIPTION OF SYMBOLS 10, 20 Semiconductor device 11 Semiconductor chip 12 Connection terminal 13 Mounting board 14 Underfill resin 15 Convex part 16 Wiring layer 17 Rewiring layer

Claims (5)

半導体チップと、
前記半導体チップの機能面側に設けられた配線層と、
前記配線層と電気的に接続されてなる接続端子と、
前記半導体チップを、前記接続端子を介したフリップチップ接合によって実装し、前記半導体チップと相対向する主面が平坦である実装基板と、
前記半導体チップと前記実装基板との間に設けられたアンダーフィル樹脂とを具え、
前記半導体チップの側面上方には、外方に突出してなる庇状の凸部が形成され、前記アンダーフィル樹脂は、前記半導体チップと前記配線層との界面を被覆するようにして、前記配線層側から前記半導体チップ側に向けて延在していることを特徴とする、半導体装置。 A semiconductor chip;
A wiring layer provided on the functional surface side of the semiconductor chip;
A connection terminal electrically connected to the wiring layer;
The semiconductor chip is mounted by flip chip bonding via the connection terminal, and a mounting substrate having a flat main surface facing the semiconductor chip;
Comprising an underfill resin provided between the semiconductor chip and the mounting substrate;
On the side surface of the semiconductor chip, a hook-shaped convex portion protruding outward is formed, and the underfill resin covers the interface between the semiconductor chip and the wiring layer, so that the wiring layer A semiconductor device that extends from the side toward the semiconductor chip. 半導体チップと、
前記半導体チップの機能面側に設けられた再配線層と、
前記再配線層上に設けられた接続端子と、
前記半導体チップを、前記接続端子を介したフリップチップ接合によって実装するための実装基板と、
前記半導体チップと前記実装基板との間に設けられたアンダーフィル樹脂とを具え、
前記半導体チップの側面上方には、外方に突出してなる庇状の凸部が形成されてなることを特徴とする、半導体装置。 A semiconductor chip;
A rewiring layer provided on the functional surface side of the semiconductor chip;
A connection terminal provided on the rewiring layer;
A mounting substrate for mounting the semiconductor chip by flip chip bonding via the connection terminals;
Comprising an underfill resin provided between the semiconductor chip and the mounting substrate;
A semiconductor device, wherein a ridge-like convex portion protruding outward is formed above the side surface of the semiconductor chip. 前記凸部は、前記半導体チップと前記再配線層との界面から、前記半導体チップ側へ向けて５０μｍ以上離隔して形成されたことを特徴とする、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the convex portion is formed to be separated from the interface between the semiconductor chip and the rewiring layer by 50 μm or more toward the semiconductor chip side. 前記凸部の、前記実装基板と相対向する側の面が、前記半導体チップの前記側面から連続して円弧状に形成されてなることを特徴とする、請求項１〜３のいずれか一に記載の半導体装置。   The surface of the convex portion on the side facing the mounting substrate is formed in an arc shape continuously from the side surface of the semiconductor chip. The semiconductor device described. 前記凸部の、前記実装基板と相対向する側の面が、前記半導体チップの前記側面から連続してテーパ状に形成されていることを特徴とする、請求項１〜３のいずれか一に記載の半導体装置。   The surface of the convex portion facing the mounting substrate is formed in a tapered shape continuously from the side surface of the semiconductor chip. The semiconductor device described.
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