JP2010034266A - Double gate semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、2重ゲート(デュアルゲート)半導体装置およびその製造方法に関し、特に2重ゲート電界効果トランジスタおよびその製造方法に関する。 The present invention relates to a double gate semiconductor device and a method for manufacturing the same, and more particularly to a double gate field effect transistor and a method for manufacturing the same.
図3は、全体が500で表される従来の2重ゲート電界効果トランジスタの概略図である。2重ゲート電界効果トランジスタ500は、絶縁層の上に設けられたフィン状の半導体層を有する。半導体層の両側には、ゲート(G1、G2)が設けられている。ゲート(G1、G2)に挟まれた半導体層はチャネルとなり、その両側の半導体層はソース(S)、ドレイン(D)となる。ゲート(G1、G2)は、半導体層に接するゲート絶縁膜と、その上に形成されたゲート電極とを有する。
FIG. 3 is a schematic diagram of a conventional double gate field effect transistor, generally designated 500. The double gate
2重ゲート電界効果トランジスタ500では、2つのゲート絶縁膜の厚みを異なるように形成して(t1<t2)、一方のゲート(G1)の仕事関数Φ1と、他方のゲート(G2)の仕事関数Φ2とが、互いに異なるようにしている(Φ1≠Φ2)。これにより、サブスレッショルド係数の増加を招かない範囲で所望の閾値電圧を得ることができる。
In the double gate
図4A〜図4Hは、2重ゲート電界効果トランジスタ500の製造工程の断面図であり、左図は図3をA−A方向に見た場合の断面図、右図は図3をB−B方向に見た場合の断面図である。製造方法は、以下の工程1〜8を含む。
4A to 4H are cross-sectional views of the manufacturing process of the double-gate
工程1:図4Aに示すように、シリコン基板1の上に、埋め込み酸化膜2とシリコン結晶層5aが設けられたSOI基板20を準備する。次に、SOI基板20の表面にシリコン酸化膜9を形成する。
Step 1: As shown in FIG. 4A, an
工程2:図4Bに示すように、シリコン酸化膜9をパターニングしてドーピングマスク9aとする。次に、ドーピングマスク9aを用いて、シリコン結晶層5aにイオンを注入し、ソース/ドレイン領域7を形成する。
Step 2: As shown in FIG. 4B, the
工程3:図4Cに示すように、ドーピングマスク9aを除去した後、絶縁膜を形成し、これをパターニングしてハードマスク4を形成する。次に、ハードマスク4を用いて、シリコン結晶層5aをエッチングする。
Step 3: As shown in FIG. 4C, after removing the
工程4:図4Dに示すように、熱酸化法を用いてチャネル領域の片側にゲート絶縁膜6bを形成する。チャネルの両側にあるゲート絶縁膜の誘電率が異なるように、矢印30で示すように、斜め蒸着技術やスパッタ法を用いてシリコン熱酸化膜とは異なる適当な絶縁材料を重ねて形成し、ゲート絶縁膜6bの誘電率を変える。
Step 4: As shown in FIG. 4D, a
工程5:図4Eに示すように、レジストマスク20を形成する。図4Eの左図に示すように、レジストマスク20は、ゲート酸化膜6bを覆い、かつシリコン結晶層5aを所定のチャネル厚(一対のゲート電極方向の厚み)だけ覆う。
Step 5: As shown in FIG. 4E, a
工程6:図4Fに示すように、レジストマスク20を用いハードマスク4をパターニングした後、レジストマスク20を除去する。次に、ハードマスク4を用いてシリコン結晶層5aの片側をエッチングする。所定の幅にエッチングされたシリコン結晶層5aは、チャネル領域5となる。次に、チャネル領域5の表面にゲート絶縁膜6aを形成する。ゲート絶縁膜6aは、ゲート絶縁膜6bより膜厚が薄くなるように形成する。
工程4の代わりに、本工程6で、矢印35で示すように、ゲート絶縁膜6bの上に、適当な絶縁材料を重ねて形成しても構わない。
Step 6: As shown in FIG. 4F, after patterning the
Instead of
工程7:図4Gに示すように、全面を覆うように、例えばポリシリコンからなるゲート電極材料3aを形成する。次に、チャネル領域5の両側にある一対のゲート電極3a、3bの仕事関数を互いに異なるようにする。まず、矢印Wpで示すように、傾斜イオン注入法を用いて例えばP(リン)を注入する。続いて、矢印Wbで示すように、反対方向からの傾斜イオン注入法により、例えばB(ホウ素)を注入する。
Step 7: As shown in FIG. 4G, a
工程8:図4Hに示すように、シリケイトガラスからなるハードマスク11を形成する。次に、ハードマスク11を用いてゲート電極材料3をエッチングする。
Step 8: As shown in FIG. 4H, a
以上の工程で、図3に示す2重ゲート電界効果トランジスタ500が完成する。
しかしながら、従来の製造方法では、以下のような問題があった。
即ち、第1に、2重ゲート電界効果トランジスタ500の微細化が進むとチャネルの幅も狭くなり、その寸法のばらつきはそのままトランジスタ特性へのばらつきにつながる。このため、工程5(図4E)で、レジストマスク20を形成する場合の位置合わせが、トランジスタ特性に大きく影響するという問題があった。
However, the conventional manufacturing method has the following problems.
That is, first, as the miniaturization of the double gate
第2に、工程4(図4D)または工程6(図4F)で、斜め蒸着技術等を用いてシリコン熱酸化膜とは異なる絶縁材料を形成しているが、かかる斜め蒸着技術等は、ウエハ内で、フィンの形成方向が一定でなければ適用できないという問題があった。また、集積度が高くなると、他の部分の影になって斜め蒸着技術の適用が困難になるという問題もあった。 Second, in step 4 (FIG. 4D) or step 6 (FIG. 4F), an insulating material different from the silicon thermal oxide film is formed using an oblique deposition technique or the like. However, there is a problem that it cannot be applied unless the direction of fin formation is constant. In addition, when the degree of integration is high, there is a problem that it becomes difficult to apply the oblique deposition technique because it becomes a shadow of other portions.
第3に、工程7(図4G)で、傾斜イオン注入法を用いてPとBを異なった領域に注入するが、注入イオンを活性化させるための熱処理工程で、PとBが相互に拡散するため、ゲート電極3a、3bの仕事関数がばらつくという問題があった。特に、2重ゲート電界効果トランジスタ500の微細化が進み、フィンの幅が狭くなるほど、仕事関数のばらつきが顕著であった。
Third, in step 7 (FIG. 4G), P and B are implanted into different regions using the tilted ion implantation method, but P and B are diffused in a heat treatment step for activating the implanted ions. Therefore, there is a problem that the work functions of the
第4に、ゲート電極を加工する場合、注入されたイオンの種類やドーズ量によって加工寸法等の加工特性に差が生じ、2つのゲート電極の形状が異なるという問題もあった。 Fourth, when the gate electrode is processed, there is a problem in that the processing characteristics such as the processing dimensions vary depending on the type and dose of the implanted ions, and the shapes of the two gate electrodes are different.
そこで、本発明は、特性のばらつきを低減した2重ゲート半導体装置およびその製造方法の提供を目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a double gate semiconductor device with reduced variations in characteristics and a method for manufacturing the same.
本発明は、対向する1対のゲートを備えた2重ゲート半導体装置であって、半導体基板と、半導体基板の上に形成され、ソース領域、ドレイン領域、およびその間のチャネル領域を有するフィン状の半導体層と、チャネル領域を挟んで対向配置された1対の第1ゲートと第2ゲートとを含み、第1ゲートと第2ゲートは、膜厚が等しく仕事関数の異なるゲート絶縁膜と、互いに同じ材料からなるゲート電極とを含むことを特徴とする2重ゲート半導体装置である。 The present invention is a double gate semiconductor device having a pair of opposing gates, and is formed in a fin shape having a semiconductor substrate, a source region, a drain region, and a channel region therebetween formed on the semiconductor substrate. A semiconductor layer, and a pair of first and second gates arranged opposite to each other with the channel region interposed therebetween, wherein the first gate and the second gate have a gate insulating film having a different film thickness and a different work function, and A double gate semiconductor device including a gate electrode made of the same material.
また、本発明は、対向する1対のゲートを備えた2重ゲート半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板上にフィン状の半導体層を形成する半導体層形成工程と、半導体層に導電性元素を選択的に導入し、ソース/ドレイン領域と、これらの領域に挟まれたチャネル領域とを形成する工程と、チャネル領域の対向する側面にそれぞれ第1ゲート絶縁膜と第2ゲート絶縁膜とを形成する工程と、第2ゲート絶縁膜の上に拡散元素を含む拡散膜を選択的に形成する拡散膜形成工程と、熱処理により、拡散膜中の拡散元素を、拡散膜に接する第2ゲート絶縁膜中に拡散させて、第2ゲート絶縁膜の仕事関数を、第1ゲート絶縁膜と異なるようにする熱処理工程と、拡散膜を除去する工程と、第1ゲート絶縁膜と第2ゲート絶縁膜との上に、互いに同じ材料からなるゲート電極を形成するゲート電極形成工程とを含むことを特徴とする2重ゲート半導体装置の製造方法でもある。 The present invention is also a method for manufacturing a double gate semiconductor device having a pair of opposing gates, the step of preparing a semiconductor substrate, and the formation of a semiconductor layer for forming a fin-like semiconductor layer on the semiconductor substrate A step of selectively introducing a conductive element into the semiconductor layer to form a source / drain region and a channel region sandwiched between these regions, and a first gate insulating layer on each side surface of the channel region. A step of forming a film and a second gate insulating film; a diffusion film forming step of selectively forming a diffusion film containing a diffusion element on the second gate insulating film; A heat treatment step of diffusing into the second gate insulating film in contact with the diffusion film so that the work function of the second gate insulating film differs from that of the first gate insulating film, a step of removing the diffusion film, Gate insulating film and second gate On the gate insulating film, it is also a manufacturing method of the double gate semiconductor device which comprises a gate electrode forming step of forming a gate electrode made of the same material with each other.
以上の説明から明らかなように、本発明にかかる2重ゲート半導体装置では、安定した特性を有する半導体装置が得られる。 As is clear from the above description, the double gate semiconductor device according to the present invention provides a semiconductor device having stable characteristics.
また、本発明にかかる2重ゲート半導体装置の製造方法では、再現性よく所定の特性の2重ゲート半導体装置の提供が可能となる。 Further, according to the method for manufacturing a double gate semiconductor device according to the present invention, it is possible to provide a double gate semiconductor device having predetermined characteristics with high reproducibility.
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings. In the following description, “top”, “bottom”, “left”, “right” and names including these terms are used as appropriate, but these directions make it easy to understand the invention with reference to the drawings. Therefore, a mode in which the embodiment is inverted upside down or rotated in an arbitrary direction is naturally included in the technical scope of the present invention.
図1Aは、全体が100で表される、本発明の実施の形態にかかる2重ゲート電界効果トランジスタの概略図である。2重ゲート電界効果トランジスタ100は、絶縁層の上に設けられたフィン状の半導体層を有し、半導体層の両側には、ゲート(G1、G2)が設けられている。ゲート(G1、G2)に挟まれた半導体層はチャネルとなり、その両側の半導体層はソース(S)、ドレイン(D)となる。ゲート(G1、G2)は、半導体層に接するゲート絶縁膜と、その上に形成されたゲート電極とを有する。
FIG. 1A is a schematic diagram of a dual gate field effect transistor according to an embodiment of the present invention, generally designated 100. The double gate
2重ゲート電界効果トランジスタ100では、対向するゲート(G1、G2)について、2つのゲート絶縁膜は、厚みが同じ(t1=t2)で、異なる材料からなる。2つのゲート電極は、同じ材料からなる。この結果、ゲート絶縁膜とゲート電極からなるゲート(G1、G2)の仕事関数が違いに異なり(Φ1≠Φ2)、サブスレッショルド係数の増加を招かない範囲で所望の閾値電圧を得ることができる。
In the double gate
図1Bは、2重ゲート電界効果トランジスタ100の上面図である。図1Aは、概略図であり、実際には、図1Bに示すように、ソース/ドレイン領域7に比較してチャネル領域の幅が狭くなることが好ましい。また、図1Bでは、チャネル領域を挟むゲート電極3a、3bが、電気的に接続された構造となっているが、分離された構造であっても良い。
FIG. 1B is a top view of the double gate
次に、図2A〜図2Jを用いて、本発明の実施の形態にかかる2重ゲート電界効果トランジスタ100の製造方法について説明する。
図2A〜図2Jは、製造工程における断面図であり、左図は図1AをA−A方向に見た場合の断面図、右図は図1BをB−B方向に見た場合の断面図である。図2A〜図2J中、図4A〜図4Hと同一符号は、同一または相当箇所を示す。かかる製造方法は、以下の工程1〜10を含む。
Next, a method of manufacturing the double gate
2A to 2J are cross-sectional views in the manufacturing process, the left view is a cross-sectional view when FIG. 1A is viewed in the AA direction, and the right view is a cross-sectional view when FIG. 1B is viewed in the BB direction. It is. 2A to 2J, the same reference numerals as those in FIGS. 4A to 4H denote the same or corresponding portions. This manufacturing method includes the following
工程1:図2Aに示すように、シリコン基板1の上に、埋め込み酸化膜2とシリコン結晶層5aが設けられたSOI(Silicon-On-Insulator)基板20を準備する。次に、SOI基板20の表面に、例えば熱酸化法を用いてシリコン酸化膜9を形成する。
Step 1: As shown in FIG. 2A, an SOI (Silicon-On-Insulator)
工程2:図2Bに示すように、シリコン酸化膜9を、例えば光露光法と反応性イオンエッチング法を用いてパターニングしてドーピングマスク9aとする。次に、ドーピングマスク9aを用いて、シリコン結晶層5aにイオンを注入し、ソース/ドレイン領域7を形成する。
Step 2: As shown in FIG. 2B, the
工程3:図2Cに示すように、ドーピングマスク9aをフッ化水素酸で除去した後、例えば、酸化膜と窒化膜を連続的に堆積して絶縁膜を形成し、これをパターニングしてハードマスク4を形成する。次に、ハードマスク4を用いて、シリコン結晶層5aをエッチングし、フィンを形成する。チャネル領域5を1回のエッチング工程で形成するため、従来の製造方法のような位置合わせが不要となり、チャネル領域5の幅(フィン幅)のばらつきを無くすことができる。
Step 3: As shown in FIG. 2C, after removing the
工程4:図2Dに示すように、例えば熱酸化法やCVD法を用いて、チャネル領域5の両側にゲート絶縁膜6を形成する。ゲート絶縁膜6は、例えばシリコンの酸化膜と高誘電体(high−k)材料の酸化膜との積層構造からなる。シリコンの酸化膜としては、酸化シリコン(SiO2)、酸窒化シリコン(SiON)等が用いられる。高誘電体材料の酸化膜としては、HfO2、HfSiO、HfSiON等のような、HfやZrを含む酸化膜が用いられる。
Step 4: As shown in FIG. 2D,
工程5:図2Eに示すように、ゲート絶縁膜6の誘電率を変えるための拡散膜8を、例えばALD(Atomic Layer Deposition)法やCVD(化学気相成長)法等の被覆性の良い成膜方法で形成する。拡散膜8は、例えば酸化アルミニウム(AlO)、酸化マグネシウム(MgO)、ランタノイド系の希土類金属(La、Ce、Pr、Nd、Pm、Sm、En、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)の酸化物からなる。次に、例えば、薄膜のTiNからなるハードマスク19をCVD法等の被覆性の良い成膜方法で形成する。次に、フォトレジスト層を形成し、パターニングによりレジストマスク10を形成する。
Step 5: As shown in FIG. 2E, the
工程6:図2Fに示すように、レジストマスク10を用いてハードマスク19を所定の形状にパターニングする。レジストマスク10を除去したハードマスク19を用いて、拡散膜8をエッチングして所定の形状にする。この結果、図2Fの左図に示すように、拡散膜8およびハードマスク19は、チャネル領域5の片側(右側)のゲート絶縁膜6を覆い、チャネル領域5の左側のゲート絶縁膜6は覆わない。
次に、この状態で、例えば600℃以上の熱処理を行う。熱処理は、例えば窒素雰囲気で、ランプアニールを用いて行われる。この熱処理により、拡散膜8中のAl等の元素が、拡散膜8に接ずるゲート絶縁膜中6に拡散する。
Step 6: As shown in FIG. 2F, the
Next, in this state, for example, heat treatment at 600 ° C. or higher is performed. The heat treatment is performed using lamp annealing in a nitrogen atmosphere, for example. By this heat treatment, elements such as Al in the
工程7:図2Gに示すように、ハードマスク19と残った拡散膜8を除去する。この結果、チャネル領域5の両側に形成されたゲート絶縁膜6は、膜厚は同じで異なった材料からなるゲート絶縁膜6a、6bとなる。
Step 7: As shown in FIG. 2G, the
工程8:図2Hに示すように、全体を覆うように、金属からなるゲート電極13と、ポリシリコンからなるゲート電極3を形成する。ゲート電極13は、例えばTiN、TaC、TaSiN、またはTiAlNからなる。また、ポリシリコンに代えて金属を用いても構わない。
Step 8: As shown in FIG. 2H, a
工程9:図2Iに示すように、例えば減圧CVD法を用いてシリケイトガラスからなるハードマスク11を形成する。次に、ハードマスク11を用いてゲート電極3、13を所定の形状にエッチングする。ゲート電極3、13のエッチングは、例えばRIEを用いて埋め込み酸化膜2の表面で止まるようにエッチングする。
Step 9: As shown in FIG. 2I, a
工程10:図2Jに示すように、ハードマスク11を除去した後、ゲート電極3、13を研磨し、チャネル領域5の両側に、それぞれゲート絶縁膜6a、ゲート電極13a、3aからなるゲート(第1ゲート:G1)と、ゲート絶縁膜6b、ゲート電極13b、3bからなるゲート(第2ゲート:G2)とを有する2重ゲート電界効果トランジスタ100が完成する。なお、配線層や保護膜は、適宜形成される。
Step 10: As shown in FIG. 2J, after the
以上のように、本実施の形態にかかる2重ゲート電界効果トランジスタ100では、工程3(図2C)に示すように、1回のエッチング工程でフィン状のチャネル領域5を形成するため、素子間のフィン幅のばらつきがなくなり、素子間の特性のばらつきを無くすことが可能となる。
As described above, in the double gate
また、工程2(図2F)に示すように、絶縁材料の斜め蒸着を用いることなく、拡散膜8からゲート絶縁膜6に元素を拡散させることにより仕事関数の調整を行うため、フィンの形成方向の影響を受けない。
Further, as shown in step 2 (FIG. 2F), the work function is adjusted by diffusing elements from the
また、ゲート電極にはPやAsのようなイオンを注入しないため、熱処理によりこれらの元素が相互拡散し、仕事関数が素子毎にばらつくという問題もない。 In addition, since ions such as P and As are not implanted into the gate electrode, there is no problem that these elements are interdiffused by heat treatment and the work function varies from element to element.
また、工程9(図2I)に示すように、ゲート電極3、13にはイオン注入が行われないため、加工特性が一定で、所定の形状にゲート電極3、13を加工することが可能となる。
Further, as shown in step 9 (FIG. 2I), since the
なお、以上の工程では、工程10(図2J)で、ハードマスク4の上のゲート電極3、13を研磨して除去したが、工程9(図2I)で製造工程を終了し、ハードマスク4の上のゲート電極3、13を残しても良い(図1B)。
In the above process, the
また、シリコン基板を用いた2重ゲート電界効果トランジスタについて説明したが、他の半導体基板(例えばGaAs、GaN、SiC等)を用いたり、2重ゲートのMOSトランジスタ等に適用することも可能である。 Further, the double gate field effect transistor using the silicon substrate has been described, but it is also possible to use another semiconductor substrate (for example, GaAs, GaN, SiC, etc.) or to apply to a double gate MOS transistor. .
1 シリコン基板、2 埋め込み酸化膜、3、3a、3b ゲート電極、4 ハードマスク、5 チャネル領域、6、6a、6b ゲート絶縁膜、7 ソース/ドレイン領域、8 拡散膜、9 シリコン酸化膜、10 レジストマスク、13 ゲート電極、19 ハードマスク、20 SOI基板、100 2重ゲート電界効果トランジスタ。 1 silicon substrate, 2 buried oxide film, 3, 3a, 3b gate electrode, 4 hard mask, 5 channel region, 6, 6a, 6b gate insulating film, 7 source / drain region, 8 diffusion film, 9 silicon oxide film, 10 Resist mask, 13 gate electrode, 19 hard mask, 20 SOI substrate, 100 double gate field effect transistor.
Claims (17)
半導体基板と、
該半導体基板の上に形成され、ソース領域、ドレイン領域、およびその間のチャネル領域を有するフィン状の半導体層と、
該チャネル領域を挟んで対向配置された1対の第1ゲートと第2ゲートとを含み、
該第1ゲートと第2ゲートは、膜厚が等しく仕事関数の異なるゲート絶縁膜と、互いに同じ材料からなるゲート電極とを含むことを特徴とする2重ゲート半導体装置。 A double gate semiconductor device having a pair of opposing gates,
A semiconductor substrate;
A fin-like semiconductor layer formed on the semiconductor substrate and having a source region, a drain region, and a channel region therebetween;
A pair of first gates and second gates arranged opposite to each other across the channel region;
The double gate semiconductor device, wherein the first gate and the second gate include gate insulating films having the same film thickness and different work functions, and gate electrodes made of the same material.
半導体基板を準備する工程と、
該半導体基板上にフィン状の半導体層を形成する半導体層形成工程と、
該半導体層に導電性元素を選択的に導入し、ソース/ドレイン領域と、これらの領域に挟まれたチャネル領域とを形成する工程と、
該チャネル領域の対向する側面にそれぞれ第1ゲート絶縁膜と第2ゲート絶縁膜とを形成する工程と、
該第2ゲート絶縁膜の上に拡散元素を含む拡散膜を選択的に形成する拡散膜形成工程と、
熱処理により、該拡散膜中の拡散元素を、該拡散膜に接する該第2ゲート絶縁膜中に拡散させて、該第2ゲート絶縁膜の仕事関数を、該第1ゲート絶縁膜と異なるようにする熱処理工程と、
該拡散膜を除去する工程と、
該第1ゲート絶縁膜と該第2ゲート絶縁膜との上に、互いに同じ材料からなるゲート電極を形成するゲート電極形成工程とを含むことを特徴とする2重ゲート半導体装置の製造方法。 A method for manufacturing a double gate semiconductor device having a pair of opposing gates,
Preparing a semiconductor substrate;
A semiconductor layer forming step of forming a fin-like semiconductor layer on the semiconductor substrate;
Selectively introducing a conductive element into the semiconductor layer to form a source / drain region and a channel region sandwiched between these regions;
Forming a first gate insulating film and a second gate insulating film on opposite side surfaces of the channel region,
A diffusion film forming step of selectively forming a diffusion film containing a diffusion element on the second gate insulating film;
The diffusion element in the diffusion film is diffused in the second gate insulating film in contact with the diffusion film by heat treatment so that the work function of the second gate insulating film is different from that of the first gate insulating film. A heat treatment process,
Removing the diffusion film;
A method of manufacturing a double gate semiconductor device, comprising: a gate electrode forming step of forming gate electrodes made of the same material on the first gate insulating film and the second gate insulating film.
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