JP2009522812A - Group III nitride power semiconductor with electric field relaxation function - Google Patents

Group III nitride power semiconductor with electric field relaxation function Download PDF

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Abstract

素子の耐圧性を改善するために、ゲートの周囲の電界を緩和する電界緩和機能を含むIII族窒化物電力半導体素子。
【選択図】 図１A group III nitride power semiconductor device including an electric field relaxation function that relaxes the electric field around the gate in order to improve the breakdown voltage of the device.
[Selection] Figure 1

Description

本出願は、「超抵抗フィールドプレート」という発明の名称の２００４年１２月３０日に提出の米国仮特許願第６０／６４０３７８号に関連するものである。   This application is related to US Provisional Patent Application No. 60 / 640,378, filed Dec. 30, 2004, entitled "Super Resistance Field Plate".

本発明は、III族窒化物ヘテロ接合電力半導体素子に関する。   The present invention relates to a group III nitride heterojunction power semiconductor device.

III族窒化物ヘテロ接合電力素子は、よく知られている。典型的なIII族窒化物電力半導体素子は、ドレイン電極と、ソース電極と、ドレイン電極とソース電極との間に配置されているゲート電極とを含んでいる。ゲート電極は、ソース電極とドレイン電極との間の電流を制御する。高電力応用における電流を制御するために、大きい負電圧がゲート電極に印加されて、ゲート電極の電圧を急速に変化させる。大きい電圧がゲート電極に急速に印加される場合に、高電圧はゲート電極とドレイン電極との間に生じる。ゲートとドレイン電極との間の電圧がゲートの耐圧を超える場合には、ゲートは破損する可能性がある。   Group III nitride heterojunction power devices are well known. A typical III-nitride power semiconductor device includes a drain electrode, a source electrode, and a gate electrode disposed between the drain electrode and the source electrode. The gate electrode controls the current between the source electrode and the drain electrode. To control the current in high power applications, a large negative voltage is applied to the gate electrode, causing the gate electrode voltage to change rapidly. A high voltage occurs between the gate electrode and the drain electrode when a large voltage is rapidly applied to the gate electrode. If the voltage between the gate and the drain electrode exceeds the breakdown voltage of the gate, the gate may be damaged.

ゲートの降伏は、ゲートの周囲の大きい電界の形成によって促進される。従って、素子の耐圧を増大させるために、ゲートの周囲の電界強度を低下させることが望ましい。   Gate breakdown is facilitated by the formation of a large electric field around the gate. Therefore, it is desirable to reduce the electric field strength around the gate in order to increase the breakdown voltage of the element.

本発明による電力半導体素子は、III族窒化物をベースとするヘテロ接合と、第２III族窒化物層に電気的に接続されている第１電源電極と、第２III族窒化物層に電気的に接続されている第２電源電極と、第１電源電極と第２電源電極との間に配置されているゲート構造と、ゲート構造に隣接する第２III族窒化物層の上に配置されている電界緩和機能とを含み、ヘテロ接合は、第１バンドギャップを有する第１III族窒化物層と、別のバンドギャップを第１III族窒化物層の上に有する第２III族窒化物層とを含んでいる。   The power semiconductor device according to the present invention includes a heterojunction based on a group III nitride, a first power supply electrode electrically connected to the second group III nitride layer, and electrically connected to the second group III nitride layer. A second power supply electrode connected; a gate structure disposed between the first power supply electrode and the second power supply electrode; and an electric field disposed on the second group III nitride layer adjacent to the gate structure. The heterojunction includes a first group III nitride layer having a first band gap and a second group III nitride layer having another band gap over the first group III nitride layer. .

本発明の一実施形態では、電界緩和機能は、超抵抗フィールドプレートを含んでいる。   In one embodiment of the invention, the electric field relaxation function includes a super resistance field plate.

別の実施形態では、フィールドプレートは、第２III族窒化物層の上に配置されている。この実施形態の一変形例では、ゲート構造は、フィールドプレートと第２III族窒化物層との間に配置されている。別の変形例では、ゲート構造は、フィールドプレートの上に配置されている。フィールドプレートは、シリコンを多量に含有しているＳｉＮ、または補償III族窒化物層半導体で形成されているのがよい。   In another embodiment, the field plate is disposed on the Group III nitride layer. In one variation of this embodiment, the gate structure is disposed between the field plate and the second group III nitride layer. In another variation, the gate structure is disposed on the field plate. The field plate is preferably made of SiN containing a large amount of silicon or a compensated group III nitride layer semiconductor.

別の実施形態では、複数の浮遊フィールドリングは、ゲート構造の周囲に配置されている。この実施形態の変形例では、浮遊フィールドリングは、フィールドプレートの上に配置されている。ガードリングは、互いに同一平面上にあるか、または同一平面上にはなく、あるいはガードリングは、ゲート構造と同一平面上にあるか、またはなくてもよい。さらに、ガードリングは、独立してフローティングであるか、互いに短絡されているか、ゲート構造に短絡されているか、または電源電極の１つに短絡されているのがよい。   In another embodiment, the plurality of floating field rings are disposed around the gate structure. In a variation of this embodiment, the floating field ring is arranged on the field plate. The guard rings may be coplanar with each other or not coplanar, or the guard rings may or may not be coplanar with the gate structure. Furthermore, the guard rings may be floating independently, shorted together, shorted to the gate structure, or shorted to one of the power supply electrodes.

本発明の他の特徴および利点について、添付図面に基づく本発明の次の説明により明らかにする。   Other features and advantages of the present invention will become apparent from the following description of the invention based on the accompanying drawings.

図１および図２に示す、本発明の第１実施形態による電力半導体素子は、支持体１２の上に配置されているIII族窒化物をベースとするヘテロ接合１０を備えている。ヘテロ接合１０は、第１III族窒化物半導体１４と、第１III族窒化物半導体１４の上に第２III族窒化物半導体１６とを含んでいる。第１電源電極１８（すなわちソース電極）、および第２電源電極２０（すなわちドレイン電極）は、直接オーミック接続、またはその他の適切な手段によって、第２III族窒化物半導体１６に電気的に接続されている。ゲート構造２２は、第１電源電極１８と第２電源電極２０との間の第２III族窒化物半導体１６の上に配置されている。   The power semiconductor device according to the first embodiment of the present invention shown in FIGS. 1 and 2 includes a heterojunction 10 based on a group III nitride disposed on a support 12. The heterojunction 10 includes a first group III nitride semiconductor 14 and a second group III nitride semiconductor 16 on the first group III nitride semiconductor 14. The first power supply electrode 18 (that is, the source electrode) and the second power supply electrode 20 (that is, the drain electrode) are electrically connected to the group III nitride semiconductor 16 by direct ohmic connection or other appropriate means. Yes. The gate structure 22 is disposed on the second group III nitride semiconductor 16 between the first power supply electrode 18 and the second power supply electrode 20.

本発明の好ましい実施形態では、ゲート構造２２は、ショットキーコンタクトによって、第２III族窒化物半導体層１６に接続されているゲート電極を備えている。あるいは、ゲート構造２２は、ゲート電極を備えているのがよく、このゲート電極は、ゲート絶縁体によって、第２III族窒化物半導体に容量的に接続される。ゲート構造２２は、第１電源電極１８の周りに配置され、従って、第２電源電極２０、２０’間のチャンネルを同時に変化させるように動作し得ることにも留意する必要がある。   In a preferred embodiment of the present invention, the gate structure 22 comprises a gate electrode connected to the Group III nitride semiconductor layer 16 by a Schottky contact. Alternatively, the gate structure 22 may include a gate electrode, which is capacitively connected to the Group III nitride semiconductor by a gate insulator. It should also be noted that the gate structure 22 is disposed around the first power supply electrode 18 and can therefore be operated to change the channel between the second power supply electrodes 20, 20 'simultaneously.

本発明の一態様によれば、電界緩和機能２４は、第２III族窒化物半導体層１６の上に、ゲート構造２２に隣接して、かつゲート構造２２と第２電源電極２０との間に配置されている。本発明の好ましい実施形態では、電界緩和機能２４は、シリコンを多量に含有しているＳｉＮ、補償ＧａＮ、または同種の材料のような、電気抵抗が高い材料で形成されている超抵抗フィールドプレート２５である。   According to one aspect of the present invention, the electric field relaxation function 24 is disposed on the second group III nitride semiconductor layer 16 adjacent to the gate structure 22 and between the gate structure 22 and the second power supply electrode 20. Has been. In a preferred embodiment of the present invention, the electric field relaxation function 24 is a super-resistance field plate 25 formed of a material having a high electrical resistance, such as SiN containing a large amount of silicon, compensation GaN, or the like. It is.

本発明の第１実施形態では、ゲート構造２２は、フィールドプレート２５および第２III族窒化物半導体１６の上に配置されている。すなわち、フィールドプレート２５は、ゲート構造２２の一部の下に広がっている。   In the first embodiment of the present invention, the gate structure 22 is disposed on the field plate 25 and the second group III nitride semiconductor 16. That is, the field plate 25 extends under a part of the gate structure 22.

図３および図４に示す、本発明の第２実施形態による電力半導体素子では、ゲート構造２２は、フィールドプレート２５の上にだけ配置されている。本発明の第３実施形態による電力半導体素子は、ゲート構造２２と第２電源電極２０との間に、間隔を置いて配置された複数のガードリング２６を含んでいる。ガードリング２６は、ゲート構造２２の周囲に配置されていることに留意する必要がある（図３参照）。   In the power semiconductor device according to the second embodiment of the present invention shown in FIGS. 3 and 4, the gate structure 22 is disposed only on the field plate 25. The power semiconductor device according to the third embodiment of the present invention includes a plurality of guard rings 26 arranged at intervals between the gate structure 22 and the second power supply electrode 20. It should be noted that the guard ring 26 is disposed around the gate structure 22 (see FIG. 3).

次に図５に示す、本発明の第３実施形態による電力半導体素子では、ゲート絶縁体２８は、第２III族窒化物半導体１６と、ゲート構造２２および電界緩和機能２４との間に置かれている。第３実施形態では、ゲート構造２２は、ゲート絶縁体２８によって、第２III族窒化物半導体１６に容量的に接続されているゲート電極であることに留意する必要がある。   Next, in the power semiconductor device according to the third embodiment of the present invention shown in FIG. 5, the gate insulator 28 is placed between the group III nitride semiconductor 16, the gate structure 22 and the electric field relaxation function 24. Yes. It should be noted that in the third embodiment, the gate structure 22 is a gate electrode that is capacitively connected to the second group III nitride semiconductor 16 by a gate insulator 28.

図６に示す、本発明の第４実施形態による電力半導体素子では、ゲート絶縁体２８は、電界緩和機能２４と第２III族窒化物半導体１６との間に置かれている。第２実施形態と同様に、ゲート構造２２は、フィールドプレート２５の上にだけ配置され、ゲート構造２２およびフィールドプレート２５がゲート絶縁体２８上に、両方とも配置されている第３実施形態とは異なっている。第３実施形態と同様に、第４実施形態のゲート構造２２は、フィールドプレート２４およびゲート絶縁体２８によって、第２III族窒化物半導体１６に容量的に接続されているゲート電極である。   In the power semiconductor device according to the fourth embodiment of the present invention shown in FIG. 6, the gate insulator 28 is placed between the electric field relaxation function 24 and the second group III nitride semiconductor 16. Similar to the second embodiment, the gate structure 22 is disposed only on the field plate 25, and the third embodiment in which the gate structure 22 and the field plate 25 are both disposed on the gate insulator 28 is different from the third embodiment. Is different. Similar to the third embodiment, the gate structure 22 of the fourth embodiment is a gate electrode that is capacitively connected to the group III nitride semiconductor 16 by the field plate 24 and the gate insulator 28.

次に図７に示す、第５実施形態による電力半導体素子の電界緩和機能は、間隔を置いて配置されている複数のガードリング２６であり、ゲート構造２２と第２電源電極２０との間の第２III族窒化物半導体１６の上に、かつゲート構造２２の周囲に配置されている。   Next, the electric field relaxation function of the power semiconductor device according to the fifth embodiment shown in FIG. 7 is a plurality of guard rings 26 arranged at intervals, and between the gate structure 22 and the second power supply electrode 20. It is disposed on the second group III nitride semiconductor 16 and around the gate structure 22.

図９に示す、本発明の第６実施形態では、ゲート絶縁体２８は、第２III族窒化物半導体１６、ガードリング２６、およびゲート構造２２の間に置かれている。   In the sixth embodiment of the present invention shown in FIG. 9, the gate insulator 28 is placed between the group III nitride semiconductor 16, the guard ring 26, and the gate structure 22.

本発明の第７実施形態では、図１０に示すように、ガードリング２６がゲート絶縁体２８の上に配置されているのに対して、ゲート構造２２は、第２III族窒化物半導体１６の上に配置されている。従って、第５および第６実施形態と異なり、ガードリング２６およびゲート構造２２は、同一平面上にはない。ゲート構造２２は、ショットキー接続によって、第２III族窒化物半導体１６に電気的に接続されたゲート電極を含んでいることが好ましい。   In the seventh embodiment of the present invention, as shown in FIG. 10, the guard ring 26 is disposed on the gate insulator 28, whereas the gate structure 22 is formed on the second group III nitride semiconductor 16. Are arranged. Therefore, unlike the fifth and sixth embodiments, the guard ring 26 and the gate structure 22 are not on the same plane. The gate structure 22 preferably includes a gate electrode that is electrically connected to the Group III nitride semiconductor 16 by Schottky connection.

図１１に示す、第８実施形態による電力半導体素子は、第６実施形態のすべての特徴を含み（図９）、ゲート絶縁体２８とガードリング２６との間に配置されたフィールド絶縁体３０をさらに含んでいる。従って、第７実施形態と同様に（図１０）、ガードリング２６およびゲート構造２２は、同一平面上にはない。   The power semiconductor device according to the eighth embodiment shown in FIG. 11 includes all the features of the sixth embodiment (FIG. 9), and includes a field insulator 30 disposed between the gate insulator 28 and the guard ring 26. In addition. Therefore, as in the seventh embodiment (FIG. 10), the guard ring 26 and the gate structure 22 are not on the same plane.

図１２に示す、本発明の第９実施形態による素子は、ガードリング２６の下の第９実施形態のフィールド絶縁体３０が、段をつけられて、ガードリング２６は同一平面上にないことを除いて、第８実施形態の特徴のすべてを含んでいる。すなわち、第８実施形態のガードリング２６とは異なり、第９実施形態のガードリング２６は、同一平面上にはない。   The element according to the ninth embodiment of the present invention shown in FIG. 12 is that the field insulator 30 of the ninth embodiment under the guard ring 26 is stepped so that the guard ring 26 is not on the same plane. Except for all the features of the eighth embodiment. That is, unlike the guard ring 26 of the eighth embodiment, the guard ring 26 of the ninth embodiment is not on the same plane.

上記の実施形態では、ガードリング２６は、独立してフローティングである。すなわち、ガードリング２６は、別の電位に関連せず、それぞれ、フローティングである。   In the above embodiment, the guard ring 26 is independently floating. In other words, the guard rings 26 are not related to another potential and are floating.

図１３に示す、第１０実施形態による素子では、ガードリング２６は互いに短絡され、それによって、すべてのガードリング２６は、独立して、フローティングであるよりはむしろ、同じ電位に関連し、フローティングである。   In the element according to the tenth embodiment shown in FIG. 13, the guard rings 26 are short-circuited to each other so that all guard rings 26 are independently associated with the same potential, rather than floating, and are floating. is there.

図１４に示す、本発明の第１１実施形態による素子では、ガードリング２６は互いに短絡され、第１電源電極１８に短絡することができる。従って、ガードリング２６は、第１電源電極１８の電位に関連し得る。   In the element according to the eleventh embodiment of the present invention shown in FIG. 14, the guard rings 26 can be short-circuited to each other and short-circuited to the first power supply electrode 18. Therefore, the guard ring 26 can be related to the potential of the first power supply electrode 18.

図１５に示す、本発明の第１２実施形態による素子では、ガードリング２６は互いに短絡され、ゲート構造２２に短絡されている。従って、ガードリング２６は、ゲート構造２２と同じ電位に関連する。   In the device according to the twelfth embodiment of the present invention shown in FIG. 15, the guard rings 26 are short-circuited to each other and short-circuited to the gate structure 22. Accordingly, the guard ring 26 is associated with the same potential as the gate structure 22.

本発明のいずれの実施形態の素子でも、第１III族窒化物半導体は、ＩｎＡｌＧａＮ系合金、例えばＧａＮなどであり、第２III族窒化物半導体１６は、第１III族窒化物半導体１４のバンドギャップとは異なるバンドギャップを有するＩｎＡｌＧａＮ系の別の合金であり、それによって２次元電子ガスは、当技術分野で周知のように、第１および第２III族窒化物半導体のヘテロ接合によって形成されている。例えば、第２III族窒化物半導体は、ＡｌＧａＮを用いて形成されるのがよい。   In any of the elements of the present invention, the first group III nitride semiconductor is an InAlGaN alloy, such as GaN, and the second group III nitride semiconductor 16 is the band gap of the first group III nitride semiconductor 14. Another InAlGaN-based alloy with different band gaps, whereby the two-dimensional electron gas is formed by a heterojunction of first and second group III nitride semiconductors as is well known in the art. For example, the group III nitride semiconductor is preferably formed using AlGaN.

なお、支持体１２は、基板材料と、必要に応じて、基板と第１III族窒化物半導体１４との間の格子、および熱的な不整合を補償するために、基板上のバッファ層との組み合わせである。経済的理由から、基板用の好ましい材料は、シリコンである。他の基板材料、例えばサファイアおよびＳｉＣなども、また本発明の範囲および精神から逸脱することなく使用し得る。   The support 12 includes a substrate material, and, if necessary, a lattice between the substrate and the first group III nitride semiconductor 14 and a buffer layer on the substrate in order to compensate for thermal mismatch. It is a combination. For economic reasons, the preferred material for the substrate is silicon. Other substrate materials such as sapphire and SiC may also be used without departing from the scope and spirit of the present invention.

ＡｌＮは、バッファ層用の好ましい材料である。しかし、多層または傾斜遷移III族窒化物半導体もまた、本発明の範囲および精神から逸脱することなく、バッファ層として使用し得る。   AlN is a preferred material for the buffer layer. However, multi-layer or graded transition III-nitride semiconductors can also be used as buffer layers without departing from the scope and spirit of the present invention.

基板を、第１III族窒化物半導体と同じ材料からなるものとすることにより、バッファ層の必要をなくすことも可能である。例えば、第１III族窒化物半導体１４がＧａＮを用いて形成される場合に、ＧａＮ基板を使用するとよい。   By making the substrate of the same material as that of the first group III nitride semiconductor, it is possible to eliminate the need for the buffer layer. For example, when the first group III nitride semiconductor 14 is formed using GaN, a GaN substrate may be used.

ゲート電極は、ｎ型またはｐ型シリコン、あるいは任意の所望導電率のポリシリコンから構成されるのがよく、さらにその上面に、アルミニウム、Ｔｉ／Ａｌ、または他の金属層を有しているのがよい。オーミック電極は、Ｔｉ／Ａｌで構成されるとよく、その上面に、他の金属体、例えばＴｉ／ＴｉＷ、Ｎｉ／Ａｕ、Ｍｏ／Ａｕなどをさらに有しているとよい。ゲート絶縁体２８はＳｉＮ、Ａｌ2Ｏ3、ＳｉＯ2、ＨｆＯ、ＭｇＯ、Ｓｃ2Ｏ3などからなっているのがよい。 The gate electrode may be composed of n-type or p-type silicon, or polysilicon of any desired conductivity, and further has an aluminum, Ti / Al, or other metal layer on the top surface. Is good. The ohmic electrode may be composed of Ti / Al, and may further include another metal body such as Ti / TiW, Ni / Au, or Mo / Au on the upper surface thereof. The gate insulator 28 is preferably made of SiN, Al 2 O 3 , SiO 2 , HfO, MgO, Sc 2 O 3 or the like.

ガードリング２６は、ゲート電極およびガードリング２６の単一段階製造を可能にするために、ゲート電極に用いる材料と同じ材料から作られることが好ましい。   The guard ring 26 is preferably made from the same material used for the gate electrode to allow single stage fabrication of the gate electrode and guard ring 26.

以上本発明を、その特定の実施形態に即して説明したが、多くの他の変形例と変更態様、および他の用途があることは、当業者には明らかであると思う。従って本発明は、本明細書の特定の開示によってではなく、特許請求の範囲によってのみ限定されるべきものである。   While the invention has been described with reference to specific embodiments thereof, it will be apparent to those skilled in the art that there are many other variations and modifications and other uses. Accordingly, the invention is not to be limited by the specific disclosure herein, but only by the claims.

本発明の第１実施形態による素子２つを、隣接させて配置した能動セルの平面図である。It is a top view of the active cell which has arrange | positioned two elements by 1st Embodiment of this invention adjacent. 図１の線Ａ―Ａにおける断面図である。It is sectional drawing in line AA of FIG. 本発明の第２実施形態による２つの素子を隣接して配置した能動セルの平面図である。It is a top view of the active cell which has arrange | positioned two elements adjacent by 2nd Embodiment of this invention. 図３の線Ｂ―Ｂにおける断面図である。FIG. 4 is a cross-sectional view taken along line BB in FIG. 3. 本発明の第３実施形態による素子の断面図である。It is sectional drawing of the element by 3rd Embodiment of this invention. 本発明の第４実施形態による素子の断面図である。It is sectional drawing of the element by 4th Embodiment of this invention. 本発明の第５実施形態による素子２つを、隣接させて配置した能動セルの平面図である。It is a top view of the active cell which has arrange | positioned the element 2 by 5th Embodiment of this invention adjacent. 図７の線Ｃ―Ｃにおける断面図である。FIG. 8 is a cross-sectional view taken along line CC in FIG. 7. 本発明の第６実施形態による素子の断面図である。It is sectional drawing of the element by 6th Embodiment of this invention. 本発明の第７実施形態による素子の断面図である。It is sectional drawing of the element by 7th Embodiment of this invention. 本発明の第８実施形態による素子の断面図である。It is sectional drawing of the element by 8th Embodiment of this invention. 本発明の第９実施形態による素子の断面図である。It is sectional drawing of the element by 9th Embodiment of this invention. 本発明の第１０実施形態による素子の断面図である。It is sectional drawing of the element by 10th Embodiment of this invention. 本発明の第１１実施形態による素子の断面図である。It is sectional drawing of the element by 11th Embodiment of this invention. 本発明の第１２実施形態による素子の断面図である。It is sectional drawing of the element by 12th Embodiment of this invention.

符号の説明Explanation of symbols

１０ ヘテロ接合
１２ 支持体
１４ 第１III族窒化物半導体
１６ 第２III族窒化物半導体
１８ 第１電源電極
２０ 第２電源電極
２０’ 第２電源電極
２２ ゲート構造
２４ 電界緩和機能
２５ 超抵抗フィールドプレート
２６ ガードリング
２８ ゲート絶縁体
３０ フィールド絶縁体 DESCRIPTION OF SYMBOLS 10 Heterojunction 12 Support body 14 1st group III nitride semiconductor 16 2nd group III nitride semiconductor 18 1st power supply electrode 20 2nd power supply electrode 20 '2nd power supply electrode 22 Gate structure 24 Electric field relaxation function 25 Super resistance field plate 26 Guard Ring 28 Gate insulator 30 Field insulator

Claims (32)

バンドギャップを有する第１III族窒化物層と、前記第１III族窒化物層の上に別のバンドギャップを有する第２III族窒化物層とを含むIII族窒化物をベースとするヘテロ接合と、
前記第２III族窒化物層に電気的に接続される第１電源電極と、
前記第２III族窒化物層に電気的に接続される第２電源電極と、
前記第１電源電極と前記第２電源電極との間に配置されるゲート構造と、
前記ゲート構造に隣接して前記第２III族窒化物層の上に配置される電界緩和機能
とを備える電力半導体素子。 A heterojunction based on a group III nitride comprising a first group III nitride layer having a band gap and a second group III nitride layer having another band gap on the first group III nitride layer;
A first power supply electrode electrically connected to the second group III nitride layer;
A second power supply electrode electrically connected to the second group III nitride layer;
A gate structure disposed between the first power supply electrode and the second power supply electrode;
A power semiconductor device comprising: an electric field relaxation function disposed on the second group III nitride layer adjacent to the gate structure. 前記電界緩和機能は、超抵抗フィールドプレートを含む請求項１に記載の電力半導体素子。   The power semiconductor device according to claim 1, wherein the electric field relaxation function includes a super resistance field plate. 前記フィールドプレートは、前記第２III族窒化物層の上に配置されている請求項２に記載の電力半導体素子。   The power semiconductor device according to claim 2, wherein the field plate is disposed on the second group III nitride layer. 前記ゲート構造は、前記フィールドプレート、および前記第２III族窒化物層の上に配置されている請求項３に記載の電力半導体素子。   The power semiconductor device according to claim 3, wherein the gate structure is disposed on the field plate and the second group III nitride layer. 前記ゲート構造は、前記フィールドプレート上に配置される請求項３に記載の電力半導体素子。   The power semiconductor device of claim 3, wherein the gate structure is disposed on the field plate. 前記フィールドプレートは、シリコンを多量に含有しているＳｉＮから成る請求項２に記載の電力半導体素子。   The power semiconductor device according to claim 2, wherein the field plate is made of SiN containing a large amount of silicon. 前記フィールドプレートは、補償III族窒化物半導体から成る請求項２に記載の電力半導体素子。   The power semiconductor device according to claim 2, wherein the field plate is made of a compensated group III nitride semiconductor. 前記フィールドプレートの上に配置されている複数の浮遊フィールドリングを、さらに備えている請求項２に記載の電力半導体素子。   The power semiconductor device according to claim 2, further comprising a plurality of floating field rings disposed on the field plate. 前記第１III族窒化物層はＧａＮから構成され、前記第２III族窒化物層はＡｌＧａＮから構成されている請求項１に記載の電力半導体素子。   The power semiconductor device according to claim 1, wherein the first group III nitride layer is made of GaN, and the second group III nitride layer is made of AlGaN. 基板を含む基部と、前記基板の上に、かつ前記第１III族窒化物層の下に配置されているバッファ層とを、さらに備える請求項１に記載の電力半導体素子。   The power semiconductor device according to claim 1, further comprising: a base including a substrate; and a buffer layer disposed on the substrate and below the first group III nitride layer. 前記ゲート構造は、ゲート絶縁体を含んでいる請求項２に記載の電力半導体素子。   The power semiconductor device of claim 2, wherein the gate structure includes a gate insulator. 前記ゲート絶縁体は、前記フィールドプレートと前記第２III族窒化物層との間に配置されている請求項１１に記載の電力半導体素子。   The power semiconductor device according to claim 11, wherein the gate insulator is disposed between the field plate and the second group III nitride layer. 前記フィールドプレートの上に配置された複数の浮遊フィールドリングを、さらに備える請求項１２に記載の電力半導体素子。   The power semiconductor device of claim 12, further comprising a plurality of floating field rings disposed on the field plate. 前記電界緩和機能は、間隔を置いて配置されている複数のガードリングを含む請求項１に記載の電力半導体素子。   The power semiconductor device according to claim 1, wherein the electric field relaxation function includes a plurality of guard rings arranged at intervals. 前記ガードリングは、前記第２III族窒化物層の上に配置されている請求項１４に記載の電力半導体素子。   The power semiconductor device according to claim 14, wherein the guard ring is disposed on the second group III nitride layer. 前記ゲート構造は、ゲート絶縁体を含み、前記ガードリングは、前記ゲート絶縁体の上に配置されている請求項１４に記載の電力半導体素子。   The power semiconductor device according to claim 14, wherein the gate structure includes a gate insulator, and the guard ring is disposed on the gate insulator. 前記ガードリングは、絶縁体上に配置されている請求項１４に記載の電力半導体素子。   The power semiconductor element according to claim 14, wherein the guard ring is disposed on an insulator. 前記ゲート構造は、ゲート絶縁体を含み、前記絶縁体は、前記ゲート絶縁体の上に配置されている請求項１７に記載の電力半導体素子。   The power semiconductor device according to claim 17, wherein the gate structure includes a gate insulator, and the insulator is disposed on the gate insulator. 前記ガードリングは、同一平面上にある請求項１８に記載の電力半導体素子。   The power semiconductor device according to claim 18, wherein the guard rings are on the same plane. 前記ガードリングは、同一平面上にない請求項１８に記載の電力半導体素子。   The power semiconductor device according to claim 18, wherein the guard rings are not on the same plane. 前記ガードリングは、互いに短絡されている請求項２０に記載の電力半導体素子。   The power semiconductor element according to claim 20, wherein the guard rings are short-circuited with each other. 前記ガードリングは、フローティングである請求項２０に記載の電力半導体素子。   The power semiconductor element according to claim 20, wherein the guard ring is floating. 前記ガードリングは、前記電源電極の１つに短絡されている請求項２０に記載の電力半導体素子。   The power semiconductor device according to claim 20, wherein the guard ring is short-circuited to one of the power supply electrodes. 前記ゲート構造は、ゲート電極を含み、前記ガードリングは、前記ゲート電極に短絡されている請求項２０に記載の電力半導体素子。   21. The power semiconductor device according to claim 20, wherein the gate structure includes a gate electrode, and the guard ring is short-circuited to the gate electrode. 前記ガードリングは、同一平面上にある請求項１４に記載の電力半導体素子。   The power semiconductor device according to claim 14, wherein the guard rings are on the same plane. 前記ガードリングは、同一平面上にない請求項１４に記載の電力半導体素子。   The power semiconductor device according to claim 14, wherein the guard rings are not on the same plane. 前記ガードリングは、互いに短絡されている請求項１４に記載の電力半導体素子。   The power semiconductor element according to claim 14, wherein the guard rings are short-circuited to each other. 前記ガードリングは、フローティングである請求項１４に記載の電力半導体素子。   The power semiconductor device according to claim 14, wherein the guard ring is floating. 前記ガードリングは、前記電源電極の１つに短絡されている請求項１４に記載の電力半導体素子。   The power semiconductor element according to claim 14, wherein the guard ring is short-circuited to one of the power supply electrodes. 前記ゲート構造は、ゲート電極を含み、前記ガードリングは、前記ゲート電極に短絡されている請求項１４に記載の電力半導体素子。   The power semiconductor device according to claim 14, wherein the gate structure includes a gate electrode, and the guard ring is short-circuited to the gate electrode. 前記第１III族窒化物層は、ＧａＮから構成され、前記第２III族窒化物層は、ＡｌＧａＮから構成されている請求項１４に記載の電力半導体素子。   The power semiconductor device according to claim 14, wherein the first group III nitride layer is made of GaN, and the second group III nitride layer is made of AlGaN. 基板を含む基部と、前記基板の上に、かつ前記第１III族窒化物層の下に配置されているバッファ層とを、さらに備える請求項１４に記載の電力半導体素子。   The power semiconductor device according to claim 14, further comprising: a base including a substrate; and a buffer layer disposed on the substrate and below the first group III nitride layer.
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