JP2007180143A - Nitride semiconductor element - Google Patents
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Abstract
Description
本発明は、窒化物半導体素子に関し、特に、ヘテロ構造を用いたヘテロ接合電界効果トランジスタの構造を有する窒化物半導体素子に関する。 The present invention relates to a nitride semiconductor device, and more particularly to a nitride semiconductor device having a heterojunction field effect transistor structure using a heterostructure.
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗(RON)などの特性が求められる。そして、これら耐圧とオン抵抗(RON)との間には、素子材料で決まるトレードオフの関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン(以下、Si)の限界近くまで、低オン抵抗(RON)化が実現されるようになってきた。オン抵抗(RON)をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム(以下、GaN)や窒化アルミニウムガリウム(以下、AlGaN)などの窒化物半導体や炭化珪素(以下、SiC)などのワイドバンドギャップ半導体をスイッチング素子材料として用いることにより、材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗(RON)を下げることが可能となる。 Circuits such as switching power supplies and inverters use power semiconductor elements such as switching elements and diodes, and the power semiconductor elements are required to have characteristics such as high breakdown voltage and low on-resistance (R ON ). There is a trade-off relationship determined by the element material between the breakdown voltage and the on-resistance (R ON ). Advances in technology development have made it possible to achieve low on-resistance (R ON ) near the limit of silicon (hereinafter referred to as Si), which is a main element material for power semiconductors. In order to further reduce the on-resistance (R ON ), it is necessary to change the element material. For example, by using a nitride semiconductor such as gallium nitride (hereinafter referred to as GaN) or aluminum gallium nitride (hereinafter referred to as AlGaN) or a wide band gap semiconductor such as silicon carbide (hereinafter referred to as SiC) as a switching element material, a trade determined by the material. It is possible to improve the OFF relationship and dramatically reduce the ON resistance (R ON ).
窒化物半導体を用いた素子として、ヘテロ構造を用いたヘテロ電界効果トランジスタ(以下、HFET:Heterojunction Field Effect Transistor)が挙げられる。このHFETは、ヘテロ界面チャネルの高移動度と、ヘテロ界面の歪によるピエゾ分極によって発生する高電子濃度により、低オン抵抗を実現している。 Examples of the element using a nitride semiconductor include a hetero field effect transistor (hereinafter, HFET) using a hetero structure. This HFET realizes a low on-resistance due to the high mobility of the heterointerface channel and the high electron concentration generated by the piezo polarization due to the strain at the heterointerface.
AlGaN/GaNヘテロ構造を用いたヘテロ接合電界効果トランジスタ(以下、GaN−HFET)においては、ヘテロ界面における2次元電子ガス(以下、2DEG)濃度が高いほどオン抵抗(RON)を低減することができる。これは、電子供給を行うバリア層であるAlGaN層のドープ濃度を高くすることで実現可能となる。 In a heterojunction field effect transistor (hereinafter referred to as GaN-HFET) using an AlGaN / GaN heterostructure, the on-resistance (R ON ) can be reduced as the two-dimensional electron gas (hereinafter referred to as 2DEG) concentration at the heterointerface increases. it can. This can be realized by increasing the doping concentration of the AlGaN layer which is a barrier layer for supplying electrons.
一方、 HFETにおいて、ソース−ドレイン間に高電圧が印加されると、ゲート−ドレイン間でその電圧が保持される。このとき、対向するゲート電極端部とドレイン電極端部とに電界が集中する。そして、この両電極端部のいずれかの電界が臨界電界に達する時の電圧が、素子の耐圧となる。つまり、この両電極端部への電界集中を抑制することにより、素子耐圧を向上させることが可能となる。 On the other hand, in a HFET, when a high voltage is applied between the source and the drain, the voltage is maintained between the gate and the drain. At this time, the electric field concentrates on the opposite gate electrode end and drain electrode end. The voltage when the electric field at either end of both electrodes reaches the critical electric field is the breakdown voltage of the element. That is, it is possible to improve the device breakdown voltage by suppressing the concentration of the electric field at the ends of both electrodes.
しかしながら、先に説明したようにオン抵抗(RON)低減のためAlGaN層のドープ濃度を高くすると、ゲート電極およびドレイン電極端部への電界集中はさらに起きやすくなってしまう。このように、GaN−HFETにおいても素子への要求が高まるにつれて、オン抵抗(RON)の低減と素子耐圧の間のトレードオフ関係は無視できないものなり、その対策が必要になってきた。 However, as described above, when the doping concentration of the AlGaN layer is increased to reduce the on-resistance (R ON ), electric field concentration at the ends of the gate electrode and the drain electrode is more likely to occur. Thus, as the demands on devices increase in GaN-HFETs, the trade-off relationship between reduction in on-resistance (R ON ) and device breakdown voltage cannot be ignored, and countermeasures have become necessary.
AlGaN/GaN素子の高耐圧化に関する技術は、従来より様々な議論がなされてきた。非特許文献1および2には、高耐圧に加えて低リーク電流、低オン電圧を実現するショットキバリアダイオード(SBD:Shottky Barrier Diode)に関する技術が記載されている。ここで提案されているSBDには、ショットキー接合された電極の周りにフローティング・メタル・リング(FMR:Floating Mstal Ring)という環状の浮遊電極が配置されている。
本発明の目的は、低オン抵抗(RON)で高耐圧な窒化物半導体素子を提供することである。 An object of the present invention is to provide a nitride semiconductor device having a low on-resistance (R ON ) and a high breakdown voltage.
本発明の一態様によれば、
窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ前記第1の半導体層よりもバンドギャップが大なるノンドープまたはn型の窒化物半導体からなる第2の半導体層と、
前記第2の半導体層上に設けられた第1および第2の主電極と、
前記第2の半導体層上において、前記第1の主電極と前記第2の主電極との間に設けられた制御電極と、
前記第2の半導体層上において、前記制御電極と前記第2の主電極との間に、電位が浮遊している少なくとも1以上のフローティング電極と、
を備えた窒化物半導体素子が提供される。
According to one aspect of the invention,
A first semiconductor layer made of a nitride semiconductor;
A second semiconductor layer formed on the first semiconductor layer and made of a non-doped or n-type nitride semiconductor having a band gap larger than that of the first semiconductor layer;
First and second main electrodes provided on the second semiconductor layer;
A control electrode provided between the first main electrode and the second main electrode on the second semiconductor layer;
On the second semiconductor layer, at least one or more floating electrodes having a potential floating between the control electrode and the second main electrode;
There is provided a nitride semiconductor device comprising:
本発明によれば、低オン抵抗(RON)で高耐圧な窒化物半導体素子を提供することができる。 According to the present invention, a nitride semiconductor device having a low on-resistance (R ON ) and a high breakdown voltage can be provided.
以下、図面を参照しつつ本発明の実施の形態について説明する。
図1は、本発明の第1の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。
図1に表すHFETは、ノンドープGaNチャネル層1上にn−AlGaNバリア層2が形成された構造体を有する。ただし、本実施形態の半導体素子のチャネル層とバリア層は、これらの材料には限定されず、チャネル層1は窒化物半導体からなり、バリア層2はチャネル層よりもバンドギャップが大なる窒化物半導体からなるものであればよい。以下、チャネル層1にGaNを用い、バリア層2にAlGaNを用いた場合を例に挙げて説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a schematic cross-sectional view showing the structure of a GaN-HFET according to the first embodiment of the present invention.
The HFET shown in FIG. 1 has a structure in which an n-
n−AlGaNバリア層2上には、オーミック電極である第1の主電極(以下、ソース電極)3と、第2の主電極(以下、ドレイン電極)4と、n−AlGaNバリア層2とショットキー接合を形成する制御電極(以下、ゲート電極)5と、が形成されている。さらに、ゲート電極5とドレイン電極4との間のn−AlGaNバリア層2上にフローティング電極6が形成されている。
On the n-
図1に表すGaN−HFETにオフ状態で高いドレイン電圧を印加すると、ゲート電極5から伸びた空乏層はフローティング電極6に到達する。さらにドレイン電圧を高めていくと、空乏層はフローティング電極6からドレイン電極4へと伸びていく。このとき、ゲート電極5とフローティング電極6間の電界は一定電界以上にはならずに、フローティング電極6とドレイン電極4間の電界が増加していく。したがって、ゲート電極5のドレイン電極側の端部にかかる電界は緩和されて、素子の耐圧を高めることができる。
When a high drain voltage is applied to the GaN-HFET shown in FIG. 1 in the off state, the depletion layer extending from the
図2は、フローティング電極のないHFETの模式断面図(a)と、このゲート−ドレイン間の電界を表したグラフ図(b)である。図1に表したHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
図2(a)に表すHFETにおいては、オフ状態でドレイン電圧が印加されると、空乏層がゲート電極5からドレイン電極4へと伸びる。このため、ゲート電極5端部での電界が大きく、電界分布は図2(b)のようになる。ゲート電極端部の電界が臨界電界に達した時の電圧が素子の耐圧となる。したがって、ここの部分の電界(E0)を低く抑えることができれば高耐圧を実現することが可能となる。
FIG. 2 is a schematic cross-sectional view (a) of an HFET having no floating electrode and a graph (b) showing the electric field between the gate and the drain. The same elements as those in the HFET shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
In the HFET shown in FIG. 2A, when a drain voltage is applied in the off state, the depletion layer extends from the
図3は、図1に表したHFETの模式断面図(a)と、このゲート−ドレイン間の電界を表したグラフ図(b)である。
図3(b)より、ゲート−ドレイン間の電界は、ゲート電極5端部とフローティング電極6端部とでピークを持つことが分かる。ゲート−ドレイン間にかかる電界を2つのピーク値に分散することにより、ゲート電極5端部での電界はE1まで抑制することができる。フローティング電極6を設けると、ゲート−ドレイン間の電界は一定値(E1)以上には変化しないため、図2(b)で表される電界E0より十分低い電界E1まで、電界を抑えることができる。ゲート電極5端部にかかる電界は、ゲート電極5とフローティング電極6との距離によって決まる。フローティング電極の位置を図3(b)に破線で表す位置まで移動させてゲート電極とフローティング電極間の距離をL1からL2に変化させると、ゲート電極5端部に印加される電界もE1からE2まで変化する。このようにして、ゲート電極5端部の電界をさらに小さくすることが可能である。ただし、フローティング電極6’端部の電界はE2からE3まで増加するため、この部分における電界を臨界電界に対して余裕をもたせた設計にしておく必要はある。
FIG. 3 is a schematic cross-sectional view (a) of the HFET shown in FIG. 1 and a graph (b) showing the electric field between the gate and the drain.
FIG. 3B shows that the electric field between the gate and the drain has a peak at the end of the
本実施の形態の構造を用いることは、オン抵抗(RON)の低減にも有効である。図1に表すHFETはゲート電極端部の電界を抑えることができるため、n−AlGaNバリア層2のドーピング濃度を上げて、2DEG濃度を上げることが可能となるからである。フローティング電極6のない構造(図2)であれば、2DEG濃度を上げたことでゲートからの空乏層が伸びにくくなり、ゲート電極5端部での電界が上がりやすくなってしまうという問題があった。しかし、本実施の形態の構造を用いることで、ゲート電極5端部にかかる電界を抑制して耐圧上げることが可能となるため、空乏層が伸びにくくなってもゲート電極5端部の電界が臨界電界に達する前に空乏層がフローティング電極6に達する。フローティング電極6に空乏層が達した後は、ゲート電極5端部の電界が上がらなくなるので、耐圧の低下を抑制することが可能となる。フローティング電極6からドレイン電極4へ向けて空乏層を伸ばすため、フローティング電極6はn−AlGaNバリア層2とショットキー接合を形成することが望ましい。
Use of the structure of this embodiment is also effective in reducing on-resistance (R ON ). This is because the HFET shown in FIG. 1 can suppress the electric field at the end of the gate electrode, so that the 2DEG concentration can be increased by increasing the doping concentration of the n-
図4は、図1に表したHFETの上面模式図である。図1に表したHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
図4に表すように、ドレイン電極4を取り囲むように、順にフローティング電極6、ゲート電極5、ソース電極3を形成することができる。
FIG. 4 is a schematic top view of the HFET shown in FIG. The same elements as those in the HFET shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
As shown in FIG. 4, the floating
図5は、本発明の第2の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。図1に表したHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETと図1に表したHFETとで異なる部分は、フローティング電極6が絶縁膜7を介して設けられている点である。すなわち、n−AlGaNバリア層2表面およびゲート電極5表面には絶縁膜7が形成され、フローティング電極6はこの上に形成される。フローティング電極6は、絶縁膜7上に形成されていても、ドレイン電極4からの電界をシールドしてゲート電極5端部の電界集中を抑制することができる。このため、図1に表したHFET同様、高耐圧、低抵抗特性を実現することが可能である。また、フローティング電極6を絶縁膜7上に形成することで、フローティング電極6への電流のリークパスがなくなり、リーク電流の抑制効果も得られえる。
FIG. 5 is a schematic cross-sectional view showing the structure of a GaN-HFET according to the second embodiment of the present invention. The same elements as those in the HFET shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
The difference between the HFET in this figure and the HFET shown in FIG. 1 is that the floating
図6は、本発明の第3の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。図1に表したHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETと図4に表したHFETとで異なる部分は、ゲート電極5下にも絶縁膜7が形成されている点である。このように、MIS(Metal Insulator Semiconducor)構造とすることで、ゲート電極5へのリークパスもなくなり、ゲートリーク電流が抑制される。ゲートリーク電流を抑えることにより、ゲート駆動回路の消費電力を低減することができる。また、ゲート電極5とフローティング電極6とを同じ工程で形成することも可能となる。
FIG. 6 is a schematic cross-sectional view showing the structure of a GaN-HFET according to the third embodiment of the present invention. The same elements as those in the HFET shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
The difference between the HFET in this figure and the HFET shown in FIG. 4 is that an insulating
図7は、本発明の第4の実施の形態にかかるGaN−HFETの構造を表す、模式断面図(a)と、このゲート−ドレイン間の電界を表したグラフ図(b)である。図7(a)において、図1に表したHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
図7(a)におけるHFETと図5に表したHFETとで異なる部分は、フローティング電極が2つ形成されている点である。第1のフローティング電極6に加えて、第1のフローティング電極6とドレイン電極4との間に、第2のフローティング電極8が設けられている。フローティング電極を複数とすることで、ゲート電極5と第1のフローティング電極6との距離が近くなり、ゲート電極5から伸びた空乏層がフローティング電極6に到達しやすくなる。さらに、第2のフローティング電極8が設けられているため、図7(b)に表すようにゲート−ドレイン間の電界強度は3つのピーク値を持った分布となる。このため、ゲート電極5端部の電界E4は緩和され、高耐圧を実現することができる。
FIG. 7 is a schematic cross-sectional view (a) showing the structure of a GaN-HFET according to the fourth embodiment of the present invention, and a graph (b) showing the electric field between the gate and the drain. In FIG. 7A, the same elements as those of the HFET shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
The difference between the HFET in FIG. 7A and the HFET shown in FIG. 5 is that two floating electrodes are formed. In addition to the first floating
また、空乏層が到達しやすくなれば、n−AlGaNバリア層2のドーピング濃度を上げても臨界電界に達する前に空乏層が第1のフローティング電極6および第2のフローティング電極8に達するようになる。これにより、オン抵抗(RON)を低減することができる。フローティング電極は、3つ以上形成しても実施可能である。設計の条件に応じて、最適な数を設けることにより、これらの効果は向上する。
Further, if the depletion layer can easily reach, even if the doping concentration of the n-
なお、フローティング電極6は、図中ではゲート−ドレイン間に等間隔に配置されているが、この限りではない。ゲート電極5端部の電界を低減しゲートリーク電流を抑制するために、第1のフローティング電極6をゲート電極5に近づけて配置するなど、フローティング電極の位置をゲート−ドレイン間で変化させてもよい。
これまで、バリア層にn−AlGaNを用いたHFETについて説明してきたが、アンドープのAlGaNを用いても、ゲート電極5端部の電界は緩和されるため実施可能である。
The floating
So far, the HFET using n-AlGaN for the barrier layer has been described. However, even if undoped AlGaN is used, the electric field at the end of the
図8は、本発明の第5の実施の形態にかかるGaN−HFETの構造を表す、模式断面図(a)と、このゲート−ドレイン間の電界を表したグラフ図(b)である。図8(a)において、図7に表したHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETと図7に表したHFETとで異なる部分は、第1の絶縁膜および第1のフローティング電極6、第2のフローティング電極8上に第2の絶縁膜9が形成され、この上にフィールドプレート電極10が設けられている点である。フィールドプレート電極10はソース電極3に接続され、ゲート電極5と第1のフローティング電極6を覆うように形成される。図8(b)に表すように、フィールドプレート電極10で覆われているゲート電極5端部および第1のフローティング電極6端部における電界E5は図7(b)で表す電界E4よりも低くなる。このように、フィールドプレート電極10を設けることにより、ゲート電極5端部の電界集中をより緩和し、更なる高耐圧を実現することが可能となる。
FIG. 8 is a schematic cross-sectional view (a) showing the structure of a GaN-HFET according to the fifth embodiment of the present invention and a graph (b) showing the electric field between the gate and the drain. In FIG. 8A, the same elements as those of the HFET shown in FIG. 7 are denoted by the same reference numerals, and detailed description thereof is omitted.
The difference between the HFET in this figure and the HFET shown in FIG. 7 is that the second
図9は、図8に表したGaN−HFETの変形例の構造を表す、模式断面図である。図8に表したHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETと図8に表したHFETとで異なる部分は、フィールドプレート電極10’が短い点である。ゲート電極5端部の電界を抑制するためには、フィールドプレート電極10’が少なくとも制御電極5を覆い第1のフローティング電極6上まで形成されていることが望ましい。複数のフローティング電極を設けた場合、制御ゲート電極5端部での電界が高くなる傾向があるので、制御ゲート電極5と第1のフローティング電極6とをフィールドプレート電極で覆うことにより、制御ゲート電極5端部の電界集中は緩和できることになる。設計上の制限などから、フィールドプレート電極を大きくできない場合には、本図に表すフィールドプレート電極の構造が効果的である。
FIG. 9 is a schematic cross-sectional view showing the structure of a modified example of the GaN-HFET shown in FIG. The same elements as those of the HFET shown in FIG. 8 are denoted by the same reference numerals, and detailed description thereof is omitted.
The difference between the HFET in this figure and the HFET shown in FIG. 8 is that the field plate electrode 10 'is short. In order to suppress the electric field at the end of the
図10は、本発明の第6の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。図9に表したHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETと図9に表したHFETとで異なる部分は、第2の絶縁膜9上に第1のフィールドプレート電極10’に加えて、第2のフィールドプレート電極11が設けられている点である。第2のフィールドプレート電極11はドレイン電極4に接続され、ドレイン電極4を覆うように形成される。第1のフィールドプレート電極10’によってゲート電極5端部の電界集中は緩和されるが、ドレイン電極4端部には依然として電界が集中してしまう。第2のフィールドプレート電極11によって、この部分の電界集中を緩和し、更なる高耐圧を実現することができる。
FIG. 10 is a schematic cross-sectional view showing the structure of a GaN-HFET according to the sixth embodiment of the present invention. Elements similar to those of the HFET shown in FIG. 9 are denoted by the same reference numerals, and detailed description thereof is omitted.
The difference between the HFET in this figure and the HFET shown in FIG. 9 is that a second
以上説明したように、本発明の実施形態によれば、低オン抵抗(RON)化を図るためバリア層を形成するn−AlGaN層のドープ濃度を高めた場合でも、制御電極端部の電界集中を抑制することにより素子耐圧を高めることができる。 As described above, according to the embodiment of the present invention, even when the doping concentration of the n-AlGaN layer forming the barrier layer is increased in order to reduce the on-resistance (R ON ), the electric field at the control electrode end portion is increased. By suppressing the concentration, the device breakdown voltage can be increased.
以上、本発明の第1〜6の実施の形態とその変形例について説明してきたが、本発明はこれらの実施の形態の限りではない。それぞれの実施の形態を組み合わせることも可能であるし、当業者が適宜設計変更したものも本発明の要旨を含む限り本発明の範囲に包含される。
例えば、図7〜10に表すHFETにMISゲート構造を適用することなども、もちろん可能である。
The first to sixth embodiments of the present invention and the modifications thereof have been described above, but the present invention is not limited to these embodiments. The embodiments can be combined, and those appropriately modified by those skilled in the art are also included in the scope of the present invention as long as they include the gist of the present invention.
For example, it is of course possible to apply a MIS gate structure to the HFETs shown in FIGS.
また、AlGaN/GaNの組み合わせを用いて説明してきたが、GaN/窒化インジウムガリウム(InGaN)や窒化アルミニウム(AlN)/AlGaNなどの組み合わせにおいても実施可能である。
図1〜10のHFETにおいては基板を図示していないが、サファイア基板やSiC基板、Si基板、GaN基板のいずれでも実施可能であり、特に基板材料に限定されるものではない。基板の絶縁性や導電性、さらにはその導電型にも限定されない。
フィールドプレート構造に関しても、1段の場合のみを説明してきたが、多段のフィールドプレート構造としてもよい。
Further, although the description has been made using the combination of AlGaN / GaN, the present invention can also be implemented in a combination of GaN / indium gallium nitride (InGaN) or aluminum nitride (AlN) / AlGaN.
Although the substrate is not shown in the HFETs of FIGS. 1 to 10, any of a sapphire substrate, a SiC substrate, a Si substrate, and a GaN substrate can be used, and the substrate is not particularly limited to the substrate material. It is not limited to the insulation and conductivity of the substrate, and further to its conductivity type.
Regarding the field plate structure, only the case of one stage has been described, but a multi-stage field plate structure may be used.
また、本発明の第1〜6の実施の形態において、単純なAlGaN/GaNヘテロ構造を用いて説明してきたが、GaN/AlGaN/GaNヘテロ構造や、AlGaN/AlN/GaNヘテロ構造など、横型のHFETを構成する素子において実施可能である。
また、ゲート構造には限定されず、リセスゲート構造や、AlGaN層表面にGaNキャップ層などが形成されていても実施可能である。
In the first to sixth embodiments of the present invention, a simple AlGaN / GaN heterostructure has been described, but a lateral type such as a GaN / AlGaN / GaN heterostructure, an AlGaN / AlN / GaN heterostructure, It can be implemented in an element constituting an HFET.
Further, the present invention is not limited to the gate structure, and the present invention can be implemented even if a recess gate structure or a GaN cap layer is formed on the surface of the AlGaN layer.
なお、本明細書において「窒化物半導体」とは、BxAlyGazIn1−x−y−zN(0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。 In this specification, “nitride semiconductor” means B x Al y Ga z In 1-xyz N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, x + y + z ≦ 1) Semiconductors having all compositions in which the composition ratios x, y, and z are changed within the respective ranges are included. In addition, the “nitride semiconductor” includes those further containing any of various impurities added to control the conductivity type.
1 GaNチャネル層、2 n−AlGaNバリア層、3 ソース電極、4 ドレイン電極、5 ゲート電極、6、6’ フローティング電極、7 絶縁膜、8 第2のフローティング電極、9 第2の絶縁膜、10、10’ フィールドプレート電極、11 第2のフィールドプレート電極 1 GaN channel layer, 2 n-AlGaN barrier layer, 3 source electrode, 4 drain electrode, 5 gate electrode, 6, 6 ′ floating electrode, 7 insulating film, 8 second floating electrode, 9 second insulating film, 10 10 'field plate electrode, 11 second field plate electrode
Claims (5)
前記第1の半導体層の上に設けられ前記第1の半導体層よりもバンドギャップが大なるノンドープまたはn型の窒化物半導体からなる第2の半導体層と、
前記第2の半導体層上に設けられた第1および第2の主電極と、
前記第2の半導体層上において、前記第1の主電極と前記第2の主電極との間に設けられた制御電極と、
前記第2の半導体層上において、前記制御電極と前記第2の主電極との間に、電位が浮遊している少なくとも1以上のフローティング電極と、
を備えたことを特徴とする窒化物半導体素子。 A first semiconductor layer made of a nitride semiconductor;
A second semiconductor layer formed on the first semiconductor layer and made of a non-doped or n-type nitride semiconductor having a band gap larger than that of the first semiconductor layer;
First and second main electrodes provided on the second semiconductor layer;
A control electrode provided between the first main electrode and the second main electrode on the second semiconductor layer;
On the second semiconductor layer, at least one or more floating electrodes having a potential floating between the control electrode and the second main electrode;
A nitride semiconductor device comprising:
前記絶縁膜の上において少なくとも前記制御電極をその前記フローティング電極側の端部まで覆い、前記第1の主電極に接続されたフィールドプレート電極をさらに備えたことを特徴とする請求項1〜3のいずれか1つに記載の窒化物半導体素子。 An insulating film formed to cover the control electrode and the first and second main electrodes;
4. The apparatus according to claim 1, further comprising a field plate electrode that covers at least the control electrode up to an end of the floating electrode on the insulating film and is connected to the first main electrode. The nitride semiconductor device according to any one of the above.
前記絶縁膜の上において少なくとも前記制御電極をその前記フローティング電極側の端部まで覆い、前記第1の主電極に接続された第1のフィールドプレート電極と、
前記絶縁膜の上において少なくとも前記第2の主電極をその前記フローティング電極側の端部まで覆い、前記第2の主電極に接続された第2のフィールドプレート電極と、
をさらに備えたことを特徴とする請求項1〜3のいずれか1つに記載の窒化物半導体素子。
An insulating film formed to cover the control electrode and the first and second main electrodes;
A first field plate electrode which covers at least the control electrode on the insulating film up to an end of the floating electrode and is connected to the first main electrode;
A second field plate electrode connected to the second main electrode, covering at least the second main electrode up to the end of the floating electrode on the insulating film;
The nitride semiconductor device according to claim 1, further comprising:
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