JP2009289864A - Thin-film element and its manufacturing method - Google Patents

Thin-film element and its manufacturing method Download PDF

Info

Publication number
JP2009289864A
JP2009289864A JP2008139130A JP2008139130A JP2009289864A JP 2009289864 A JP2009289864 A JP 2009289864A JP 2008139130 A JP2008139130 A JP 2008139130A JP 2008139130 A JP2008139130 A JP 2008139130A JP 2009289864 A JP2009289864 A JP 2009289864A
Authority
JP
Japan
Prior art keywords
insulating film
thin film
base insulating
forming
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008139130A
Other languages
Japanese (ja)
Other versions
JP5521286B2 (en
JP2009289864A5 (en
Inventor
Motohiko Yoshida
基彦 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2008139130A priority Critical patent/JP5521286B2/en
Publication of JP2009289864A publication Critical patent/JP2009289864A/en
Publication of JP2009289864A5 publication Critical patent/JP2009289864A5/ja
Application granted granted Critical
Publication of JP5521286B2 publication Critical patent/JP5521286B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To use a high heat-resistant tentative substrate firstly at manufacturing, to use a low heat-resistant film substrate lastly, and to separate the tentative substrate, thus reducing the number of steps for separating the tentative substrate in a thin-film transistor panel (thin-film element) obtained in this way. <P>SOLUTION: A separating layer 32 composed of a zinc oxide, a base insulating film 3, a thin-film transistor (thin-film element entity) 12, and an overcoat film 17 are formed on a temporary substrate 31. Next, a film substrate 1 is adhered to the upper surface of the overcoat film 17 with an adhesion layer 2 between. Then, if the separating layer 32 composed of the zinc oxide is eliminated by wet etching, the tentative substrate 31 is automatically separated from the base insulating film 3. This can reduce the number of steps for separating the tentative substrate 31. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は薄膜素子およびその製造方法に関する。   The present invention relates to a thin film element and a method for manufacturing the same.

従来の薄膜素子には、基板として、製造工程時の温度に耐えることができない材料によって形成したものを用いたものがある（例えば、特許文献１参照）。この従来の薄膜素子では、製造工程時の温度に耐えることができない材料からなる基板の下面に接着層が設けられ、接着層の下面に薄膜素子構成体が設けられた構造となっている。   Some conventional thin film elements use a substrate formed of a material that cannot withstand the temperature during the manufacturing process (see, for example, Patent Document 1). This conventional thin film element has a structure in which an adhesive layer is provided on the lower surface of a substrate made of a material that cannot withstand the temperature during the manufacturing process, and a thin film element structure is provided on the lower surface of the adhesive layer.

特開２００４−１４０３８２号公報（図１〜図６）JP 2004-140382 A (FIGS. 1 to 6)

上記従来の薄膜素子の製造方法では、まず、製造工程時の温度に耐えることができる材料からなる仮基板上にアモルファスシリコンからなる分離層を形成している。次に、分離層上に薄膜素子構成体を形成している。次に、薄膜素子構成体上に、製造工程時の温度に耐えることができない材料からなる基板を接着層を介して接着している。   In the conventional method for manufacturing a thin film element, first, a separation layer made of amorphous silicon is formed on a temporary substrate made of a material that can withstand the temperature during the manufacturing process. Next, a thin film element structure is formed on the separation layer. Next, a substrate made of a material that cannot withstand the temperature during the manufacturing process is bonded onto the thin film element structure via an adhesive layer.

次に、仮基板の下側からエキシマレーザビームを照射することにより、アモルファスシリコンからなる分離層から仮基板を剥離可能な状態とする。次に、分離層から仮基板を剥離して除去する。次に、分離層をエッチングして除去する。かくして、製造工程時の温度に耐えることができない材料からなる基板を備えた薄膜素子が得られる。   Next, by irradiating the excimer laser beam from the lower side of the temporary substrate, the temporary substrate can be peeled from the separation layer made of amorphous silicon. Next, the temporary substrate is peeled off from the separation layer. Next, the separation layer is removed by etching. Thus, a thin film element including a substrate made of a material that cannot withstand the temperature during the manufacturing process is obtained.

しかしながら、上記従来の薄膜素子の製造方法では、仮基板を除去するために、まず仮基板の下側からエキシマレーザビームを照射することにより、アモルファスシリコンからなる分離層から仮基板を剥離可能な状態とし、次いで分離層から仮基板を剥離して除去し、次いで分離層をエッチングして除去しなければならず、仮基板を分離するための工程数が多いという問題があった。   However, in the above-described conventional thin film element manufacturing method, in order to remove the temporary substrate, the temporary substrate can be peeled from the separation layer made of amorphous silicon by first irradiating an excimer laser beam from the lower side of the temporary substrate. Then, the temporary substrate must be peeled off and removed from the separation layer, and then the separation layer must be etched and removed, resulting in a problem that the number of steps for separating the temporary substrate is large.

そこで、この発明は、仮基板を分離するための工程数を少なくすることができる薄膜素子およびその製造方法を提供することを目的とする。   In view of the above, an object of the present invention is to provide a thin film element that can reduce the number of steps for separating a temporary substrate and a method for manufacturing the same.

請求項１に記載の発明に係る薄膜素子は、基板と、前記基板上に接着層を介して設けられた絶縁膜と、前記絶縁膜上に設けられた薄膜素子構成体とを備えていることを特徴とするものである。
請求項２に記載の発明に係る薄膜素子は、請求項１に記載の発明において、前記基板はフィルム基板であることを特徴とするものである。
請求項３に記載の発明に係る薄膜素子は、請求項１に記載の発明において、前記絶縁膜は下地絶縁膜と該下地絶縁膜上に設けられたゲート絶縁膜とからなり、前記下地絶縁膜上に前記薄膜素子構成体としての薄膜トランジスタが設けられていることを特徴とするものである。
請求項４に記載の発明に係る薄膜素子は、請求項３に記載の発明において、前記薄膜トランジスタは前記下地絶縁膜上に設けられたゲート電極を有するボトムゲート型であることを特徴とするものである。
請求項５に記載の発明に係る薄膜素子は、請求項４に記載の発明において、前記ゲート絶縁膜上に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とするものである。
請求項６に記載の発明に係る薄膜素子は、請求項３に記載の発明において、前記薄膜トランジスタは前記ゲート絶縁膜上に設けられたゲート電極を有するトップゲート型であることを特徴とするものである。
請求項７に記載の発明に係る薄膜素子は、請求項６に記載の発明において、前記下地絶縁膜上に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とするものである。
請求項８に記載の発明に係る薄膜素子は、絶縁膜と、前記絶縁膜上に設けられた薄膜素子構成体と、前記絶縁膜上に該絶縁膜に設けられた開口部を介して下側に露出するように設けられ、前記薄膜素子構成体に配線を介して接続された外部接続端子と、前記薄膜素子構成体および前記外部接続端子を覆うように設けられたオーバーコート膜と、前記オーバーコート膜上に接着層を介して設けられた基板とを備えていることを特徴とするものである。
請求項９に記載の発明に係る薄膜素子は、請求項８に記載の発明において、前記基板はフィルム基板であることを特徴とするものである。
請求項１０に記載の発明に係る薄膜素子は、請求項８に記載の発明において、前記絶縁膜は下地絶縁膜と該下地絶縁膜上に設けられたゲート絶縁膜とからなり、前記下地絶縁膜上に前記薄膜素子構成体としての薄膜トランジスタが設けられていることを特徴とするものである。
請求項１１に記載の発明に係る薄膜素子は、請求項１０に記載の発明において、前記薄膜トランジスタは前記下地絶縁膜上に設けられたゲート電極を有するボトムゲート型であることを特徴とするものである。
請求項１２に記載の発明に係る薄膜素子は、請求項１１に記載の発明において、前記オーバーコート膜下に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とするものである。
請求項１３に記載の発明に係る薄膜素子は、請求項１２に記載の発明において、前記画素電極の中央部は前記下地絶縁膜および前記ゲート絶縁膜に設けられた開口部を介して下側に露出されていることを特徴とするものである。
請求項１４に記載の発明に係る薄膜素子は、請求項１１に記載の発明において、前記ゲート絶縁膜下に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とするものである。
請求項１５に記載の発明に係る薄膜素子は、請求項１４に記載の発明において、前記画素電極の中央部は前記下地絶縁膜に設けられた開口部内に設けられ、該開口部内に設けられた前記画素電極の下部下面は前記下地絶縁膜の下面と面一となっていることを特徴とするものである。
請求項１６に記載の発明に係る薄膜素子は、請求項１５に記載の発明において、前記外部接続端子の中央部は前記下地絶縁膜に設けられた別の開口部内に設けられ、該別の開口部内に設けられた前記外部接続端子の下部下面は前記下地絶縁膜の下面と面一となっていることを特徴とするものである。
請求項１７に記載の発明に係る薄膜素子は、請求項８に記載の発明において、前記薄膜トランジスタは前記ゲート絶縁膜上に設けられたゲート電極を有するトップゲート型であることを特徴とするものである。
請求項１８に記載の発明に係る薄膜素子は、請求項１７に記載の発明において、前記ゲート絶縁膜下に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とするものである。
請求項１９に記載の発明に係る薄膜素子は、請求項１８に記載の発明において、前記画素電極の中央部は前記下地絶縁膜に設けられた開口部を介して下側に露出されていることを特徴とするものである。
請求項２０に記載の発明に係る薄膜素子は、請求項１８に記載の発明において、前記画素電極の中央部は前記下地絶縁膜に設けられた開口部内に設けられ、該開口部内に設けられた前記画素電極の下部下面は前記下地絶縁膜の下面と面一となっていることを特徴とするものである。
請求項２１に記載の発明に係る薄膜素子は、請求項２０に記載の発明において、前記外部接続端子の中央部は前記下地絶縁膜に設けられた開口部内に設けられ、該開口部内に設けられた前記外部接続端子の下部下面は前記下地絶縁膜の下面と面一となっていることを特徴とするものである。
請求項２２に記載の発明に係る薄膜素子の製造方法は、仮基板上に酸化亜鉛からなる分離層を形成する工程と、前記分離層上に絶縁膜を形成する工程と、前記絶縁膜上に薄膜素子構成体を形成する工程と、前記薄膜素子構成体を覆うオーバーコート膜を形成する工程と、前記オーバーコート膜上に補強用粘着テープを貼り付ける工程と、前記分離層をウェットエッチングして除去することにより、前記絶縁膜から前記仮基板を自然に分離する工程と、前記絶縁膜の下面に接着層を介して基板を接着する工程と、前記補強用粘着テープを剥離する工程と、を有することを特徴とするものである。
請求項２３に記載の発明に係る薄膜素子の製造方法は、請求項２２に記載の発明において、前記仮基板はガラス基板あるいは多孔質基板であることを特徴とするものである。
請求項２４に記載の発明に係る薄膜素子の製造方法は、請求項２２に記載の発明において、前記基板はフィルム基板であることを特徴とするものである。
請求項２５に記載の発明に係る薄膜素子の製造方法は、請求項２２に記載の発明において、前記絶縁膜および前記薄膜素子構成体を形成する工程は、前記分離層上に下地絶縁膜およびゲート絶縁膜を形成し、且つ、前記下地絶縁膜上に前記薄膜素子構成体としての薄膜トランジスタを形成する工程を含むことを特徴とするものである。
請求項２６に記載の発明に係る薄膜素子の製造方法は、請求項２５に記載の発明において、前記薄膜トランジスタは前記下地絶縁膜上に形成されたゲート電極を有するボトムゲート型であることを特徴とするものである。
請求項２７に記載の発明に係る薄膜素子の製造方法は、請求項２６に記載の発明において、前記ゲート絶縁膜上に画素電極を前記薄膜トランジスタのソース電極に接続させて形成する工程を有することを特徴とするものである。
請求項２８に記載の発明に係る薄膜素子の製造方法は、請求項２５に記載の発明において、前記薄膜トランジスタは前記ゲート絶縁膜上に形成されたゲート電極を有するトップゲート型であることを特徴とするものである。
請求項２９に記載の発明に係る薄膜素子の製造方法は、請求項２８に記載の発明において、前記下地絶縁膜上に画素電極を前記薄膜トランジスタのソース電極に接続させて形成する工程を有することを特徴とするものである。
請求項３０に記載の発明に係る薄膜素子の製造方法は、仮基板上に酸化亜鉛からなる分離層を形成する工程と、前記分離層上に絶縁膜を形成する工程と、前記絶縁膜上に薄膜素子構成体を形成する工程と、前記薄膜素子構成体を覆うオーバーコート膜を形成する工程と、前記オーバーコート膜上に接着層を介して基板を接着する工程と、前記分離層をウェットエッチングして除去することにより、前記絶縁膜から前記仮基板を自然に分離する工程と、を有することを特徴とするものである。
請求項３１に記載の発明に係る薄膜素子の製造方法は、請求項３０に記載の発明において、前記仮基板はガラス基板あるいは多孔質基板であることを特徴とするものである。
請求項３２に記載の発明に係る薄膜素子の製造方法は、請求項３０に記載の発明において、前記基板はフィルム基板であることを特徴とするものである。
請求項３３に記載の発明に係る薄膜素子の製造方法は、請求項３０に記載の発明において、前記絶縁膜および前記薄膜素子構成体を形成する工程は、前記分離層上に下地絶縁膜およびゲート絶縁膜を形成し、且つ、前記下地絶縁膜上に前記薄膜素子構成体としての薄膜トランジスタを形成する工程を含むことを特徴とするものである。
請求項３４に記載の発明に係る薄膜素子の製造方法は、請求項３３に記載の発明において、前記薄膜トランジスタは前記下地絶縁膜上に形成されたゲート電極を有するボトムゲート型であることを特徴とするものである。
請求項３５に記載の発明に係る薄膜素子の製造方法は、請求項３４に記載の発明において、前記下地絶縁膜上に、前記薄膜トランジスタに配線を介して接続される外部接続端子を形成する工程と、前記ゲート絶縁膜上に、前記薄膜トランジスタのソース電極に接続される画素電極を形成する工程とを有することを特徴とするものである。
請求項３６に記載の発明に係る薄膜素子の製造方法は、請求項３５に記載の発明において、前記仮基板を分離した後に、前記画素電極の中央部に対応する部分における前記下地絶縁膜および前記ゲート絶縁膜に開口部を形成し、且つ、前記外部接続端子の中央部に対応する部分における前記下地絶縁膜に開口部を形成する工程を有することを特徴とするものである。
請求項３７に記載の発明に係る薄膜素子の製造方法は、請求項３４に記載の発明において、前記ゲート絶縁膜を形成する工程の前に、前記下地絶縁膜に開口部を形成して該開口部を介して前記分離層の上面を露出させる工程と、前記下地絶縁膜の開口部の内壁面、前記下地絶縁膜の開口部を介して露出された前記分離層の上面および前記下地絶縁膜の開口部の周囲における前記下地絶縁膜の上面に画素電極を形成する工程を有することを特徴とするものである。
請求項３８に記載の発明に係る薄膜素子の製造方法は、請求項３４に記載の発明において、前記ゲート電極を形成する工程の前に、前記下地絶縁膜に開口部を形成して該開口部を介して前記分離層の上面を露出させる工程を有し、前記ゲート電極を形成する工程は、前記下地絶縁膜の開口部の内壁面、前記下地絶縁膜の開口部を介して露出された前記分離層の上面および前記下地絶縁膜の開口部の周囲における前記下地絶縁膜の上面に、前記薄膜トランジスタに配線を介して接続される外部接続端子を形成する工程を含むことを特徴とするものである。
請求項３９に記載の発明に係る薄膜素子の製造方法は、請求項３３に記載の発明において、前記薄膜トランジスタは前記ゲート絶縁膜上に設けられたゲート電極を有するトップゲート型であることを特徴とするものである。
請求項４０に記載の発明に係る薄膜素子の製造方法は、請求項３９に記載の発明において、前記ゲート絶縁膜を形成する工程の前に、前記下地絶縁膜上に、前記薄膜トランジスタに配線を介して接続される外部接続端子を形成する工程と、前記下地絶縁膜上に、前記薄膜トランジスタのソース電極に接続される画素電極を形成する工程とを有することを特徴とするものである。
請求項４１に記載の発明に係る薄膜素子の製造方法は、請求項４０に記載の発明において、前記仮基板を分離した後に、前記画素電極の中央部に対応する部分における前記下地絶縁膜に開口部を形成し、且つ、前記外部接続端子の中央部に対応する部分における前記下地絶縁膜に開口部を形成する工程を有することを特徴とするものである。
請求項４２に記載の発明に係る薄膜素子の製造方法は、請求項３９に記載の発明において、前記ゲート絶縁膜を形成する工程の前に、前記下地絶縁膜に開口部を形成して該開口部を介して前記分離層の上面を露出させる工程と、前記下地絶縁膜の開口部の内壁面、前記下地絶縁膜に開口部を介して露出された前記分離層の上面および前記下地絶縁膜の開口部の周囲における前記下地絶縁膜の上面に画素電極を形成する工程を有することを特徴とするものである。
請求項４３に記載の発明に係る薄膜素子の製造方法は、請求項３９に記載の発明において、前記ゲート絶縁膜を形成する工程の前に、前記下地絶縁膜に開口部を形成して該開口部を介して前記分離層の上面を露出させる工程と、前記下地絶縁膜の開口部の内壁面、前記下地絶縁膜に開口部を介して露出された前記分離層の上面および前記下地絶縁膜の開口部の周囲における前記下地絶縁膜の上面に、前記薄膜トランジスタに配線を介して接続される外部接続端子を形成する工程とを有することを特徴とするものである。
請求項４４に記載の発明に係る薄膜素子の製造方法は、酸化亜鉛からなる仮基板上に絶縁膜を形成する工程と、前記絶縁膜上に薄膜素子構成体を形成する工程と、前記薄膜素子構成体を覆うオーバーコート膜を形成する工程と、前記オーバーコート膜上に補強用粘着テープを貼り付ける工程と、前記仮基板をウェットエッチングして除去する工程と、前記絶縁膜の下面に接着層を介して基板を接着する工程と、前記補強用粘着テープを剥離する工程と、を有することを特徴とするものである。
請求項４５に記載の発明に係る薄膜素子の製造方法は、酸化亜鉛からなる仮基板上に絶縁膜を形成する工程と、前記絶縁膜上に薄膜素子構成体を形成する工程と、前記薄膜素子構成体を覆うオーバーコート膜を形成する工程と、前記オーバーコート膜上に接着層を介して基板を接着する工程と、前記仮基板をウェットエッチングして除去する工程と、を有することを特徴とするものである。
請求項４６に記載の発明に係る薄膜素子の製造方法は、請求項４４または４５に記載の発明において、前記仮基板の下面にリブが設けられていることを特徴とするものである。
請求項４７に記載の発明に係る薄膜素子の製造方法は、請求項４４または４５に記載の発明において、前記基板はフィルム基板であることを特徴とするものである。 The thin film element according to the invention of claim 1 includes a substrate, an insulating film provided on the substrate via an adhesive layer, and a thin film element structure provided on the insulating film. It is characterized by.
A thin film element according to a second aspect of the present invention is the thin film element according to the first aspect, wherein the substrate is a film substrate.
According to a third aspect of the present invention, there is provided the thin film element according to the first aspect of the present invention, wherein the insulating film includes a base insulating film and a gate insulating film provided on the base insulating film. A thin film transistor as the thin film element structure is provided on the top.
According to a fourth aspect of the present invention, there is provided the thin film element according to the third aspect of the invention, wherein the thin film transistor is a bottom gate type having a gate electrode provided on the base insulating film. is there.
A thin film element according to a fifth aspect of the present invention is the thin film element according to the fourth aspect of the present invention, wherein a pixel electrode is provided on the gate insulating film so as to be connected to a source electrode of the thin film transistor. It is.
A thin film element according to a sixth aspect of the present invention is the thin film element according to the third aspect, wherein the thin film transistor is a top gate type having a gate electrode provided on the gate insulating film. is there.
A thin film element according to a seventh aspect of the present invention is the thin film element according to the sixth aspect, wherein a pixel electrode is provided on the base insulating film so as to be connected to a source electrode of the thin film transistor. It is.
The thin film element according to the invention according to claim 8 is an insulating film, a thin film element structure provided on the insulating film, and an opening provided on the insulating film through an opening provided in the insulating film. An external connection terminal connected to the thin film element structure via a wiring, an overcoat film provided to cover the thin film element structure and the external connection terminal, and the overcoat film And a substrate provided on the coat film via an adhesive layer.
According to a ninth aspect of the present invention, in the thin film element according to the eighth aspect of the present invention, the substrate is a film substrate.
A thin film element according to a tenth aspect of the present invention is the thin film element according to the eighth aspect, wherein the insulating film includes a base insulating film and a gate insulating film provided on the base insulating film. A thin film transistor as the thin film element structure is provided on the top.
According to an eleventh aspect of the present invention, in the thin film element according to the tenth aspect, the thin film transistor is a bottom gate type having a gate electrode provided on the base insulating film. is there.
A thin film element according to a twelfth aspect of the present invention is the thin film element according to the eleventh aspect, wherein a pixel electrode is provided under the overcoat film so as to be connected to a source electrode of the thin film transistor. It is.
A thin film element according to a thirteenth aspect of the present invention is the thin film element according to the twelfth aspect of the present invention, wherein the central portion of the pixel electrode is located below through the openings provided in the base insulating film and the gate insulating film. It is characterized by being exposed.
A thin film element according to a fourteenth aspect of the present invention is the thin film element according to the eleventh aspect, wherein a pixel electrode is provided below the gate insulating film so as to be connected to a source electrode of the thin film transistor. It is.
According to a fifteenth aspect of the present invention, in the thin film element according to the fourteenth aspect of the present invention, a central portion of the pixel electrode is provided in an opening provided in the base insulating film, and is provided in the opening. The lower lower surface of the pixel electrode is flush with the lower surface of the base insulating film.
A thin film element according to a sixteenth aspect of the present invention is the thin film element according to the fifteenth aspect, wherein a central portion of the external connection terminal is provided in another opening provided in the base insulating film, and the other opening is provided. The lower lower surface of the external connection terminal provided in the section is flush with the lower surface of the base insulating film.
A thin film element according to the invention of claim 17 is characterized in that, in the invention of claim 8, the thin film transistor is a top gate type having a gate electrode provided on the gate insulating film. is there.
The thin film element according to the invention of claim 18 is characterized in that, in the invention of claim 17, a pixel electrode is provided under the gate insulating film so as to be connected to the source electrode of the thin film transistor. It is.
The thin film element according to the invention described in claim 19 is the thin film element according to claim 18, wherein the central portion of the pixel electrode is exposed to the lower side through an opening provided in the base insulating film. It is characterized by.
According to a twentieth aspect of the invention, in the thin film element according to the eighteenth aspect of the invention, a central portion of the pixel electrode is provided in an opening provided in the base insulating film, and is provided in the opening. The lower lower surface of the pixel electrode is flush with the lower surface of the base insulating film.
According to a twenty-first aspect of the invention, in the thin-film element according to the twentieth aspect, a central portion of the external connection terminal is provided in an opening provided in the base insulating film, and is provided in the opening. Further, the lower surface of the lower portion of the external connection terminal is flush with the lower surface of the base insulating film.
According to a twenty-second aspect of the present invention, there is provided a method for manufacturing a thin film element comprising: forming a separation layer made of zinc oxide on a temporary substrate; forming an insulating film on the separation layer; Forming a thin film element structure, forming an overcoat film covering the thin film element structure, attaching a reinforcing adhesive tape on the overcoat film, and wet-etching the separation layer. Removing the temporary substrate from the insulating film by removing, a step of bonding the substrate to the lower surface of the insulating film via an adhesive layer, and a step of peeling the reinforcing adhesive tape. It is characterized by having.
According to a twenty-third aspect of the invention, there is provided a method for manufacturing a thin film element according to the twenty-second aspect of the invention, wherein the temporary substrate is a glass substrate or a porous substrate.
According to a twenty-fourth aspect of the invention, there is provided a method for manufacturing a thin film element according to the twenty-second aspect of the invention, wherein the substrate is a film substrate.
A method for manufacturing a thin film element according to a twenty-fifth aspect is the method according to the twenty-second aspect, wherein the step of forming the insulating film and the thin film element structure includes a base insulating film and a gate on the separation layer. The method includes a step of forming an insulating film and forming a thin film transistor as the thin film element structure on the base insulating film.
According to a twenty-sixth aspect of the present invention, there is provided a thin film element manufacturing method according to the twenty-fifth aspect, wherein the thin film transistor is a bottom gate type having a gate electrode formed on the base insulating film. To do.
According to a twenty-seventh aspect of the present invention, there is provided a method of manufacturing a thin film element according to the twenty-sixth aspect, further comprising a step of forming a pixel electrode on the gate insulating film by connecting the pixel electrode to a source electrode of the thin film transistor. It is a feature.
A thin film element manufacturing method according to an invention of claim 28 is characterized in that, in the invention of claim 25, the thin film transistor is a top gate type having a gate electrode formed on the gate insulating film. To do.
A method of manufacturing a thin film element according to the invention described in claim 29 comprises the step of forming a pixel electrode on the base insulating film by connecting the pixel electrode to the source electrode of the thin film transistor in the invention of claim 28. It is a feature.
A method for manufacturing a thin film element according to a thirty-third aspect includes a step of forming a separation layer made of zinc oxide on a temporary substrate, a step of forming an insulating film on the separation layer, and a step of forming on the insulating film. Forming a thin film element structure, forming an overcoat film covering the thin film element structure, bonding a substrate on the overcoat film via an adhesive layer, and wet etching the separation layer And removing the temporary substrate naturally from the insulating film by removing them.
According to a thirty-first aspect of the present invention, there is provided a method of manufacturing a thin film element according to the thirty-third aspect, wherein the temporary substrate is a glass substrate or a porous substrate.
According to a thirty-second aspect of the present invention, there is provided a method for manufacturing a thin film element according to the thirty-third aspect, wherein the substrate is a film substrate.
According to a thirty-seventh aspect of the present invention, in the method of manufacturing a thin film element according to the thirty-third aspect, the step of forming the insulating film and the thin film element structure includes a base insulating film and a gate on the separation layer. The method includes a step of forming an insulating film and forming a thin film transistor as the thin film element structure on the base insulating film.
According to a thirty-fourth aspect of the present invention, there is provided a manufacturing method of a thin film element according to the thirty-third aspect, wherein the thin film transistor is a bottom gate type having a gate electrode formed on the base insulating film. To do.
A method of manufacturing a thin film element according to the invention of claim 35 is the method of claim 34, comprising: forming an external connection terminal connected to the thin film transistor via a wiring on the base insulating film; And forming a pixel electrode connected to the source electrode of the thin film transistor on the gate insulating film.
A thin film element manufacturing method according to a thirty-sixth aspect of the present invention is the thin film element manufacturing method according to the thirty-fifth aspect of the present invention, wherein after the temporary substrate is separated, The method includes a step of forming an opening in the gate insulating film and forming an opening in the base insulating film in a portion corresponding to the central portion of the external connection terminal.
According to a thirty-seventh aspect of the present invention, there is provided a thin film element manufacturing method according to the thirty-fourth aspect of the present invention, wherein an opening is formed in the base insulating film before the step of forming the gate insulating film. Exposing the upper surface of the isolation layer through the portion, the inner wall surface of the opening of the base insulating film, the upper surface of the isolation layer exposed through the opening of the base insulating film, and the base insulating film The method includes a step of forming a pixel electrode on the upper surface of the base insulating film around the opening.
According to a thirty-eighth aspect of the present invention, there is provided a thin film element manufacturing method according to the thirty-fourth aspect of the present invention, wherein an opening is formed in the base insulating film before the step of forming the gate electrode. The step of exposing the upper surface of the isolation layer through the step of forming the gate electrode includes exposing the inner wall surface of the opening of the base insulating film and the opening of the base insulating film. And forming an external connection terminal connected to the thin film transistor through a wiring on the upper surface of the isolation layer and the upper surface of the base insulating film around the opening of the base insulating film. .
A thin film element manufacturing method according to a thirty-ninth aspect of the present invention is the thin film transistor according to the thirty-third aspect, wherein the thin film transistor is a top gate type having a gate electrode provided on the gate insulating film. To do.
The method for manufacturing a thin film element according to the invention of claim 40 is the method of manufacturing the thin film element according to claim 39, wherein the thin film transistor is connected to the thin film transistor over the base insulating film before the step of forming the gate insulating film. And forming a pixel electrode connected to a source electrode of the thin film transistor over the base insulating film.
The method for manufacturing a thin film element according to the invention of claim 41 is the invention of claim 40, wherein after the temporary substrate is separated, an opening is formed in the base insulating film in a portion corresponding to a central portion of the pixel electrode. And forming an opening in the base insulating film in a portion corresponding to the central portion of the external connection terminal.
The method of manufacturing a thin film element according to the invention of claim 42 is the method of manufacturing the thin film element according to claim 39, wherein an opening is formed in the base insulating film before the step of forming the gate insulating film. Exposing the upper surface of the separation layer through a portion, the inner wall surface of the opening of the base insulating film, the upper surface of the separation layer exposed to the base insulating film through the opening, and the base insulating film The method includes a step of forming a pixel electrode on the upper surface of the base insulating film around the opening.
A manufacturing method of a thin film element according to an invention of claim 43 is the invention according to claim 39, wherein an opening is formed in the base insulating film before the step of forming the gate insulating film. Exposing the upper surface of the separation layer through a portion, the inner wall surface of the opening of the base insulating film, the upper surface of the separation layer exposed to the base insulating film through the opening, and the base insulating film Forming an external connection terminal connected to the thin film transistor through a wiring on the upper surface of the base insulating film around the opening.
A method of manufacturing a thin film element according to the invention described in claim 44 includes a step of forming an insulating film on a temporary substrate made of zinc oxide, a step of forming a thin film element structure on the insulating film, and the thin film element A step of forming an overcoat film covering the structure, a step of attaching a reinforcing adhesive tape on the overcoat film, a step of removing the temporary substrate by wet etching, and an adhesive layer on the lower surface of the insulating film A step of adhering the substrate through the substrate, and a step of peeling off the reinforcing adhesive tape.
A method of manufacturing a thin film element according to the invention according to claim 45 includes a step of forming an insulating film on a temporary substrate made of zinc oxide, a step of forming a thin film element structure on the insulating film, and the thin film element A step of forming an overcoat film covering the structure, a step of bonding a substrate on the overcoat film via an adhesive layer, and a step of removing the temporary substrate by wet etching. To do.
According to a 46th aspect of the present invention, there is provided a method of manufacturing a thin film element according to the 44th or 45th aspect of the present invention, wherein a rib is provided on a lower surface of the temporary substrate.
According to a 47th aspect of the present invention, there is provided a method for manufacturing a thin film element according to the 44th or 45th aspect of the present invention, wherein the substrate is a film substrate.

この発明によれば、酸化亜鉛からなる分離層をウェットエッチングして除去すると、絶縁膜から仮基板を自然に分離することができるので、仮基板を分離するための工程数を少なくすることができる。仮基板を酸化亜鉛によって形成した場合には、仮基板をウェットエッチングして除去すればよく、この場合も仮基板を分離するための工程数を少なくすることができる。   According to the present invention, when the separation layer made of zinc oxide is removed by wet etching, the temporary substrate can be naturally separated from the insulating film, so that the number of steps for separating the temporary substrate can be reduced. . When the temporary substrate is formed of zinc oxide, the temporary substrate may be removed by wet etching, and in this case, the number of steps for separating the temporary substrate can be reduced.

（第１実施形態）
図１はこの発明の第１実施形態としての薄膜トランジスタパネル（薄膜素子）の要部の断面図を示す。この場合、図１の右側は画素電極１６を含む薄膜トランジスタ１２（薄膜素子構成体）の部分の断面図を示し、左側はドレイン配線用外部接続端子２１の部分の断面図を示す。 (First embodiment)
FIG. 1 shows a cross-sectional view of a main part of a thin film transistor panel (thin film element) as a first embodiment of the present invention. In this case, the right side of FIG. 1 shows a cross-sectional view of the portion of the thin film transistor 12 (thin film element structure) including the pixel electrode 16, and the left side shows a cross-sectional view of the portion of the drain wiring external connection terminal 21.

まず、画素電極１６を含む薄膜トランジスタ１２の部分について説明する。製造工程時の温度に耐えることができない材料であるポリイミド系樹脂等の有機樹脂からなるフィルム基板１の上面にはエポキシ系樹脂等からなる接着層２が設けられている。接着層２の上面には窒化シリコン等からなる下地絶縁膜３が設けられている。下地絶縁膜３の上面の所定の箇所にはクロム等からなるゲート電極４が設けられている。この場合、図示はしないが、ゲート電極４にはゲート配線が接続され、該ゲート配線にはゲート配線用外部接続端子が接続されている。ゲート配線用外部接続端子はゲート電極駆動回路を接続するためのものである。   First, a portion of the thin film transistor 12 including the pixel electrode 16 will be described. An adhesive layer 2 made of an epoxy resin or the like is provided on the upper surface of a film substrate 1 made of an organic resin such as a polyimide resin, which is a material that cannot withstand the temperature during the manufacturing process. A base insulating film 3 made of silicon nitride or the like is provided on the upper surface of the adhesive layer 2. A gate electrode 4 made of chromium or the like is provided at a predetermined location on the upper surface of the base insulating film 3. In this case, although not shown, a gate wiring is connected to the gate electrode 4, and an external connection terminal for gate wiring is connected to the gate wiring. The external connection terminal for gate wiring is for connecting a gate electrode driving circuit.

ゲート電極４を含む下地絶縁膜３の上面には窒化シリコン等からなるゲート絶縁膜５が設けられている。ゲート電極４上におけるゲート絶縁膜５の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜６が設けられている。半導体薄膜６の上面ほぼ中央部には窒化シリコン等からなるチャネル保護膜７が設けられている。チャネル保護膜７の上面両側およびその両側における半導体薄膜６の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層８、９が設けられている。   A gate insulating film 5 made of silicon nitride or the like is provided on the upper surface of the base insulating film 3 including the gate electrode 4. A semiconductor thin film 6 made of intrinsic amorphous silicon is provided at a predetermined position on the upper surface of the gate insulating film 5 on the gate electrode 4. A channel protective film 7 made of silicon nitride or the like is provided at substantially the center of the upper surface of the semiconductor thin film 6. Ohmic contact layers 8 and 9 made of n-type amorphous silicon are provided on both sides of the upper surface of the channel protective film 7 and on the upper surface of the semiconductor thin film 6 on both sides thereof.

一方のオーミックコンタクト層８の上面およびその近傍におけるゲート絶縁膜５の上面にはクロム等からなるソース電極１０が設けられている。他方のオーミックコンタクト層９の上面にはクロム等からなるドレイン電極１１が設けられている。ここで、ゲート電極４、ゲート絶縁膜５、半導体薄膜６、チャネル保護膜７、オーミックコンタクト層８、９、ソース電極１０およびドレイン電極１１により、ボトムゲート型でチャネル保護膜型の薄膜トランジスタ１２が構成されている。   A source electrode 10 made of chromium or the like is provided on the upper surface of one ohmic contact layer 8 and the upper surface of the gate insulating film 5 in the vicinity thereof. A drain electrode 11 made of chromium or the like is provided on the upper surface of the other ohmic contact layer 9. Here, the gate electrode 4, the gate insulating film 5, the semiconductor thin film 6, the channel protective film 7, the ohmic contact layers 8 and 9, the source electrode 10 and the drain electrode 11 constitute a bottom gate type channel protective film type thin film transistor 12. Has been.

下地絶縁膜３の上面の所定の箇所にはクロム等からなる下層ドレイン配線１３が設けられている。下層ドレイン配線１３に対応する部分におけるゲート絶縁膜５には開口部１４が設けられている。下層ドレイン配線１３の上面を含む開口部１４内およびその周囲におけるゲート絶縁膜５の上面にはクロム等からなる上層ドレイン配線１５が設けられている。ここで、下層ドレイン配線１３およびその上に設けられた上層ドレイン配線１５により、２層構造のドレイン配線が構成されている。そして、上層ドレイン配線１５の一端部はドレイン電極１１に接続されている。   A lower layer drain wiring 13 made of chromium or the like is provided at a predetermined location on the upper surface of the base insulating film 3. An opening 14 is provided in the gate insulating film 5 in a portion corresponding to the lower drain wiring 13. An upper drain wiring 15 made of chromium or the like is provided on the upper surface of the gate insulating film 5 in and around the opening 14 including the upper surface of the lower drain wiring 13. Here, the lower layer drain wiring 13 and the upper layer drain wiring 15 provided thereon constitute a two-layer drain wiring. One end of the upper drain wiring 15 is connected to the drain electrode 11.

ゲート絶縁膜５の上面の所定の箇所にはＩＴＯからなる画素電極１６が設けられている。ソース電極１０の一端部は画素電極１６の所定の端部上面に設けられている。画素電極１６、薄膜トランジスタ１２、上層ドレイン配線１５およびゲート絶縁膜５の上面には窒化シリコン等からなるオーバーコート膜１７が設けられている。画素電極１６の中央部に対応する部分におけるオーバーコート膜１７には開口部１８が設けられている。   A pixel electrode 16 made of ITO is provided at a predetermined position on the upper surface of the gate insulating film 5. One end of the source electrode 10 is provided on the upper surface of a predetermined end of the pixel electrode 16. An overcoat film 17 made of silicon nitride or the like is provided on the upper surfaces of the pixel electrode 16, the thin film transistor 12, the upper layer drain wiring 15, and the gate insulating film 5. An opening 18 is provided in the overcoat film 17 in a portion corresponding to the central portion of the pixel electrode 16.

次に、ドレイン配線用外部接続端子２１の部分について説明する。ドレイン配線用外部接続端子２１は、クロム等からなる下層外部接続端子２１ａとその上に設けられたクロム等からなる上層外部接続端子２１ｂとの２層構造となっている。この場合、下層外部接続端子２１ａは下地絶縁膜３の上面の所定の箇所に設けられている。上層外部接続端子２１ｂは、下層外部接続端子２１ａに対応する部分におけるゲート絶縁膜５に設けられた開口部１４内（下層外部接続端子２１ａの上面を含む）およびその周囲におけるゲート絶縁膜５の上面に設けられている。   Next, the drain wiring external connection terminal 21 will be described. The drain connection external connection terminal 21 has a two-layer structure of a lower layer external connection terminal 21a made of chromium or the like and an upper layer external connection terminal 21b made of chromium or the like provided thereon. In this case, the lower external connection terminal 21 a is provided at a predetermined location on the upper surface of the base insulating film 3. The upper external connection terminal 21b is formed in the opening 14 provided in the gate insulating film 5 in a portion corresponding to the lower external connection terminal 21a (including the upper surface of the lower external connection terminal 21a) and the upper surface of the gate insulating film 5 around it. Is provided.

そして、下層外部接続端子２１ａおよび上層外部接続端子２１ｂは下層ドレイン配線１３および上層ドレイン配線１５の各一端部に接続されている。他の表現をすれば、下層ドレイン配線１３および上層ドレイン配線１５を延出した端部が、それぞれ、下層外部接続端子２１ａおよび上層外部接続端子２１ｂを構成している。ドレイン配線用外部接続端子２１およびゲート絶縁膜５の上面にはオーバーコート膜１７が設けられている。ドレイン配線用外部接続端子２１の中央部に対応する部分におけるオーバーコート膜１７には開口部２２が設けられている。また、図示はしないが、オーバーコート膜１７には、ゲート電極４に接続されたゲート配線用外部接続端子を露出する開口部も形成されている。   The lower external connection terminal 21 a and the upper external connection terminal 21 b are connected to one end of the lower drain wiring 13 and the upper drain wiring 15. In other words, the ends extending from the lower layer drain wiring 13 and the upper layer drain wiring 15 constitute the lower layer external connection terminal 21a and the upper layer external connection terminal 21b, respectively. An overcoat film 17 is provided on the top surfaces of the drain wiring external connection terminal 21 and the gate insulating film 5. An opening 22 is provided in the overcoat film 17 in a portion corresponding to the central portion of the drain wiring external connection terminal 21. Although not shown, the overcoat film 17 is also formed with an opening exposing the external connection terminal for gate wiring connected to the gate electrode 4.

次に、この薄膜トランジスタバネルの製造方法の一例について説明する。まず、図２に示すように、製造工程時の温度に耐えることができる材料であるガラス基板等からなる仮基板３１の上面に、プラズマＣＶＤ法により、酸化亜鉛からなる分離層３２および窒化シリコン等からなる下地絶縁膜３を連続して成膜する。ここで、酸化亜鉛とは、ＺｎＯのみならず、ＺｎＯの他、Ｍｇ、Ｃｄ等を含むＺｎＯ系全体を意味するものである。   Next, an example of a method for manufacturing this thin film transistor panel will be described. First, as shown in FIG. 2, a separation layer 32 made of zinc oxide, silicon nitride, etc. are formed on the upper surface of a temporary substrate 31 made of a glass substrate, which is a material that can withstand the temperature during the manufacturing process, by plasma CVD. A base insulating film 3 made of is continuously formed. Here, the zinc oxide means not only ZnO but also the entire ZnO system including Mg, Cd and the like in addition to ZnO.

次に、図３に示すように、下地絶縁膜３上に、ゲート電極４、下層ドレイン配線１３、下層外部接続端子２１ａ、開口部１４を有するゲート絶縁膜５、半導体薄膜６、チャネル保護膜７、オーミックコンタクト層８、９、ソース電極１０、ドレイン電極１１、画素電極１６、上層ドレイン配線１５、上層外部接続端子２１ｂおよび開口部１８、２２を有するオーバーコート膜１７を形成する。このとき、図示はしないが、オーバーコート膜１７には、ゲート電極４に接続されたゲート配線用外部接続端子を露出する開口部も形成する。   Next, as shown in FIG. 3, the gate electrode 4, the lower layer drain wiring 13, the lower layer external connection terminal 21 a, the gate insulating film 5 having the opening 14, the semiconductor thin film 6, and the channel protective film 7 are formed on the base insulating film 3. The overcoat film 17 having the ohmic contact layers 8 and 9, the source electrode 10, the drain electrode 11, the pixel electrode 16, the upper layer drain wiring 15, the upper layer external connection terminal 21b, and the openings 18 and 22 is formed. At this time, although not shown, an opening is formed in the overcoat film 17 to expose the external connection terminal for gate wiring connected to the gate electrode 4.

次に、図４に示すように、オーバーコート膜１７の開口部１８、２２を介して露出された画素電極１６および上層外部接続端子２１ｂの上面を含むオーバーコート膜１７の上面に、補強用粘着テープ３３、すなわち、ポリイミド系樹脂やポリエチレンテレフタレート等からなるテープ３３ａの下面にシリコーン系樹脂等からなる粘着剤３３ｂを設けたものを用いて、その粘着剤３３ｂの下面を貼り付ける。   Next, as shown in FIG. 4, reinforcing adhesive is applied to the upper surface of the overcoat film 17 including the pixel electrode 16 exposed through the openings 18 and 22 of the overcoat film 17 and the upper surface of the upper external connection terminal 21b. Using the tape 33, that is, the tape 33a made of polyimide resin, polyethylene terephthalate or the like provided with the adhesive 33b made of silicone resin or the like, the lower surface of the adhesive 33b is stuck.

次に、分離層３２をその側面部からエッチング液を浸透させていくウェッエッチングにより除去すると、図５に示すように、仮基板３１と下地絶縁膜３との間に空間が形成され、仮基板３１が下地絶縁膜３から自然に分離される。この状態では、オーバーコート膜１７等の上面に補強用粘着テープ３３が貼り付けられているので、下地絶縁膜３から仮基板３１を分離しても、強度を十分に確保することができる。   Next, when the separation layer 32 is removed by wet etching in which an etching solution is permeated from the side surface portion, a space is formed between the temporary substrate 31 and the base insulating film 3 as shown in FIG. 31 is naturally separated from the underlying insulating film 3. In this state, since the reinforcing adhesive tape 33 is attached to the upper surface of the overcoat film 17 or the like, sufficient strength can be ensured even if the temporary substrate 31 is separated from the base insulating film 3.

ここで、酸化亜鉛からなる分離層３２は、エッチング液として弱酸水溶液（例えば、０．５ｗｔ％酢酸水溶液、０．１ｗｔ％リン酸水溶液）を用いると、容易に且つ完全に溶解される。したがって、分離層３２をウェッエッチングにより除去するだけで、仮基板３１を下地絶縁膜３から自然に分離することができ、仮基板３１を分離するための工程数を少なくすることができる。   Here, the separation layer 32 made of zinc oxide is easily and completely dissolved when a weak acid aqueous solution (for example, 0.5 wt% acetic acid aqueous solution, 0.1 wt% phosphoric acid aqueous solution) is used as an etching solution. Therefore, the temporary substrate 31 can be naturally separated from the base insulating film 3 only by removing the separation layer 32 by wet etching, and the number of steps for separating the temporary substrate 31 can be reduced.

次に、図６に示すように、下地絶縁膜３の下面に、製造工程時の温度に耐えることができない材料であるポリイミド系樹脂等の有機樹脂からなるフィルム基板１の上面に設けられたエポキシ系樹脂等からなる接着層２を接着する。次に、補強用粘着テープ３３を剥離すると、図１に示す薄膜トランジスタパネルが得られる。   Next, as shown in FIG. 6, an epoxy provided on the lower surface of the base insulating film 3 on the upper surface of a film substrate 1 made of an organic resin such as a polyimide resin, which is a material that cannot withstand the temperature during the manufacturing process. An adhesive layer 2 made of a resin or the like is bonded. Next, when the reinforcing adhesive tape 33 is peeled off, the thin film transistor panel shown in FIG. 1 is obtained.

ところで、上記薄膜トランジスタパネルの製造方法では、図４に示す工程において、補強用粘着テープ３３を貼り付け、図６に示す工程後に、補強用粘着テープ３３を剥離しているので、その貼り付け工程および剥離工程が必要であり、その分、工程数が多くなってしまう。そこで、次に、そのような不都合を解消することができる実施形態について説明する。   By the way, in the manufacturing method of the thin film transistor panel, the reinforcing adhesive tape 33 is attached in the step shown in FIG. 4, and the reinforcing adhesive tape 33 is peeled off after the step shown in FIG. A peeling process is required, and the number of processes increases accordingly. Then, next, an embodiment capable of eliminating such inconvenience will be described.

（第２実施形態）
図７はこの発明の第２実施形態としての薄膜トランジスタパネルの要部の断面図を示す。この薄膜トランジスタパネルにおいて、図１に示す薄膜トランジスタパネルと大きく異なる点は、下地絶縁膜３の下面ではなく、オーバーコート膜１７の上面にフィルム基板１の下面を接着層２を介して接着した点である。 (Second Embodiment)
FIG. 7 shows a cross-sectional view of a main part of a thin film transistor panel as a second embodiment of the present invention. The thin film transistor panel is greatly different from the thin film transistor panel shown in FIG. 1 in that the lower surface of the film substrate 1 is bonded to the upper surface of the overcoat film 17 via the adhesive layer 2 instead of the lower surface of the base insulating film 3. .

この場合、オーバーコート膜１７には開口部１８、２２は形成されていない。その代わりに、画素電極１６の中央部に対応する部分における下地絶縁膜３およびゲート絶縁膜５には開口部１８が形成されている。また、ドレイン配線用外部接続端子２１の中央部に対応する部分における下地絶縁膜３には開口部２２が形成されている。また、図示はしないが、下地絶縁膜３には、ゲート電極４に接続されたゲート配線用外部接続端子を露出する開口部も形成されている。   In this case, the openings 18 and 22 are not formed in the overcoat film 17. Instead, an opening 18 is formed in the base insulating film 3 and the gate insulating film 5 in a portion corresponding to the central portion of the pixel electrode 16. In addition, an opening 22 is formed in the base insulating film 3 in a portion corresponding to the central portion of the drain wiring external connection terminal 21. Although not shown, the base insulating film 3 is also formed with an opening exposing the external connection terminal for gate wiring connected to the gate electrode 4.

次に、この薄膜トランジスタバネルの製造方法の一例について説明する。この場合、図２に示す工程後に、図８に示すように、下地絶縁膜３上に、ゲート電極４、下層ドレイン配線１３、下層外部接続端子２１ａ、開口部１４を有するゲート絶縁膜５、半導体薄膜６、チャネル保護膜７、オーミックコンタクト層８、９、ソース電極１０、ドレイン電極１１、画素電極１６、上層ドレイン配線１５、上層外部接続端子２１ｂおよびオーバーコート膜１７を形成する。   Next, an example of a method for manufacturing this thin film transistor panel will be described. In this case, after the step shown in FIG. 2, as shown in FIG. 8, on the base insulating film 3, the gate electrode 4, the lower layer drain wiring 13, the lower layer external connection terminal 21a, the gate insulating film 5 having the opening 14, and the semiconductor The thin film 6, the channel protective film 7, the ohmic contact layers 8 and 9, the source electrode 10, the drain electrode 11, the pixel electrode 16, the upper layer drain wiring 15, the upper layer external connection terminal 21b, and the overcoat film 17 are formed.

次に、図９に示すように、オーバーコート膜１７の上面に、スピンコート法、スクリーン印刷法等によりエポキシ系樹脂を塗布することにより、上面が平坦な接着層２を形成する。次に、接着層２の上面に、製造工程時の温度に耐えることができない材料であるポリイミド系樹脂等の有機樹脂からなるフィルム基板１を接着する。この場合、オーバーコート膜１９の上面に、スピンコート法、スクリーン印刷法等によりアクリル系樹脂を塗布することにより、上面が平坦な絶縁層を形成し、該絶縁層上に接着層を形成して該接着層上にフィルム基板１を接着するようにしてもよい。   Next, as shown in FIG. 9, an epoxy resin is applied to the upper surface of the overcoat film 17 by spin coating, screen printing, or the like, thereby forming the adhesive layer 2 having a flat upper surface. Next, the film substrate 1 made of an organic resin such as a polyimide resin, which is a material that cannot withstand the temperature during the manufacturing process, is bonded to the upper surface of the adhesive layer 2. In this case, an acrylic resin is applied to the upper surface of the overcoat film 19 by spin coating, screen printing, or the like to form an insulating layer having a flat upper surface, and an adhesive layer is formed on the insulating layer. The film substrate 1 may be bonded onto the adhesive layer.

次に、分離層３２をウェッエッチングにより除去すると、図１０に示すように、仮基板３１と下地絶縁膜３との間に空間が形成され、仮基板３１が下地絶縁膜３から自然に分離される。この状態では、オーバーコート膜１７の上面に接着層２を介してフィルム基板１を接着しているので、下地絶縁膜３から仮基板３１を分離しても、強度を十分に確保することができる。   Next, when the separation layer 32 is removed by wet etching, a space is formed between the temporary substrate 31 and the base insulating film 3 as shown in FIG. 10, and the temporary substrate 31 is naturally separated from the base insulating film 3. The In this state, since the film substrate 1 is adhered to the upper surface of the overcoat film 17 via the adhesive layer 2, sufficient strength can be ensured even if the temporary substrate 31 is separated from the base insulating film 3. .

この場合も、酸化亜鉛からなる分離層３２は、エッチング液として弱酸水溶液（例えば、０．５ｗｔ％酢酸水溶液、０．１ｗｔ％リン酸水溶液）を用いると、容易に且つ完全に溶解される。したがって、分離層３２をウェッエッチングにより除去するだけで、仮基板３１を下地絶縁膜３から自然に分離することができ、仮基板３１を分離するための工程数を少なくすることができる。   Also in this case, the separation layer 32 made of zinc oxide is easily and completely dissolved when a weak acid aqueous solution (for example, 0.5 wt% acetic acid aqueous solution, 0.1 wt% phosphoric acid aqueous solution) is used as an etching solution. Therefore, the temporary substrate 31 can be naturally separated from the base insulating film 3 only by removing the separation layer 32 by wet etching, and the number of steps for separating the temporary substrate 31 can be reduced.

次に、図７に示すように、フォトリソグラフィ法により、画素電極１６の中央部に対応する部分における下地絶縁膜３およびゲート絶縁膜５に開口部１８を形成し、且つ、ドレイン配線用外部接続端子２１の中央部に対応する部分における下地絶縁膜３に開口部２２を形成する。このとき、図示はしないが、下地絶縁膜３には、ゲート電極４に接続されたゲート配線用外部接続端子を露出する開口部も形成する。かくして、図７に示す薄膜トランジスタパネルが得られる。   Next, as shown in FIG. 7, an opening 18 is formed in the base insulating film 3 and the gate insulating film 5 in a portion corresponding to the central portion of the pixel electrode 16 by photolithography, and an external connection for drain wiring is performed. An opening 22 is formed in the base insulating film 3 in a portion corresponding to the central portion of the terminal 21. At this time, although not shown, an opening for exposing the gate wiring external connection terminal connected to the gate electrode 4 is also formed in the base insulating film 3. Thus, the thin film transistor panel shown in FIG. 7 is obtained.

以上のように、この薄膜トランジスタパネルの製造方法では、補強用粘着テープ３３を用いていないので、その貼り付け工程および剥離工程が不要となり、第１実施形態の場合と比較して、工程数を少なくすることができる。   As described above, since the reinforcing adhesive tape 33 is not used in the method for manufacturing the thin film transistor panel, the attaching step and the peeling step are not necessary, and the number of steps is reduced as compared with the case of the first embodiment. can do.

ところで、図７に示す薄膜トランジスタパネルでは、下地絶縁膜３の下面が液晶（図示せず）と対向する面となるが、特に、画素電極１６の中央部に対応する部分における下地絶縁膜３およびゲート絶縁膜５に開口部１８を形成しているため、この部分が凸凹となっている。そこで、次に、画素電極１６およびその周囲の部分の下面を平坦とすることができる実施形態について説明する。   In the thin film transistor panel shown in FIG. 7, the lower surface of the base insulating film 3 is a surface facing a liquid crystal (not shown). In particular, the base insulating film 3 and the gate in a portion corresponding to the central portion of the pixel electrode 16. Since the opening 18 is formed in the insulating film 5, this portion is uneven. Therefore, next, an embodiment in which the lower surface of the pixel electrode 16 and the surrounding portion thereof can be flattened will be described.

（第３実施形態）
図１１はこの発明の第３実施形態としての薄膜トランジスタパネルの要部の断面図を示す。この薄膜トランジスタパネルにおいて、図７に示す薄膜トランジスタパネルと大きく異なる点は、画素電極１６およびドレイン配線用外部接続端子２１の下面を含む下地絶縁膜３の下面を平坦とした点である。 (Third embodiment)
FIG. 11 is a sectional view of the main part of a thin film transistor panel as a third embodiment of the present invention. The thin film transistor panel is greatly different from the thin film transistor panel shown in FIG. 7 in that the lower surface of the base insulating film 3 including the lower surfaces of the pixel electrode 16 and the drain wiring external connection terminal 21 is flattened.

すなわち、下地絶縁膜３の所定の箇所には開口部１８ａが設けられている。開口部１８ａの内壁面、開口部１８ａの下部および開口部１８ａの周囲における下地絶縁膜３の上面には画素電極１６が設けられている。この場合、開口部１８ａ内に設けられた画素電極１６の下部下面は下地絶縁膜３の下面と面一となっている。また、ソース電極１０は、ゲート絶縁膜５に設けられた開口部１８ｂを介して画素電極１６に接続されている。   That is, an opening 18 a is provided at a predetermined location of the base insulating film 3. A pixel electrode 16 is provided on the inner wall surface of the opening 18a, the lower portion of the opening 18a, and the upper surface of the base insulating film 3 around the opening 18a. In this case, the lower lower surface of the pixel electrode 16 provided in the opening 18 a is flush with the lower surface of the base insulating film 3. The source electrode 10 is connected to the pixel electrode 16 through the opening 18 b provided in the gate insulating film 5.

また、下地絶縁膜３の他の所定の箇所には開口部２２が設けられている。開口部２２の内壁面、開口部２２の下部および開口部２２の周囲における下地絶縁膜３の上面には下層外部接続端子２１ａが設けられている。この場合、開口部２２内に設けられた下層外部接続端子２１ａの下部下面は下地絶縁膜３の下面と面一となっている。また、図示はしないが、下地絶縁膜３には、ゲート電極４に接続されたゲート配線用外部接続端子を露出する開口部が形成されており、この開口部の内壁面、開口部の下部および開口部の周囲における下地絶縁膜３の上面にはゲート配線用外部接続端子が設けられており、開口部内に設けられたゲート配線用外部接続端子の下部下面は下地絶縁膜３の下面と面一となっている。   In addition, an opening 22 is provided at another predetermined location of the base insulating film 3. A lower external connection terminal 21 a is provided on the inner wall surface of the opening 22, the lower portion of the opening 22, and the upper surface of the base insulating film 3 around the opening 22. In this case, the lower lower surface of the lower external connection terminal 21 a provided in the opening 22 is flush with the lower surface of the base insulating film 3. Although not shown, the base insulating film 3 is formed with an opening that exposes the external connection terminal for gate wiring connected to the gate electrode 4. The inner wall surface of this opening, the lower part of the opening, An external connection terminal for gate wiring is provided on the upper surface of the base insulating film 3 around the opening, and the lower lower surface of the external connection terminal for gate wiring provided in the opening is flush with the lower surface of the base insulating film 3. It has become.

次に、この薄膜トランジスタバネルの製造方法の一例について説明する。この場合、図２に示す工程後に、図１２に示すように、フォトリソグラフィ法により、下地絶縁膜３の所定の箇所に開口部２２を形成し、該開口部２２を介して分離層３２の上面を露出させる。この場合、図示はしないが、下地絶縁膜３には、ゲート電極４に接続されたゲート配線用外部接続端子を露出する開口部が形成されている。次に、開口部２２の内壁面、開口部２２を介して露出された分離層３２の上面および開口部２２の周囲における下地絶縁膜２２の上面に下層外部接続端子２１ａを形成し、且つ、下地絶縁膜３の上面にゲート電極４および下層ドレイン配線１３を形成する。また、このとき、同時に、ゲート配線用外部接続端子を露出する開口部の内壁面、該開口部の下部および該開口部の周囲における下地絶縁膜３の上面にゲート配線用外部接続端子を形成する。   Next, an example of a method for manufacturing this thin film transistor panel will be described. In this case, after the step shown in FIG. 2, as shown in FIG. 12, an opening 22 is formed at a predetermined position of the base insulating film 3 by photolithography, and the upper surface of the separation layer 32 is formed through the opening 22. To expose. In this case, although not shown, an opening is formed in the base insulating film 3 to expose the external connection terminal for gate wiring connected to the gate electrode 4. Next, a lower external connection terminal 21 a is formed on the inner wall surface of the opening 22, the upper surface of the separation layer 32 exposed through the opening 22, and the upper surface of the base insulating film 22 around the opening 22. A gate electrode 4 and a lower drain wiring 13 are formed on the upper surface of the insulating film 3. At the same time, the gate wiring external connection terminal is formed on the inner wall surface of the opening exposing the gate wiring external connection terminal, the lower portion of the opening, and the upper surface of the base insulating film 3 around the opening. .

次に、図１３に示すように、フォトリソグラフィ法により、下地絶縁膜３の所定の箇所に開口部１８ａを形成し、該開口部１８ａを介して分離層３２の上面を露出させる。次に、開口部１８ａの内壁面、開口部１８ａを介して露出された分離層３２の上面および開口部１８ａの周囲における下地絶縁膜２２の上面に画素電極１６を形成する。次に、図１４に示すように、それらの上に、開口部１４、１８ｂを有するゲート絶縁膜５、半導体薄膜６、チャネル保護膜７、オーミックコンタクト層８、９、ソース電極１０、ドレイン電極１１、上層ドレイン配線１５、上層外部接続端子２１ｂおよびオーバーコート膜１７を形成する。この場合、図示はしないが、ゲート絶縁膜５にはゲート配線用外部接続端子を露出する開口部が形成されている。   Next, as shown in FIG. 13, an opening 18a is formed at a predetermined position of the base insulating film 3 by photolithography, and the upper surface of the separation layer 32 is exposed through the opening 18a. Next, the pixel electrode 16 is formed on the inner wall surface of the opening 18a, the upper surface of the separation layer 32 exposed through the opening 18a, and the upper surface of the base insulating film 22 around the opening 18a. Next, as shown in FIG. 14, the gate insulating film 5, the semiconductor thin film 6, the channel protective film 7, the ohmic contact layers 8 and 9, the source electrode 10, and the drain electrode 11 having openings 14 and 18 b thereon. Then, the upper layer drain wiring 15, the upper layer external connection terminal 21b and the overcoat film 17 are formed. In this case, although not shown, the gate insulating film 5 has an opening for exposing the external connection terminal for gate wiring.

次に、図１５に示すように、オーバーコート膜１７の上面に、スピンコート法、スクリーン印刷法等によりエポキシ系樹脂を塗布することにより、上面が平坦な接着層２を形成する。次に、接着層２の上面に、製造工程時の温度に耐えることができない材料であるポリイミド系樹脂等の有機樹脂からなるフィルム基板１を接着する。この場合も、オーバーコート膜１９の上面に、スピンコート法、スクリーン印刷法等によりアクリル系樹脂を塗布することにより、上面が平坦な絶縁層を形成し、該絶縁層上に接着層を形成して該接着層上にフィルム基板１を接着するようにしてもよい。   Next, as shown in FIG. 15, an epoxy resin is applied to the upper surface of the overcoat film 17 by spin coating, screen printing, or the like, thereby forming the adhesive layer 2 having a flat upper surface. Next, the film substrate 1 made of an organic resin such as a polyimide resin, which is a material that cannot withstand the temperature during the manufacturing process, is bonded to the upper surface of the adhesive layer 2. Also in this case, an acrylic resin is applied to the upper surface of the overcoat film 19 by spin coating, screen printing, or the like to form an insulating layer having a flat upper surface, and an adhesive layer is formed on the insulating layer. Then, the film substrate 1 may be bonded onto the adhesive layer.

次に、分離層３２をウェッエッチングにより除去すると、図１６に示すように、仮基板３１と下地絶縁膜３等との間に空間が形成され、仮基板３１が下地絶縁膜３等から自然に分離される。この状態では、下地絶縁膜３の下面、開口部１８ａ内に形成された画素電極１６の下部下面および開口部２２内に形成された下層外部接続端子２１ａの下部下面は、露出され、且つ、面一となっている。かくして、図１１に示す薄膜トランジスタパネルが得られる。   Next, when the separation layer 32 is removed by wet etching, a space is formed between the temporary substrate 31 and the base insulating film 3 and the like as shown in FIG. To be separated. In this state, the lower surface of the base insulating film 3, the lower lower surface of the pixel electrode 16 formed in the opening 18a, and the lower lower surface of the lower external connection terminal 21a formed in the opening 22 are exposed and surface It is one. Thus, the thin film transistor panel shown in FIG. 11 is obtained.

（第４実施形態）
図１７はこの発明の第４実施形態としての薄膜トランジスタパネルの要部の断面図を示す。この薄膜トランジスタパネルにおいて、図１に示す薄膜トランジスタパネルと大きく異なる点は、薄膜トランジスタ１２をトップゲート型とした点である。すなわち、下地絶縁膜３の上面の相対向する所定の２箇所にはソース電極１０およびドレイン電極１１が設けられている。 (Fourth embodiment)
FIG. 17 is a cross-sectional view of the main part of a thin film transistor panel as a fourth embodiment of the present invention. The thin film transistor panel is greatly different from the thin film transistor panel shown in FIG. 1 in that the thin film transistor 12 is a top gate type. That is, the source electrode 10 and the drain electrode 11 are provided at predetermined two opposite positions on the upper surface of the base insulating film 3.

ソース電極１０およびドレイン電極１１の相対向する側の各上面およびその各近傍の下地絶縁膜３の上面にはオーミックコンタクト層８、９が設けられている。オーミックコンタクト層８、９の上面およびその間の下地絶縁膜３の上面には半導体薄膜６が設けられている。下地絶縁膜３の上面の所定の箇所およびソース電極１０の上面には画素電極１６が設けられている。   Ohmic contact layers 8 and 9 are provided on the upper surfaces of the source electrode 10 and the drain electrode 11 facing each other and the upper surface of the underlying insulating film 3 in the vicinity thereof. A semiconductor thin film 6 is provided on the upper surfaces of the ohmic contact layers 8 and 9 and the upper surface of the underlying insulating film 3 therebetween. A pixel electrode 16 is provided at a predetermined position on the upper surface of the base insulating film 3 and the upper surface of the source electrode 10.

半導体薄膜６および画素電極１６等を含む下地絶縁膜３の上面にはゲート絶縁膜５が設けられている。半導体薄膜６上におけるゲート絶縁膜５の上面にはゲート電極４が設けられている。ゲート電極４等を含むゲート絶縁膜５の上面にはオーバーコート膜１７が設けられている。画素電極１６の中央部に対応する部分におけるオーバーコート膜１７およびゲート絶縁膜５には開口部１８が設けられている。なお、この薄膜トランジスタパネルの製造方法は、薄膜トランジスタ１２がトップゲート型である点を除いて、上記第１実施形態の場合と同様であるので、省略する。   A gate insulating film 5 is provided on the upper surface of the base insulating film 3 including the semiconductor thin film 6 and the pixel electrode 16. A gate electrode 4 is provided on the upper surface of the gate insulating film 5 on the semiconductor thin film 6. An overcoat film 17 is provided on the upper surface of the gate insulating film 5 including the gate electrode 4 and the like. An opening 18 is provided in the overcoat film 17 and the gate insulating film 5 in a portion corresponding to the central portion of the pixel electrode 16. Note that the method for manufacturing the thin film transistor panel is the same as that in the first embodiment except that the thin film transistor 12 is a top gate type, and a description thereof will be omitted.

（第５実施形態）
図１８はこの発明の第５実施形態としての薄膜トランジスタパネルの要部の断面図を示す。この薄膜トランジスタパネルにおいて、図７に示す薄膜トランジスタパネルと大きく異なる点は、図１７に示す場合と同様に、薄膜トランジスタ１２をトップゲート型とした点である。この薄膜トランジスタパネルの製造方法は、薄膜トランジスタ１２がトップゲート型である点を除いて、上記第２実施形態の場合と同様であるので、省略する。 (Fifth embodiment)
FIG. 18 is a cross-sectional view of a main part of a thin film transistor panel as a fifth embodiment of the present invention. In this thin film transistor panel, the main difference from the thin film transistor panel shown in FIG. 7 is that the thin film transistor 12 is a top gate type as in the case shown in FIG. The method of manufacturing the thin film transistor panel is the same as that in the second embodiment except that the thin film transistor 12 is a top gate type, and thus the description thereof is omitted.

（第６実施形態）
図１９はこの発明の第６実施形態としての薄膜トランジスタパネルの要部の断面図を示す。この薄膜トランジスタパネルにおいて、図１１に示す薄膜トランジスタパネルと大きく異なる点は、図１７に示す場合と同様に、薄膜トランジスタ１２をトップゲート型とした点である。この薄膜トランジスタパネルの製造方法は、薄膜トランジスタ１２がトップゲート型である点を除いて、上記第３実施形態の場合と同様であるので、省略する。 (Sixth embodiment)
FIG. 19 is a sectional view showing the main part of a thin film transistor panel according to a sixth embodiment of the present invention. In this thin film transistor panel, the main difference from the thin film transistor panel shown in FIG. 11 is that the thin film transistor 12 is a top gate type, as in the case shown in FIG. The method of manufacturing the thin film transistor panel is the same as that of the third embodiment except that the thin film transistor 12 is a top gate type, and thus the description thereof is omitted.

（第７実施形態）
図２０はこの発明の第７実施形態としての薄膜トランジスタパネルの要部の断面図を示す。この薄膜トランジスタパネルにおいて、図１に示す薄膜トランジスタパネルと大きく異なる点は、薄膜トランジスタ１２をボトムゲート型でチャネルエッチ型とした点である。この薄膜トランジスタパネルの製造方法は、薄膜トランジスタ１２がチャネルエッチ型である点を除いて、上記第１実施形態の場合と同様であるので、省略する。なお、図７および図１１にそれぞれ示すような薄膜トランジスタパネルにおいても、薄膜トランジスタ１２をチャネルエッチ型としてもよいことはもちろんである。 (Seventh embodiment)
FIG. 20 is a sectional view showing the main part of a thin film transistor panel according to a seventh embodiment of the present invention. The thin film transistor panel is greatly different from the thin film transistor panel shown in FIG. 1 in that the thin film transistor 12 is a bottom gate type and a channel etch type. The method for manufacturing the thin film transistor panel is the same as that in the first embodiment except that the thin film transistor 12 is a channel etch type, and thus the description thereof is omitted. Of course, in the thin film transistor panel as shown in FIGS. 7 and 11, the thin film transistor 12 may be of a channel etch type.

（その他の実施形態）
上記各実施形態において、仮基板３１として、セラミック等からなる多孔質基板を用いるようにしてもよい。このようにした場合には、例えば、図４に示す工程後に、全体をエッチング液に浸すと、エッチング液が仮基板３１の多孔質を透過しても剥離層３２に接触するので、分離層３２の溶解が促進され、エッチング処理時間を短縮することができる。なお、この場合の仮基板３１としては、下面に補強用のリブ（例えば、図２２の符合４１ａ参照）が一体的に形成されたものを用いるようにしてもよい。 (Other embodiments)
In each of the above embodiments, a porous substrate made of ceramic or the like may be used as the temporary substrate 31. In this case, for example, after the step shown in FIG. 4, if the whole is immersed in an etching solution, even if the etching solution permeates the porous material of the temporary substrate 31, it comes into contact with the release layer 32. Can be dissolved, and the etching processing time can be shortened. As the temporary substrate 31 in this case, a substrate in which a reinforcing rib (for example, reference numeral 41a in FIG. 22) is integrally formed on the lower surface may be used.

また、上記のような各実施形態において、仮基板として、酸化亜鉛によって形成したものを用いるようにしてもよい。この場合、例えば、図２に示すような工程において、図２１に示すように、酸化亜鉛からなる仮基板４１の上面に窒化シリコン等からなる下地絶縁膜３を形成し、分離層３２は形成しない。なお、仮基板４１の下面に補強用のリブ４１ａを一体的に形成するようにしてもよい。   In each of the above embodiments, a temporary substrate formed of zinc oxide may be used. In this case, for example, in the process shown in FIG. 2, as shown in FIG. 21, the base insulating film 3 made of silicon nitride or the like is formed on the upper surface of the temporary substrate 41 made of zinc oxide, and the separation layer 32 is not formed. . The reinforcing rib 41a may be integrally formed on the lower surface of the temporary substrate 41.

そして、例えば、図４に示すような工程では、図２２に示すようになるので、この後に、酸化亜鉛からなる仮基板４１をウェットエッチングして除去すると、図５に示す場合と同様に、下地絶縁膜３の下面が露出される。この場合、仮基板４１をウェットエッチングして除去すればよいので、仮基板４１を分離するための工程数を少なくすることができる。また、分離層３２は形成する必要がないので、工程数をより一層少なくすることができる。   Then, for example, in the process as shown in FIG. 4, as shown in FIG. 22, when the temporary substrate 41 made of zinc oxide is removed by wet etching after that, as in the case shown in FIG. 5, The lower surface of the insulating film 3 is exposed. In this case, since the temporary substrate 41 may be removed by wet etching, the number of steps for separating the temporary substrate 41 can be reduced. Moreover, since the separation layer 32 does not need to be formed, the number of steps can be further reduced.

この場合、仮基板は、酸化亜鉛のみではなく、酸化亜鉛中にガラス繊維、金属繊維、樹脂繊維等からなる補強材を分散させたものによって形成するようにしてもよい。また、仮基板は、ガラス、金属、樹脂等からなる網目状の基材に酸化亜鉛あるいは酸化亜鉛中にガラス繊維、金属繊維、樹脂繊維等からなる補強材を分散させたものを混合させたものによって形成するようにしてもよい。   In this case, the temporary substrate may be formed of not only zinc oxide but also zinc oxide in which a reinforcing material made of glass fiber, metal fiber, resin fiber or the like is dispersed. In addition, the temporary substrate is a mixture of a glass-like base material made of glass, metal, resin, or the like and zinc oxide or a reinforcing material made of glass fiber, metal fiber, resin fiber, etc. dispersed in zinc oxide. You may make it form by.

さらに、上記各実施形態において、図示していないゲート配線用外部接続端子の部分をドレイン配線用外部接続端子２１の部分と同様の構造とすることもできる。この場合、例えば、図１を参照して説明すると、符号１３で示す下層配線はゲート電極４に接続して下層ゲート配線とし、符合１５で示す上層配線はドレイン電極１１から切断して上層ゲート配線とすればよい。   Furthermore, in each of the above-described embodiments, a portion of the external connection terminal for gate wiring (not shown) can be structured similarly to the portion of the external connection terminal 21 for drain wiring. In this case, for example, referring to FIG. 1, the lower layer wiring indicated by reference numeral 13 is connected to the gate electrode 4 to be a lower gate wiring, and the upper wiring indicated by reference numeral 15 is cut from the drain electrode 11 to be upper layer gate wiring. And it is sufficient.

この発明の第１実施形態としての薄膜トランジスタパネルの要部の断面図。Sectional drawing of the principal part of the thin-film transistor panel as 1st Embodiment of this invention. 図１に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。Sectional drawing of an original process in the case of manufacture of the thin-film transistor panel shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. この発明の第２実施形態としての薄膜トランジスタパネルの要部の断面図。Sectional drawing of the principal part of the thin-film transistor panel as 2nd Embodiment of this invention. 図７に示す薄膜トランジスタパネルの製造に際し、所定の工程の断面図。Sectional drawing of a predetermined | prescribed process in the case of manufacture of the thin-film transistor panel shown in FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. この発明の第３実施形態としての薄膜トランジスタパネルの要部の断面図。Sectional drawing of the principal part of the thin-film transistor panel as 3rd Embodiment of this invention. 図１１に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。Sectional drawing of an original process in the case of manufacture of the thin-film transistor panel shown in FIG. 図１２に続く工程の断面図。Sectional drawing of the process following FIG. 図１３に続く工程の断面図。Sectional drawing of the process following FIG. 図１４に続く工程の断面図。FIG. 15 is a sectional view of a step following FIG. 14. 図１５に続く工程の断面図。FIG. 16 is a cross-sectional view of the process following FIG. 15. この発明の第４実施形態としての薄膜トランジスタパネルの要部の断面図。Sectional drawing of the principal part of the thin-film transistor panel as 4th Embodiment of this invention. この発明の第５実施形態としての薄膜トランジスタパネルの要部の断面図。Sectional drawing of the principal part of the thin-film transistor panel as 5th Embodiment of this invention. この発明の第６実施形態としての薄膜トランジスタパネルの要部の断面図。Sectional drawing of the principal part of the thin-film transistor panel as 6th Embodiment of this invention. この発明の第７実施形態としての薄膜トランジスタパネルの要部の断面図。Sectional drawing of the principal part of the thin-film transistor panel as 7th Embodiment of this invention. 仮基板の他の例を説明するために示す断面図。Sectional drawing shown in order to demonstrate the other example of a temporary board | substrate. 図２１に示す工程後の所定の工程の断面図。FIG. 22 is a cross-sectional view of a predetermined step after the step shown in FIG. 21.

符号の説明Explanation of symbols

１ フィルム基板
２ 接着層
３ 下地絶縁膜
４ ゲート電極
５ ゲート絶縁膜
６ 半導体薄膜
７ チャネル保護膜
８、９ オーミックコンタクト層
１０ ソース電極
１１ ドレイン電極
１２ 薄膜トランジスタ
１３ 下層ドレイン配線
１５ 上層ドレイン配線
１６ 画素電極
１７ オーバーコート膜
２１ ドレイン配線用外部接続端子
３１ 仮基板
３２ 分離層
３３ 補強用粘着テープ DESCRIPTION OF SYMBOLS 1 Film substrate 2 Adhesion layer 3 Base insulating film 4 Gate electrode 5 Gate insulating film 6 Semiconductor thin film 7 Channel protective film 8, 9 Ohmic contact layer 10 Source electrode 11 Drain electrode 12 Thin film transistor 13 Lower layer drain wiring 15 Upper layer drain wiring 16 Pixel electrode 17 Overcoat film 21 External connection terminal for drain wiring 31 Temporary substrate 32 Separation layer 33 Reinforcing adhesive tape

Claims (47)

基板と、前記基板上に接着層を介して設けられた絶縁膜と、前記絶縁膜上に設けられた薄膜素子構成体とを備えていることを特徴とする薄膜素子。   A thin film element comprising: a substrate; an insulating film provided on the substrate through an adhesive layer; and a thin film element structure provided on the insulating film. 請求項１に記載の発明において、前記基板はフィルム基板であることを特徴とする薄膜素子。   2. The thin film element according to claim 1, wherein the substrate is a film substrate. 請求項１に記載の発明において、前記絶縁膜は下地絶縁膜と該下地絶縁膜上に設けられたゲート絶縁膜とからなり、前記下地絶縁膜上に前記薄膜素子構成体としての薄膜トランジスタが設けられていることを特徴とする薄膜素子。   In the first aspect of the present invention, the insulating film includes a base insulating film and a gate insulating film provided on the base insulating film, and a thin film transistor as the thin film element structure is provided on the base insulating film. A thin film element characterized by comprising: 請求項３に記載の発明において、前記薄膜トランジスタは前記下地絶縁膜上に設けられたゲート電極を有するボトムゲート型であることを特徴とする薄膜素子。   4. The thin film element according to claim 3, wherein the thin film transistor is a bottom gate type having a gate electrode provided on the base insulating film. 請求項４に記載の発明において、前記ゲート絶縁膜上に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とする薄膜素子。   5. The thin film element according to claim 4, wherein a pixel electrode is provided on the gate insulating film so as to be connected to a source electrode of the thin film transistor. 請求項３に記載の発明において、前記薄膜トランジスタは前記ゲート絶縁膜上に設けられたゲート電極を有するトップゲート型であることを特徴とする薄膜素子。   4. The thin film element according to claim 3, wherein the thin film transistor is a top gate type having a gate electrode provided on the gate insulating film. 請求項６に記載の発明において、前記下地絶縁膜上に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とする薄膜素子。   7. The thin film element according to claim 6, wherein a pixel electrode is provided on the base insulating film so as to be connected to a source electrode of the thin film transistor. 絶縁膜と、前記絶縁膜上に設けられた薄膜素子構成体と、前記絶縁膜上に該絶縁膜に設けられた開口部を介して下側に露出するように設けられ、前記薄膜素子構成体に配線を介して接続された外部接続端子と、前記薄膜素子構成体および前記外部接続端子を覆うように設けられたオーバーコート膜と、前記オーバーコート膜上に接着層を介して設けられた基板とを備えていることを特徴とする薄膜素子。   An insulating film; a thin film element structure provided on the insulating film; and the thin film element structure provided on the insulating film so as to be exposed downward through an opening provided in the insulating film. External connection terminals connected to each other through wiring, an overcoat film provided so as to cover the thin film element structure and the external connection terminals, and a substrate provided on the overcoat film via an adhesive layer And a thin film element. 請求項８に記載の発明において、前記基板はフィルム基板であることを特徴とする薄膜素子。   9. The thin film element according to claim 8, wherein the substrate is a film substrate. 請求項８に記載の発明において、前記絶縁膜は下地絶縁膜と該下地絶縁膜上に設けられたゲート絶縁膜とからなり、前記下地絶縁膜上に前記薄膜素子構成体としての薄膜トランジスタが設けられていることを特徴とする薄膜素子。   In the invention according to claim 8, the insulating film includes a base insulating film and a gate insulating film provided on the base insulating film, and a thin film transistor as the thin film element structure is provided on the base insulating film. A thin film element characterized by comprising: 請求項１０に記載の発明において、前記薄膜トランジスタは前記下地絶縁膜上に設けられたゲート電極を有するボトムゲート型であることを特徴とする薄膜素子。   11. The thin film element according to claim 10, wherein the thin film transistor is a bottom gate type having a gate electrode provided on the base insulating film. 請求項１１に記載の発明において、前記オーバーコート膜下に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とする薄膜素子。   12. The thin film element according to claim 11, wherein a pixel electrode is provided under the overcoat film so as to be connected to a source electrode of the thin film transistor. 請求項１２に記載の発明において、前記画素電極の中央部は前記下地絶縁膜および前記ゲート絶縁膜に設けられた開口部を介して下側に露出されていることを特徴とする薄膜素子。   13. The thin film element according to claim 12, wherein a central portion of the pixel electrode is exposed to the lower side through an opening provided in the base insulating film and the gate insulating film. 請求項１１に記載の発明において、前記ゲート絶縁膜下に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とする薄膜素子。   12. The thin film element according to claim 11, wherein a pixel electrode is provided below the gate insulating film so as to be connected to a source electrode of the thin film transistor. 請求項１４に記載の発明において、前記画素電極の中央部は前記下地絶縁膜に設けられた開口部内に設けられ、該開口部内に設けられた前記画素電極の下部下面は前記下地絶縁膜の下面と面一となっていることを特徴とする薄膜素子。   15. The invention according to claim 14, wherein a central portion of the pixel electrode is provided in an opening provided in the base insulating film, and a lower lower surface of the pixel electrode provided in the opening is a lower surface of the base insulating film. A thin film element characterized by being flush with each other. 請求項１５に記載の発明において、前記外部接続端子の中央部は前記下地絶縁膜に設けられた別の開口部内に設けられ、該別の開口部内に設けられた前記外部接続端子の下部下面は前記下地絶縁膜の下面と面一となっていることを特徴とする薄膜素子。   In the invention according to claim 15, a central portion of the external connection terminal is provided in another opening provided in the base insulating film, and a lower lower surface of the external connection terminal provided in the other opening is A thin film element characterized by being flush with a lower surface of the base insulating film. 請求項８に記載の発明において、前記薄膜トランジスタは前記ゲート絶縁膜上に設けられたゲート電極を有するトップゲート型であることを特徴とする薄膜素子。   9. The thin film element according to claim 8, wherein the thin film transistor is a top gate type having a gate electrode provided on the gate insulating film. 請求項１７に記載の発明において、前記ゲート絶縁膜下に画素電極が前記薄膜トランジスタのソース電極に接続されて設けられていることを特徴とする薄膜素子。   18. The thin film element according to claim 17, wherein a pixel electrode is provided below the gate insulating film so as to be connected to a source electrode of the thin film transistor. 請求項１８に記載の発明において、前記画素電極の中央部は前記下地絶縁膜に設けられた開口部を介して下側に露出されていることを特徴とする薄膜素子。   19. The thin film element according to claim 18, wherein a central portion of the pixel electrode is exposed to the lower side through an opening provided in the base insulating film. 請求項１８に記載の発明において、前記画素電極の中央部は前記下地絶縁膜に設けられた開口部内に設けられ、該開口部内に設けられた前記画素電極の下部下面は前記下地絶縁膜の下面と面一となっていることを特徴とする薄膜素子。   19. The invention according to claim 18, wherein a central portion of the pixel electrode is provided in an opening provided in the base insulating film, and a lower lower surface of the pixel electrode provided in the opening is a lower surface of the base insulating film. A thin film element characterized by being flush with each other. 請求項２０に記載の発明において、前記外部接続端子の中央部は前記下地絶縁膜に設けられた開口部内に設けられ、該開口部内に設けられた前記外部接続端子の下部下面は前記下地絶縁膜の下面と面一となっていることを特徴とする薄膜素子。   21. The invention according to claim 20, wherein a central portion of the external connection terminal is provided in an opening provided in the base insulating film, and a lower lower surface of the external connection terminal provided in the opening is provided in the base insulating film. A thin film element characterized by being flush with the lower surface of the substrate. 仮基板上に酸化亜鉛からなる分離層を形成する工程と、
前記分離層上に絶縁膜を形成する工程と、
前記絶縁膜上に薄膜素子構成体を形成する工程と、
前記薄膜素子構成体を覆うオーバーコート膜を形成する工程と、
前記オーバーコート膜上に補強用粘着テープを貼り付ける工程と、
前記分離層をウェットエッチングして除去することにより、前記絶縁膜から前記仮基板を自然に分離する工程と、
前記絶縁膜の下面に接着層を介して基板を接着する工程と、
前記補強用粘着テープを剥離する工程と、
を有することを特徴とする薄膜素子の製造方法。 Forming a separation layer made of zinc oxide on a temporary substrate;
Forming an insulating film on the separation layer;
Forming a thin film element structure on the insulating film;
Forming an overcoat film covering the thin film element structure;
Attaching a reinforcing adhesive tape on the overcoat film;
A step of naturally separating the temporary substrate from the insulating film by removing the separation layer by wet etching;
Bonding the substrate to the lower surface of the insulating film via an adhesive layer;
Peeling the reinforcing adhesive tape;
A method for producing a thin film element, comprising: 請求項２２に記載の発明において、前記仮基板はガラス基板あるいは多孔質基板であることを特徴とする薄膜素子の製造方法。   23. The method of manufacturing a thin film element according to claim 22, wherein the temporary substrate is a glass substrate or a porous substrate. 請求項２２に記載の発明において、前記基板はフィルム基板であることを特徴とする薄膜素子の製造方法。   23. The method of manufacturing a thin film element according to claim 22, wherein the substrate is a film substrate. 請求項２２に記載の発明において、前記絶縁膜および前記薄膜素子構成体を形成する工程は、前記分離層上に下地絶縁膜およびゲート絶縁膜を形成し、且つ、前記下地絶縁膜上に前記薄膜素子構成体としての薄膜トランジスタを形成する工程を含むことを特徴とする薄膜素子の製造方法。   23. The method of claim 22, wherein the step of forming the insulating film and the thin film element structure includes forming a base insulating film and a gate insulating film on the isolation layer, and forming the thin film on the base insulating film. A method of manufacturing a thin film element, comprising a step of forming a thin film transistor as an element structure. 請求項２５に記載の発明において、前記薄膜トランジスタは前記下地絶縁膜上に形成されたゲート電極を有するボトムゲート型であることを特徴とする薄膜素子の製造方法。   26. The method of manufacturing a thin film element according to claim 25, wherein the thin film transistor is a bottom gate type having a gate electrode formed on the base insulating film. 請求項２６に記載の発明において、前記ゲート絶縁膜上に画素電極を前記薄膜トランジスタのソース電極に接続させて形成する工程を有することを特徴とする薄膜素子の製造方法。   27. The method of manufacturing a thin film element according to claim 26, further comprising a step of forming a pixel electrode on the gate insulating film so as to be connected to a source electrode of the thin film transistor. 請求項２５に記載の発明において、前記薄膜トランジスタは前記ゲート絶縁膜上に形成されたゲート電極を有するトップゲート型であることを特徴とする薄膜素子の製造方法。   26. The method of manufacturing a thin film element according to claim 25, wherein the thin film transistor is a top gate type having a gate electrode formed on the gate insulating film. 請求項２８に記載の発明において、前記下地絶縁膜上に画素電極を前記薄膜トランジスタのソース電極に接続させて形成する工程を有することを特徴とする薄膜素子の製造方法。   30. The method of manufacturing a thin film element according to claim 28, further comprising a step of forming a pixel electrode on the base insulating film by connecting to a source electrode of the thin film transistor. 仮基板上に酸化亜鉛からなる分離層を形成する工程と、
前記分離層上に絶縁膜を形成する工程と、
前記絶縁膜上に薄膜素子構成体を形成する工程と、
前記薄膜素子構成体を覆うオーバーコート膜を形成する工程と、
前記オーバーコート膜上に接着層を介して基板を接着する工程と、
前記分離層をウェットエッチングして除去することにより、前記絶縁膜から前記仮基板を自然に分離する工程と、
を有することを特徴とする薄膜素子の製造方法。 Forming a separation layer made of zinc oxide on a temporary substrate;
Forming an insulating film on the separation layer;
Forming a thin film element structure on the insulating film;
Forming an overcoat film covering the thin film element structure;
Adhering a substrate on the overcoat film via an adhesive layer;
A step of naturally separating the temporary substrate from the insulating film by removing the separation layer by wet etching;
A method for producing a thin film element, comprising: 請求項３０に記載の発明において、前記仮基板はガラス基板あるいは多孔質基板であることを特徴とする薄膜素子の製造方法。   The method of manufacturing a thin film element according to claim 30, wherein the temporary substrate is a glass substrate or a porous substrate. 請求項３０に記載の発明において、前記基板はフィルム基板であることを特徴とする薄膜素子の製造方法。   32. The method of manufacturing a thin film element according to claim 30, wherein the substrate is a film substrate. 請求項３０に記載の発明において、前記絶縁膜および前記薄膜素子構成体を形成する工程は、前記分離層上に下地絶縁膜およびゲート絶縁膜を形成し、且つ、前記下地絶縁膜上に前記薄膜素子構成体としての薄膜トランジスタを形成する工程を含むことを特徴とする薄膜素子の製造方法。   30. The method according to claim 30, wherein the step of forming the insulating film and the thin film element structure includes forming a base insulating film and a gate insulating film on the separation layer, and forming the thin film on the base insulating film. A method of manufacturing a thin film element, comprising a step of forming a thin film transistor as an element structure. 請求項３３に記載の発明において、前記薄膜トランジスタは前記下地絶縁膜上に形成されたゲート電極を有するボトムゲート型であることを特徴とする薄膜素子の製造方法。   34. The method of manufacturing a thin film element according to claim 33, wherein the thin film transistor is a bottom gate type having a gate electrode formed on the base insulating film. 請求項３４に記載の発明において、前記下地絶縁膜上に、前記薄膜トランジスタに配線を介して接続される外部接続端子を形成する工程と、前記ゲート絶縁膜上に、前記薄膜トランジスタのソース電極に接続される画素電極を形成する工程とを有することを特徴とする薄膜素子の製造方法。   35. The method according to claim 34, wherein an external connection terminal connected to the thin film transistor via a wiring is formed on the base insulating film, and is connected to the source electrode of the thin film transistor on the gate insulating film. Forming a pixel electrode. A method for manufacturing a thin film element. 請求項３５に記載の発明において、前記仮基板を分離した後に、前記画素電極の中央部に対応する部分における前記下地絶縁膜および前記ゲート絶縁膜に開口部を形成し、且つ、前記外部接続端子の中央部に対応する部分における前記下地絶縁膜に開口部を形成する工程を有することを特徴とする薄膜素子の製造方法。   36. In the invention according to claim 35, after separating the temporary substrate, an opening is formed in the base insulating film and the gate insulating film in a portion corresponding to a central portion of the pixel electrode, and the external connection terminal A method of manufacturing a thin film element, comprising a step of forming an opening in the base insulating film in a portion corresponding to a central portion of the substrate. 請求項３４に記載の発明において、前記ゲート絶縁膜を形成する工程の前に、前記下地絶縁膜に開口部を形成して該開口部を介して前記分離層の上面を露出させる工程と、前記下地絶縁膜の開口部の内壁面、前記下地絶縁膜の開口部を介して露出された前記分離層の上面および前記下地絶縁膜の開口部の周囲における前記下地絶縁膜の上面に画素電極を形成する工程を有することを特徴とする薄膜素子の製造方法。   The invention according to claim 34, wherein, before the step of forming the gate insulating film, the step of forming an opening in the base insulating film and exposing the upper surface of the separation layer through the opening; Pixel electrodes are formed on the inner wall surface of the opening of the base insulating film, the upper surface of the isolation layer exposed through the opening of the base insulating film, and the upper surface of the base insulating film around the opening of the base insulating film A method for manufacturing a thin film element, comprising the step of: 請求項３４に記載の発明において、前記ゲート電極を形成する工程の前に、前記下地絶縁膜に開口部を形成して該開口部を介して前記分離層の上面を露出させる工程を有し、前記ゲート電極を形成する工程は、前記下地絶縁膜の開口部の内壁面、前記下地絶縁膜の開口部を介して露出された前記分離層の上面および前記下地絶縁膜の開口部の周囲における前記下地絶縁膜の上面に、前記薄膜トランジスタに配線を介して接続される外部接続端子を形成する工程を含むことを特徴とする薄膜素子の製造方法。   The invention according to claim 34, further comprising a step of forming an opening in the base insulating film and exposing an upper surface of the separation layer through the opening before the step of forming the gate electrode. The step of forming the gate electrode includes the inner wall surface of the opening of the base insulating film, the upper surface of the isolation layer exposed through the opening of the base insulating film, and the periphery of the opening of the base insulating film. A method of manufacturing a thin film element, comprising: forming an external connection terminal connected to the thin film transistor through a wiring on an upper surface of a base insulating film. 請求項３３に記載の発明において、前記薄膜トランジスタは前記ゲート絶縁膜上に設けられたゲート電極を有するトップゲート型であることを特徴とする薄膜素子の製造方法。   34. The method of manufacturing a thin film element according to claim 33, wherein the thin film transistor is a top gate type having a gate electrode provided on the gate insulating film. 請求項３９に記載の発明において、前記ゲート絶縁膜を形成する工程の前に、前記下地絶縁膜上に、前記薄膜トランジスタに配線を介して接続される外部接続端子を形成する工程と、前記下地絶縁膜上に、前記薄膜トランジスタのソース電極に接続される画素電極を形成する工程とを有することを特徴とする薄膜素子の製造方法。   40. The method according to claim 39, wherein, before the step of forming the gate insulating film, a step of forming an external connection terminal connected to the thin film transistor via a wiring on the base insulating film, and the base insulating Forming a pixel electrode connected to the source electrode of the thin film transistor on the film. 請求項４０に記載の発明において、前記仮基板を分離した後に、前記画素電極の中央部に対応する部分における前記下地絶縁膜に開口部を形成し、且つ、前記外部接続端子の中央部に対応する部分における前記下地絶縁膜に開口部を形成する工程を有することを特徴とする薄膜素子の製造方法。   41. In the invention according to claim 40, after separating the temporary substrate, an opening is formed in the base insulating film in a portion corresponding to the central portion of the pixel electrode, and corresponding to the central portion of the external connection terminal. A method of manufacturing a thin film element, comprising: forming an opening in the base insulating film in a portion to be formed. 請求項３９に記載の発明において、前記ゲート絶縁膜を形成する工程の前に、前記下地絶縁膜に開口部を形成して該開口部を介して前記分離層の上面を露出させる工程と、前記下地絶縁膜の開口部の内壁面、前記下地絶縁膜に開口部を介して露出された前記分離層の上面および前記下地絶縁膜の開口部の周囲における前記下地絶縁膜の上面に画素電極を形成する工程を有することを特徴とする薄膜素子の製造方法。   40. The method of claim 39, wherein, before the step of forming the gate insulating film, the step of forming an opening in the base insulating film and exposing the upper surface of the isolation layer through the opening; Pixel electrodes are formed on the inner wall surface of the opening of the base insulating film, the upper surface of the isolation layer exposed to the base insulating film through the opening, and the upper surface of the base insulating film around the opening of the base insulating film A method for manufacturing a thin film element, comprising the step of: 請求項３９に記載の発明において、前記ゲート絶縁膜を形成する工程の前に、前記下地絶縁膜に開口部を形成して該開口部を介して前記分離層の上面を露出させる工程と、前記下地絶縁膜の開口部の内壁面、前記下地絶縁膜に開口部を介して露出された前記分離層の上面および前記下地絶縁膜の開口部の周囲における前記下地絶縁膜の上面に、前記薄膜トランジスタに配線を介して接続される外部接続端子を形成する工程とを有することを特徴とする薄膜素子の製造方法。   40. The method of claim 39, wherein, before the step of forming the gate insulating film, the step of forming an opening in the base insulating film and exposing the upper surface of the isolation layer through the opening; The thin film transistor is formed on the inner wall surface of the opening of the base insulating film, the upper surface of the isolation layer exposed through the opening in the base insulating film, and the upper surface of the base insulating film around the opening of the base insulating film. And a step of forming an external connection terminal connected through wiring. 酸化亜鉛からなる仮基板上に絶縁膜を形成する工程と、
前記絶縁膜上に薄膜素子構成体を形成する工程と、
前記薄膜素子構成体を覆うオーバーコート膜を形成する工程と、
前記オーバーコート膜上に補強用粘着テープを貼り付ける工程と、
前記仮基板をウェットエッチングして除去する工程と、
前記絶縁膜の下面に接着層を介して基板を接着する工程と、
前記補強用粘着テープを剥離する工程と、
を有することを特徴とする薄膜素子の製造方法。 Forming an insulating film on a temporary substrate made of zinc oxide;
Forming a thin film element structure on the insulating film;
Forming an overcoat film covering the thin film element structure;
Attaching a reinforcing adhesive tape on the overcoat film;
Removing the temporary substrate by wet etching;
Bonding the substrate to the lower surface of the insulating film via an adhesive layer;
Peeling the reinforcing adhesive tape;
A method for producing a thin film element, comprising: 酸化亜鉛からなる仮基板上に絶縁膜を形成する工程と、
前記絶縁膜上に薄膜素子構成体を形成する工程と、
前記薄膜素子構成体を覆うオーバーコート膜を形成する工程と、
前記オーバーコート膜上に接着層を介して基板を接着する工程と、
前記仮基板をウェットエッチングして除去する工程と、
を有することを特徴とする薄膜素子の製造方法。 Forming an insulating film on a temporary substrate made of zinc oxide;
Forming a thin film element structure on the insulating film;
Forming an overcoat film covering the thin film element structure;
Adhering a substrate on the overcoat film via an adhesive layer;
Removing the temporary substrate by wet etching;
A method for producing a thin film element, comprising: 請求項４４または４５に記載の発明において、前記仮基板の下面にリブが設けられていることを特徴とする薄膜素子の製造方法。   46. The method of manufacturing a thin film element according to claim 44, wherein a rib is provided on a lower surface of the temporary substrate. 請求項４４または４５に記載の発明において、前記基板はフィルム基板であることを特徴とする薄膜素子の製造方法。   46. The method of manufacturing a thin film element according to claim 44, wherein the substrate is a film substrate.
JP2008139130A 2008-05-28 2008-05-28 Thin film element manufacturing method Expired - Fee Related JP5521286B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008139130A JP5521286B2 (en) 2008-05-28 2008-05-28 Thin film element manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008139130A JP5521286B2 (en) 2008-05-28 2008-05-28 Thin film element manufacturing method

Publications (3)

Publication Number Publication Date
JP2009289864A true JP2009289864A (en) 2009-12-10
JP2009289864A5 JP2009289864A5 (en) 2011-01-06
JP5521286B2 JP5521286B2 (en) 2014-06-11

Family

ID=41458818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008139130A Expired - Fee Related JP5521286B2 (en) 2008-05-28 2008-05-28 Thin film element manufacturing method

Country Status (1)

Country Link
JP (1) JP5521286B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012084865A (en) * 2010-09-13 2012-04-26 Semiconductor Energy Lab Co Ltd Liquid crystal display device and liquid crystal display device manufacturing method
JP2019071486A (en) * 2012-09-14 2019-05-09 株式会社半導体エネルギー研究所 Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197357A (en) * 1997-09-16 1999-04-09 Tokyo University Of Agriculture And Technology Formation of semiconductor element
JP2006313845A (en) * 2005-05-09 2006-11-16 Rohm Co Ltd Nitride semiconductor element and its fabrication process
JP2006332619A (en) * 2005-04-28 2006-12-07 Semiconductor Energy Lab Co Ltd Manufacturing method of semiconductor device
JP2007123849A (en) * 2005-09-27 2007-05-17 Semiconductor Energy Lab Co Ltd Semiconductor device, manufacturing method thereof, liquid crystal display device, rfid tag, light emitting device, and electronic device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197357A (en) * 1997-09-16 1999-04-09 Tokyo University Of Agriculture And Technology Formation of semiconductor element
JP2006332619A (en) * 2005-04-28 2006-12-07 Semiconductor Energy Lab Co Ltd Manufacturing method of semiconductor device
JP2006313845A (en) * 2005-05-09 2006-11-16 Rohm Co Ltd Nitride semiconductor element and its fabrication process
JP2007123849A (en) * 2005-09-27 2007-05-17 Semiconductor Energy Lab Co Ltd Semiconductor device, manufacturing method thereof, liquid crystal display device, rfid tag, light emitting device, and electronic device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012084865A (en) * 2010-09-13 2012-04-26 Semiconductor Energy Lab Co Ltd Liquid crystal display device and liquid crystal display device manufacturing method
US9917112B2 (en) 2010-09-13 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US10522572B2 (en) 2010-09-13 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
JP2020144377A (en) * 2010-09-13 2020-09-10 株式会社半導体エネルギー研究所 Display device
US11024655B2 (en) 2010-09-13 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US11417688B2 (en) 2010-09-13 2022-08-16 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US11682678B2 (en) 2010-09-13 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
JP2019071486A (en) * 2012-09-14 2019-05-09 株式会社半導体エネルギー研究所 Semiconductor device
US10923580B2 (en) 2012-09-14 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
US11437500B2 (en) 2012-09-14 2022-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
US11935944B2 (en) 2012-09-14 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
JP5521286B2 (en) 2014-06-11

Similar Documents

Publication Publication Date Title
JP5309672B2 (en) Thin film element and manufacturing method thereof
CN110494985B (en) Stretchable display panel, stretchable display apparatus, and method of manufacturing stretchable display panel
US9252164B2 (en) Display device and method for manufacturing the same
KR100364949B1 (en) Method of manufacturing liquid crystal display
JP5483151B2 (en) Thin film element and manufacturing method thereof
JP2011065173A (en) Method for manufacturing flexible display device
JP2001060697A5 (en) Semiconductor device and method of manufacturing the same
CN111477638B (en) Array substrate, manufacturing method thereof and display device
US20080230860A1 (en) Integrated cirucit package and method for fabrication thereof
WO2017177725A1 (en) Manufacturing method for metal layer, functional substrate, and manufacturing method therefor and display apparatus
US10761669B2 (en) Touch panel, method for fabricating the same, display panel, and display device
TWI718540B (en) Touch structure and manufacturing method thereof and touch display device
TWI222545B (en) Method of transferring a thin film device onto a plastic sheet and method of forming a flexible liquid crystal display
JP2009289864A (en) Thin-film element and its manufacturing method
JP2005101144A (en) Semiconductor device and method for manufacturing semiconductor device
JP2017017072A (en) Method for manufacturing semiconductor chip
JPH11326950A (en) Production of active matrix substrate
US9484552B2 (en) Manufacturing method of flexible device substrate
US6458613B1 (en) Method for manufacturing a liquid crystal display using a selective etching method
JPH11233780A (en) Method for manufacturing semiconductor element and liquid crystal display panel
CN104950539B (en) A kind of production method of display panel
JP2011222688A5 (en)
TWI806008B (en) Chip package and manufacturing method thereof
JP2001015556A (en) Semiconductor device, its manufacture, and its mounting structure
JP2010026133A (en) Method of manufacturing electro-optical device, and electro-optical device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101110

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130212

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130903

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140311

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140324

R150 Certificate of patent or registration of utility model

Ref document number: 5521286

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees