JP2009277725A - Semiconductor device and electronic device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device or the like capable of surely blocking a current flowing to a transistor when a power source is reversely connected and surely protecting the transistor from the reverse connection of the power source. <P>SOLUTION: The semiconductor device includes an output circuit 5 and switching elements T5 and T8 for protecting the output circuit 5, and they are provided on the same semiconductor substrate. The switching element T8 is connected to a first power supply terminal 1 at the gate, connected to the source of the transistor T6 at the source, connected to the substrate terminal of the transistor T6 at the drain, conducted when the size relation of power supply voltages supplied to the power supply terminals 1 and 2 is normal, and not conducted when it is abnormal. The switching element T5 is connected to the power supply terminal 1 at the gate, connected to the power supply terminal 2 at the source, connected to the gate of the transistors T6 and T7 at the drain, not conducted when the size relation of the power supply voltages supplied to the power supply terminals 1 and 2 is normal and conducted when it is abnormal. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、出力回路を含み、例えばシリーズレギュレータや入出力装置（Ｉ／Ｏ）に適用可能な半導体装置に関する。   The present invention relates to a semiconductor device including an output circuit and applicable to, for example, a series regulator and an input / output device (I / O).

従来、この種の半導体装置として、例えば図５に示すもの（特許文献１など参照）が知られている。
この半導体装置は、図５に示すように、電源１９が接続される電源端子１１、１２、と、出力端子１３と、ＦＥＴ１５からなるスイッチング素子１４と、内部回路素子１６とを含み、スイッチング素子１４と内部回路素子１６が同一半導体基板上に形成される。
内部回路素子１６は、信号処理回路１０と、信号処理回路１０により駆動されるＦＥＴ１７、１８を含んでいる。また、ＦＥＴ１４、１７、１８には、図５に示すように構造上寄生ダイオードが存在する。すなわち、ＦＥＴ１４には寄生ダイオード２０が、ＦＥＴ１７には寄生ダイオード２１、２２が、ＦＥＴ１８には寄生ダイオード２３がそれぞれ存在する。 2. Description of the Related Art Conventionally, as this type of semiconductor device, for example, the one shown in FIG.
As shown in FIG. 5, the semiconductor device includes power terminals 11 and 12 to which a power source 19 is connected, an output terminal 13, a switching element 14 including an FET 15, and an internal circuit element 16. And the internal circuit element 16 are formed on the same semiconductor substrate.
The internal circuit element 16 includes a signal processing circuit 10 and FETs 17 and 18 driven by the signal processing circuit 10. Further, as shown in FIG. 5, the FETs 14, 17 and 18 have a parasitic diode in structure. That is, the parasitic diode 20 exists in the FET 14, the parasitic diodes 21 and 22 exist in the FET 17, and the parasitic diode 23 exists in the FET 18.

次に、図５の半導体装置の動作例について説明する。
まず、電源１９が図５に示すように接続され、電源端子１１の電位が電源端子１２の電位よりも相対的に高い場合について説明する。
この場合には、ＦＥＴ１５のゲートが電源端子１２に接続されているため、スイッチング素子１４は導通し、電源端子１１からＦＥＴ１７の基板端子に所望の電圧が与えられるので、内部回路素子１６は正常に動作する。
一方、電源１９が図５の状態とは反対の状態に接続され、すなわち逆接続され、電源端子１１の電位が電源端子１２の電位よりも相対的に低い場合について説明する。 Next, an operation example of the semiconductor device in FIG. 5 will be described.
First, the case where the power supply 19 is connected as shown in FIG. 5 and the potential of the power supply terminal 11 is relatively higher than the potential of the power supply terminal 12 will be described.
In this case, since the gate of the FET 15 is connected to the power supply terminal 12, the switching element 14 becomes conductive, and a desired voltage is applied from the power supply terminal 11 to the substrate terminal of the FET 17. Operate.
On the other hand, the case where the power source 19 is connected in a state opposite to the state of FIG. 5, that is, reversely connected, and the potential of the power terminal 11 is relatively lower than the potential of the power terminal 12 will be described.

この場合には、スイッチング素子１４は非導通となり、寄生ダイオード２０、２１は与えられた電源電圧に対して逆方向になり、電源１９から内部回路素子１６に電流が流れることはない。つまり、電源１９が逆接続されると、ＦＥＴ１５、１７内の寄生ダイオード２０は図６のようになるので、出力端子１３と電源端子１１との間には電流経路が形成されないのである。
ところで、上記のように電源１９が逆接続された場合であって、ＦＥＴ１７のゲート信号が不定の場合には、ＦＥＴ１７の動作が不定状態になる。このため、ＦＥＴ１７がオンするような場合には、電源端子１２から電源端子１１に向けて大電流が流れ、素子が破壊されるおそれが考えられ、その動作の不定状態を回避することが望まれる。
特開２００７−６０８６２号公報 In this case, the switching element 14 becomes non-conductive, the parasitic diodes 20 and 21 are in the opposite direction to the applied power supply voltage, and no current flows from the power supply 19 to the internal circuit element 16. That is, when the power supply 19 is reversely connected, the parasitic diode 20 in the FETs 15 and 17 becomes as shown in FIG. 6, and therefore no current path is formed between the output terminal 13 and the power supply terminal 11.
By the way, when the power source 19 is reversely connected as described above and the gate signal of the FET 17 is indefinite, the operation of the FET 17 becomes indefinite. For this reason, when the FET 17 is turned on, a large current flows from the power supply terminal 12 toward the power supply terminal 11, and there is a possibility that the element may be destroyed, and it is desirable to avoid an indefinite state of the operation. .
JP 2007-60862 A

そこで、本発明の目的は、電源が逆接続された場合に、トランジスタに流れる電流を確実に阻止して、電源の逆接続からトランジスタを確実に保護することが可能な半導体装置などを提供することにある。   Therefore, an object of the present invention is to provide a semiconductor device or the like that can reliably prevent a current flowing through a transistor when a power source is reversely connected, and can reliably protect the transistor from the reverse connection of the power source. It is in.

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、入力信号により駆動する第１ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタの基板端子と接続される第２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第１ＭＯＳトランジスタのゲートと接続される第３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第２スイッチング素子と、を備える。
第２の発明は、第１の発明において、前記出力回路、前記第１スイッチング素子、および前記第２スイッチング素子を同一半導体基板に設けた。 In order to solve the above problems and achieve the object of the present invention, each invention has the following configuration.
A first invention is a semiconductor device that operates based on a power supply voltage applied to a first power supply terminal and a second power supply terminal, and includes a first MOS transistor driven by an input signal, and the first power supply terminal and the first power supply terminal An output circuit to which a power supply voltage applied to two power supply terminals is applied; a gate is connected to one of the first power supply terminal or the second power supply terminal; a source is connected to a source of the first MOS transistor; It consists of a second MOS transistor connected to the substrate terminal of the first MOS transistor, and is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal. The first switching element, the gate is connected to one of the first power supply terminal or the second power supply terminal, and the source is the first power supply terminal or the front When the third power supply terminal is connected to one of the second power supply terminals and the drain is connected to the gate of the first MOS transistor, and the magnitude relation between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal. Includes a second switching element that is non-conducting and that conducts when abnormal.
According to a second invention, in the first invention, the output circuit, the first switching element, and the second switching element are provided on the same semiconductor substrate.

第３の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、前記駆動回路の出力信号により駆動する第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタの基板端子と接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第３ＭＯＳトランジスタのゲートと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、を備える。   A third invention is a semiconductor device that operates based on a power supply voltage applied to a first power supply terminal and a second power supply terminal, and includes a first MOS transistor and a second MOS transistor driven by an input signal, and the first power supply A power supply voltage applied to the first power supply terminal and the second power supply terminal, and a drive circuit to which a power supply voltage applied to the second power supply terminal is applied; and a third MOS transistor driven by an output signal of the drive circuit. An output circuit to which a voltage is applied, a gate is connected to one of the first power supply terminal or the second power supply terminal, a source is connected to a drain of the first MOS transistor, and a drain is connected to a drain of the second MOS transistor The magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal. A first switching element that is conductive when normal, and non-conductive when abnormal, a gate is connected to one of the first power supply terminal or the second power supply terminal, and a source is the source of the first MOS transistor And a drain having a fifth MOS transistor connected to the respective substrate terminals of the first MOS transistor and the fourth MOS transistor, and the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal. A second switching element that is conductive in the case of non-conducting and non-conductive in the case of abnormality, a gate is connected to one of the first power supply terminal or the second power supply terminal, and a source is connected to a source of the third MOS transistor. A sixth MOS transistor having a drain connected to a substrate terminal of the third MOS transistor; A third switching element that conducts when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal, and a gate connected to the first power supply terminal or A seventh MOS transistor connected to one of the second power supply terminals, a source connected to one of the first power supply terminal or the second power supply terminal, and a drain connected to the gate of the third MOS transistor; A fourth switching element which is non-conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal and is conductive when abnormal.

第４の発明は、第３の発明において、前記駆動回路、前記出力回路、および前記第１〜第４スイッチング素子を同一半導体基板に設けた。
第５の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、Ｎ個の出力回路からなり、前記Ｎ個の出力回路のそれぞれは、前記駆動回路の出力信号により駆動される第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加されるようになっている出力部と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのソースと共通接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタの基板端子と共通接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのゲートと共通接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、を備える。 In a fourth aspect based on the third aspect, the drive circuit, the output circuit, and the first to fourth switching elements are provided on the same semiconductor substrate.
A fifth invention is a semiconductor device that operates based on a power supply voltage applied to a first power supply terminal and a second power supply terminal, and includes a first MOS transistor and a second MOS transistor that are driven by an input signal, and the first power supply And a drive circuit to which a power supply voltage applied to the second power supply terminal is applied, and N output circuits, each of the N output circuits being driven by an output signal of the drive circuit. An output unit including a transistor, to which a power supply voltage applied to the first power supply terminal and the second power supply terminal is applied, and a gate connected to one of the first power supply terminal or the second power supply terminal A fourth MOS transistor having a source connected to the drain of the first MOS transistor and a drain connected to the drain of the second MOS transistor. A first switching element that is conductive when a magnitude relationship between power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal, and a gate that is nonconductive. From a fifth MOS transistor connected to one of the power supply terminal and the second power supply terminal, the source connected to the source of the first MOS transistor, and the drain connected to the respective substrate terminals of the first MOS transistor and the fourth MOS transistor. A second switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal, and a gate that is connected to the first power supply Terminal or one of the second power supply terminals, and the source is commonly connected to the sources of the third MOS transistors of the N output circuits. When the drain is composed of a sixth MOS transistor commonly connected to the substrate terminals of the third MOS transistors of the N output circuits, and the magnitude relation between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal A third switching element that is conductive and is non-conductive when abnormal, a gate is connected to one of the first power supply terminal or the second power supply terminal, and a source is the first power supply terminal or the second power supply terminal And a drain connected to the gates of the third MOS transistors of the N output circuits in common, the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal. A fourth switching element that is non-conductive when normal and conductive when abnormal.

第６の発明は、第５の発明において、前記駆動回路、前記出力部、および前記第１〜第４スイッチング素子を同一半導体基板に設けた。
第７の発明は、第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、第１入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第１駆動回路と、第２入力信号により駆動する第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第２駆動回路と、前記第１駆動回路の出力信号により駆動する第５ＭＯＳトランジスタと前記第２駆動回路の出力信号に基づいて駆動する第６ＭＯＳトランジスタとを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのドレインと接続され、ドレインが前記第４ＭＯＳトランジスタのドレインと接続される第８ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第７ＭＯＳトランジスタのそれぞれの基板端子と接続される第９ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタおよび前記第８ＭＯＳトランジスタのそれぞれの基板端子と接続される第１０ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第４スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第５ＭＯＳトランジスタのソースと接続され、ドレインが前記第５ＭＯＳトランジスタの基板端子と接続される第１１ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第５スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第５ＭＯＳトランジスタのゲートと接続される第１２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第６スイッチング素子と、ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第６ＭＯＳトランジスタのゲートと接続される第１３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第７スイッチング素子と、を備える。 In a sixth aspect based on the fifth aspect, the drive circuit, the output section, and the first to fourth switching elements are provided on the same semiconductor substrate.
A seventh invention is a semiconductor device which operates based on a power supply voltage applied to a first power supply terminal and a second power supply terminal, and includes a first MOS transistor and a second MOS transistor driven by a first input signal, A first drive circuit to which a power supply voltage applied to one power supply terminal and the second power supply terminal is applied; a third MOS transistor and a fourth MOS transistor driven by a second input signal; and the first power supply terminal and the second MOS transistor A second drive circuit to which a power supply voltage applied to a power supply terminal is applied; a fifth MOS transistor driven by an output signal of the first drive circuit; and a sixth MOS transistor driven based on an output signal of the second drive circuit. An output circuit to which a power supply voltage applied to the first power supply terminal and the second power supply terminal is applied, and a gate connected to the first power supply terminal. Comprises a seventh MOS transistor connected to one of the second power supply terminals, a source connected to the drain of the first MOS transistor, and a drain connected to the drain of the second MOS transistor. A first switching element that is conductive when the magnitude relationship of the power supply voltage applied to the power supply terminal is normal and is nonconductive when abnormal, and a gate connected to one of the first power supply terminal and the second power supply terminal. A power source voltage applied to the first power supply terminal and the second power supply terminal, the source being connected to the drain of the third MOS transistor and the drain being connected to the drain of the fourth MOS transistor; A second switching element that is conductive when the relationship is normal and nonconductive when the relationship is abnormal; Is connected to one of the first power supply terminal or the second power supply terminal, the source is connected to the source of the first MOS transistor, and the drain is connected to the respective substrate terminals of the first MOS transistor and the seventh MOS transistor. A third switching element comprising a ninth MOS transistor, which is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and which is nonconductive when abnormal; The first power supply terminal is connected to one of the second power supply terminals, the source is connected to the source of the third MOS transistor, and the drain is connected to the respective substrate terminals of the third MOS transistor and the eighth MOS transistor. It consists of 10MOS transistors and is applied to the first power supply terminal and the second power supply terminal. A fourth switching element that is conductive when the magnitude relation of the power supply voltage to be normal is normal and is non-conductive when abnormal, and a gate connected to one of the first power supply terminal or the second power supply terminal, and a source Is connected to the source of the fifth MOS transistor and the drain is connected to the substrate terminal of the fifth MOS transistor, and the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal. A fifth switching element that is conductive in the case of non-conducting and non-conductive in the case of abnormality, a gate is connected to one of the first power supply terminal or the second power supply terminal, and a source is the first power supply terminal or the A twelfth MOS transistor connected to one of the second power supply terminals and having a drain connected to the gate of the fifth MOS transistor; A sixth switching element that is non-conductive when the magnitude relationship between the power supply voltages applied to the power supply terminal and the second power supply terminal is normal, and that is conductive when abnormal, and the gate is the first power supply terminal or the second power supply. A first MOS transistor connected to one of the terminals, a source connected to one of the first power supply terminal or the second power supply terminal, and a drain connected to the gate of the sixth MOS transistor; A seventh switching element that is non-conductive when the magnitude relation of the power supply voltage applied to the second power supply terminal is normal, and that is conductive when abnormal.

第８の発明は、第７の発明において、前記第１駆動回路、前記第２駆動回路、前記出力回路、および前記第１〜第７スイッチング素子を同一半導体基板に設けた。
第９の発明は、第１〜第８発明のうちの何れか半導体装置を含むことを特徴とするものである。
このような構成の本発明によれば、電源が逆接続された場合に、出力回路などに流れる電流を確実に阻止して、電源の逆接続から出力回路などのトランジスタを確実に保護することが可能になる。 In an eighth aspect based on the seventh aspect, the first drive circuit, the second drive circuit, the output circuit, and the first to seventh switching elements are provided on the same semiconductor substrate.
A ninth invention includes any one of the semiconductor devices according to the first to eighth inventions.
According to the present invention having such a configuration, when the power source is reversely connected, it is possible to reliably prevent the current flowing in the output circuit and the like and reliably protect the transistors such as the output circuit from the reverse connection of the power source. It becomes possible.

以下、本発明の実施形態について、図面を参照して説明する。
（半導体装置の第１実施形態）
半導体装置の第１実施形態は、図１に示すように、電源端子１、２と、入力端子３と、出力端子４と、出力回路５と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ８と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ５と、を備えている。そして、ＭＯＳトランジスタＴ５、Ｔ８と出力回路のＭＯＳトランジスタＴ６、Ｔ７は、同一半導体基板に設けるようにした。
また、この第１実施形態は、電源（図示せず）の電源電圧としてＶＤＤ、ＶＳＳ（ＶＤＤ＞ＶＳＳ）が使用される。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First Embodiment of Semiconductor Device)
As shown in FIG. 1, the first embodiment of the semiconductor device includes power supply terminals 1 and 2, an input terminal 3, an output terminal 4, an output circuit 5, and a P-type MOS transistor T8 that functions as a switching element. And a P-type MOS transistor T5 functioning as a switching element. The MOS transistors T5 and T8 and the MOS transistors T6 and T7 of the output circuit are provided on the same semiconductor substrate.
In the first embodiment, VDD and VSS (VDD> VSS) are used as power supply voltages of a power supply (not shown).

そして、この第１実施形態では、電源端子１に高電位の電源電圧ＶＤＤが供給され、電源端子２に低電位の電源電圧ＶＳＳが供給される場合（以下、電源電圧が正常な場合）には、ＭＯＳトランジスタＴ８がオン、ＭＯＳトランジスタＴ５がオフとなり、出力回路５に正常な電源電圧が印加され、出力回路は入力信号ＩＮによって正常に駆動される。
一方、電源端子１に電源電圧ＶＳＳが供給され、電源端子２に電源電圧ＶＤＤが供給される場合（以下、電源電圧が異常な場合）には、ＭＯＳトランジスタＴ８がオフ、ＭＯＳトランジスタＴ５がオンとなる。このため、出力回路５のＭＯＳトランジスタＮ６のゲートが所定電圧に固定されてＭＯＳトランジスタＮ６の不定状態が回避され、出力回路５に電流が流れるのが確実に阻止される。 In the first embodiment, when the high-potential power supply voltage VDD is supplied to the power supply terminal 1 and the low-potential power supply voltage VSS is supplied to the power supply terminal 2 (hereinafter, the power supply voltage is normal). The MOS transistor T8 is turned on, the MOS transistor T5 is turned off, a normal power supply voltage is applied to the output circuit 5, and the output circuit is normally driven by the input signal IN.
On the other hand, when the power supply voltage VSS is supplied to the power supply terminal 1 and the power supply voltage VDD is supplied to the power supply terminal 2 (hereinafter, the power supply voltage is abnormal), the MOS transistor T8 is turned off and the MOS transistor T5 is turned on. Become. For this reason, the gate of the MOS transistor N6 of the output circuit 5 is fixed at a predetermined voltage, and the indefinite state of the MOS transistor N6 is avoided, and the current is reliably prevented from flowing through the output circuit 5.

次に、第１実施形態の具体的な構成について、図１を参照して説明する。
入力端子３には入力信号ＩＮが入力され、その入力信号ＩＮにより出力回路５が駆動される。出力回路３は、Ｐ型のＭＯＳトランジスタＴ６とＮ型のＭＯＳトランジスタＴ７とでＣＭＯＳインバータを構成する。
ＭＯＳトランジスタＴ６、Ｔ７のゲートは共通接続され、共通接続部が入力端子３に接続される。ＭＯＳトランジスタＴ７のソースと基板端子（サブストレート端子）は共通接続され、その共通接続部は電源端子２に接続される。ＭＯＳトランジスタＴ７のドレインは、ＭＯＳトランジスタＴ６のドレインと出力端子４にそれぞれ接続される。ＭＯＳトランジスタＴ６のソースは、電源端子１に接続される。 Next, a specific configuration of the first embodiment will be described with reference to FIG.
An input signal IN is input to the input terminal 3, and the output circuit 5 is driven by the input signal IN. In the output circuit 3, a P-type MOS transistor T6 and an N-type MOS transistor T7 constitute a CMOS inverter.
The gates of the MOS transistors T6 and T7 are commonly connected, and the common connection portion is connected to the input terminal 3. The source of the MOS transistor T 7 and the substrate terminal (substrate terminal) are commonly connected, and the common connection portion is connected to the power supply terminal 2. The drain of the MOS transistor T7 is connected to the drain of the MOS transistor T6 and the output terminal 4, respectively. The source of the MOS transistor T6 is connected to the power supply terminal 1.

ＭＯＳトランジスタＴ８のゲートは電源端子２に接続され、ＭＯＳトランジスタＴ８のソースは電源端子１に接続される。ＭＯＳトランジスタＴ８のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ６の基板端子に接続される。
ＭＯＳトランジスタＴ５のゲートは電源端子１に接続され、ＭＯＳトランジスタＴ５のソースは電源端子２に接続される。ＭＯＳトランジスタＴ５のドレインと基板端子は共通接続され、その共通接続部は入力端子３に接続されるとともにＭＯＳトランジスタＴ６、Ｔ７の各ゲートに接続される。
ＭＯＳトランジスタＴ５〜Ｔ８は、同一半導体基板に設けられ、図１に示すように構造上寄生ダイオードが存在する。すなわち、ＭＯＳトランジスタＴ５は寄生ダイオードＤ５が、ＭＯＳトランジスタＴ６は寄生ダイオードＤ６が、ＭＯＳトランジスタＴ７は寄生ダイオードＤ７が、ＭＯＳトランジスタＴ８は寄生ダイオードＤ８がそれぞれ存在する。 The gate of the MOS transistor T8 is connected to the power supply terminal 2, and the source of the MOS transistor T8 is connected to the power supply terminal 1. The drain and the substrate terminal of the MOS transistor T8 are commonly connected, and the common connection portion is connected to the substrate terminal of the MOS transistor T6.
The gate of the MOS transistor T5 is connected to the power supply terminal 1, and the source of the MOS transistor T5 is connected to the power supply terminal 2. The drain and substrate terminal of the MOS transistor T5 are connected in common, and the common connection is connected to the input terminal 3 and to the gates of the MOS transistors T6 and T7.
MOS transistors T5 to T8 are provided on the same semiconductor substrate, and there are parasitic diodes in structure as shown in FIG. That is, the MOS transistor T5 has a parasitic diode D5, the MOS transistor T6 has a parasitic diode D6, the MOS transistor T7 has a parasitic diode D7, and the MOS transistor T8 has a parasitic diode D8.

次に、このような構成の第１実施形態の動作例について、図１を参照して説明する。
まず、電源の接続が正常であって、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ８はオン（導通）になり、ＭＯＳトランジスタＴ６の基板端子に電源電圧ＶＤＤが印加される。このため、出力回路５のＭＯＳトランジスタＴ６、Ｔ７には、正常な電源電圧が印加される。
また、このときには、ＭＯＳトランジスタＴ５のゲートには電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ５はオフ（非導通）となる。このため、出力回路５のＭＯＳトランジスタＮ６、Ｎ７は、入力信号ＩＮによる正常な駆動が確保される。 Next, an operation example of the first embodiment having such a configuration will be described with reference to FIG.
First, the case where the connection of the power supply is normal and the power supply voltage is normal will be described.
In this case, since the power supply voltage VSS is applied to the gate of the MOS transistor T8 and the power supply voltage VDD is applied to the source thereof, the MOS transistor T8 is turned on (conductive), and the power supply voltage is applied to the substrate terminal of the MOS transistor T6. VDD is applied. Therefore, a normal power supply voltage is applied to the MOS transistors T6 and T7 of the output circuit 5.
At this time, since the power supply voltage VDD is applied to the gate of the MOS transistor T5 and the power supply voltage VSS is applied to the source thereof, the MOS transistor T5 is turned off (non-conducting). Therefore, the MOS transistors N6 and N7 of the output circuit 5 are ensured to be normally driven by the input signal IN.

次に、電源が逆接続される場合であって、供給される電源電圧が異常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ６、Ｔ７の寄生ダイオードＤ６、Ｄ７のそれぞれの印加電圧は順バイアスになる（図１参照）。しかし、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ８はオフになる。さらに、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスとなる。このため、電源端子２から出力回路５のＭＯＳトランジスタＴ７、Ｔ６に電流が流れるのが阻止されるが、ＭＯＳトランジスタＴ６は動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。 Next, a case where the power supply is reversely connected and the supplied power supply voltage is abnormal will be described.
In this case, the applied voltages of the parasitic diodes D6 and D7 of the MOS transistors T6 and T7 are forward biased (see FIG. 1). However, since the power supply voltage VDD is applied to the gate of the MOS transistor T8 and the power supply voltage VSS is applied to the source thereof, the MOS transistor T8 is turned off. Further, the voltage applied to the parasitic diode D8 of the MOS transistor T8 is reverse biased. For this reason, current is prevented from flowing from the power supply terminal 2 to the MOS transistors T7 and T6 of the output circuit 5, but the operation of the MOS transistor T6 may be indefinite, and in this case, the current may flow. is there.

しかし、このときには、ＭＯＳトランジスタＴ５のゲートには電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ５はオンになる。このため、出力回路５のＭＯＳトランジスタＴ６のゲートは電源電圧ＶＤＤに固定され、ＭＯＳトランジスタＴ６の不定状態は回避される。従って、電源端子１２から出力回路５のＭＯＳトランジスタＴ７、Ｔ６に電流が流れるのが確実に阻止される。
以上説明したように、第１実施形態によれば、電源が逆接続された場合に出力回路５のＭＯＳトランジスタＴ６、Ｔ７に電流が流れるのを確実に阻止して、出力回路５を確実に保護できる。 However, at this time, since the power supply voltage VSS is applied to the gate of the MOS transistor T5 and the power supply voltage VDD is applied to the source thereof, the MOS transistor T5 is turned on. For this reason, the gate of the MOS transistor T6 of the output circuit 5 is fixed to the power supply voltage VDD, and the indefinite state of the MOS transistor T6 is avoided. Therefore, it is reliably prevented that current flows from the power supply terminal 12 to the MOS transistors T7 and T6 of the output circuit 5.
As described above, according to the first embodiment, when the power supply is reversely connected, it is possible to reliably prevent the current from flowing through the MOS transistors T6 and T7 of the output circuit 5 and to reliably protect the output circuit 5. it can.

（半導体装置の第２実施形態）
半導体装置の第２実施形態は、図２に示すように、電源端子１、２と、入力端子３ａ、３ｂと、出力端子４と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ２を含む駆動回路６と、出力回路５と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ４と、スイッチング素子として機能するＰ型のＭＯＳトランジスタＴ５、Ｔ８と、を備えている。そして、駆動回路６、出力回路５、およびＭＯＳトランジスタＴ４、Ｔ５、Ｔ８は、同一半導体基板に設けるようにした。
この第２実施形態は、図１に示す第１実施形態の構成を基本にし、図２に示すように駆動回路６とＭＯＳトランジスタＴ４をさらに追加したものである。このため、以下の説明では、第１実施形態と同一の構成要素には同一符号を付してその説明はできるだけ省略する。 (Second Embodiment of Semiconductor Device)
As shown in FIG. 2, the second embodiment of the semiconductor device includes a drive circuit including power supply terminals 1 and 2, input terminals 3a and 3b, an output terminal 4, and a P-type MOS transistor T2 functioning as a switching element. 6, an output circuit 5, a P-type MOS transistor T 4 that functions as a switching element, and P-type MOS transistors T 5 and T 8 that function as switching elements. The drive circuit 6, the output circuit 5, and the MOS transistors T4, T5, and T8 are provided on the same semiconductor substrate.
The second embodiment is based on the configuration of the first embodiment shown in FIG. 1, and further includes a drive circuit 6 and a MOS transistor T4 as shown in FIG. For this reason, in the following description, the same code | symbol is attached | subjected to the component same as 1st Embodiment, and the description is abbreviate | omitted as much as possible.

この第２実施形態では、電源電圧が正常な場合には、第１実施形態の機能に加えて、駆動回路６の正常動作を確保するようになっている。すなわち、この場合にはＭＯＳトランジスタＴ４、Ｔ２はいずれもオンとなって、駆動回路６のＭＯＳトランジスタＴ１、Ｔ３に正常な電源電圧が印加され、この状態でＭＯＳトランジスタＴ１、Ｔ３は入力信号ＩＮ１、ＩＮ２による正常な駆動が確保される。
一方、電源電圧が異常な場合には、第１実施形態の機能に加えて、駆動回路６に流れる電流を阻止して駆動回路６を保護するようになっている。すなわち、この場合にはＭＯＳトランジスタＴ４、Ｔ２がいずれもオフとなって、電源端子１２から駆動回路６のＭＯＳトランジスタＴ３、Ｔ１に電流が流れるのが確実に阻止される。
次に、第２実施形態の具体的な構成について、図２を参照して説明する。 In the second embodiment, when the power supply voltage is normal, the normal operation of the drive circuit 6 is ensured in addition to the function of the first embodiment. That is, in this case, the MOS transistors T4 and T2 are both turned on, and a normal power supply voltage is applied to the MOS transistors T1 and T3 of the drive circuit 6. In this state, the MOS transistors T1 and T3 are connected to the input signals IN1, Normal driving by IN2 is ensured.
On the other hand, when the power supply voltage is abnormal, in addition to the function of the first embodiment, the current flowing through the drive circuit 6 is blocked to protect the drive circuit 6. That is, in this case, both the MOS transistors T4 and T2 are turned off, and the current is reliably prevented from flowing from the power supply terminal 12 to the MOS transistors T3 and T1 of the drive circuit 6.
Next, a specific configuration of the second embodiment will be described with reference to FIG.

駆動回路６は、入力端子３ａ、３ｂに入力される入力信号ＩＮ１、ＩＮ２によって所望の信号を生成し、この生成信号を出力する。駆動回路６の出力信号は、出力回路５に入力されて出力回路５を駆動する。
このため、駆動回路６は、入力信号ＩＮ１によって駆動されるＰ型のＭＯＳトランジスタＴ１と、入力信号ＩＮ２によって駆動されるＮ型のＭＯＳトランジスタＴ３と、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ３との間に配置されるＭＯＳトランジスタＴ２と、を備えている。ＭＯＳトランジスタＴ２は、後述のように、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ３の電気的な接続とその接続の切り離しとを行う。 The drive circuit 6 generates a desired signal based on the input signals IN1 and IN2 input to the input terminals 3a and 3b, and outputs the generated signal. The output signal of the drive circuit 6 is input to the output circuit 5 to drive the output circuit 5.
For this reason, the driving circuit 6 is disposed between the P-type MOS transistor T1 driven by the input signal IN1, the N-type MOS transistor T3 driven by the input signal IN2, and the MOS transistor T1 and the MOS transistor T3. MOS transistor T2. As will be described later, the MOS transistor T2 electrically connects and disconnects the MOS transistor T1 and the MOS transistor T3.

ＭＯＳトランジスタＴ１のゲートは入力端子３ａに接続され、ＭＯＳトランジスタＴ１のソースは電源端子１に接続される。ＭＯＳトランジスタＴ１のドレインは、ＭＯＳトランジスタＴ２のソースに接続される。ＭＯＳトランジスタＴ２のゲートは、電源端子２に接続される。
ＭＯＳトランジスタＴ２のドレインは、ＭＯＳトランジスタＴ３のドレイン、ＭＯＳトランジスタＴ５のドレイン、およびＭＯＳトランジスタＴ１、Ｔ２のゲートにそれぞれ接続される。ＭＯＳトランジスタＴ３のゲートは、入力端子３ｂに接続される。ＭＯＳトランジスタＴ３のソースと基板端子は共通接続され、その共通接続部は電源端子２に接続される。 The gate of the MOS transistor T1 is connected to the input terminal 3a, and the source of the MOS transistor T1 is connected to the power supply terminal 1. The drain of the MOS transistor T1 is connected to the source of the MOS transistor T2. The gate of the MOS transistor T2 is connected to the power supply terminal 2.
The drain of the MOS transistor T2 is connected to the drain of the MOS transistor T3, the drain of the MOS transistor T5, and the gates of the MOS transistors T1 and T2. The gate of the MOS transistor T3 is connected to the input terminal 3b. The source and substrate terminal of the MOS transistor T3 are connected in common, and the common connection is connected to the power supply terminal 2.

ＭＯＳトランジスタＴ４のゲートは電源端子２に接続され、ＭＯＳトランジスタＴ４のソースは電源端子１に接続される。ＭＯＳトランジスタＴ４のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ１、Ｔ２の基板端子にそれぞれ接続される。
ＭＯＳトランジスタＴ１〜Ｔ４は、同一半導体基板に設けられ、図２に示すように構造上寄生ダイオードが存在する。すなわち、ＭＯＳトランジスタＴ１は寄生ダイオードＤ１が、ＭＯＳトランジスタＴ２は寄生ダイオードＤ２が、ＭＯＳトランジスタＴ３は寄生ダイオードＤ３が、ＭＯＳトランジスタＴ４は寄生ダイオードＤ４がそれぞれ存在する。 The gate of the MOS transistor T4 is connected to the power supply terminal 2, and the source of the MOS transistor T4 is connected to the power supply terminal 1. The drain and substrate terminal of the MOS transistor T4 are connected in common, and the common connection is connected to the substrate terminals of the MOS transistors T1 and T2.
MOS transistors T1 to T4 are provided on the same semiconductor substrate, and there are parasitic diodes in structure as shown in FIG. That is, the MOS transistor T1 has a parasitic diode D1, the MOS transistor T2 has a parasitic diode D2, the MOS transistor T3 has a parasitic diode D3, and the MOS transistor T4 has a parasitic diode D4.

次に、このような構成の第２実施形態の動作例について、図２を参照して説明する。
ここで、第２実施形態の動作例は、出力回路５およびＭＯＳトランジスタＴ５、Ｔ８の動作例については第１実施形態の動作例と同様であるので、その部分の動作例は省略して説明する。
まず、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ４のゲートには電源電圧ＶＳＳが印加され、そのソースには電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ４はオンになり、ＭＯＳトランジスタＴ１、Ｔ２の基板端子に電源電圧ＶＤＤがそれぞれ印加される。このときには、ＭＯＳトランジスタＴ２のゲートには電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ２はオンになる。
従って、駆動回路６のＭＯＳトランジスタＴ１、Ｔ３のそれぞれには、正常な電源電圧が印加される。そして、駆動回路６のＭＯＳトランジスタＴ１、Ｔ３は、入力信号ＩＮ１、ＩＮ２によって正常に駆動される。 Next, an operation example of the second embodiment having such a configuration will be described with reference to FIG.
Here, since the operation example of the second embodiment is the same as the operation example of the output circuit 5 and the MOS transistors T5 and T8 as in the first embodiment, the operation example of that portion will be omitted. .
First, a case where the power supply voltage is normal will be described.
In this case, since the power supply voltage VSS is applied to the gate of the MOS transistor T4 and the power supply voltage VDD is applied to the source thereof, the MOS transistor T4 is turned on, and the power supply is applied to the substrate terminals of the MOS transistors T1 and T2. A voltage VDD is applied. At this time, since the power supply voltage VSS is applied to the gate of the MOS transistor T2, the MOS transistor T2 is turned on.
Accordingly, a normal power supply voltage is applied to each of the MOS transistors T1 and T3 of the drive circuit 6. The MOS transistors T1 and T3 of the drive circuit 6 are normally driven by the input signals IN1 and IN2.

次に、電源電圧が異常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ３、Ｔ２、Ｔ１の寄生ダイオードＤ３、Ｄ２、Ｄ１の印加電圧は順バイアスとなる（図２参照）。しかし、ＭＯＳトランジスタＴ４のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ４はオフになる。また、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスになる。このため、電源端子２から駆動回路６のＭＯＳトランジスタＴ３、Ｔ２、Ｔ１に電流が流れることはないが、ＭＯＳトランジスタＴ３、Ｔ１の動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。 Next, a case where the power supply voltage is abnormal will be described.
In this case, the voltages applied to the parasitic diodes D3, D2, and D1 of the MOS transistors T3, T2, and T1 are forward biased (see FIG. 2). However, since the power supply voltage VDD is applied to the gate of the MOS transistor T4 and the power supply voltage VSS is applied to the source thereof, the MOS transistor T4 is turned off. Further, the voltage applied to the parasitic diode D8 of the MOS transistor T8 is reverse biased. Therefore, no current flows from the power supply terminal 2 to the MOS transistors T3, T2, and T1 of the drive circuit 6, but the operation of the MOS transistors T3 and T1 may be in an indefinite state, and in this case, the current flows. There is a fear.

しかし、このときには、ＭＯＳトランジスタＴ２のゲートは電源電圧ＶＤＤに固定されるので、ＭＯＳトランジスタＴ２はオフになる。このため、ＭＯＳトランジスタＴ２は、ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ３との電気的な接続を分離させる。従って、電源端子１２から駆動回路６のＭＯＳトランジスタＴ３、Ｔ１に電流が流れるのが確実に阻止される。
以上説明したように、第２実施形態によれば、第１実施形態と同様の効果に加えて以下の効果を実現できる。すなわち、電源が逆接続された場合に、駆動回路６のＭＯＳトランジスタＴ３、Ｔ１に電流が流れるのを確実に阻止して、駆動回路６を確実に保護することができる。 However, at this time, since the gate of the MOS transistor T2 is fixed to the power supply voltage VDD, the MOS transistor T2 is turned off. For this reason, the MOS transistor T2 isolates the electrical connection between the MOS transistor T1 and the MOS transistor T3. Therefore, current is reliably prevented from flowing from the power supply terminal 12 to the MOS transistors T3 and T1 of the drive circuit 6.
As described above, according to the second embodiment, the following effects can be realized in addition to the same effects as those of the first embodiment. That is, when the power source is reversely connected, it is possible to reliably prevent the current from flowing through the MOS transistors T3 and T1 of the drive circuit 6 and to reliably protect the drive circuit 6.

（半導体装置の第３実施形態）
半導体装置の第３実施形態は、図３に示すように、電源端子１、２と、入力端子３ａ、３ｂと、出力端子４ａ、４ｂと、駆動回路６と、出力回路５ａ、５ｂと、ＭＯＳトランジスタＴ４と、ＭＯＳトランジスタＴ５、Ｔ８と、を備えている。そして、駆動回路６、出力回路５ａ、５ｂ、およびＭＯＳトランジスタＴ４、Ｔ５、Ｔ８は、同一半導体基板に設けるようにした。
この第３実施形態は、図２に示す第２実施形態の構成を基本にし、図２の出力回路５を図３に示すように２つの出力回路５ａ、５ｂに変更するとともに、図２のＭＯＳトランジスタＴ５、Ｔ８を図３に示すように出力回路５ａ、５ｂに共通に使用するようにしたものである。このため、以下の説明では、第２実施形態と同一の構成要素には同一符号を付してその説明はできるだけ省略する。
この第３実施形態では、電源電圧が正常な場合には、駆動回路６と出力回路５ａ、５ｂの正常動作を確保するようになっている。一方、電源電圧が異常な場合には、電源端子１２から駆動回路６と出力回路５ａ、５ｂに流れる電流をそれぞれ確実に阻止し、駆動回路６と出力回路５ａ、５ｂを確実に保護するようになっている。 (Third Embodiment of Semiconductor Device)
As shown in FIG. 3, the third embodiment of the semiconductor device includes power terminals 1 and 2, input terminals 3a and 3b, output terminals 4a and 4b, a drive circuit 6, output circuits 5a and 5b, and a MOS. A transistor T4 and MOS transistors T5 and T8 are provided. The drive circuit 6, the output circuits 5a and 5b, and the MOS transistors T4, T5, and T8 are provided on the same semiconductor substrate.
The third embodiment is based on the configuration of the second embodiment shown in FIG. 2, and the output circuit 5 in FIG. 2 is changed to two output circuits 5a and 5b as shown in FIG. Transistors T5 and T8 are commonly used for output circuits 5a and 5b as shown in FIG. For this reason, in the following description, the same code | symbol is attached | subjected to the component same as 2nd Embodiment, and the description is abbreviate | omitted as much as possible.
In the third embodiment, when the power supply voltage is normal, normal operation of the drive circuit 6 and the output circuits 5a and 5b is ensured. On the other hand, when the power supply voltage is abnormal, the current flowing from the power supply terminal 12 to the drive circuit 6 and the output circuits 5a and 5b is reliably blocked, and the drive circuit 6 and the output circuits 5a and 5b are reliably protected. It has become.

次に、第３実施形態の具体的な構成について、図３を参照して説明する。
出力回路５ａ、５ｂは、駆動回路６からの出力信号を入力し、これによって駆動されるようになっている。出力回路５ａ、５ｂは、図２の出力回路５と同様に構成される。
すなわち、出力回路５ａは、Ｐ型のＭＯＳトランジスタＴ６ａとＮ型のＭＯＳトランジスタＴ７ａからなるＣＭＯＳインバータである。また、出力回路５ｂは、Ｐ型のＭＯＳトランジスタＴ６ｂとＮ型のＭＯＳトランジスタＴ７ｂからなるＣＭＯＳインバータである。ここで、ＭＯＳトランジスタＴ６ａには寄生ダイオードＤ６ａが存在し、ＭＯＳトランジスタＴ７ａには寄生ダイオードＤ７ａが存在する。また、ＭＯＳトランジスタＴ６ｂには寄生ダイオードＤ６ｂが存在し、ＭＯＳトランジスタＴ７ｂには寄生ダイオードＤ７ｂが存在する。 Next, a specific configuration of the third embodiment will be described with reference to FIG.
The output circuits 5a and 5b receive the output signal from the drive circuit 6 and are driven by this. The output circuits 5a and 5b are configured similarly to the output circuit 5 of FIG.
That is, the output circuit 5a is a CMOS inverter including a P-type MOS transistor T6a and an N-type MOS transistor T7a. The output circuit 5b is a CMOS inverter composed of a P-type MOS transistor T6b and an N-type MOS transistor T7b. Here, a parasitic diode D6a exists in the MOS transistor T6a, and a parasitic diode D7a exists in the MOS transistor T7a. The MOS transistor T6b has a parasitic diode D6b, and the MOS transistor T7b has a parasitic diode D7b.

ＭＯＳトランジスタＴ８とＭＯＳトランジスタＴ５は、出力回路５ａ、５ｂの保護のために共通に使用されるので、図２に比べて以下の点の構成が異なる。
すなわち、ＭＯＳトランジスタＴ８のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ６ａ、Ｔ６ｂの基板端子にそれぞれ接続される。
ＭＯＳトランジスタＴ５のドレインと基板端子は共通接続され、その共通接続部がＭＯＳトランジスタＴ３のドレインに接続されるとともに、ＭＯＳトランジスタＴ６ａ、Ｔ６ｂ、Ｔ７ａ、Ｔ７ｂの各ゲートに接続される。
ここで、第３実施形態の動作例であるが、出力回路５ａ、５ｂおよびＭＯＳトランジスタＴ５、Ｔ８の動作例は図１の第１実施形態の出力回路５およびＭＯＳトランジスタＴ５、Ｔ８の動作例と基本的に同様である。また、駆動回路６およびＭＯＳトランジスタＴ４の動作例は図２の第２実施形態の駆動回路６およびＭＯＳトランジスタＴ４の動作例と同じであるので、その説明は省略する。
以上の構成の第３実施形態によれば、第２実施形態と同様な効果を実現できる。 Since the MOS transistor T8 and the MOS transistor T5 are used in common for protecting the output circuits 5a and 5b, the configurations of the following points are different from those in FIG.
That is, the drain and the substrate terminal of the MOS transistor T8 are commonly connected, and the common connection portion is connected to the substrate terminals of the MOS transistors T6a and T6b.
The drain and substrate terminal of the MOS transistor T5 are connected in common, and the common connection is connected to the drain of the MOS transistor T3 and to the gates of the MOS transistors T6a, T6b, T7a, and T7b.
Here, the operation example of the third embodiment is described. The operation examples of the output circuits 5a and 5b and the MOS transistors T5 and T8 are the same as those of the output circuit 5 and the MOS transistors T5 and T8 of the first embodiment shown in FIG. Basically the same. The operation example of the drive circuit 6 and the MOS transistor T4 is the same as the operation example of the drive circuit 6 and the MOS transistor T4 of the second embodiment shown in FIG.
According to the third embodiment having the above-described configuration, it is possible to achieve the same effect as that of the second embodiment.

（半導体装置の第４実施形態）
半導体装置の第４実施形態は、図４に示すように、電源端子１、２と、入力端子３ａ〜３ｄと、出力端子４と、駆動回路６ａ、６ｂと、出力回路５ｃと、ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐと、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎと、ＭＯＳトランジスタＴ８と、を備えている。そして、駆動回路６ａ、６ｂ、出力回路５ｃ、およびＭＯＳトランジスタＴ４ｎ、Ｔ４ｐ、Ｔ５ｐ、Ｔ５ｎ、Ｔ８は、同一半導体基板に設けるようにした。
この第４実施形態は、図２の出力回路５を図４に示すように出力回路５ｃに変更するとともに、この変更に併せて駆動回路６ａ、６ｂ、ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐ、およびＭＯＳトランジスタＴ５ｐ、Ｔ５ｎを備えるようにした。
この第４実施形態では、電源電圧が正常な場合には、駆動回路６ａ、６ｂと出力回路５ｃの正常動作を確保するようになっている。一方、電源電圧が異常な場合には、駆動回路６ａ、６ｂと出力回路５ｃに流れる電流を確実に阻止し、駆動回路６ａ、６ｂと出力回路５ｃを確実に保護するようになっている。 (Fourth Embodiment of Semiconductor Device)
As shown in FIG. 4, the fourth embodiment of the semiconductor device includes power supply terminals 1 and 2, input terminals 3a to 3d, output terminal 4, drive circuits 6a and 6b, output circuit 5c, and MOS transistor T4n. , T4p, MOS transistors T5p, T5n, and a MOS transistor T8. The drive circuits 6a and 6b, the output circuit 5c, and the MOS transistors T4n, T4p, T5p, T5n, and T8 are provided on the same semiconductor substrate.
In the fourth embodiment, the output circuit 5 shown in FIG. 2 is changed to an output circuit 5c as shown in FIG. 4, and the drive circuits 6a and 6b, MOS transistors T4n and T4p, and MOS transistors T5p, T5n was provided.
In the fourth embodiment, when the power supply voltage is normal, normal operation of the drive circuits 6a and 6b and the output circuit 5c is ensured. On the other hand, when the power supply voltage is abnormal, the current flowing through the drive circuits 6a and 6b and the output circuit 5c is surely blocked, and the drive circuits 6a and 6b and the output circuit 5c are reliably protected.

次に、第４実施形態の具体的な構成について、図４を参照して説明する。
駆動回路６ａは、入力端子３ａ、３ｂに入力される入力信号ＩＮ１、ＩＮ２によって所望の信号を生成し、この生成信号を出力する。駆動回路６ａの出力信号は、出力回路５ｃのＭＯＳトランジスタＴ７を駆動する。
このため、駆動回路６ａは、入力信号ＩＮ１によって駆動されるＰ型のＭＯＳトランジスタＴ１ｎと、入力信号ＩＮ２によって駆動されるＮ型のＭＯＳトランジスタＴ３ｎと、ＭＯＳトランジスタＴ１ｎとＭＯＳトランジスタＴ３ｎとの間に配置されるＭＯＳトランジスタＴ２ｎと、を備えている。ここで、駆動回路６ａを構成するＭＯＳトランジスタＴ１ｎ〜Ｔ３ｎの電気的な接続は、図２の駆動回路６を構成するＭＯＳトランジスタＴ１〜Ｔ３の電気的な接続と基本的に同様であるので、その説明は省略する。 Next, a specific configuration of the fourth embodiment will be described with reference to FIG.
The drive circuit 6a generates a desired signal based on the input signals IN1 and IN2 input to the input terminals 3a and 3b, and outputs the generated signal. The output signal of the drive circuit 6a drives the MOS transistor T7 of the output circuit 5c.
For this reason, the drive circuit 6a is disposed between the P-type MOS transistor T1n driven by the input signal IN1, the N-type MOS transistor T3n driven by the input signal IN2, and the MOS transistor T1n and the MOS transistor T3n. MOS transistor T2n. Here, the electrical connection of the MOS transistors T1n to T3n constituting the drive circuit 6a is basically the same as the electrical connection of the MOS transistors T1 to T3 constituting the drive circuit 6 of FIG. Description is omitted.

駆動回路６ｂは、入力端子３ｃ、３ｄに入力される入力信号ＩＮ３、ＩＮ４によって所望の信号を生成し、この生成信号を出力する。駆動回路６ｂの出力信号は、出力回路５ｃのＭＯＳトランジスタＴ６を駆動する。
このため、駆動回路６ｂは、入力信号ＩＮ３によって駆動されるＰ型のＭＯＳトランジスタＴ１ｐと、入力信号ＩＮ４によって駆動されるＮ型のＭＯＳトランジスタＴ３ｐと、ＭＯＳトランジスタＴ１ｐとＭＯＳトランジスタＴ３ｐとの間に配置されるＭＯＳトランジスタＴ２ｐと、を備えている。ここで、駆動回路６ｂを構成するＭＯＳトランジスタＴ１ｐ〜Ｔ３ｐの電気的な接続は、図２の駆動回路６を構成するＭＯＳトランジスタＴ１〜Ｔ３の電気的な接続と基本的に同様であるので、その説明は省略する。 The drive circuit 6b generates a desired signal based on the input signals IN3 and IN4 input to the input terminals 3c and 3d, and outputs the generated signal. The output signal of the drive circuit 6b drives the MOS transistor T6 of the output circuit 5c.
For this reason, the drive circuit 6b is disposed between the P-type MOS transistor T1p driven by the input signal IN3, the N-type MOS transistor T3p driven by the input signal IN4, and the MOS transistor T1p and the MOS transistor T3p. MOS transistor T2p. Here, the electrical connection of the MOS transistors T1p to T3p constituting the drive circuit 6b is basically the same as the electrical connection of the MOS transistors T1 to T3 constituting the drive circuit 6 of FIG. Description is omitted.

ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐのそれぞれは、図２のＭＯＳトランジスタＴ４と同様の機能を有するものである。そして、ＭＯＳトランジスタＴ４ｎ、Ｔ４ｐのそれぞれの電気的な接続は、ＭＯＳトランジスタＴ４の電気的な接続と基本的に同様であるので、その説明は省略する。
出力回路５ｃは、図２に示す出力回路５とその機能が同様であるが、ＭＯＳトランジスタＴ７とＭＯＳトランジスタＴ６のゲートがそれぞれ分離されている点が異なる。このため、ＭＯＳトランジスタＴ７のゲートには駆動回路６ｂの出力信号が入力され、これによりＭＯＳトランジスタＴ７が駆動されるようになっている。また、ＭＯＳトランジスタＴ６のゲートには駆動回路６ａの出力信号が入力され、これによりＭＯＳトランジスタＴ６が駆動されるようになっている。 Each of the MOS transistors T4n and T4p has a function similar to that of the MOS transistor T4 of FIG. Since the electrical connections of the MOS transistors T4n and T4p are basically the same as the electrical connection of the MOS transistor T4, description thereof is omitted.
The output circuit 5c has the same function as the output circuit 5 shown in FIG. 2, except that the gates of the MOS transistor T7 and the MOS transistor T6 are separated from each other. For this reason, the output signal of the drive circuit 6b is input to the gate of the MOS transistor T7, whereby the MOS transistor T7 is driven. Further, the output signal of the drive circuit 6a is input to the gate of the MOS transistor T6, whereby the MOS transistor T6 is driven.

ＭＯＳトランジスタＴ５ｎ、Ｔ５ｐのそれぞれは、図２のＭＯＳトランジスタＴ５と同様の機能を有するものである。ＭＯＳトランジスタＴ５では、自己のドレインがＭＯＳトランジスタＴ６、Ｔ７のゲートに共通接続される。しかし、ＭＯＳトランジスタＴ５ｐのドレインはＭＯＳトランジスタＴ６のゲートに接続され、ＭＯＳトランジスタＴ５ｎのドレインはＭＯＳトランジスタＴ７のゲートに接続される点で異なる。
ＭＯＳトランジスタＴ８は、図２のＭＯＳトランジスタＴ８と同様の機能を有するものである。 Each of the MOS transistors T5n and T5p has a function similar to that of the MOS transistor T5 of FIG. In the MOS transistor T5, its own drain is commonly connected to the gates of the MOS transistors T6 and T7. However, the difference is that the drain of the MOS transistor T5p is connected to the gate of the MOS transistor T6, and the drain of the MOS transistor T5n is connected to the gate of the MOS transistor T7.
The MOS transistor T8 has a function similar to that of the MOS transistor T8 of FIG.

次に、このような構成の第４実施形態の動作例について、図４を参照して説明する。
ここで、第４実施形態の駆動回路６ａ、６ｂとＭＯＳトランジスタＴ４ｎ、Ｔ４ｐの動作例は、図２の駆動回路６およびＭＯＳトランジスタＴ４と同様であるので、その部分の動作例は省略して説明する。
まず、電源電圧が正常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ８はオンになり、ＭＯＳトランジスタＴ６の基板端子に電源電圧ＶＤＤが印加される。このため、出力回路５ｃのＭＯＳトランジスタＴ６、Ｔ７には、正常な電源電圧が印加される。
また、このときには、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎのゲートには電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎはいずれもオフとなる。このため、出力回路５ｃのＭＯＳトランジスタＮ６、Ｎ７は、駆動回路６ａ、６ｂによる正常な駆動が確保される。 Next, an operation example of the fourth embodiment having such a configuration will be described with reference to FIG.
Here, the operation examples of the drive circuits 6a and 6b and the MOS transistors T4n and T4p of the fourth embodiment are the same as those of the drive circuit 6 and the MOS transistor T4 of FIG. To do.
First, a case where the power supply voltage is normal will be described.
In this case, since the power supply voltage VSS is applied to the gate of the MOS transistor T8 and the power supply voltage VDD is applied to the source thereof, the MOS transistor T8 is turned on and the power supply voltage VDD is applied to the substrate terminal of the MOS transistor T6. Is done. Therefore, a normal power supply voltage is applied to the MOS transistors T6 and T7 of the output circuit 5c.
At this time, since the power supply voltage VDD is applied to the gates of the MOS transistors T5p and T5n and the power supply voltage VSS is applied to the sources thereof, the MOS transistors T5p and T5n are both turned off. For this reason, the MOS transistors N6 and N7 of the output circuit 5c are ensured to be normally driven by the drive circuits 6a and 6b.

次に、電源が逆接続される場合であって、供給される電源電圧が異常な場合について説明する。
この場合には、ＭＯＳトランジスタＴ６、Ｔ７の寄生ダイオードＤ６、Ｄ７のそれぞれの印加電圧は順バイアスになる（図４参照）。しかし、ＭＯＳトランジスタＴ８のゲートに電源電圧ＶＤＤが印加され、そのソースに電源電圧ＶＳＳが印加されるので、ＭＯＳトランジスタＴ８はオフになる。さらに、ＭＯＳトランジスタＴ８の寄生ダイオードＤ８の印加電圧は逆バイアスとなる。このため、電源端子２から出力回路５ｃのＭＯＳトランジスタＴ７、Ｔ６に電流が流れることはなく、ＭＯＳトランジスタＴ６、Ｔ７は動作が不定状態の場合があり、この場合にはその電流が流れるおそれがある。 Next, a case where the power supply is reversely connected and the supplied power supply voltage is abnormal will be described.
In this case, the applied voltages of the parasitic diodes D6 and D7 of the MOS transistors T6 and T7 are forward biased (see FIG. 4). However, since the power supply voltage VDD is applied to the gate of the MOS transistor T8 and the power supply voltage VSS is applied to the source thereof, the MOS transistor T8 is turned off. Further, the voltage applied to the parasitic diode D8 of the MOS transistor T8 is reverse biased. Therefore, current does not flow from the power supply terminal 2 to the MOS transistors T7 and T6 of the output circuit 5c, and the MOS transistors T6 and T7 may be in an indefinite state. In this case, the current may flow. .

しかし、このときには、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎのゲートには電源電圧ＶＳＳが印加され、そのソースに電源電圧ＶＤＤが印加されるので、ＭＯＳトランジスタＴ５ｐ、Ｔ５ｎはオンになる。このため、出力回路５ｃのＭＯＳトランジスタＴ６、Ｔ７のゲートは電源電圧ＶＤＤに固定され、ＭＯＳトランジスタＴ６、Ｔ７の不定状態は回避される。従って、電源端子１２から出力回路５ｃのＭＯＳトランジスタＴ７、Ｔ６に電流が流れるのが確実に阻止される。
以上説明したように、第４実施形態によれば、電源が逆接続された場合に出力回路５ｃのＭＯＳトランジスタＴ６、Ｔ７に電流が流れるのを確実に阻止して、出力回路５ｃを確実に保護できる。 However, at this time, since the power supply voltage VSS is applied to the gates of the MOS transistors T5p and T5n and the power supply voltage VDD is applied to the sources thereof, the MOS transistors T5p and T5n are turned on. For this reason, the gates of the MOS transistors T6 and T7 of the output circuit 5c are fixed to the power supply voltage VDD, and the indefinite state of the MOS transistors T6 and T7 is avoided. Therefore, current is reliably prevented from flowing from the power supply terminal 12 to the MOS transistors T7 and T6 of the output circuit 5c.
As described above, according to the fourth embodiment, when the power source is reversely connected, current is surely prevented from flowing through the MOS transistors T6 and T7 of the output circuit 5c, and the output circuit 5c is reliably protected. it can.

（その他の実施形態）
なお、図２に示す第２実施形態では、駆動回路６の保護素子としてＰ型のＭＯＳトランジスタＴ４を使用し、出力回路５の保護素子としてＰ型のＭＯＳトランジスタＴ５、Ｔ８を使用した例について説明した。しかし、Ｐ型のＭＯＳトランジスタＴ４、Ｔ５、Ｔ８に代え、これらをＮ型のＭＯＳトランジスタを使用することも可能である。
この場合には、Ｐ型のＭＯＳトランジスタＴ４に代えて使用されるＮ型のＭＯＳトランジスタは、駆動回路６のＭＯＳトランジスタＴ３に接続される。また、Ｐ型のＭＯＳトランジスタＴ８に代えて使用されるＮ型のＭＯＳトランジスタは、出力回路５のＭＯＳトランジスタＴ７に接続される。さらに、Ｐ型のＭＯＳトランジスタＴ５に代えて使用されるＮ型のＭＯＳトランジスタは、電源端子１、２との接続関係が変更される。
このようにトランジスタを変更できる点については、図１、図３、図４に示す第１、第３、第４の実施形態についても同様である。 (Other embodiments)
In the second embodiment shown in FIG. 2, an example in which a P-type MOS transistor T4 is used as a protective element of the drive circuit 6 and P-type MOS transistors T5 and T8 are used as protective elements of the output circuit 5 will be described. did. However, it is also possible to use N-type MOS transistors instead of P-type MOS transistors T4, T5, and T8.
In this case, an N-type MOS transistor used in place of the P-type MOS transistor T4 is connected to the MOS transistor T3 of the drive circuit 6. An N-type MOS transistor used instead of the P-type MOS transistor T8 is connected to the MOS transistor T7 of the output circuit 5. Further, an N-type MOS transistor used in place of the P-type MOS transistor T5 has a connection relationship with the power supply terminals 1 and 2 changed.
The point that the transistor can be changed in this way is the same in the first, third, and fourth embodiments shown in FIGS.

（電子機器の実施形態）
次に、電子機器の実施形態について説明する。
この実施形態は、上記の半導体装置の実施形態を適用したものである。すなわち、この実施形態は上記の半導体装置のうちのいずれかを、例えばビデオカメラ、電子スチルカメラ、Ｉ／Ｏ装置などに適用したものである。
このような構成の電子機器の実施形態によれば、上記の半導体装置を使用することで、電源を逆接続した場合に、その逆接続から内部回路などを確実に保護できる。 (Embodiment of electronic device)
Next, an embodiment of an electronic device will be described.
In this embodiment, the above-described embodiment of the semiconductor device is applied. That is, in this embodiment, any one of the semiconductor devices described above is applied to, for example, a video camera, an electronic still camera, an I / O device, or the like.
According to the embodiment of the electronic apparatus having such a configuration, when the power supply is reversely connected, the internal circuit and the like can be reliably protected from the reverse connection by using the semiconductor device.

本発明の半導体装置の第１実施形態の構成を示す回路図である。1 is a circuit diagram showing a configuration of a first embodiment of a semiconductor device of the present invention. 本発明の半導体装置の第２実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 2nd Embodiment of the semiconductor device of this invention. 本発明の半導体装置の第３実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 3rd Embodiment of the semiconductor device of this invention. 本発明の半導体装置の第４実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 4th Embodiment of the semiconductor device of this invention. 従来装置の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a conventional apparatus. トランジスタの寄生素子を示す図である。It is a figure which shows the parasitic element of a transistor.

符号の説明Explanation of symbols

１、２・・・電源端子、５、５ａ〜５ｃ・・・出力回路、６、６ａ、６ｂ・・・駆動回路、Ｔ１、Ｔ３、Ｔ６、Ｔ７・・・ＭＯＳトランジスタ、Ｔ２、Ｔ４、Ｔ５、Ｔ８・・・ＭＯＳトランジスタ（スイッチング素子） 1, 2... Power supply terminal, 5, 5 a to 5 c, output circuit, 6, 6 a, 6 b, drive circuit, T 1, T 3, T 6, T 7, MOS transistor, T 2, T 4, T 5, T8 ... MOS transistor (switching element)

Claims (9)

第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
入力信号により駆動する第１ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタの基板端子と接続される第２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第１ＭＯＳトランジスタのゲートと接続される第３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第２スイッチング素子と、
を備えることを特徴とする半導体装置。 A semiconductor device that operates based on a power supply voltage applied to a first power supply terminal and a second power supply terminal,
An output circuit including a first MOS transistor driven by an input signal, to which a power supply voltage applied to the first power supply terminal and the second power supply terminal is applied;
A gate connected to one of the first power supply terminal or the second power supply terminal, a source connected to a source of the first MOS transistor, and a drain connected to a substrate terminal of the first MOS transistor; A first switching element that is conductive when a magnitude relationship between power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal;
The gate is connected to one of the first power supply terminal or the second power supply terminal, the source is connected to one of the first power supply terminal or the second power supply terminal, and the drain is connected to the gate of the first MOS transistor. A second switching element comprising a third MOS transistor, which is non-conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and which is conductive when abnormal;
A semiconductor device comprising: 前記出力回路、前記第１スイッチング素子、および前記第２スイッチング素子を同一半導体基板に設けたことを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the output circuit, the first switching element, and the second switching element are provided on the same semiconductor substrate. 第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、
前記駆動回路の出力信号により駆動する第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタの基板端子と接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第３ＭＯＳトランジスタのゲートと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、
を備えることを特徴とする半導体装置。 A semiconductor device that operates based on a power supply voltage applied to a first power supply terminal and a second power supply terminal,
A drive circuit including a first MOS transistor and a second MOS transistor driven by an input signal, to which a power supply voltage applied to the first power supply terminal and the second power supply terminal is applied;
An output circuit including a third MOS transistor driven by an output signal of the drive circuit, to which a power supply voltage applied to the first power supply terminal and the second power supply terminal is applied;
A gate connected to one of the first power supply terminal or the second power supply terminal, a source connected to a drain of the first MOS transistor, and a drain connected to a drain of the second MOS transistor; A first switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal;
The gate is connected to one of the first power supply terminal or the second power supply terminal, the source is connected to the source of the first MOS transistor, and the drain is connected to the substrate terminal of each of the first MOS transistor and the fourth MOS transistor. A second switching element which is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal and is nonconductive when abnormal,
A gate is connected to one of the first power supply terminal or the second power supply terminal, a source is connected to a source of the third MOS transistor, and a drain is made of a sixth MOS transistor connected to a substrate terminal of the third MOS transistor, A third switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal;
A gate is connected to one of the first power supply terminal or the second power supply terminal, a source is connected to one of the first power supply terminal or the second power supply terminal, and a drain is connected to the gate of the third MOS transistor. A fourth switching element comprising a seventh MOS transistor, which is non-conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and which is conductive when abnormal;
A semiconductor device comprising: 前記駆動回路、前記出力回路、および前記第１〜第４スイッチング素子を同一半導体基板に設けたことを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the drive circuit, the output circuit, and the first to fourth switching elements are provided on the same semiconductor substrate. 第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される駆動回路と、
Ｎ個の出力回路からなり、前記Ｎ個の出力回路のそれぞれは、前記駆動回路の出力信号により駆動される第３ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加されるようになっている出力部と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第４ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのそれぞれの基板端子と接続される第５ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのソースと共通接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタの基板端子と共通接続される第６ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記Ｎ個の出力回路の第３ＭＯＳトランジスタのゲートと共通接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第４スイッチング素子と、
を備えることを特徴とする半導体装置。 A semiconductor device that operates based on a power supply voltage applied to a first power supply terminal and a second power supply terminal,
A drive circuit including a first MOS transistor and a second MOS transistor driven by an input signal, to which a power supply voltage applied to the first power supply terminal and the second power supply terminal is applied;
Each of the N output circuits includes a third MOS transistor driven by an output signal of the drive circuit, and a power supply voltage applied to the first power supply terminal and the second power supply terminal. An output section adapted to be applied, and
A gate connected to one of the first power supply terminal or the second power supply terminal, a source connected to a drain of the first MOS transistor, and a drain connected to a drain of the second MOS transistor; A first switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal;
The gate is connected to one of the first power supply terminal or the second power supply terminal, the source is connected to the source of the first MOS transistor, and the drain is connected to the substrate terminal of each of the first MOS transistor and the fourth MOS transistor. A second switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal,
A gate is connected to one of the first power supply terminal or the second power supply terminal, a source is commonly connected to a source of a third MOS transistor of the N output circuits, and a drain is a third MOS transistor of the N output circuits. The sixth MOS transistor is commonly connected to the substrate terminal of the first power supply terminal, and is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal. A third switching element;
A gate is connected to one of the first power supply terminal or the second power supply terminal, a source is connected to one of the first power supply terminal or the second power supply terminal, and a drain is a third MOS transistor of the N output circuits. A fourth MOS transistor which is non-conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is conductive when abnormal. A switching element;
A semiconductor device comprising: 前記駆動回路、前記出力部、および前記第１〜第４スイッチング素子を同一半導体基板に設けたことを特徴とする請求項５に記載の半導体装置。   6. The semiconductor device according to claim 5, wherein the drive circuit, the output unit, and the first to fourth switching elements are provided on the same semiconductor substrate. 第１電源端子と第２電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
第１入力信号により駆動する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第１駆動回路と、
第２入力信号により駆動する第３ＭＯＳトランジスタと第４ＭＯＳトランジスタを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される第２駆動回路と、
前記第１駆動回路の出力信号により駆動する第５ＭＯＳトランジスタと前記第２駆動回路の出力信号に基づいて駆動する第６ＭＯＳトランジスタとを含み、前記第１電源端子と前記第２電源端子に与えられる電源電圧が印加される出力回路と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのドレインと接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続される第７ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのドレインと接続され、ドレインが前記第４ＭＯＳトランジスタのドレインと接続される第８ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１ＭＯＳトランジスタのソースと接続され、ドレインが前記第１ＭＯＳトランジスタおよび前記第７ＭＯＳトランジスタのそれぞれの基板端子と接続される第９ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第３スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第３ＭＯＳトランジスタのソースと接続され、ドレインが前記第３ＭＯＳトランジスタおよび前記第８ＭＯＳトランジスタのそれぞれの基板端子と接続される第１０ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第４スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第５ＭＯＳトランジスタのソースと接続され、ドレインが前記第５ＭＯＳトランジスタの基板端子と接続される第１１ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第５スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第５ＭＯＳトランジスタのゲートと接続される第１２ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第６スイッチング素子と、
ゲートが前記第１電源端子または前記第２電源端子の一方に接続され、ソースが前記第１電源端子または前記第２電源端子の一方に接続され、ドレインが前記第６ＭＯＳトランジスタのゲートと接続される第１３ＭＯＳトランジスタからなり、前記第１電源端子と第２電源端子に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する第７スイッチング素子と、
を備えることを特徴とする半導体装置。 A semiconductor device that operates based on a power supply voltage applied to a first power supply terminal and a second power supply terminal,
A first drive circuit including a first MOS transistor and a second MOS transistor driven by a first input signal, to which a power supply voltage applied to the first power supply terminal and the second power supply terminal is applied;
A second drive circuit including a third MOS transistor and a fourth MOS transistor driven by a second input signal, to which a power supply voltage applied to the first power supply terminal and the second power supply terminal is applied;
A power supply provided to the first power supply terminal and the second power supply terminal, including a fifth MOS transistor driven by the output signal of the first drive circuit and a sixth MOS transistor driven based on the output signal of the second drive circuit An output circuit to which a voltage is applied;
The gate is connected to one of the first power supply terminal or the second power supply terminal, the source is connected to the drain of the first MOS transistor, and the drain is connected to the drain of the second MOS transistor. A first switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal;
A gate connected to one of the first power supply terminal or the second power supply terminal, a source connected to a drain of the third MOS transistor, and a drain connected to a drain of the fourth MOS transistor; A second switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal;
The gate is connected to one of the first power supply terminal or the second power supply terminal, the source is connected to the source of the first MOS transistor, and the drain is connected to the substrate terminal of each of the first MOS transistor and the seventh MOS transistor. A third switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal,
The gate is connected to one of the first power supply terminal or the second power supply terminal, the source is connected to the source of the third MOS transistor, and the drain is connected to the substrate terminal of each of the third MOS transistor and the eighth MOS transistor. A fourth switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal,
A gate connected to one of the first power supply terminal or the second power supply terminal, a source connected to a source of the fifth MOS transistor, and a drain connected to a substrate terminal of the fifth MOS transistor; A fifth switching element that is conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and is nonconductive when abnormal;
A gate is connected to one of the first power supply terminal or the second power supply terminal, a source is connected to one of the first power supply terminal or the second power supply terminal, and a drain is connected to the gate of the fifth MOS transistor. A sixth switching element comprising a twelfth MOS transistor, which is non-conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and which is conductive when abnormal;
A gate is connected to one of the first power supply terminal or the second power supply terminal, a source is connected to one of the first power supply terminal or the second power supply terminal, and a drain is connected to the gate of the sixth MOS transistor. A seventh switching element comprising a thirteenth MOS transistor, which is non-conductive when the magnitude relationship between the power supply voltages applied to the first power supply terminal and the second power supply terminal is normal, and which is conductive when abnormal;
A semiconductor device comprising: 前記第１駆動回路、前記第２駆動回路、前記出力回路、および前記第１〜第７スイッチング素子を同一半導体基板に設けたことを特徴とする請求項７に記載の半導体装置。   8. The semiconductor device according to claim 7, wherein the first drive circuit, the second drive circuit, the output circuit, and the first to seventh switching elements are provided on the same semiconductor substrate. 請求項１乃至請求項８のうちの何れかに記載の半導体装置を含むことを特徴とする電子機器。   An electronic apparatus comprising the semiconductor device according to claim 1.
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