JP2009267646A - デューティ補正回路 - Google Patents
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Abstract
【課題】伝送速度が異なる複数のマンチェスタ符号化信号のデューティ比を補正可能なデューティ補正回路を得ること。
【解決手段】本発明にかかるデューティ補正回路は、マンチェスタ符号化された受信信号の連続する2つの立上りエッジの間隔または立下りエッジの間隔に基づいて受信信号の伝送速度を判定するシンボル周期判定回路7と、受信信号の“Hレベル”または“Lレベル”の継続時間を観測するエッジ検出回路2およびカウンタ3と、観測結果および判定結果に基づいて波形歪みを検出する波形歪み検出回路4と、波形歪みが検出された場合に波形歪み発生期間、受信信号を反転することにより波形の補正を行うセレクタ5と、を備えることとした。
【選択図】 図1
【解決手段】本発明にかかるデューティ補正回路は、マンチェスタ符号化された受信信号の連続する2つの立上りエッジの間隔または立下りエッジの間隔に基づいて受信信号の伝送速度を判定するシンボル周期判定回路7と、受信信号の“Hレベル”または“Lレベル”の継続時間を観測するエッジ検出回路2およびカウンタ3と、観測結果および判定結果に基づいて波形歪みを検出する波形歪み検出回路4と、波形歪みが検出された場合に波形歪み発生期間、受信信号を反転することにより波形の補正を行うセレクタ5と、を備えることとした。
【選択図】 図1
Description
本発明は、マンチェスタ符号化された受信信号を正しいデューティ比の信号に補正するデューティ補正回路に関する。
マンチェスタ符号化された受信信号を復調するにあたって受信信号のデューティ比を補正する従来のデューティ補正回路の一例として下記特許文献1に記載のデューティ補正回路が存在する。このデューティ補正回路は、システムにおいて予め設定された1種類の伝送速度の受信信号を対象として補正を行うものである。具体的には、マンチェスタ符号の立上りエッジと立下りエッジの間隔が0.5シンボル周期または1シンボル周期である特徴、すなわち、0.5シンボル周期毎または1シンボル周期毎にゼロクロス点を有する特徴を利用し、受信信号のエッジ(ゼロクロス点)を検出後、次にエッジを検出するまでの時間が0.5シンボル周期未満の場合は0.5シンボル周期で信号レベルが変化する(ゼロクロスする)ように、また、次にエッジを検出するまでの時間が1シンボル周期を超える場合には、1シンボル周期で信号レベルが変化するように、受信信号を補正する。
しかしながら、従来のデューティ補正回路は、単一の伝送速度(シンボル周期)でマンチェスタ符号化された受信信号のデューティ比を補正する回路であり、複数の伝送速度(例えば、106kbps,212kbps,424kbps)に対応していなかった。このため、単一の受信装置で複数の伝送速度の受信信号(例えば106kbpsの受信信号と212kbpsの受信信号)を受信しなければならないようなシステムに従来のデューティ補正回路を適用する場合、各伝送速度の信号に対して個別に補正回路を設ける必要があり、装置規模やコストが増大してしまう、という問題があった。
本発明は、上記に鑑みてなされたものであって、伝送速度が異なる複数のマンチェスタ符号化された信号を対象としてデューティ比を補正可能な複数の伝送速度に対応してマンチェスタ符号化された信号のデューティ比を補正可能なデューティ補正回路を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、マンチェスタ符号化された信号を受信する受信手段と、受信信号の連続する2つの立上りエッジの間隔または立下りエッジの間隔に基づいて当該受信信号の伝送速度を判定する伝送速度判定手段と、前記受信手段が受信した信号の“Hレベル”または“Lレベル”の継続時間を観測する観測手段と、前記観測手段による観測結果および前記伝送速度判定手段による判定結果に基づいて波形歪みを検出する波形歪み検出手段と、前記波形歪み検出手段で波形歪みが検出された場合に波形歪み発生期間、受信信号を反転させることにより波形の補正を行う波形補正手段と、を備えることを特徴とする。
この発明によれば、連続する2つの立上りエッジまたは立下りエッジの間隔に基づいて受信信号の伝送速度を判定し、判定結果に従って受信信号の波形補正(デューティ比補正)動作を実行することとしたので、伝送速度が異なるマンチェスタ符号化信号のデューティ比を単一の回路で補正できる、という効果を奏する。
以下に、本発明にかかるデューティ補正回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態1.
図1は、本発明にかかるデューティ補正回路の実施の形態1の構成例を示す図である。このデューティ補正回路(以下、単に補正回路と記載する)は、入力端子1、エッジ検出回路2、カウンタ3歪み検出回路4、セレクタ5、反転回路6、シンボル周期判定回路7および出力端子8を備え、受信装置10を構成している。
図1は、本発明にかかるデューティ補正回路の実施の形態1の構成例を示す図である。このデューティ補正回路(以下、単に補正回路と記載する)は、入力端子1、エッジ検出回路2、カウンタ3歪み検出回路4、セレクタ5、反転回路6、シンボル周期判定回路7および出力端子8を備え、受信装置10を構成している。
入力端子1は、マンチェスタ符号化された受信信号の入力端子である。エッジ検出回路2は、受信信号のエッジ(立上りエッジおよび立下りエッジ)検出を行い、エッジを検出した場合には後段のカウンタ3に対してリセットパルス(RESET)を出力する。カウンタ3は、常時動作を行い、クロック周期でカウントアップを行う。また、エッジ検出回路2からのリセットパルスを検出した場合にはリセットする(カウント値を初期化する)。歪み検出回路4は、カウンタ3の出力信号(カウント値)、エッジ検出回路2の出力信号およびシンボル周期判定回路の出力信号に基づいて受信信号の波形歪みを検出し、検出結果を示すセレクタ信号を出力することによりセレクタ5を制御する。セレクタ5は、歪み検出回路4から受け取ったセレクタ信号に従い、入力端子1から入力された受信信号または反転回路6から入力された信号の一方を選択して出力することによりデューティ比が補正された受信信号(図示した補正信号)を生成する。出力端子8は、セレクタ5から出力された補正信号を出力する。
また、シンボル周期判定回路7は、立上りエッジ検出回路71、カウンタ72、立上りエッジ周期検出回路73および伝送速度判定回路74を備え、これらの構成要素が後述する処理を実行することにより、入力端子1から入力された受信信号の伝送速度を判別し、判別結果を歪み検出回路4へ通知する。
立上りエッジ検出回路71は、受信信号の立上りエッジ検出を行い、立上りエッジを検出した場合にはその旨を示す信号(立上りエッジ検出パルス)をカウンタ72および立上りエッジ周期検出回路73へ出力する。カウンタ72は、クロック周期でカウントアップを行うカウンタであり、たとえば、受信信号の伝送速度判定が終了していない状態かつカウント動作を行っていない状態で立上りエッジ検出回路71から立上りエッジ検出パルスが入力されるとカウント値を初期化して動作を開始する。また、カウント動作中に再度立上りエッジ検出パルスが入力されるとカウントを停止する。立上りエッジ周期検出回路73は、立上りエッジ検出回路71からの出力信号(立上りエッジ検出パルス)およびカウンタ72からの出力信号(カウント値)に基づいて隣り合った立上りエッジ間の周期を検出する。伝送速度判定回路74は、立上りエッジ周期検出回路により検出された周期に基づいて受信信号の伝送速度を判定し、判定結果に従ったデューティ比補正処理が実行されるように、歪み検出回路4の動作パラメータ設定を変更する。なお、本実施の形態では、補正回路が使用する基準クロックを動作周波数が6.78MHzのクロックとして説明を行う。
ここで、本実施の形態の補正回路の詳細動作を説明する前に、動作の概要を図2に基づいて説明する。図2は、受信信号とデューティ比補正動作の関係を例示した図である。図2に示したように、本実施の形態の補正回路は、信号の受信動作を開始すると、まずシンボル周期(伝送速度)の判定処理を実行し、シンボル周期の判定が終了すると、判定結果に従ったデューティ補正処理を開始し、デューティ比が調整された受信信号を生成する。この結果、受信装置はデューティ比が調整された受信信号の復調を行うことになり、ビット誤り率の低い復調が実現される。
つづいて、本実施の形態の補正回路が扱う信号(マンチェスタ符号化された受信信号)について説明する。図3は、本実施の形態の補正回路に入力される受信信号の一例を示す図であり、補正回路に入る受信信号の始めの部分(プリアンブルパターン前半部分)の例を示している。また、同一ビットパターンの信号が異なる伝送速度で送信された場合の各信号の関係を示したタイミングチャートである。図3では、マンチェスタ符号の“10”がデータ「1」を示し、“01”がデータ「0」を示す場合の例を示している。
図3においては、最上段から4番目までの4つの信号(信号31a,信号31b,信号31a’,信号31b’)が424kbpsの信号を示し、5番目から8番目までの4つの信号(信号32a,信号32b,信号32a’,信号32b’)が212kbpsの信号を示し、9番目以降の4つの信号(信号33a,信号33b,信号33a’,信号33b’)が106kbpsの信号を示している。また、各伝送速度の4つの信号は、上から順番に、伝送データが“11”で歪み成分を含まないマンチェスタ符号(信号XXa)、伝送データが“10”で歪み成分を含まないマンチェスタ符号(信号XXb)、伝送データが“11”で歪み成分を含んだマンチェスタ符号(信号XXa’)、伝送データが“10”で歪み成分を含んだマンチェスタ符号(信号XXb’)、である(XX=31,32,33)。また、図3に示した<6>,<10>,<14>,<16>などはその区間(隣り合った立上りエッジと立下りエッジの間)におけるカウンタ72のカウント数(その区間で何回カウントアップされるかを示す数)である。
ここで、424kbpsの信号のシンボル周期をT1、212kbpsの信号のシンボル周期をT2、106kbpsの信号のシンボル周期をT3とした場合、「T2=T1×2」,「T3=T1×4」が成立する。また、受信信号が歪み成分を含まない場合、隣り合った立上りエッジの間隔(立上りエッジ周期)は、424kbpsの信号ではT1またはT1×1.5、212kbpsの信号ではT2またはT2×1.5、106kbpsの信号ではT3またはT3×1.5、となることがわかる。なお、図3から、立上りエッジ周期がシンボル周期と一致するのは伝送データのビット状態が変化しない場合(同じデータが連続する場合)、立上りエッジ周期がシンボル周期の1.5倍となるのは伝送データのビット状態が変化する場合である。そして、上述したようにクロックの動作周波数が6.78MHz、カウンタ72はクロック周期に同期してカウントアップを行うため、クロック周期をTCとした場合、424kbpsの信号における立上りエッジ周期はT1=6.78/0.424×TC=16TCまたはT1×1.5=24TCとなる。すなわち、424kbpsの信号における立上りエッジ周期はカウンタ72が16回カウントアップする時間または24回カウントアップする時間となる。同様に、212kbpsの信号における立上りエッジ周期は32TCまたは48TCとなり、106kbpsの信号における立上りエッジ周期は64TCまたは96TCとなる。なお、立上りエッジではなく立下りエッジに着目した場合であっても、隣り合った立下りエッジの間隔(立下りエッジ周期)は上述した立上りエッジ周期と同じ特徴を有する。また、プリアンブルパターンの前半部分の信号を例にとって説明を行ったが、これ以外の部分でも同じ特徴を有する。
また、図4は、マンチェスタ符号の“01”がデータ「1」を示し、“10”がデータ「0」を示す場合の受信信号の一例を示す図であり、図3と同じく補正回路に入る受信信号の始めの部分(プリアンブルパターン前半部分)の例を示している。
図4においても、図3と同様に、最上段から4番目までの4つの信号(信号41a,信号41b,信号41a’,信号41b’)が424kbpsの信号を示し、5番目から8番目までの4つの信号(信号42a,信号42b,信号42a’,信号42b’)が212kbpsの信号を示し、9番目以降の4つの信号(信号43a,信号43b,信号43a’,信号43b’)が106kbpsの信号を示している。また、各伝送速度の4つの信号は、上から順番に、伝送データが“11”で歪み成分を含まないマンチェスタ符号、伝送データが“10”で歪み成分を含まないマンチェスタ符号、伝送データが“11”で歪み成分を含んだマンチェスタ符号、伝送データが“10”で歪み成分を含んだマンチェスタ符号、である。なお、図3と同様に、<6>,<10>,<14>,<16>などはその区間におけるカウンタ72のカウント数である。
この場合も、424kbpsの信号のシンボル周期をT1、212kbpsの信号のシンボル周期をT2、106kbpsの信号のシンボル周期をT3とした場合、「T2=T1×2」,「T3=T1×4」が成立する。また、受信信号が歪み成分を含まない場合、隣り合った立上りエッジの間隔(立上りエッジ周期)は、424kbpsの信号ではT1またはT1×1.5、212kbpsの信号ではT2またはT2×1.5、106kbpsの信号ではT3またはT3×1.5、となることがわかる。立上りエッジではなく立下りエッジに着目した場合であっても、隣り合った立下りエッジの間隔(立下りエッジ周期)は上述した立上りエッジ周期と同じ特徴を有する。
したがって、シンボル周期判定回路7は、図3および図4に示した特徴を利用して入力信号である受信信号のシンボル周期(伝送速度)を判定する。以下、シンボル周期判定回路7の動作を中心に、本実施の形態の補正回路の動作を図5に基づいて説明する。ここで、本実施の形態では、受信信号の伝送速度が424kbps、212kbpsおよび106kbpsのいずれかとなる場合の動作例について説明する。なお、図5は、本実施の形態の補正回路の動作例を示すフローチャートである。参考までに、本実施の形態で前提とするデータとマンチェスタ符号の対応関係を図6に示す。図6に示したように、本実施の形態では、データ(NRZ信号)の「0」にマンチェスタ符号“01”が対応し、「1」にマンチェスタ符号“10”が対応する場合を考える。
本実施の形態の補正回路において、受信信号が入力され、シンボル周期判定回路7の立上りエッジ検出回路71が立上りエッジを検出すると(ステップS1)、立上りエッジ検出回路71は、立上りエッジ検出パルスをカウンタ72および立上りエッジ周期検出回路73に対して出力する。カウンタ72は、動作停止中に立上りエッジ検出パルスを受け取るとカウント値を初期化するとともにクロック周期に同期したカウントアップ動作を開始する。なお、立上りエッジ周期検出回路73は、この時点では、何も行わず、1回目の立上りエッジ検出パルスを受信したことを記憶する。そして、立上りエッジ検出回路71が次の立上りエッジを検出し、立上りエッジ検出パルスを出力すると、これを受け取ったカウンタ72はカウントアップ動作を停止し、立上りエッジ周期検出回路73は、カウンタ72から出力されるカウント値を取得することにより立上りエッジ周期を検出する(ステップS2)。なお、カウンタ72を常時動作させておき(途中でカウント値をリセットしない)、立上りエッジ周期検出回路73は、立上りエッジ検出パルスを受信する度にカウンタ72のカウント値を取得し、取得したカウント値の差を求めて立上りエッジ周期を算出するような構成としてもよい。
立上りエッジ周期検出回路73により立上りエッジ周期が検出されると、次に伝送速度判定回路74が、ステップS3およびS4を実行し、受信信号の伝送速度を立上りエッジ周期に基づいて判定する。このとき、上述した立上りエッジ周期の特徴、を利用して判定を行う。すなわち、波形歪みを有さない場合、伝送速度が424kbpsの信号では、立上りエッジ周期がカウント数16または24に相当し、伝送速度が212kbpsの信号では、立上りエッジ周期がカウント数32または48に相当し、伝送速度が106kbpsの信号では、立上りエッジ周期がカウント数64または96に相当することを利用する。
判定処理を具体的に示すと、伝送速度判定回路74は、まず、立上りエッジ周期に相当するカウント数Nが「N≦28」を満たすかどうかを判定し(ステップS3)、「N≦28」が成立していれば(ステップS3,Yes)、シンボル周期がT1、すなわち伝送速度が424kbpsの信号であると判定する(ステップS5)。なお、Nを「28」と比較するのは、伝送速度が424kbpsの場合のとりうるカウント数の大きい側が「24」であるのに対して伝送速度が212kbpsの場合のとりうるカウント数の小さい側が「32」であるためであり、これらの中間値とカウント数Nを比較することとした。
一方、「N≦28」が成立しなければ(ステップS3,No)、さらに、「N≦56」が成立するかどうか、すなわち「28<N≦56」が成立するかどうかを判定する(ステップS4)。そして、「N≦28」が成立していれば(ステップS4,Yes)、シンボル周期がT2、すなわち伝送速度が212kbpsの信号であると判定する(ステップS8)。これに対して、「N≦28」が成立しなければ(ステップS4,No)、シンボル周期がT3、すなわち伝送速度が106kbpsの信号であると判定する(ステップS11)。なお、Nを「56」と比較するのは、伝送速度が212kbpsの場合のとりうるカウント数の大きい側が「48」であるのに対して伝送速度が106kbpsの場合のとりうるカウント数の小さい側が「64」であるためであり、これらの中間値とカウント数Nを比較することとした。
伝送速度判定回路74による判定結果は歪み検出回路4へ出力され、歪み検出回路4は、受け取った判定結果に従った動作(セレクタ5の制御)を行う。この結果、受信信号のデューティ比が補正され、補正後の信号(補正信号)がセレクタ5から出力される(ステップS6、S7、S9、S10、S12、S13)。
ここで、伝送速度判定回路74による判定結果に応じて実行されるステップS6、S9およびS12のデューティ比補正動作について説明する。
ステップS6で実行される、伝送速度424kbpsの受信信号に対する補正動作について図7−1を参照しながら説明する。なお、図7−1は、伝送速度が424kbpsの受信信号に対して実行する補正動作の様子を示す図である。また、図示した<6>,<8>,<16>などは各区間(隣り合った立上りエッジと立下りエッジの間)におけるカウンタ3のカウント数を示している。
伝送速度を424kbpsと判定すると、伝送速度判定回路74は歪み検出回路4に対して、長パルス用設定値“16”および短パルス用設定値“8”を通知する。これらの通知を受けた歪み検出回路4は、通知内容に対応した動作(424kbpsの受信信号を補正するための動作)を実行する。
まず、エッジ検出回路2から歪み検出回路4に対して出力されるリセットパルスのパルス幅が長パルス用設定値“16”より大きくなった場合の動作(波形歪により大きくなったパルス幅を正常なパルス幅に調整する動作)について説明する。エッジ検出回路2において、受信信号に対して、図7−1の立上りエッジ#1Cが検出されたとする。すると、カウンタ3ではエッジ検出回路2から出力されるリセットパルスによりカウンタ3をリセットする。カウンタ出力が“1”〜“16”の間は波形歪み検出回路4からセレクタ信号“L”が出力され、セレクタ5では受信信号を選択して出力する。そして、次のエッジ#1Dが検出される前にカウンタ3の出力が“17”となった場合、波形歪み検出回路4ではカウンタ出力が長パルス用設定値“16”を超えたことから波形歪みと判断し、セレクタ信号“H”を出力する。セレクタ5では反転回路6から出力された受信信号の反転信号を選択して出力する。これにより、受信信号の“H”が強制的に“L”となるため、補正信号のデューティ比が改善される。
次に、パルス幅が短パルス用設定値“8”より小さくなった場合の動作(波形歪により小さくなったパルス幅を正常なパルス幅に調整する動作)について説明する。エッジ検出回路2において、図7−1の立上りエッジ#1Aが検出されたとする。すると、カウンタ3ではエッジ検出回路2から出力されるリセットパルスによりカウンタ3をリセットする。ここで、波形歪みを有していなければ、カウンタ3の出力が“1”〜“8”の間は波形歪み検出回路4からセレクタ信号“L”が出力され、セレクタ5ではセレクタ信号“L”に対応する信号である受信信号を選択して出力するはずである。しかしながら、図7−1の例では、カウンタ3の出力が“8”となる前に次のエッジ#1Bを検出しエッジ検出回路2はリセットパルスを出力し、これを受け取ることによりカウンタ3はリセットされる。このとき、同じリセットパルスを受け取った波形歪み検出回路4ではカウンタが“6”(短パルス用設定値“8”以下)の時に次エッジが来たと判断し、波形歪みと判断してセレクタ信号“H”を出力する。セレクタ信号“H”を受け取ったセレクタ5ではセレクタ信号“H”に対応する信号である反転回路6の出力信号(受信信号の反転信号)を選択して出力する。これにより、受信信号の“L”が強制的に“H”となるため、受信信号のデューティ比が改善される。また、この場合、歪み補正を行っている間、カウンタ3の動作を停止させるために波形歪み検出回路4からカウンタ3に対してDISABLE信号を出力する。
つづいて、ステップS9で実行される伝送速度212kbpsの受信信号に対する補正動作について図7−2を参照しながら説明する。なお、図7−2は、伝送速度が212kbpsの受信信号に対して実行する補正動作の様子を示す図である。伝送速度を212kbpsと判定すると、伝送速度判定回路74は歪み検出回路4に対して、長パルス用設定値“32”および短パルス用設定値“16”を通知する。これらの通知を受けた歪み検出回路4は、通知内容に対応した動作(212kbpsの受信信号を補正するための動作)を実行する。
長パルス用設定値“32”および短パルス用設定値“16”の通知を受けた歪み検出回路4における動作は、上述したステップS6での補正動作と基本的に同じである。すなわち、エッジ検出回路2が立上りエッジを検出してリセットパルスを出力すると、リセットパルスの出力先の一つであるカウンタ3は、リセットを実行した後カウントを開始する。一方、リセットパルスのもう一方の出力先である歪み検出回路4は、セレクタ信号“L”の出力を開始し、その後、カウンタ3によるカウント値が短パルス用設定値(16)に達する前に次のリセットパルスを受け取った場合、セレクタ信号を“H”に切り換える。また、カウンタ3によるカウント値が長パルス用設定値(32)に達したにもかかわらず次のリセットパルスを受け取らなかった場合にも、セレクタ信号を“H”に切り換える。
これにより、波形歪によりパルス幅が通常よりも短くなった場合および通常よりも長くなった場合のいずれの場合にも正常なパルス幅(デューティ比)に改善され、改善後の信号(補正信号)が出力端子8から出力される。
また、ステップS12で実行される伝送速度106kbpsの受信信号に対する補正動作(図7−3参照)も、歪み検出回路4がセレクタ5へ通知する設定値の値が異なるだけであり上述したステップS6,S9の動作と同じである。
すなわち、伝送速度を106kbpsと判定すると、伝送速度判定回路74は歪み検出回路4に対して、長パルス用設定値“64”および短パルス用設定値“32”を通知する。長パルス用設定値“64”および短パルス用設定値“32”の通知を受けた歪み検出回路4においては、エッジ検出回路2から受け取るリセットパルスとそのときのカウンタ3によるカウント値に基づいてセレクタ信号を制御する。具体的には、リセットパルスを受け取るとセレクタ信号“L”の出力を開始し、その後、カウンタ3によるカウント値が短パルス用設定値(32)に達する前に次のリセットパルスを受け取った場合、セレクタ信号を“H”に切り換える。また、カウンタ3によるカウント値が長パルス用設定値(64)に達したにもかかわらず次のリセットパルスを受け取らなかった場合にも、セレクタ信号を“H”に切り換える。これにより、デューティ比が改善された信号(補正信号)が出力端子8から出力される。
このように、本実施の形態では、シンボル周期判定回路が隣り合った立上りエッジの間隔に基づいて受信信号の伝送速度を判定し、判定結果に従った設定にて受信信号のデューティ比補正動作を実行することとした。これにより、異なる伝送速度のマンチェスタ符号化された信号を受信する受信装置において、伝送速度が異なる信号のデューティ比を単一の回路で補正できる。
なお、上記説明では、シンボル周期判定回路7が立上りエッジの間隔(立ち上げりエッジ周期)を監視し、監視結果に基づいて受信信号の伝送速度を判定する構成をとる場合について説明を行ったが、図3や図4を用いた説明でも示したとおり、立上りエッジ周期と立下りエッジ周期は同じ特徴を有するため、立上りエッジではなく立下りエッジを検出するようにした場合(立上りエッジ検出回路71に代えて立下りエッジを検出する回路を備えた構成とした場合)であっても同様の結果が得られる。また、マンチェスタ符号の“10”をデータ「1」に対応させる場合、“01”をデータ「1」に対応させる場合のいずれの構成に対しても本実施の形態のデューティ補正回路を適用可能である。
実施の形態2.
つづいて、実施の形態2のデューティ補正回路について説明する。図8は、実施の形態2のデューティ補正回路の構成例を示す図である。本実施の形態のデューティ補正回路は、実施の形態1のデューティ補正回路が備えるシンボル周期判定回路7に代えてシンボル周期判定回路7aを備え、受信装置10aを構成している。また、シンボル周期判定回路7aは、実施の形態1のシンボル周期判定回路7に対して多数決回路75が追加された構成をとる。すなわち、本実施の形態のデューティ補正回路と実施の形態1のデューティ補正回路の違いは多数決回路75を有するか否かである。したがって、本実施の形態では、実施の形態1と同一の構成要素については同じ符号を付して説明を省略することとし、実施の形態1と異なる多数決回路75およびこれに関連する部分についてのみ説明を行う。
つづいて、実施の形態2のデューティ補正回路について説明する。図8は、実施の形態2のデューティ補正回路の構成例を示す図である。本実施の形態のデューティ補正回路は、実施の形態1のデューティ補正回路が備えるシンボル周期判定回路7に代えてシンボル周期判定回路7aを備え、受信装置10aを構成している。また、シンボル周期判定回路7aは、実施の形態1のシンボル周期判定回路7に対して多数決回路75が追加された構成をとる。すなわち、本実施の形態のデューティ補正回路と実施の形態1のデューティ補正回路の違いは多数決回路75を有するか否かである。したがって、本実施の形態では、実施の形態1と同一の構成要素については同じ符号を付して説明を省略することとし、実施の形態1と異なる多数決回路75およびこれに関連する部分についてのみ説明を行う。
図9は、多数決回路75の構成例を示す図でありこの多数決回路は、複数のDFF(Delay Flip Flop)回路751と、多数決実行回路752と、により構成される。図9に示したDFF回路(D)751は入力信号に対して1クロック周期相当の遅延を与える。多数決実行回路752は、各DFF回路751からの出力信号の多数決をとることにより受信信号(多数決回路75に対する入力信号)からインパルスノイズを除去する。
図10は、多数決回路75の内部動作例を示すタイミングチャートであり、受信信号(入力信号S70)にインパルスノイズが含まれている場合の例を示している。
図11は、多数決回路75に入力される受信信号の一例を示す図であり、受信信号の始めの部分(プリアンブルパターン前半)が入力される場合の例を示している。また、同一ビットパターンの信号が異なる伝送速度で送信された場合の各信号の関係を示したタイミングチャートである。
図11においては、最上段とその次の2つの信号(1番目と2番目の信号)が424kbpsの信号を示し、3番目と4番目の信号が212kbpsの信号を示し、5番目と6番目の信号を示している。また、各伝送速度の2つの信号は、上側が伝送データ“111”を示すマンチェスタ符号、下側が伝送データ“101”を示すマンチェスタ符号、である。<8>,<14>,<16>などはその区間(インパルスノイズを含まない隣り合った立上りエッジと立下りエッジの間)におけるカウンタ72のカウント数を示す。
また、図12は、多数決回路75から出力される信号の一例を示す図であり、図11で示した入力信号に対する出力信号(インパルスノイズが除去された受信信号)を示している。
図13は、実施の形態2の補正回路の動作例を示すフローチャートであり、実施の形態1の補正回路による動作例を示すフローチャート(図5)に対してステップS21が追加されたものとなる。その他のステップS1〜S13の処理については実施の形態1で説明したとおりである。ここでは新たに追加されたステップS21における処理について、図9〜図12を参照しながら説明する。なお、実施の形態1と同様に、基準クロックの動作周波数を6.78MHzとし、受信信号の伝送速度が424kbps、212kbpsおよび106kbpsのいずれかとなる場合の例について説明する。
ステップS21では、多数決回路75が受信信号からインパルスノイズを除去する。具体的には、多数決回路75では、入力された受信信号S70(図9参照)に対する各DFF回路751からの出力(出力信号S71〜S78)を多数決実行回路752が取込み、図10に示したように、多数決実行回路752は、5/8の多数決をとる(入力信号の過半数が示す値を選択して出力する)ことによりインパルスノイズを除去し、インパルスノイズが除去された信号S79を出力する。すなわち、多数決回路75は、図11示したようなインパルスノイズを含んだ、ビットパターンが“111”の424kbps受信信号および“101”の424kbps受信信号、ビットパターンが“111”の212kbps受信信号および“101”の212kbps受信信号、ビットパターンが“111”の106kbps受信信号および“101”の106kbps受信信号、からインパルスノイズを除去し、図12に示したようなインパルスノイズを含まない信号(インパルスノイズ除去後の信号)S79を生成する。なお、図11に示した受信信号S70の各立上りエッジ(立上りエッジ#1a,#1b,…,#2a,#2b,…,#3a,#3b,…)は、多数決回路75の影響により遅延が与えられ、図12に示した各立上りエッジ(立上りエッジ#1a’,#1b’,…,#2a’,#2b’,…,#3a’,#3b’,…)となる。
なお、上記説明では、多数決回路75によりインパルスノイズが除去された信号を立上りエッジ検出回路71のみへ入力させる構成について示したが、エッジ検出回路2やセレクタ5、反転回路6に対しても入力させる構成としてもよい。すなわち入力端子1から入力された受信信号に対して多数決回路75がインパルスノイズを除去するための処理を実行し、得られた信号をエッジ検出回路2、セレクタ5、反転回路6およびシンボル周期判定回路7へ入力させる構成としてもよい。また、多数決回路75が備えるDFF回路751の数は8に限定されない。
このように、本実施の形態では、多数決決回路を利用し、受信信号に含まれるインパルスノイズを除去してから伝送速度の判定を行うこととした。これにより、判定精度を向上させることができる。
以上のように、本発明にかかるデューティ補正回路は、受信装置のビット誤り率を改善する場合に有用であり、特に、マンチェスタ符号化された受信信号に含まれる波形歪み成分を除去し、デューティ比を改善させる場合に適している。
1 入力端子
2 エッジ検出回路
3、72 カウンタ
4 歪み検出回路
5 セレクタ
6 反転回路
7、7a シンボル周期判定回路
8 出力端子
10、10a 受信装置
71 立上りエッジ検出回路
73 立上りエッジ周期検出回路
74 伝送速度判定回路
75 多数決回路
751 DFF回路
752 多数決実行回路
2 エッジ検出回路
3、72 カウンタ
4 歪み検出回路
5 セレクタ
6 反転回路
7、7a シンボル周期判定回路
8 出力端子
10、10a 受信装置
71 立上りエッジ検出回路
73 立上りエッジ周期検出回路
74 伝送速度判定回路
75 多数決回路
751 DFF回路
752 多数決実行回路
Claims (2)
- マンチェスタ符号化された信号を受信する受信手段と、
受信信号の連続する2つの立上りエッジの間隔または立下りエッジの間隔に基づいて当該受信信号の伝送速度を判定する伝送速度判定手段と、
前記受信手段が受信した信号の“Hレベル”または“Lレベル”の継続時間を観測する観測手段と、
前記観測手段による観測結果および前記伝送速度判定手段による判定結果に基づいて波形歪みを検出する波形歪み検出手段と、
前記波形歪み検出手段で波形歪みが検出された場合に波形歪み発生期間、受信信号を反転させることにより波形の補正を行う波形補正手段と、
を備えることを特徴とするデューティ補正回路。 - 受信信号に含まれるインパルスノイズを除去する多数決回路、
をさらに備え、
前記伝送速度判定手段は、前記多数決回路によりインパルスノイズが除去された後の受信信号を利用して伝送速度を判定することを特徴とする請求項1に記載のデューティ補正回路。
Priority Applications (1)
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---|---|---|---|
JP2008113097A JP2009267646A (ja) | 2008-04-23 | 2008-04-23 | デューティ補正回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2008
- 2008-04-23 JP JP2008113097A patent/JP2009267646A/ja active Pending
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