JP2009260668A - Station side device - Google Patents

Station side device Download PDF

Info

Publication number
JP2009260668A
JP2009260668A JP2008107381A JP2008107381A JP2009260668A JP 2009260668 A JP2009260668 A JP 2009260668A JP 2008107381 A JP2008107381 A JP 2008107381A JP 2008107381 A JP2008107381 A JP 2008107381A JP 2009260668 A JP2009260668 A JP 2009260668A
Authority
JP
Japan
Prior art keywords
logical link
processing unit
onu
register
control frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008107381A
Other languages
Japanese (ja)
Other versions
JP4947729B2 (en
Inventor
Akihiko Miyazaki
昭彦 宮崎
Masami Urano
正美 浦野
Kazuhiko Terada
和彦 寺田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2008107381A priority Critical patent/JP4947729B2/en
Publication of JP2009260668A publication Critical patent/JP2009260668A/en
Application granted granted Critical
Publication of JP4947729B2 publication Critical patent/JP4947729B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To reduce a register for storing reception standby completion time, thereby reducing an amount of hardware. <P>SOLUTION: The station side device is provided with: a control frame processing part 16 for individually forming a logical link with a plurality of ONU (Optical Network Unit) by transmitting and receiving a control signal to and from the ONU and providing the ONU with an LLID (Logical Link Identifier); and a band allocation processing part 17 for allocating a band for data transfer. The control frame processing part 16 is provided with: a logical link control unit 164 which has a plurality of logical link instances for individually forming logical links with the ONU; a common resistor 165 commonly used for the plurality of logical link instances; and a registration deletion control unit 166 for mediating order of using the common register 165. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、光伝送路を介して複数の加入者側装置と通信が可能な局側装置に係り、特に未知の加入者側装置を発見する処理について改善を図った局側装置に関するものである。   The present invention relates to a station-side device capable of communicating with a plurality of subscriber-side devices via an optical transmission line, and more particularly to a station-side device that has improved processing for finding an unknown subscriber-side device. .

なお、本明細書で使用する用語の詳細は下記の通りである。 ・ＧＥ−ＰＯＮ（Gigabit Ethernet Passive Optical Network)：ギガビットイーサネット(登録商標)受動光回線網
・ＯＮＵ（Optical Network Unit）：受動光回線網における加入者側装置
・ＯＬＴ（Optical Line Terminal）：受動光回線網における局側装置
・ＭＡＣ（Media Access Contorl）：ＯＳＩ参照モデルにおけるデータリンク層の下位層に位置し、送信するデータをどのような方法で通信媒体上に送出するのかなどの媒体アクセス制御を行う。
・ＤＡ（Destination Address）：イーサネット（登録商標）における４８ビット長の宛先ＭＡＣアドレス
・ＳＡ（Source Address):イーサネット（登録商標）における４８ビットの送信元ＭＡＣアドレス
・ＭＰＣＰ（Multi-Point Control Protocol）：受動光回線網において、共有媒体上にＯＬＴとＯＮＵ間の論理リンクを確立するために必要な情報を運ぶプロトコル。
・Ｐ２ＰＥ（Point-to-Point Emulation）：擬似Ｐ２Ｐ
・ＬＬＩＤ（Logical Link IDentifier）：ＯＬＴに登録されるＯＮＵの識別子 Details of terms used in this specification are as follows. • GE-PON (Gigabit Ethernet Passive Optical Network): Gigabit Ethernet (registered trademark) passive optical network • ONU (Optical Network Unit): subscriber side device in passive optical network • OLT (Optical Line Terminal): passive optical network Station side device in the network-MAC (Media Access Control): Located in the lower layer of the data link layer in the OSI reference model, performs medium access control such as how to transmit the data to be transmitted on the communication medium .
DA (Destination Address): 48-bit destination MAC address in Ethernet (registered trademark) SA (Source Address): 48-bit source MAC address in Ethernet (registered trademark) MPCP (Multi-Point Control Protocol): A protocol that carries information necessary to establish a logical link between an OLT and an ONU on a shared medium in a passive optical network.
P2PE (Point-to-Point Emulation): Pseudo P2P
LLID (Logical Link IDentifier): ONU identifier registered in the OLT

光アクセス網技術の１形態として、ＰＯＮがある。ＰＯＮは、光−電気変換を行わない受動素子であるスプリッタを用いて光信号を複数に分岐することで、一芯の光ファイバを複数ユーザで共有可能としている。ＰＯＮ技術の１つとして、ＧＥ−ＰＯＮと呼ばれる技術がある。その仕様はＩＥＥＥ（米国電気電子学会）で標準化されており、ＬＡＮ技術の１つであるイーサネット（登録商標）のフレーム構成に類似したＭＡＣフレームを用いる点に特徴がある。   One form of optical access network technology is PON. PON uses a splitter, which is a passive element that does not perform optical-electrical conversion, to split an optical signal into a plurality of parts, so that a single optical fiber can be shared by a plurality of users. One of the PON technologies is a technology called GE-PON. The specification is standardized by IEEE (American Institute of Electrical and Electronics Engineers), and is characterized in that a MAC frame similar to the frame structure of Ethernet (registered trademark), which is one of LAN technologies, is used.

ＧＥ−ＰＯＮは、図３に示すように、１台のＯＬＴ１と、少なくとも１台のＯＮＵ２とで構成される。通信媒体としては光ファイバ３を用い、途中でスプリッタ４にて複数の光ファイバ３に分岐される。従って、ＯＬＴ１と各ＯＮＵ２との間の通信は、物理的には光ファイバ３を共有して行われる。一方、論理層（ＭＡＣ層）では、Ｐ２ＰＥにより１対１で通信される。各ＯＮＵ２には、１５ビット長のＬＬＩＤなる識別子がそれぞれ割り当てられ、ＯＬＴ１とＯＮＵ２との間でやりとりするフレームにＬＬＩＤを埋め込んで送受信することにより、ＯＬＴ１ではどのＯＮＵ２から送信されたフレームであるのか判別できるようになる。また、ＯＮＵ２はＯＬＴ１から受信したフレームが自身宛てのフレームであるか判別できるようになる。このように、ＯＬＴ１と各ＯＮＵ２は、ＬＬＩＤを用いて論理リンクを形成している。   As shown in FIG. 3, the GE-PON is composed of one OLT 1 and at least one ONU 2. An optical fiber 3 is used as a communication medium, and is branched into a plurality of optical fibers 3 by a splitter 4 on the way. Therefore, communication between the OLT 1 and each ONU 2 is physically performed by sharing the optical fiber 3. On the other hand, in the logical layer (MAC layer), one-to-one communication is performed by P2PE. Each ONU 2 is assigned a 15-bit long LLID identifier, and the frame transmitted from OLT 1 and ONU 2 is embedded in the LLID and transmitted / received to determine which ONU 2 has transmitted from OLT 1. become able to. Further, the ONU 2 can determine whether the frame received from the OLT 1 is a frame addressed to itself. Thus, the OLT 1 and each ONU 2 form a logical link using the LLID.

データ通信に先立ち、ＯＬＴは、ＭＰＣＰに従って、各ＯＮＵ２にＬＬＩＤを自動的に割り当てるための発見処理（Discoveryプロセス）を行う。以下、図４に示すＯＬＴの構成図と図５に示すシーケンスを参照して、発見処理の手順を説明する。   Prior to data communication, the OLT performs a discovery process (Discovery process) for automatically assigning an LLID to each ONU 2 in accordance with MPCP. Hereinafter, the procedure of the discovery process will be described with reference to the configuration diagram of the OLT shown in FIG. 4 and the sequence shown in FIG.

まず初めに、ＯＬＴの構成について簡単に説明する。図４に示したように、ＯＬＴは、第１の送受信回路１１、第２の送受信回路１２、フレーム分離部１３、フレーム多重部１４、フレーム転送処理部１５、制御フレーム処理部１６Ａ、帯域割当処理部１７より構成される。   First, the configuration of the OLT will be briefly described. As shown in FIG. 4, the OLT includes a first transmission / reception circuit 11, a second transmission / reception circuit 12, a frame separation unit 13, a frame multiplexing unit 14, a frame transfer processing unit 15, a control frame processing unit 16A, and a bandwidth allocation process. The unit 17 is configured.

第１の送受信回路１１は、ＰＯＮを介してＯＮＵ２とフレームを送受信するための回路であり、第２の送受信回路１２は、事業者ネットワークとのインターフェースになる回路である。フレーム分離部１３は、第１の送受信回路１１より入力されたフレームのうち、ＯＬＴ宛てのフレーム（ＰＯＮの制御に用いられる制御フレーム）を制御フレーム処理部１６Ａへ送信するとともに、その他のフレームをフレーム転送処理部１５へ送信する。フレーム多重部１４は、フレーム転送処理部１５からのフレームと制御フレーム処理部１６Ａからの制御フレームを時分割的に多重し、第１の送受信回路１１に対して送信する。フレーム転送処理部１５は、第１の送受信回路１１と第２の送受信回路１２の双方から受信したフレームのＤＡ（宛先アドレス）に基づき、フレームの転送処理を行う。制御フレーム処理部１６Ａは、後述する発見処理や上り信号（ＯＮＵからＯＬＴ宛ての信号）の調停といった、ＰＯＮの制御に関する処理を行う。帯域割当処理部１７は、制御フレーム処理部１６Ａからの要求に従い、ＯＮＵへの帯域（送信開始時刻と送信データ量）割当を行う。   The first transmission / reception circuit 11 is a circuit for transmitting / receiving a frame to / from the ONU 2 via the PON, and the second transmission / reception circuit 12 is a circuit serving as an interface with the operator network. The frame separation unit 13 transmits a frame addressed to the OLT (control frame used for PON control) among the frames input from the first transmission / reception circuit 11 to the control frame processing unit 16A, and transmits other frames to the frame. The data is transmitted to the transfer processing unit 15. The frame multiplexing unit 14 multiplexes the frame from the frame transfer processing unit 15 and the control frame from the control frame processing unit 16 </ b> A in a time division manner and transmits the multiplexed data to the first transmission / reception circuit 11. The frame transfer processing unit 15 performs frame transfer processing based on the DA (destination address) of the frame received from both the first transmission / reception circuit 11 and the second transmission / reception circuit 12. The control frame processing unit 16A performs processing related to PON control, such as discovery processing, which will be described later, and arbitration of an upstream signal (a signal addressed to the OLT from the ONU). The band allocation processing unit 17 allocates a band (transmission start time and transmission data amount) to the ONU according to a request from the control frame processing unit 16A.

このような構成のＯＬＴが実施する発見処理を、図５のシーケンスを用いて説明する（例えば、非特許文献１参照）。   The discovery process performed by the OLT having such a configuration will be described with reference to the sequence of FIG. 5 (see, for example, Non-Patent Document 1).

（Ａ）ＯＬＴの制御フレーム処理部１６Ａは、フレーム多重部１３、第１の送受信回路１１を介して、ＯＮＵ宛てにDiscovery GATEメッセージ゛を定期的に送信する。Discovery GATEメッセージは、ＯＬＴが自身に未登録なＯＮＵを発見するための制御フレームであり、ＯＬＴに対して物理的に接続されているすべてのＯＮＵに対してブロードキャストされる。そのＤＡ（宛先アドレス）は通常はＭＡＣコントロールマルチキャストアドレス（01-80-C2-00-00-01：固定値）であり、ＳＡ（送信元アドレス）はＯＬＴのＭＡＣアドレスである。また、Discovery GATEメッセージのＬＬＩＤは、broadcast ＬＬＩＤ(値：７ＦＦＦ）である。   (A) The control frame processing unit 16A of the OLT periodically transmits a Discovery GATE message to the ONU via the frame multiplexing unit 13 and the first transmission / reception circuit 11. The Discovery GATE message is a control frame for the OLT to discover an ONU that is not registered in itself, and is broadcast to all ONUs that are physically connected to the OLT. The DA (destination address) is normally a MAC control multicast address (01-80-C2-00-00-01: fixed value), and the SA (source address) is an OLT MAC address. Further, the LLID of the Discovery GATE message is a broadcast LLID (value: 7FFF).

（Ｂ）ＯＬＴに未登録（すなわち、ＬＬＩＤが割り当てられていない）のＯＮＵは、Discovery GATEメッセージを受信すると、当該Discovery GATEメッセージで指示されるGrant期間中に、ＬＬＩＤの割当要求信号であるREGISTER_REQメッセージをＯＬＴ宛てに送信する。REGISTER_REQメッセージは、ＤＡがＭＡＣコントロールマルチキャストアドレス、ＳＡがＯＮＵ自身のＭＡＣアドレスのメッセージであり、登録のために必要な情報を含んでいる。   (B) When an ONU that is not registered in the OLT (that is, to which no LLID is assigned) receives the Discovery GATE message, the REGISTER_REQ message that is an LLID assignment request signal during the Grant period indicated by the Discovery GATE message Is sent to the OLT. The REGISTER_REQ message is a message in which DA is the MAC control multicast address and SA is the MAC address of the ONU itself, and includes information necessary for registration.

（Ｃ）ＯＬＴの制御フレーム処理部１６ＡがＯＮＵからのREGISTER_REQメッセージを受信すると、そのＳＡフィールドから当該ＯＮＵのＭＡＣアドレスを抽出し、登録通知信号であるREGISTERメッセージを当該ＯＮＵ宛に送信する。REGISTERメッセージは、ＯＬＴが当該ＯＮＵに割り当てようとするＬＬＩＤを含むので、REGISTERメッセージを受信した当該ＯＮＵは、自身に割り当てられたＬＬＩＤを認識できる。   (C) When the control frame processing unit 16A of the OLT receives the REGISTER_REQ message from the ONU, the MAC address of the ONU is extracted from the SA field, and a REGISTER message that is a registration notification signal is transmitted to the ONU. Since the REGISTER message includes the LLID that the OLT intends to assign to the ONU, the ONU that has received the REGISTER message can recognize the LLID assigned to itself.

（Ｄ）引き続き、ＯＬＴの制御フレーム処理部１６Ａは、送信帯域および送信タイミングを通知するための信号であるNormal GATEメッセージを当該ＯＮＵに送信する。Normal GATEメッセージには、当該ＯＮＵに対する送信開始時刻と送信データ量が収容されており、当該ＯＮＵはその指示に従った送信開始時刻と送信データ量でＯＬＴ宛てにデータの送信を行うことにより、上り信号（ＯＮＵからＯＬＴ宛ての信号）の衝突防止や帯域制御を行うことができるようになる。   (D) Subsequently, the control frame processing unit 16A of the OLT transmits a Normal GATE message that is a signal for notifying the transmission band and the transmission timing to the ONU. The Normal GATE message contains the transmission start time and the transmission data amount for the ONU, and the ONU transmits the data to the OLT at the transmission start time and the transmission data amount according to the instruction. It becomes possible to perform collision prevention and band control of signals (signals sent from the ONU to the OLT).

（Ｅ）Normal GATEメッセージを受信した当該ＯＮＵは、受信応答信号としてのREGISTER_ACKメッセージをＯＬＴに送信する。ＯＬＴの制御フレーム処理部１６ＡがこのREGISTER_ACKメッセージを正しく受信することにより、ＯＬＴとＯＮＵ間で論理リンクが確立される。   (E) The ONU that has received the Normal GATE message transmits a REGISTER_ACK message as a reception response signal to the OLT. When the control frame processing unit 16A of the OLT correctly receives this REGISTER_ACK message, a logical link is established between the OLT and the ONU.

図４に示したＯＬＴの制御フレーム処理部１６Ａは、例えば、図６のように構成される（例えば、非特許文献２）。この制御フレーム処理部１６Ａは、制御フレーム判別部１６１、制御フレーム送出部１６２、論理リンク割当部１６３、論理リンク制御部１６４Ａで構成されており、論理リンク制御部１６４Ａは、登録可能なＯＮＵの数と等しい数の論理リンクインスタンス１６４Ａ１〜１６４Ａｎを備えている。   The OLT control frame processing unit 16A illustrated in FIG. 4 is configured, for example, as illustrated in FIG. 6 (for example, Non-Patent Document 2). The control frame processing unit 16A includes a control frame determination unit 161, a control frame transmission unit 162, a logical link allocation unit 163, and a logical link control unit 164A. The logical link control unit 164A determines the number of ONUs that can be registered. Is equal to the number of logical link instances 164A1 to 164An.

制御フレーム判別部１６１は、ＯＮＵから受信したメッセージを判別し、そのメッセージに基づき、後述する論理リンク割当部１６３あるいは論理リンクインスタンス１６４Ａ１〜１６４Ａｎに処理を依頼する。   The control frame discriminating unit 161 discriminates a message received from the ONU, and requests processing to a logical link allocation unit 163 or logical link instances 164A1 to 164An described later based on the message.

制御フレーム送出部１６２は、複数の論理リンクインスタンス１６４Ａ１〜１６４Ａｎからの制御フレームの送信要求を調停し、フレーム多重部１４に対して送信要求を行う。   The control frame sending unit 162 arbitrates control frame transmission requests from the plurality of logical link instances 164A1 to 164An, and makes a transmission request to the frame multiplexing unit 14.

論理リンクインスタンス１６４Ａ１〜１６４Ａｎは、１つのＯＮＵと１対１で対応し、当該ＯＮＵとの論理リンクの確立・維持・切断といった論理リンクの制御を行うものであり、内部には論理リンクの制御に必要なレジスタ、タイマ、ステートマシンを備える。   The logical link instances 164A1 to 164An correspond to one ONU on a one-to-one basis, and control the logical link such as establishment / maintenance / disconnection of the logical link with the ONU. It has necessary registers, timers, and state machines.

論理リンク割当部１６３は、論理リンクインスタンス１６４Ａ１〜１６４Ａｎのいずれが利用されているか、といった情報を保持しており、制御フレーム判別部１６１からの要求に従い、論理リンク制御部１６４Ａに備わる論理リンクインスタンス１６４Ａ１〜１６４Ａｎのいずれか１つを選択するとともに、当該選択した論理リンクインスタンスに対して発見処理（Discoveryプロセス）の開始や終了を指示する。   The logical link allocation unit 163 holds information such as which of the logical link instances 164A1 to 164An is used, and in accordance with a request from the control frame determination unit 161, the logical link instance 164A1 provided in the logical link control unit 164A. -164An is selected, and the start and end of the discovery process (Discovery process) is instructed to the selected logical link instance.

制御フレーム処理部１６Ａ内では、以下のような動作によって、発見処理を行う。
(1)制御フレーム判別部１６１は、ＯＮＵから受信したメッセージを判別し、REGISTER_REQメッセージであれば、後述する論理リンク割当部１６３に対し、論理リンクインスタンスの割当を要求する。なお、受信したメッセージがREGISTER_ACKメッセージもしくはREPORTメッセージであった場合は、該当する論理リンクインスタンスに対してメッセージ受信を通知する。 In the control frame processing unit 16A, discovery processing is performed by the following operation.
(1) The control frame discriminating unit 161 discriminates the message received from the ONU, and if it is a REGISTER_REQ message, the control frame discriminating unit 161 requests logical link instance allocation to a logical link allocation unit 163 described later. When the received message is a REGISTER_ACK message or a REPORT message, the message reception is notified to the corresponding logical link instance.

(2)論理リンク割当部１６３は、制御フレーム判別部１６１からの要求に従い、空いている論理リンクインスタンス（別のＯＮＵに割り当てられていない論理リンクインスタンス）を１つ選択し、選択した論理リンクインスタンスに対して発見処理（Discoveryプロセス）の開始を指示する。   (2) The logical link assignment unit 163 selects one free logical link instance (logical link instance not assigned to another ONU) in accordance with a request from the control frame determination unit 161, and selects the selected logical link instance. Is instructed to start the discovery process.

(3)論理リンク割当部１６３より発見処理の開始が指示された論理リンクインスタンスは、制御フレーム送出部１６２に対してREGISTERメッセージの送信要求を行うとともに、帯域割当処理部１７に対して帯域割当開始要求を行う。   (3) The logical link instance instructed to start the discovery process by the logical link allocation unit 163 makes a transmission request for the REGISTER message to the control frame transmission unit 162 and starts the bandwidth allocation to the bandwidth allocation processing unit 17 Make a request.

(4)制御フレーム送出部１６２は、REGISTERメッセージを送出する。   (4) The control frame sending unit 162 sends a REGISTER message.

(5)帯域割当処理部１７は、帯域割当開始要求を受けると、当該論理リンクインスタンスへの帯域割当を行い、その論理リンクインスタンスに対し帯域割当を通知する。   (5) Upon receiving the bandwidth allocation start request, the bandwidth allocation processing unit 17 allocates a bandwidth to the logical link instance and notifies the logical link instance of the bandwidth allocation.

(6)帯域割当が通知された論理リンクインスタンスは、制御フレーム送出部１６２に対し、論理リンクを確立するＯＮＵ宛てにNormal GATEメッセージを送信するよう要求するとともに、当該Normal GATEメッセージヘの応答（REGISTER_ACK）のタイムアウト判定処理を行う。このタイムアウト判定処理では、帯域割当の情報から算出されるREGISTER_ACKメッセージの待機終了時刻（Grant終了時刻、以下「grantEndTime」と呼ぶ）をレジスタに保持した後、タイマを用いてgrantEndTimeまでREGISTER_ACKメッセージの到達を待つ。   (6) The logical link instance notified of the bandwidth allocation requests the control frame sending unit 162 to send a Normal GATE message to the ONU that establishes the logical link, and also responds to the Normal GATE message (REGISTER_ACK ) Timeout determination process. In this time-out determination process, the REGISTER_ACK message waiting end time (Grant end time, hereinafter referred to as “grantEndTime”) calculated from the bandwidth allocation information is stored in a register, and then the REGISTER_ACK message is reached until grantEndTime using a timer. wait.

(7)制御フレーム送出部１６２は、Normal GATEメッセージを送出する。   (7) The control frame sending unit 162 sends a Normal GATE message.

(8)当該論理リンクインスタンスは、制御フレーム判別部１６１からREGISTER_ACKメッセージ受信通知を受信するすると、そのREGISTER_ACKメッセージを送信した当該ＯＮＵと論理リンクを確立し、発見処理を完了する。   (8) When the logical link instance receives the REGISTER_ACK message reception notification from the control frame determination unit 161, the logical link instance establishes a logical link with the ONU that transmitted the REGISTER_ACK message, and completes the discovery process.

これ以降は、制御フレーム判別部１６１からREPORTメッセージの受信通知がある毎にリンク切断タイマ（mpcpタイマ）をリセットし、帯域割当処理部１７に対してＯＮＵからの帯域割当要求を通知する。また、帯域割当処理部１７から帯域割当通知があると、Normal GATEメッセージを生成し、制御フレーム送出部１６２に対して送信要求を行う。   Thereafter, the link disconnection timer (mpcp timer) is reset every time there is a REPORT message reception notification from the control frame discriminating unit 161, and a bandwidth allocation request from the ONU is notified to the bandwidth allocation processing unit 17. When there is a bandwidth allocation notification from the bandwidth allocation processing unit 17, a Normal GATE message is generated and a transmission request is sent to the control frame transmission unit 162.

このように、図４および図６に示すＯＬＴの構成では、ＯＬＴと複数のＯＮＵはそれぞれ独立した論理リンクを確立可能であり、各論理リンクでのＯＮＵからＯＬＴへのフレーム送信タイミングのみが制御されることになる。そして、複数のＯＮＵから登録要求（REGISTER_REQ）があったとしても、各論理リンクの発見処理は同期されないため、図７に示すようなシーケンスとなる。   As described above, in the OLT configuration shown in FIGS. 4 and 6, the OLT and the plurality of ONUs can establish independent logical links, and only the frame transmission timing from the ONU to the OLT in each logical link is controlled. Will be. Even if there are registration requests (REGISTER_REQ) from a plurality of ONUs, the discovery process of each logical link is not synchronized, so the sequence shown in FIG. 7 is obtained.

「技術基礎講座[ＧＥ−ＰＯＮ技術]」、ＮＴＴ技術ジャーナル、Vol.17、No.9、pp.91-94、2005“Technology Basic Course [GE-PON Technology]”, NTT Technical Journal, Vol.17, No.9, pp.91-94, 2005 "IEEE Std 802.3ah-2004"(Amendment to IEEE Std 802.3-2002),Clause64.Multi-POint MAC Control,pp.421・475."IEEE Std 802.3ah-2004" (Amendment to IEEE Std 802.3-2002), Clause 64. Multi-POint MAC Control, pp.421 ・ 475.

ここで、論理リンクインスタンス１６４Ａ１〜１６４Ａｎの持つレジスタに着目する。これらの中には、例えばＲＴＴ（Round Trip Time：フレーム往復時間）を保持するレジスタのように、論理リンクを確立している間中つねに必要なものがある一方、REGISTER_ACKメッセージのタイムアウト判定のためにGrant終了時刻（grantEndTime：受信待機終了時刻）を保持しておくような、使用頻度の低いものも含まれている。後者のレジスタを、以降ではgrantEndTimeレジスタと呼ぶ。   Here, attention is focused on the registers included in the logical link instances 164A1 to 164An. Some of these are always necessary during the establishment of a logical link, such as a register that holds RTT (Round Trip Time), while the REGISTER_ACK message is used for time-out determination. Infrequently used ones that hold Grant end time (grantEndTime: reception standby end time) are also included. The latter register is hereinafter referred to as grantEndTime register.

このgrantEndTimeレジスタは、最初のNormal GATEメッセージを送信するタイミングでGrantEndTimeを格納し、REGISTER_ACKメッセージ受信もしくはタイムアウトまで保持する３２ビットのレジスタであり、論理リンクインスタンス数、すなわち、最大論理リンク数が３２の場合は総計１０２４（＝３２×３２）ビット、最大論理リンク数が１２８の場合は総計４０９６（＝３２×１２８）ビットである。このように、このgrantEndTimeレジスタは、使用頻度が低いわりにハードウエアの量としては多いため、その削減が望まれる。   This grantEndTime register is a 32-bit register that stores GrantEndTime at the timing of transmitting the first Normal GATE message and holds it until the REGISTER_ACK message is received or times out. When the number of logical link instances, that is, the maximum number of logical links is 32 Is a total of 1024 (= 32 × 32) bits, and when the maximum number of logical links is 128, the total is 4096 (= 32 × 128) bits. As described above, the grantEndTime register has a large amount of hardware in spite of its low usage frequency.

しかし、図７に示したようなシーケンスでは、各ＯＮＵ間でgrantEndTimeの保持タイミングが一部重複するので、各ＯＮＵ毎にgrantEndTimeレジスタが必要であった。   However, in the sequence as shown in FIG. 7, the grantEndTime holding timing partially overlaps between the ONUs, so that a grantEndTime register is required for each ONU.

本発明の目的は、受信待機終了時刻格納用のレジスタを削減してハードウエア量の削減を図った局側装置を提供することである。   An object of the present invention is to provide a station-side device that reduces the amount of hardware by reducing the registers for storing the reception standby end time.

上記目的を達成するために、請求項１にかかる発明の局側装置は、光伝送路を介して複数の加入者側装置と通信可能な局側装置において、前記加入者側装置との間で制御信号を送受信して前記加入者側装置に対して固有の識別子を提供することにより複数の前記加入者側装置との間で個別に論理リンクを形成可能な制御フレーム処理部と、データ転送の帯域を割り当てる帯域割当処理部とを少なくとも備え、前記制御フレーム処理部は、前記加入者側装置と個々に論理リンクを形成可能な論理リンクインスタンスを複数有する論理リンク制御部と、前記複数の論理リンクインスタンスに共通に利用される共用レジスタと、前記共用レジスタの利用順序を調停する登録削除制御部とを少なくとも備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載の局側装置において、前記制御フレーム処理部は、前記複数の論理リンクインスタンスの内の１つが、前記複数の加入者側装置の１つからの前記識別子の割当要求信号が受信されたことを通知されると、前記登録削除制御部に対して帯域割当を要求し、前記登録削除制御部が、当該論理リンクインスタンスの番号情報を自身のキューに格納し、該キューの先頭の番号の論理リンクインスタンスの帯域割当を前記帯域割当処理部に要求し、前記論理リンクインスタンスが、前記帯域割当処理部から帯域が割り当てられたことを通知されると、前記識別子の割当要求信号を送信した前記加入者側装置に対して、前記帯域割当処理部にて割り当てられた帯域の情報を含むゲート信号を送信するとともに、当該ゲート信号に対する応答信号の受信待機終了時刻を前記共用レジスタに入力し、長くとも前記受信待機終了時刻まで前記応答信号が受信されるのを待つことを特徴とする。 In order to achieve the above object, a station-side device according to a first aspect of the present invention is a station-side device capable of communicating with a plurality of subscriber-side devices via an optical transmission line. A control frame processing unit capable of individually forming a logical link with a plurality of subscriber-side devices by transmitting and receiving control signals and providing a unique identifier to the subscriber-side device; A bandwidth allocation processing unit for allocating a bandwidth, wherein the control frame processing unit includes a logical link control unit having a plurality of logical link instances capable of individually forming logical links with the subscriber side device, and the plurality of logical links. It is characterized by comprising at least a shared register that is commonly used for the instance and a registration / deletion control unit that arbitrates the usage order of the shared register.
According to a second aspect of the present invention, in the station side device according to the first aspect, the control frame processing unit is configured such that one of the plurality of logical link instances is sent from one of the plurality of subscriber side devices. When notified that the identifier allocation request signal has been received, the registration deletion control unit requests bandwidth allocation, and the registration deletion control unit stores the logical link instance number information in its own queue. Storing, requesting bandwidth allocation of the logical link instance of the head number of the queue to the bandwidth allocation processing unit, and when the logical link instance is notified from the bandwidth allocation processing unit that bandwidth has been allocated, A gate signal including information on the band allocated by the band allocation processing unit is transmitted to the subscriber side apparatus that has transmitted the allocation request signal for the identifier. It listens end time of the response signal to the gate signal input to the common registers, characterized in that waiting for the response signal until the reception wait end time is received at the longest.

本発明によれば、受信待機終了時刻格納用のレジスタとして共用レジスタを使用するので、局側装置を実装する際のハードウエア量を削減することが可能になり、結果として局側装置のコストを削減することが可能となる。すなわち、共用レジスタ構成を採用することによるレジスタ削減量は、最大論理リンク数をｎとした場合、３２×（ｎ−１）ビットであり、追加したキューによるレジスタ増加量は、ｎ×log2ｎビットである。ｎが大きくなると発明した構成のほうが不利になるが、現実的な分岐数で考えると、たとえば、最大論理リンク数が３２の場合は削減量９９２ビットに対し増加量１６０ビットとなり、合計で８３２ビットの削減、最大論理リンク数が１２８の場合は削減量４０６４ビットに対し増加量８９６ビットとなり、合計で３１６８ビットの削減となり、大きな効果がある。 According to the present invention, since the shared register is used as a register for storing the reception standby end time, it becomes possible to reduce the amount of hardware when the station side device is mounted, and as a result, the cost of the station side device can be reduced. It becomes possible to reduce. That is, the register reduction amount by adopting the shared register configuration is 32 × (n−1) bits when the maximum number of logical links is n, and the register increase amount by the added queue is n × log 2 n Is a bit. When n increases, the invented configuration is disadvantageous. However, considering the actual number of branches, for example, when the maximum number of logical links is 32, the reduction amount is 992 bits and the increase amount is 160 bits, for a total of 832 bits. When the maximum number of logical links is 128, the reduction amount is 4064 bits, the increase amount is 896 bits, and the total reduction is 3168 bits, which has a great effect.

本発明では、使用頻度が低く、複数の論理リンクに対して同時に使用可能である必要がない受信待機終了時刻格納用レジスタ（grantEndTimeレジスタ）を各々の論理リンクインスタンスから削除し、共用レジスタとして用意するとともに、その共用レジスタを複数の論理リンクから同時に使用することがないように、帯域割当開始要求を待ち合わせるためのキューを用意する。そして、レジスタ削減を行いながら、図２に示すシーケンスのように、REGISTER_ACKメッセージの受信後に、次のNormal GATEメッセージを送信するシーケンスとなるような対策を施す。   In the present invention, a reception standby end time storage register (grantEndTime register) that is not frequently used and does not need to be simultaneously usable for a plurality of logical links is deleted from each logical link instance and prepared as a shared register. In addition, a queue for waiting for a bandwidth allocation start request is prepared so that the shared register is not used simultaneously from a plurality of logical links. Then, while reducing the number of registers, measures are taken so that a sequence for transmitting the next Normal GATE message is received after the REGISTER_ACK message is received, as in the sequence shown in FIG.

なお、図２と前記した図７のシーケンスはいずれも標準準拠であるが、複数の論理リンクを確立するためにかかる時間については、図２のシーケンスのほうが長くなる。しかし、リンク確立にかかる時間が１ｍｓ程度と最悪の場合を想定しても、１００本のリンク確立にかかる時間は１００ｍｓ程度であり、実用上の問題はない。リンク確立処理の効率が多少落ちることに対して、ハードウエア量を削減する効果は甚大である。   2 and the sequence of FIG. 7 described above are both compliant with the standard, but the sequence of FIG. 2 takes longer to establish a plurality of logical links. However, even assuming the worst case of about 1 ms for link establishment, the time for establishing 100 links is about 100 ms, and there is no practical problem. The effect of reducing the amount of hardware is enormous, while the efficiency of the link establishment process is somewhat reduced.

＜実施例＞
図１は本発明の実施例のＯＬＴの制御フレーム処理部１６の構成を示すブロック図である。図６で説明したものと同じものには同じ符号を付した。本実施例の制御フレーム処理部１６では、論理リンク制御部１６４として、それぞれgrantEndTimeレジスタを削除した論理リンクインスタンス１６４１〜１６４ｎを使用し、grantEndTimeを格納するために共用レジスタ１６５を別途設ける。また、帯域割当開始要求を待ち合わせるための登録削除制御部１６６を新たに設けた。登録削除制御部１６６は、論理リンクインスタンスの番号を格納するキューを備える。キューの深さは、ＯＮＵの数、つまり論理リンクインスタンス１６４１〜１６４ｎの数と同じｎ段であり、ビット幅はlog2ｎである。 <Example>
FIG. 1 is a block diagram showing a configuration of the control frame processing unit 16 of the OLT according to the embodiment of the present invention. The same components as those described with reference to FIG. In the control frame processing unit 16 of the present embodiment, logical link instances 1641 to 164n from which the grantEndTime register is deleted are used as the logical link control unit 164, and a shared register 165 is separately provided to store the grantEndTime. In addition, a registration deletion control unit 166 for waiting for a bandwidth allocation start request is newly provided. The registration deletion control unit 166 includes a queue that stores logical link instance numbers. The depth of the queue is n stages equal to the number of ONUs, that is, the number of logical link instances 1641 to 164n, and the bit width is log 2 n.

図６に示す構成の制御フレーム処理部１６を使用した場合の図２に示すシーケンスを実現する動作概要を以下に説明する。   An outline of the operation for realizing the sequence shown in FIG. 2 when the control frame processing unit 16 having the configuration shown in FIG. 6 is used will be described below.

(11)制御フレーム判別部１６１は、ＯＮＵから受信したメッセージを判別し、REGISTER_REQメッセージであれば、後述する論理リンク割当部１６３に対し、論理リンクインスタンスの割当を要求する。なお、受信したメッセージがREGISTER_ACKメッセージもしくはREPORTメッセージであった場合は、該当する論理リンクインスタンスに対してメッセージ受信を通知する。   (11) The control frame discriminating unit 161 discriminates the message received from the ONU, and if it is a REGISTER_REQ message, the control frame discriminating unit 161 requests the logical link allocation unit 163 described later to allocate a logical link instance. When the received message is a REGISTER_ACK message or a REPORT message, the message reception is notified to the corresponding logical link instance.

(12)論理リンク割当部１６３は、制御フレーム判別部１６１からの要求に従い、空いている論理リンクインスタンス（別のＯＮＵに割り当てられていない論理リンクインスタンス）を１つ選択し、選択した論理リンクインスタンスに対して発見処理（Discoveryプロセス）の開始を指示する。   (12) The logical link assignment unit 163 selects one free logical link instance (a logical link instance that is not assigned to another ONU) in accordance with a request from the control frame determination unit 161, and selects the selected logical link instance. Is instructed to start the discovery process.

(13)論理リンク割当部１６３より発見処理の開始が指示された論理リンクインスタンスは、制御フレーム送出部１６２に対してREGISTERメッセージの送信要求を行うとともに、登録削除制御部１６６に対して帯域割当開始要求を行う。つまり、従来では、当該論理リンクインスタンスは、帯域割当開始要求を、帯域割当処理部１７に対して行っていたが、本実施例では、登録削除制御部１６６に対して行う。   (13) The logical link instance instructed to start the discovery process by the logical link allocation unit 163 requests the control frame transmission unit 162 to transmit a REGISTER message and starts to allocate bandwidth to the registration deletion control unit 166. Make a request. In other words, conventionally, the logical link instance makes a bandwidth allocation start request to the bandwidth allocation processing unit 17, but in this embodiment, makes a request to the registration deletion control unit 166.

(14)制御フレーム送出部１６２は、REGISTERメッセージを送出する。   (14) The control frame sending unit 162 sends a REGISTER message.

(15)登録削除制御部１６６は、帯域割当開始要求を受けると、当該論理リンクインスタンスの番号情報をキューに格納する。登録削除制御部１６６は、REGISTER_ACKメッセージの受信待ちの論理リンクインスタンスがなければ、キューの先頭の番号の論理リンクインスタンスの帯域割当開始要求を帯域割当処理部１７に対して行う。帯域割当処理部１７は、帯域割当開始要求を受けると、当該論理リンクインスタンスへの帯域割当を行い、その論理リンクインスタンスに対し帯域割当を通知する。   (15) Upon receiving the bandwidth allocation start request, the registration deletion control unit 166 stores the logical link instance number information in the queue. If there is no logical link instance waiting to receive the REGISTER_ACK message, the registration deletion control unit 166 sends a bandwidth allocation start request to the bandwidth allocation processing unit 17 for the logical link instance with the first number in the queue. When receiving the bandwidth allocation start request, the bandwidth allocation processing unit 17 allocates a bandwidth to the logical link instance and notifies the logical link instance of the bandwidth allocation.

(16)帯域割当が通知された論理リンクインスタンスは、登録削除制御部１６６に対しREGISTER_ACKメッセージ受信待ち状態であることを通知するとともに、制御フレーム送出部１６２に対し、論理リンクを確立するＯＮＵ宛てにNormal GATEメッセージを送信するよう要求するとともに、当該Normal GATEメッセージヘの応答（REGISTER_ACK）のタイムアウト判定処理を行う。このタイムアウト判定処理では、帯域割当の情報から算出されるREGISTER_ACKメッセージの待機終了時刻、つまりgrantEndTimeを共用レジスタ１６５に保持した後、タイマを用いて、grantEndTimeまでREGISTER_ACKメッセージの到達を待つ。   (16) The logical link instance notified of the bandwidth allocation notifies the registration deletion control unit 166 that it is waiting to receive the REGISTER_ACK message, and sends the control frame transmission unit 162 to the ONU that establishes the logical link. A request to send a Normal GATE message is made, and a time-out determination process for a response (REGISTER_ACK) to the Normal GATE message is performed. In this timeout determination process, the REGISTER_ACK message waiting end time calculated from the bandwidth allocation information, that is, grantEndTime is held in the shared register 165, and then the arrival of the REGISTER_ACK message is waited until grantEndTime using a timer.

(17)制御フレーム送出部１６２は、Normal GATEメッセージを送出する。   (17) The control frame sending unit 162 sends a Normal GATE message.

(18)当該論理リンクインスタンスは、ＯＮＵからのREGISTER_ACKメッセージが受信されるのを待つ。grantEndTimeまでに制御フレーム判別部１６１よりREGISTER_ACKメッセージ受信通知があった場合には、登録削除制御部１６６に対してREGISTER_ACKメッセージ受信待ち状態削除を通知するとともに、先のREGISTER_ACKメッセージの内容を検証し、正当なメッセージであれば登録成功、不当なメッセージであれば登録失敗として発見処理を終了する。grantEndTimeまでにREGISTER_ACKメッセージの受信通知がなかった場合には、登録削除制御部１６６に対してREGISTER_ACK受信待ち状態削除を通知するとともに、登録失敗として発見処理を終了する。   (18) The logical link instance waits for reception of a REGISTER_ACK message from the ONU. If there is a REGISTER_ACK message reception notification from the control frame discriminating unit 161 before grantEndTime, the registration deletion control unit 166 is notified of deletion of the REGISTER_ACK message reception waiting state, and the contents of the previous REGISTER_ACK message are verified and verified. If the message is unsatisfactory, the discovery process is terminated. If the message is invalid, the discovery process is terminated. When there is no reception notification of the REGISTER_ACK message before grantEndTime, the registration deletion control unit 166 is notified of deletion of the REGISTER_ACK reception waiting state and ends the discovery process as a registration failure.

以上の(11)、(12)、(14)、(17)の処理内容は、背景技術で説明した(1)、(2)、(4)、(7)の処理内容と同じである。   The processing contents of the above (11), (12), (14), and (17) are the same as the processing contents of (1), (2), (4), and (7) described in the background art.

本発明の実施例のＯＬＴの制御フレーム処理部の構成を示すブロック図である。It is a block diagram which shows the structure of the control frame process part of OLT of the Example of this invention. 本実施例による複数のＯＮＵの発見処理のシーケンスの説明図である。It is explanatory drawing of the sequence of the discovery process of several ONU by a present Example. 従来のＰＯＮの構成図である。It is a block diagram of the conventional PON. 従来のＯＬＴの構成を示すブロック図である。It is a block diagram which shows the structure of the conventional OLT. 従来の１個のＯＮＵ発見処理のシーケンスの説明図である。It is explanatory drawing of the sequence of one conventional ONU discovery process. 従来のＯＬＴの制御フレーム処理部の構成を示すブロック図である。It is a block diagram which shows the structure of the control frame process part of the conventional OLT. 従来の複数のＯＮＵの発見処理のシーケンスの説明図である。It is explanatory drawing of the sequence of the discovery process of the conventional some ONU.

符号の説明Explanation of symbols

１：ＯＬＴ、２：ＯＮＵ、３：光ファイバ、４：スプリッタ
１１：第１の送受信回路、１２：第２の送受信回路、１３：フレーム分離部、１４：フレーム多重部、１５：フレーム転送処理部、１６，１６Ａ：制御フレーム処理部、１７：帯域割当処理部
１６１：制御フレーム判別部、１６２：制御フレーム送出部、１６３：論理リンク割当部、１６４，１６４Ａ：論理リンク制御部、１６４１〜１６４ｎ，１６４Ａ１〜１６４Ａｎ：論理リンクインスタンス、１６５：共用レジスタ、１６６：登録削除制御部 1: OLT, 2: ONU, 3: optical fiber, 4: splitter 11: first transmission / reception circuit, 12: second transmission / reception circuit, 13: frame separation unit, 14: frame multiplexing unit, 15: frame transfer processing unit 16, 16A: Control frame processing unit, 17: Bandwidth allocation processing unit 161: Control frame determination unit, 162: Control frame transmission unit, 163: Logical link allocation unit, 164, 164A: Logical link control unit, 1641 to 164n, 164A1 to 164An: Logical link instance, 165: Shared register, 166: Registration deletion control unit

Claims (2)

光伝送路を介して複数の加入者側装置と通信可能な局側装置において、
前記加入者側装置との間で制御信号を送受信して前記加入者側装置に対して固有の識別子を提供することにより複数の前記加入者側装置との間で個別に論理リンクを形成可能な制御フレーム処理部と、データ転送の帯域を割り当てる帯域割当処理部とを少なくとも備え、
前記制御フレーム処理部は、前記加入者側装置と個々に論理リンクを形成可能な論理リンクインスタンスを複数有する論理リンク制御部と、前記複数の論理リンクインスタンスに共通に利用される共用レジスタと、前記共用レジスタの利用順序を調停する登録削除制御部とを少なくとも備えることを特徴とする局側装置。 In a station side device capable of communicating with a plurality of subscriber side devices via an optical transmission line,
A logical link can be individually formed with a plurality of subscriber-side devices by transmitting / receiving control signals to / from the subscriber-side devices and providing a unique identifier to the subscriber-side devices. At least a control frame processing unit and a bandwidth allocation processing unit that allocates a bandwidth for data transfer;
The control frame processing unit includes a logical link control unit having a plurality of logical link instances capable of individually forming a logical link with the subscriber side device, a shared register commonly used for the plurality of logical link instances, A station-side apparatus comprising at least a registration / deletion control unit that arbitrates a use order of a shared register. 請求項１に記載の局側装置において、前記制御フレーム処理部は、 前記複数の論理リンクインスタンスの内の１つが、前記複数の加入者側装置の１つからの前記識別子の割当要求信号が受信されたことを通知されると、前記登録削除制御部に対して帯域割当を要求し、
前記登録削除制御部が、当該論理リンクインスタンスの番号情報を自身のキューに格納し、該キューの先頭の番号の論理リンクインスタンスの帯域割当を前記帯域割当処理部に要求し、
前記論理リンクインスタンスが、前記帯域割当処理部から帯域が割り当てられたことを通知されると、前記識別子の割当要求信号を送信した前記加入者側装置に対して、前記帯域割当処理部にて割り当てられた帯域の情報を含むゲート信号を送信するとともに、当該ゲート信号に対する応答信号の受信待機終了時刻を前記共用レジスタに入力し、長くとも前記受信待機終了時刻まで前記応答信号が受信されるのを待つことを特徴とする局側装置。 2. The station side apparatus according to claim 1, wherein the control frame processing unit receives one of the plurality of logical link instances and the identifier assignment request signal from one of the plurality of subscriber side apparatuses. When notified that it has been done, it requests bandwidth allocation to the registration deletion control unit,
The registration deletion control unit stores the number information of the logical link instance in its own queue, and requests the bandwidth allocation processing unit to allocate the bandwidth of the logical link instance of the top number of the queue;
When the logical link instance is notified by the bandwidth allocation processing unit that the bandwidth has been allocated, the bandwidth allocation processing unit allocates the logical link instance to the subscriber side device that has transmitted the identifier allocation request signal. A response signal to the gate signal is input to the shared register, and the response signal is received until the reception standby end time at the longest. A station side device characterized by waiting.
JP2008107381A 2008-04-17 2008-04-17 Station side equipment Expired - Fee Related JP4947729B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008107381A JP4947729B2 (en) 2008-04-17 2008-04-17 Station side equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008107381A JP4947729B2 (en) 2008-04-17 2008-04-17 Station side equipment

Publications (2)

Publication Number Publication Date
JP2009260668A true JP2009260668A (en) 2009-11-05
JP4947729B2 JP4947729B2 (en) 2012-06-06

Family

ID=41387519

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008107381A Expired - Fee Related JP4947729B2 (en) 2008-04-17 2008-04-17 Station side equipment

Country Status (1)

Country Link
JP (1) JP4947729B2 (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011223085A (en) * 2010-04-05 2011-11-04 Nippon Telegr & Teleph Corp <Ntt> Mpcp link management circuit
JP2013126214A (en) * 2011-12-16 2013-06-24 Nippon Telegr & Teleph Corp <Ntt> Frame transfer device and frame determination method
US9112772B2 (en) 2011-06-29 2015-08-18 Nippon Telegraph And Telephone Corporation OLT and frame transfer control method
US9178616B2 (en) 2011-06-27 2015-11-03 Nippon Telegraph And Telephone Corporation Station-side apparatus and frame transfer apparatus
JP2016001820A (en) * 2014-06-12 2016-01-07 Kddi株式会社 Station side optical termination device and subscriber side optical termination device
WO2018016469A1 (en) * 2016-07-22 2018-01-25 日本電信電話株式会社 Link control circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060926A (en) * 2006-08-31 2008-03-13 Nippon Telegr & Teleph Corp <Ntt> Delay time generating method and optical line terminal

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060926A (en) * 2006-08-31 2008-03-13 Nippon Telegr & Teleph Corp <Ntt> Delay time generating method and optical line terminal

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011223085A (en) * 2010-04-05 2011-11-04 Nippon Telegr & Teleph Corp <Ntt> Mpcp link management circuit
US9178616B2 (en) 2011-06-27 2015-11-03 Nippon Telegraph And Telephone Corporation Station-side apparatus and frame transfer apparatus
US9112772B2 (en) 2011-06-29 2015-08-18 Nippon Telegraph And Telephone Corporation OLT and frame transfer control method
JP2013126214A (en) * 2011-12-16 2013-06-24 Nippon Telegr & Teleph Corp <Ntt> Frame transfer device and frame determination method
JP2016001820A (en) * 2014-06-12 2016-01-07 Kddi株式会社 Station side optical termination device and subscriber side optical termination device
WO2018016469A1 (en) * 2016-07-22 2018-01-25 日本電信電話株式会社 Link control circuit
US10911260B2 (en) 2016-07-22 2021-02-02 Nippon Telegraph And Telephone Corporation Link control circuit

Also Published As

Publication number Publication date
JP4947729B2 (en) 2012-06-06

Similar Documents

Publication Publication Date Title
TWI455501B (en) Methods and apparatus for extending mac control messages in epon
JP4969473B2 (en) Optical access network and optical communication path switching control system
US9793993B2 (en) Method and apparatus of delivering upstream data in ethernet passive optical network over coaxial network
US10652635B2 (en) Passive optical network communications method and apparatus, and system
US10805007B2 (en) Ethernet passive optical network communication method, optical network unit, and optical line terminal
EP3223465B1 (en) Optical-wireless access system
JP4947729B2 (en) Station side equipment
JP5040695B2 (en) PON station apparatus, PON uplink communication method, PON uplink communication program, and program recording medium
WO2009135825A1 (en) Two and three-stroke discovery process for 10g-epons
WO2021008224A1 (en) Method for reducing uplink time delay of passive optical network, and related device
WO2015166791A1 (en) Station-side device, communication control method, and communication control program
JP2007324885A (en) Optical communication method, optical communication network system, host station optical communication device, and slave station optical communication device
JP2008072534A (en) Pon system
WO2017190442A1 (en) Method of registering on passive optical network, device, and passive optical network
US20180359235A1 (en) Transmission apparatus and communication method
WO2015100534A1 (en) Ethernet passive optical network communication method, device and system
JP2018078407A (en) Optical concentration network system and signal transmission method
WO2015176204A1 (en) Communication method, apparatus and system
WO2024078104A1 (en) Communication system and related device
JP6617831B2 (en) PON (Passive Optical Network) system, optical line terminator, optical network unit, and PON system control method
JP2012257163A (en) Band control device, band control program and termination device
WO2022269853A1 (en) Bandwidth allocation device, subscriber line termination device, and bandwidth allocation method
JP2016171580A (en) Communication system, communication method, repeating device and master station device
JP4889675B2 (en) Unknown subscriber side device discovery processing method and station side device performing the processing
KR100713526B1 (en) Aggregation link system and method in gigabit ethernet

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111213

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120301

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120302

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4947729

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees