JP2009253245A

JP2009253245A - Method for manufacturing semiconductor device

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Publication number: JP2009253245A
Application number: JP2008103183A
Authority: JP
Inventors: Masato Tsuboi; 政人坪井; Satoshi Shimotomai; 敏下斗米; Takayuki Toda; 孝之遠田
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2008-04-11
Filing date: 2008-04-11
Publication date: 2009-10-29
Anticipated expiration: 2028-04-11
Also published as: JP4876231B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device by which the occurrence of scratch by CMP (Chemical Mechanical Polishing) in an interlayer insulating film, is prevented and deterioration in film thickness uniformity of the interlayer insulating film is also prevented. <P>SOLUTION: The method for manufacturing the semiconductor device is provided with the processes of: forming an amorphous carbon film 16 on a cap SiO<SB>2</SB>film 15; patterning the amorphous carbon film 16 to form a contact hole 32 by etching using the amorphous carbon film 16 as a hard mask; thinning the amorphous carbon film 16 by ashing; forming a tungsten layer 22 on the amorphous carbon film 16; polishing the tungsten layer 22 by tungsten CMP until the amorphous carbon film 16 is exposed; and removing the exposed amorphous carbon film 16 by ashing. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体装置の製造方法に関し、特に、層間絶縁膜にＣＭＰによるスクラッチが発生することを防止することや層間絶縁膜の膜厚均一性の悪化を防止することを可能とする発明に関するものである。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to an invention that can prevent scratches due to CMP in an interlayer insulating film and prevent deterioration in film thickness uniformity of the interlayer insulating film. is there.

従来技術を、図１８および図１９のビット線のコンタクトプラグの形成工程を例として説明する。ビット線１１０上の層間絶縁膜１１３に、コンタクトホール１３２が形成される。その後バリアメタル層１２１およびタングステン層１２２がコンタクトホール１３２に埋め込まれる。これにより図１８に示す断面構造が形成される。 The prior art will be described by taking as an example the step of forming the contact plug for the bit line of FIGS. A contact hole 132 is formed in the interlayer insulating film 113 on the bit line 110. Thereafter, the barrier metal layer 121 and the tungsten layer 122 are embedded in the contact hole 132. Thereby, the cross-sectional structure shown in FIG. 18 is formed.

そして図１９に示すように、メタルＣＭＰにより、層間絶縁膜１１３が露出するまでタングステン層１２２およびバリアメタル層１２１が研磨されることで、コンタクトプラグ１３３が形成される。 Then, as shown in FIG. 19, contact plug 133 is formed by polishing tungsten layer 122 and barrier metal layer 121 by metal CMP until interlayer insulating film 113 is exposed.

尚、上記の関連技術として特許文献１ないし４が開示されている。
特開２００２−０７６００３号公報特開２０００−２４３８３０号公報特開平６−１１２１７５号公報特開２００７−５２３０３４号公報 Note that Patent Documents 1 to 4 are disclosed as the related art.
JP 2002-076003 A JP 2000-243830 A JP-A-6-112175 JP 2007-523034 A

メタルＣＭＰでは、層間絶縁膜１１３が露出するまで研磨が行われる。よって層間絶縁膜１１３の表面にスクラッチ１３５が発生する。そしてスクラッチ１３５が、セルアレイや周辺回路のソース／ドレイン領域などに発生すると、後続の配線形成時にスクラッチ１３５中に配線材料が入り、配線間を短絡させる恐れがあるため問題である。 In metal CMP, polishing is performed until the interlayer insulating film 113 is exposed. Therefore, a scratch 135 is generated on the surface of the interlayer insulating film 113. If the scratch 135 is generated in the cell array, the source / drain region of the peripheral circuit, etc., there is a possibility that the wiring material may enter the scratch 135 when the subsequent wiring is formed, and the wiring may be short-circuited.

またメタルＣＭＰでは層間絶縁膜１１３も研磨されるが、層間絶縁膜１１３の研磨量の均一性が悪い。するとコンタクトプラグ形成後の、層間絶縁膜１１３の膜厚均一性が悪化するため問題である。 In the metal CMP, the interlayer insulating film 113 is also polished, but the polishing amount of the interlayer insulating film 113 is poor. This is a problem because the film thickness uniformity of the interlayer insulating film 113 after the contact plug is formed deteriorates.

本発明は前記背景技術に鑑みなされたものであり、層間絶縁膜にＣＭＰによるスクラッチが発生することを防止することや層間絶縁膜の膜厚均一性の悪化を防止することが可能な半導体装置の製造方法を提供することを目的とする。 The present invention has been made in view of the above-described background art, and is a semiconductor device capable of preventing the occurrence of scratches due to CMP in the interlayer insulating film and the deterioration of the film thickness uniformity of the interlayer insulating film. An object is to provide a manufacturing method.

前記目的を達成するためになされた本発明に係る半導体装置の製造方法は、絶縁膜上にアモルファスカーボン層を形成する工程と、アモルファスカーボン層をパターニングし、アモルファスカーボン層をハードマスクとして絶縁膜をエッチングする工程と、アモルファスカーボン層を薄膜化する工程と、アモルファスカーボン層上に導電層を形成する工程と、導電層をアモルファスカーボン層が露出するまでＣＭＰにより研磨する工程と、露出したアモルファスカーボン層を除去する工程とを備えることを特徴とする。 A method of manufacturing a semiconductor device according to the present invention made to achieve the above object includes a step of forming an amorphous carbon layer on an insulating film, patterning the amorphous carbon layer, and forming the insulating film using the amorphous carbon layer as a hard mask. Etching, thinning the amorphous carbon layer, forming a conductive layer on the amorphous carbon layer, polishing the conductive layer by CMP until the amorphous carbon layer is exposed, and the exposed amorphous carbon layer. And a step of removing.

これにより、ハードマスクとして用いたアモルファスカーボン層をＣＭＰの犠牲層としても用いることができる。よって第１に、絶縁膜の表面にスクラッチが発生することを防止することができる。また第２に、犠牲層により、絶縁膜の膜厚均一性がＣＭＰにより悪化することが防止される。よって絶縁膜の膜厚均一性を、成膜時に得られた良好な均一性に維持することができる。 Thereby, the amorphous carbon layer used as a hard mask can be used as a sacrificial layer for CMP. Therefore, first, it is possible to prevent the generation of scratches on the surface of the insulating film. Second, the sacrificial layer prevents the thickness uniformity of the insulating film from being deteriorated by CMP. Therefore, the film thickness uniformity of the insulating film can be maintained at the good uniformity obtained at the time of film formation.

またハードマスクとして使用した厚膜のアモルファスカーボン層を薄膜化し、そのままＣＭＰストッパ層として利用することができる。よってハードマスクとＣＭＰストッパ層とを別々に形成する必要がないため、工程の省略化を行うことができる。 Further, the thick amorphous carbon layer used as a hard mask can be thinned and used as it is as a CMP stopper layer. Therefore, it is not necessary to form the hard mask and the CMP stopper layer separately, so that the process can be omitted.

なおアモルファスカーボン層は、アモルファスカーボン膜の単層構造でもよいし、アモルファスカーボン膜以外の膜を含んだ多層構造でもよいことは言うまでもない。またアモルファスカーボン層のパターニングは、コンタクトホールやダマシン配線など、各種パタンが使用可能である。また導電層は、タングステンや銅など、各種の導電性の材料が使用可能である。 Needless to say, the amorphous carbon layer may have a single layer structure of an amorphous carbon film or a multilayer structure including a film other than the amorphous carbon film. Various patterns such as contact holes and damascene wiring can be used for patterning the amorphous carbon layer. For the conductive layer, various conductive materials such as tungsten and copper can be used.

本発明によれば、層間絶縁膜にＣＭＰによるスクラッチが発生することを防止することや層間絶縁膜の膜厚均一性の悪化を防止することが可能な半導体装置の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can prevent the generation | occurrence | production of the scratch by CMP in an interlayer insulation film and the deterioration of the film thickness uniformity of an interlayer insulation film can be provided. .

第１実施形態に係る半導体装置の製造方法を、図１ないし図８を用いて説明する。第１実施形態では、例として、デュアルゲート電極を有するMirrorBit（登録商標）フラッシュメモリでのコンタクトホールの形成工程について説明する。 A method of manufacturing a semiconductor device according to the first embodiment will be described with reference to FIGS. In the first embodiment, a contact hole forming process in a MirrorBit (registered trademark) flash memory having a dual gate electrode will be described as an example.

図１に示すように、シリコン基板１にイオン打ち込みが行われることで、埋め込み型のビット線１０が形成される。またコンタクト形成領域外のシリコン基板１上には、ＯＮＯ膜１１が成膜される。ここでコンタクト形成領域は、ビット線１０のうちコンタクトプラグ３３が形成される領域である。またＯＮＯ層は、電荷トラップ誘電体層であり、一般に、第１の絶縁層、電荷トラップ層、第２の絶縁層の３つの層が順に堆積されることで構成される。第１及び第２の絶縁層は二酸化シリコン等の酸化物誘電体で作られ、電荷トラップ層は窒化珪素等の窒化物誘電体で作られる。またビット線１０上には、埋込ＳｉＯ_２膜１２が形成される。 As shown in FIG. 1, by implanting ions into the silicon substrate 1, a buried bit line 10 is formed. An ONO film 11 is formed on the silicon substrate 1 outside the contact formation region. Here, the contact formation region is a region of the bit line 10 where the contact plug 33 is formed. The ONO layer is a charge trap dielectric layer, and is generally configured by sequentially depositing three layers, a first insulating layer, a charge trapping layer, and a second insulating layer. The first and second insulating layers are made of an oxide dielectric such as silicon dioxide, and the charge trapping layer is made of a nitride dielectric such as silicon nitride. A buried SiO ₂ film 12 is formed on the bit line 10.

ＯＮＯ膜１１および埋込ＳｉＯ_２膜１２上に、ＢＰＳＧ（boron phosphorus silicate glass）膜１３、ＳｉＲＯ膜１４、キャップＳｉＯ_２膜１５が順にＣＶＤ法により成膜される。ＳｉＲＯ膜１４はＵＶブロック層である。そしてキャップＳｉＯ_２膜１５上にアモルファスカーボン膜１６がＣＶＤ法により成膜される。アモルファスカーボン膜１６は、Ｏ２アッシングにより除去できる膜である。アモルファスカーボン膜１６の膜厚は４０００オングストロームと厚くされる。 On the ONO film 11 and the buried SiO ₂ film 12, a BPSG (boron phosphorus silicate glass) film 13, a SiRO film 14, and a cap SiO ₂ film 15 are sequentially formed by the CVD method. The SiRO film 14 is a UV block layer. Then, an amorphous carbon film 16 is formed on the cap SiO ₂ film 15 by a CVD method. The amorphous carbon film 16 is a film that can be removed by O 2 ashing. The film thickness of the amorphous carbon film 16 is increased to 4000 angstroms.

アモルファスカーボン膜１６上に、ＡＲＣ膜（反射防止膜）であるＳｉＯＮ膜（不図示）、およびレジスト層（不図示）が順に形成される。そして周知のフォトリソグラフィ技術により、コンタクト形状の開口部を有するレジストマスクが形成される。そして周知のドライエッチング技術により、レジストマスクの開口部がアモルファスカーボン膜１６に転写される。これにより図２に示すように、アモルファスカーボン膜１６にコンタクトホール形成のための開口部３１が形成される。 On the amorphous carbon film 16, a SiON film (not shown) as an ARC film (antireflection film) and a resist layer (not shown) are sequentially formed. Then, a resist mask having contact-shaped openings is formed by a well-known photolithography technique. Then, the opening of the resist mask is transferred to the amorphous carbon film 16 by a known dry etching technique. As a result, as shown in FIG. 2, an opening 31 for forming a contact hole is formed in the amorphous carbon film 16.

図３に示すように、開口部３１が形成されたアモルファスカーボン膜１６をハードマスクとして、異方性エッチングによりコンタクトホール３２が形成される。このとき、エッチングがビット線１０で停止するように、エッチング条件を選択する。 As shown in FIG. 3, a contact hole 32 is formed by anisotropic etching using the amorphous carbon film 16 with the opening 31 formed as a hard mask. At this time, the etching conditions are selected so that the etching stops at the bit line 10.

コンタクトホール３２を形成する際のハードマスクであるアモルファスカーボン膜１６の膜厚は、４０００オングストロームと厚くされている。これにより異方性エッチング中に開口部３１の肩部のたれが進んでも、肩部のキャップＳｉＯ_２膜１５が露出することが防止される。よってコンタクトホール３２の開口部が拡がることが防止されるため、コンタクトホール３２のホール径を高精度に制御することができる。以上より、ビット線１０の幅が狭い場合においてもコンタクトホール３２の加工マージンを大きくすることが可能となる。また、ＳｉＲＯ膜１４はエッチングレートが低い膜である。これによってもコンタクトホール３２の開口部が拡がることが防止され、高精度にコンタクトホールを形成することができる。 The film thickness of the amorphous carbon film 16 which is a hard mask when forming the contact hole 32 is as thick as 4000 angstroms. This prevents the cap SiO ₂ film 15 at the shoulder from being exposed even if the shoulder portion of the opening 31 is inclined during anisotropic etching. Accordingly, since the opening of the contact hole 32 is prevented from expanding, the hole diameter of the contact hole 32 can be controlled with high accuracy. As described above, the processing margin of the contact hole 32 can be increased even when the width of the bit line 10 is narrow. The SiRO film 14 is a film having a low etching rate. This also prevents the opening of the contact hole 32 from expanding, and the contact hole can be formed with high accuracy.

図４に示すように、ハードマスクであるアモルファスカーボン膜１６が、Ｏ２アッシングにより薄膜化される。Ｏ２アッシングによるアモルファスカーボン膜１６の膜厚制御は、例えば、アッシングによる除去レートとアモルファスカーボン膜１６の残膜量とから処理時間を指定する方法により行うことができる。 As shown in FIG. 4, the amorphous carbon film 16 that is a hard mask is thinned by O 2 ashing. The film thickness control of the amorphous carbon film 16 by O2 ashing can be performed by, for example, a method of designating a processing time from the removal rate by ashing and the remaining film amount of the amorphous carbon film 16.

第１実施形態に係る、ハードマスクの薄膜化方法の利点を説明する。例えばエッチングによりハードマスクを薄膜化する場合には、コンタクトホール３２のボトム部にダメージが入りコンタクト抵抗が上昇するおそれや、コンタクトホール３２の形状が変化してしまうおそれがある。しかし第１実施形態では、ハードマスクをアモルファスカーボン膜１６で構成しているため、Ｏ２アッシングによりハードマスクを薄膜化することができる。そして上述のエッチングでの問題点は、Ｏ２アッシングでは発生しない。よってハードマスクを薄膜化する際に、コンタクトホール３２のボトム部にダメージが発生することや、コンタクトホール３２が変形することを防止できる。 The advantages of the hard mask thinning method according to the first embodiment will be described. For example, when the hard mask is thinned by etching, the bottom of the contact hole 32 may be damaged and the contact resistance may increase, or the shape of the contact hole 32 may change. However, in the first embodiment, since the hard mask is composed of the amorphous carbon film 16, the hard mask can be thinned by O2 ashing. The above-described problems with etching do not occur with O2 ashing. Therefore, when the hard mask is thinned, it is possible to prevent damage to the bottom portion of the contact hole 32 and deformation of the contact hole 32.

またハードマスクであるアモルファスカーボン膜１６の薄膜化を行うのは、後述するようにアモルファスカーボン膜１６をＣＭＰストッパ層としても用いるためである。後述するように、ＣＭＰストッパ層を薄膜化することにより、コンタクトプラグ最上面の、キャップＳｉＯ_２膜１５の表面からの飛び出し量を抑えることができるため、平坦性を確保することができる。 The amorphous carbon film 16 that is a hard mask is thinned because the amorphous carbon film 16 is also used as a CMP stopper layer as will be described later. As will be described later, by reducing the thickness of the CMP stopper layer, the amount of protrusion of the uppermost surface of the contact plug from the surface of the cap SiO ₂ film 15 can be suppressed, so that flatness can be ensured.

そして薄膜化後のアモルファスカーボン膜１６の膜厚は、１００から５００オングストロームの範囲内とされることが好ましい。５００オングストロームの上限値は、スクラッチ防止の観点から定められる。すなわち５００オングストロームの膜厚であれば、スクラッチを引き起こす砥粒の２次粒径サイズ以上の膜厚となるため、キャップＳｉＯ_２膜１５にスクラッチが発生することを防止することができると考えられるためである。また１００オングストロームの下限値は、成膜装置の能力の観点から定められる。すなわち１００オングストロームの膜厚であれば、安定した膜を成膜するために十分な膜厚であると考えられるためである。 The thickness of the amorphous carbon film 16 after thinning is preferably in the range of 100 to 500 angstroms. The upper limit value of 500 angstroms is determined from the viewpoint of preventing scratches. That is, if the film thickness is 500 angstroms, the film thickness is equal to or larger than the secondary particle size of the abrasive grains that cause scratches, and thus it is considered that scratches can be prevented from occurring in the cap SiO ₂ film 15. It is. The lower limit of 100 angstroms is determined from the viewpoint of the capability of the film forming apparatus. That is, if the film thickness is 100 angstroms, it is considered that the film thickness is sufficient to form a stable film.

なおアモルファスカーボン膜１６の実際の膜厚は、アモルファスカーボン膜１６のスクラッチ耐性や成膜装置の能力等に応じて適宜設定すればよいことは言うまでもない。アモルファスカーボン膜１６がスクラッチ耐性が高い硬い膜である場合には、コンタクトプラグの飛び出し量を抑えるために、アモルファスカーボン膜１６の膜厚を極力薄くすることがよい。また成膜装置の能力が向上し、より薄膜のアモルファスカーボン膜を成膜することができる場合には、アモルファスカーボン膜１６の膜厚を１００オングストロームよりも薄くしても良いことは言うまでもない。 Needless to say, the actual film thickness of the amorphous carbon film 16 may be set as appropriate in accordance with the scratch resistance of the amorphous carbon film 16 and the capability of the film forming apparatus. When the amorphous carbon film 16 is a hard film having high scratch resistance, it is preferable to reduce the film thickness of the amorphous carbon film 16 as much as possible in order to suppress the pop-out amount of the contact plug. Needless to say, the film thickness of the amorphous carbon film 16 may be made thinner than 100 angstroms when the capability of the film forming apparatus is improved and a thinner amorphous carbon film can be formed.

図５に示すように、バリアメタル層２１およびタングステン層２２がウェハ全面にＣＶＤ法により順に成膜される。よってコンタクトホール３２内に、バリアメタル層２１およびタングステン層２２が埋め込まれる。 As shown in FIG. 5, a barrier metal layer 21 and a tungsten layer 22 are sequentially formed on the entire surface of the wafer by a CVD method. Therefore, the barrier metal layer 21 and the tungsten layer 22 are embedded in the contact hole 32.

図６に示すように、タングステンＣＭＰにより、アモルファスカーボン膜１６をＣＭＰストッパ膜として用い、アモルファスカーボン膜１６が露出するまでタングステン層２２およびバリアメタル層２１を研磨する。これにより、アモルファスカーボン膜１６上のバリアメタル層２１およびタングステン層２２が除去され、コンタクトホール３２内部にバリアメタル層２１およびタングステン層２２が選択的に残されることで、ビット線コンタクトプラグ３３が形成される。 As shown in FIG. 6, the tungsten layer 22 and the barrier metal layer 21 are polished by tungsten CMP using the amorphous carbon film 16 as a CMP stopper film until the amorphous carbon film 16 is exposed. As a result, the barrier metal layer 21 and the tungsten layer 22 on the amorphous carbon film 16 are removed, and the barrier metal layer 21 and the tungsten layer 22 are selectively left inside the contact hole 32, whereby the bit line contact plug 33 is formed. Is done.

アモルファスカーボン膜１６のＣＭＰストッパ層としての機能を説明する。図８にタングステン用スラリーを用いた場合の、アモルファスカーボン膜１６、タングステン層２２、キャップＳｉＯ_２膜１５の研磨レートを示す。なおここで用いられるタングステン用スラリーは、タングステンの酸化剤（例えば硝酸鉄および過酸化水素）と、酸化物を削り取る砥粒（例えばアルミナ）とを含んだ、一般的なタングステン研磨用のスラリーである。また研磨荷重や研磨速度等のＣＭＰ条件も、一般的な条件である。よって本発明は特定のスラリーや研磨条件を要さず、一般的なタングステンプロセスに適用することができることは言うまでもない。 The function of the amorphous carbon film 16 as a CMP stopper layer will be described. FIG. 8 shows the polishing rate of the amorphous carbon film 16, the tungsten layer 22, and the cap SiO ₂ film 15 when the tungsten slurry is used. The slurry for tungsten used here is a general slurry for polishing tungsten containing an oxidizing agent for tungsten (for example, iron nitrate and hydrogen peroxide) and abrasive grains (for example, alumina) for scraping off the oxide. . CMP conditions such as polishing load and polishing rate are also general conditions. Therefore, it goes without saying that the present invention does not require a specific slurry or polishing condition and can be applied to a general tungsten process.

比較例として、キャップＳｉＯ_２膜１５をＣＭＰストッパとして用いる場合を説明する。キャップＳｉＯ_２膜１５（シリコン酸化膜）の研磨レート（３３（オングストローム／秒））と、タングステン層２２の研磨レート（４５（オングストローム／秒））とは近い値を有するため、キャップＳｉＯ_２膜１５に対するタングステン層２２の研磨選択比は低くなる。するとオーバー研磨をした場合には、キャップＳｉＯ_２膜１５が研磨されるため、キャップＳｉＯ_２膜１５の膜厚の均一性が悪化する。またキャップＳｉＯ_２膜１５をＣＭＰストッパとすることで、キャップＳｉＯ_２膜１５の表面にスクラッチが発生する。 As a comparative example, a case where the cap SiO ₂ film 15 is used as a CMP stopper will be described. Since the polishing rate (33 (angstrom / second)) of the cap SiO ₂ film 15 (silicon oxide film) and the polishing rate of the tungsten layer 22 (45 (angstrom / second)) are close to each other, the cap SiO ₂ film 15 The polishing selection ratio of the tungsten layer 22 with respect to is low. Then, when overpolishing is performed, the cap SiO ₂ film 15 is polished, so that the uniformity of the film thickness of the cap SiO ₂ film 15 is deteriorated. Further, by using the cap SiO ₂ film 15 as a CMP stopper, scratches are generated on the surface of the cap SiO ₂ film 15.

しかし第１実施形態では、アモルファスカーボン膜１６をＣＭＰストッパとして用いる。アモルファスカーボン膜１６の研磨レート（１（オングストローム／秒））は、タングステン層２２の研磨レート（４５（オングストローム／秒））に比して非常に低いため、アモルファスカーボン膜１６に対するタングステン層２２の研磨選択比は非常に高くなる。するとオーバー研磨をした場合においても、アモルファスカーボン膜１６がほとんど研磨されることはないため、キャップＳｉＯ_２膜１５が露出することが防止される。よってキャップＳｉＯ_２膜１５の表面のスクラッチ発生を防止することや、キャップＳｉＯ_２膜１５の膜厚均一性の悪化を防止することができる。 However, in the first embodiment, the amorphous carbon film 16 is used as a CMP stopper. Since the polishing rate (1 (angstrom / second)) of the amorphous carbon film 16 is much lower than the polishing rate (45 (angstrom / second)) of the tungsten layer 22, the polishing of the tungsten layer 22 with respect to the amorphous carbon film 16 is performed. The selectivity is very high. Then, even when overpolishing is performed, the amorphous carbon film 16 is hardly polished, so that the cap SiO ₂ film 15 is prevented from being exposed. Therefore and preventing scratching of the surface of the cap SiO ₂ film 15, it is possible to prevent deterioration of the film thickness uniformity of the cap SiO ₂ film 15.

図７に示すように、タングステンＣＭＰ後に残ったアモルファスカーボン膜１６は、Ｏ２アッシングにより除去される。これにより、アモルファスカーボン膜１６に発生したスクラッチ３５（図６）は、アモルファスカーボン膜１６と共に除去される。よってキャップＳｉＯ_２膜１５の表面にスクラッチが発生することが防止される。またタングステンＣＭＰによりキャップＳｉＯ_２膜１５が研磨されることが防止されるため、キャップＳｉＯ_２膜１５は、ＣＶＤ法による成膜時に得られた良好な膜厚均一性を維持することができる。以上よりアモルファスカーボン膜１６は、キャップＳｉＯ_２膜１５を保護するための犠牲膜として機能する。またコンタクトプラグ３３の最上面は、キャップＳｉＯ_２膜１５の表面から高さＨだけ飛び出す。 As shown in FIG. 7, the amorphous carbon film 16 remaining after the tungsten CMP is removed by O 2 ashing. Thereby, the scratch 35 (FIG. 6) generated in the amorphous carbon film 16 is removed together with the amorphous carbon film 16. Therefore, the generation of scratches on the surface of the cap SiO ₂ film 15 is prevented. Further, since the cap SiO ₂ film 15 is prevented from being polished by tungsten CMP, the cap SiO ₂ film 15 can maintain good film thickness uniformity obtained during film formation by the CVD method. As described above, the amorphous carbon film 16 functions as a sacrificial film for protecting the cap SiO ₂ film 15. The top surface of the contact plug 33 protrudes from the surface of the cap SiO ₂ film 15 by a height H.

なお図７以降における、コンタクトプラグ３３の形成後の工程の説明は省略する。 The description of the process after the formation of the contact plug 33 in FIG.

以上の説明から明らかなように、第１実施形態によれば、ハードマスクとして用いたアモルファスカーボン膜１６をタングステンＣＭＰのＣＭＰストッパ膜として用いることができる。そして最終的にアモルファスカーボン膜１６を除去することにより、アモルファスカーボン膜１６をＣＭＰの犠牲層として用いることができる。これにより第１に、キャップＳｉＯ_２膜１５の表面にスクラッチが発生することを防止することができる。また第２に、キャップＳｉＯ_２膜１５の膜厚均一性が悪化することを防止することができる。 As is apparent from the above description, according to the first embodiment, the amorphous carbon film 16 used as a hard mask can be used as a CMP stopper film for tungsten CMP. Then, by finally removing the amorphous carbon film 16, the amorphous carbon film 16 can be used as a CMP sacrificial layer. Thereby, first, it is possible to prevent the generation of scratches on the surface of the cap SiO ₂ film 15. Second, it is possible to prevent the film thickness uniformity of the cap SiO ₂ film 15 from deteriorating.

また第１実施形態では、ハードマスクとして使用した膜厚の厚いアモルファスカーボン膜１６を薄膜化し、ＣＭＰストッパ膜として利用することができる。よってハードマスクとＣＭＰストッパ膜とを別々に形成する必要がないため、工程の省略化を行うことができる。 In the first embodiment, the thick amorphous carbon film 16 used as a hard mask can be thinned and used as a CMP stopper film. Therefore, it is not necessary to form the hard mask and the CMP stopper film separately, so that the process can be omitted.

また第１実施形態ではハードマスクに、Ｏ２アッシングで薄膜化することが可能なアモルファスカーボン膜１６を用いている。よってハードマスクの薄膜化を行う際に、コンタクトホールのボトムにダメージを与えることやコンタクト形状に悪影響を及ぼすことを防止することができる。 In the first embodiment, an amorphous carbon film 16 that can be thinned by O 2 ashing is used as a hard mask. Therefore, when the hard mask is thinned, it is possible to prevent damage to the bottom of the contact hole and adverse influence on the contact shape.

また第１実施形態ではタングステンＣＭＰ時のＣＭＰストッパ膜に、タングステン層２２の研磨レートに比して非常に研磨レートが低いアモルファスカーボン膜１６を用いている。これによってもキャップＳｉＯ_２膜１５にスクラッチが発生することや、キャップＳｉＯ_２膜１５の膜厚均一性が悪化することを防止することができる。 In the first embodiment, the amorphous carbon film 16 having a very low polishing rate as compared with the polishing rate of the tungsten layer 22 is used for the CMP stopper film at the time of tungsten CMP. This can also prevent the cap SiO ₂ film 15 from being scratched and the film thickness uniformity of the cap SiO ₂ film 15 from being deteriorated.

第２実施形態に係る半導体装置の製造方法を、図９ないし図１７を用いて説明する。第２実施形態は、第１実施形態に比して、薄膜化後のアモルファスカーボン膜の膜厚値および膜厚均一性をより高精度に制御することが可能な形態である。 A method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. The second embodiment is a form in which the film thickness value and film thickness uniformity of the amorphous carbon film after thinning can be controlled with higher accuracy than the first embodiment.

図９に示すように、ビット線１０上に、埋込ＳｉＯ_２膜１２が形成される。またコンタクト形成領域外のシリコン基板１上には、ＯＮＯ膜１１が成膜される。ＯＮＯ膜１１および埋込ＳｉＯ_２膜１２上に、ＢＰＳＧ膜１３、ＳｉＲＯ膜１４、キャップＳｉＯ_２膜１５が順にＣＶＤ法により成膜される。そしてキャップＳｉＯ_２膜１５上に、下層アモルファスカーボン膜１６ａ、絶縁膜１７、上層アモルファスカーボン膜１６ｂが順にＣＶＤ法により成膜される。下層アモルファスカーボン膜１６ａ、絶縁膜１７、上層アモルファスカーボン膜１６ｂにより、複合アモルファスカーボン層１８が形成される。下層アモルファスカーボン膜１６ａは、後述するＣＭＰ工程でのストッパ膜として機能し、その膜厚は１００から５００オングストロームの範囲内とされる。絶縁膜１７にはシリコン酸化膜が用いられ、その膜厚は１００から５００オングストロームの範囲内とされる。上層アモルファスカーボン膜１６ｂは、後述するエッチング工程でのハードマスクとして機能する。そして複合アモルファスカーボン層１８の膜厚は４０００オングストロームと厚くされる。 As shown in FIG. 9, a buried SiO ₂ film 12 is formed on the bit line 10. An ONO film 11 is formed on the silicon substrate 1 outside the contact formation region. On the ONO film 11 and the embedded SiO ₂ film 12, a BPSG film 13, a SiRO film 14, and a cap SiO ₂ film 15 are sequentially formed by a CVD method. A lower amorphous carbon film 16a, an insulating film 17, and an upper amorphous carbon film 16b are sequentially formed on the cap SiO ₂ film 15 by a CVD method. A composite amorphous carbon layer 18 is formed by the lower amorphous carbon film 16a, the insulating film 17, and the upper amorphous carbon film 16b. The lower amorphous carbon film 16a functions as a stopper film in a CMP process, which will be described later, and has a thickness in the range of 100 to 500 angstroms. A silicon oxide film is used for the insulating film 17 and its film thickness is in the range of 100 to 500 angstroms. The upper amorphous carbon film 16b functions as a hard mask in an etching process described later. The film thickness of the composite amorphous carbon layer 18 is increased to 4000 angstroms.

上層アモルファスカーボン膜１６ｂ上に、ＡＲＣ膜であるＳｉＯＮ膜（不図示）およびレジスト層（不図示）が順に形成される。そして周知のフォトリソグラフィ技術により、コンタクト形状の開口部を有するレジストマスクが形成される。そして周知のドライエッチング技術により、レジストマスクの開口部が複合アモルファスカーボン層１８に転写される。これにより図１０に示すように、複合アモルファスカーボン層１８にコンタクトホール形成のための開口部３１が形成される。 A SiON film (not shown) which is an ARC film and a resist layer (not shown) are sequentially formed on the upper amorphous carbon film 16b. Then, a resist mask having contact-shaped openings is formed by a well-known photolithography technique. Then, the opening of the resist mask is transferred to the composite amorphous carbon layer 18 by a known dry etching technique. As a result, as shown in FIG. 10, an opening 31 for forming a contact hole is formed in the composite amorphous carbon layer 18.

図１１に示すように、開口部３１が形成された複合アモルファスカーボン層１８をハードマスクとして、異方性エッチングによりコンタクトホール３２が形成される。ハードマスクである複合アモルファスカーボン層１８の膜厚は、４０００オングストロームと厚くされる。これにより前述の通り、コンタクトホール３２の開口部が拡がることが防止されるため、コンタクトホール３２のホール径を高精度に制御することができる。 As shown in FIG. 11, the contact hole 32 is formed by anisotropic etching using the composite amorphous carbon layer 18 with the opening 31 formed as a hard mask. The film thickness of the composite amorphous carbon layer 18 which is a hard mask is increased to 4000 angstroms. As a result, as described above, the opening of the contact hole 32 is prevented from expanding, so that the hole diameter of the contact hole 32 can be controlled with high accuracy.

図１１の状態からＯ２アッシングが行われる。絶縁膜１７はＯ２アッシングのストッパ膜となるため、図１２に示すように、上層アモルファスカーボン膜１６ｂのみがＯ２アッシングにより除去される。よってＯ２アッシングにより、ハードマスクである複合アモルファスカーボン層１８が、３層分の厚さから２層分の厚さまで薄膜化される。 O2 ashing is performed from the state of FIG. Since the insulating film 17 serves as a stopper film for O2 ashing, only the upper amorphous carbon film 16b is removed by O2 ashing as shown in FIG. Therefore, the composite amorphous carbon layer 18 which is a hard mask is thinned from the thickness of three layers to the thickness of two layers by O2 ashing.

図１３に示すように、絶縁膜１７上にバリアメタル層２１およびタングステン層２２がＣＶＤ法により成膜される。よってコンタクトホール３２内に、バリアメタル層２１およびタングステン層２２が埋め込まれる。 As shown in FIG. 13, a barrier metal layer 21 and a tungsten layer 22 are formed on the insulating film 17 by a CVD method. Therefore, the barrier metal layer 21 and the tungsten layer 22 are embedded in the contact hole 32.

図１４に示すように、下層アモルファスカーボン膜１６ａが露出するまで、タングステン層２２、バリアメタル層２１および絶縁膜１７をタングステンＣＭＰにより研磨する。すなわち下層アモルファスカーボン膜１６ａがＣＭＰストッパ膜として用いられる。これにより、ビット線コンタクトプラグ３３が形成される。 As shown in FIG. 14, the tungsten layer 22, the barrier metal layer 21, and the insulating film 17 are polished by tungsten CMP until the lower amorphous carbon film 16a is exposed. That is, the lower amorphous carbon film 16a is used as a CMP stopper film. Thereby, the bit line contact plug 33 is formed.

図１５に示すように、タングステンＣＭＰ後に残った下層アモルファスカーボン膜１６ａは、Ｏ２アッシングにより除去される。よって下層アモルファスカーボン膜１６ａは、キャップＳｉＯ_２膜１５を保護するための犠牲膜として機能する。なお図１５以降における、コンタクトプラグ３３の形成後の工程の説明は省略する。 As shown in FIG. 15, the lower amorphous carbon film 16a remaining after tungsten CMP is removed by O 2 ashing. Therefore, the lower amorphous carbon film 16 a functions as a sacrificial film for protecting the cap SiO ₂ film 15. The description of the steps after the formation of the contact plug 33 in FIG.

以上の説明から明らかなように、第２実施形態によれば、絶縁膜１７をＯ２アッシングのストッパ膜として用いることで、薄膜化後のハードマスクの膜厚は、下層アモルファスカーボン膜１６ａの膜厚と、絶縁膜１７の膜厚との合計値となる。よって、Ｏ２アッシングによるハードマスクの膜厚制御を不要にすることができる。そして下層アモルファスカーボン膜１６ａの膜厚値および膜厚均一性と、絶縁膜１７の膜厚値および膜厚均一性は、ＣＶＤ法による成膜時に高精度に制御することができる。よって、薄膜化後のハードマスクの膜厚値および膜厚均一性を、より高精度に制御することが可能となる。 As is apparent from the above description, according to the second embodiment, the insulating film 17 is used as a stopper film for O2 ashing, so that the thickness of the hard mask after the thinning becomes the thickness of the lower amorphous carbon film 16a. And the total thickness of the insulating film 17. Therefore, it is possible to eliminate the need for hard mask film thickness control by O 2 ashing. The film thickness value and film thickness uniformity of the lower amorphous carbon film 16a and the film thickness value and film thickness uniformity of the insulating film 17 can be controlled with high accuracy during film formation by the CVD method. Therefore, the film thickness value and film thickness uniformity of the hard mask after thinning can be controlled with higher accuracy.

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第２実施形態では、複合アモルファスカーボン層１８の薄膜化時に、Ｏ２アッシングにより上層アモルファスカーボン膜１６ｂのみを除去するとしたが、この形態に限られない。図１６に示すように、Ｏ２アッシングにより上層アモルファスカーボン膜１６ｂを除去した後に、フッ酸等によるエッチングにより絶縁膜１７を除去する形態としてもよい。この場合図１７に示すように、下層アモルファスカーボン膜１６ａ上にバリアメタル層２１およびタングステン層２２が形成される。これにより、エッチングにより絶縁膜１７を除去すると同時に、コンタクトホール３２のボトム部を洗浄することができる。またタングステンＣＭＰにより絶縁膜１７を除去する必要がなくなるため、タングステンＣＭＰの研磨時間を短縮することが可能となる。 The present invention is not limited to the above-described embodiment, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention. In the second embodiment, when the composite amorphous carbon layer 18 is thinned, only the upper amorphous carbon film 16b is removed by O2 ashing. However, the present invention is not limited to this configuration. As shown in FIG. 16, after the upper amorphous carbon film 16b is removed by O 2 ashing, the insulating film 17 may be removed by etching with hydrofluoric acid or the like. In this case, as shown in FIG. 17, a barrier metal layer 21 and a tungsten layer 22 are formed on the lower amorphous carbon film 16a. As a result, the bottom portion of the contact hole 32 can be cleaned simultaneously with the removal of the insulating film 17 by etching. In addition, since it is not necessary to remove the insulating film 17 by tungsten CMP, it is possible to shorten the polishing time of tungsten CMP.

また本発明はアモルファスカーボン層を薄膜化することで、アモルファスカーボン層をハードマスクとＣＭＰストッパ層との両方に用いる点にポイントがある。よって本発明は、エッチングによるパタン形成とＣＭＰによる配線形成とを含んだ工程であれば、何れの工程にも適用可能であることは言うまでもなく、例えばダマシンプロセスによる多層配線工程にも適用できる。また導電層は、タングステンに限らず、銅やアルミなどの各種の導電性の材料が使用可能であることは言うまでもない。またスラリーは、Ｃｕ−ＣＭＰ用スラリーやＡｌ−ＣＭＰ用スラリーなど各種のスラリーが使用可能であることは言うまでもない。 In addition, the present invention has a point in that the amorphous carbon layer is used for both the hard mask and the CMP stopper layer by thinning the amorphous carbon layer. Therefore, the present invention can be applied to any process as long as it includes a pattern formation by etching and a wiring formation by CMP. For example, the present invention can also be applied to a multilayer wiring process by a damascene process. Needless to say, the conductive layer is not limited to tungsten, and various conductive materials such as copper and aluminum can be used. Needless to say, various types of slurry such as Cu-CMP slurry and Al-CMP slurry can be used as the slurry.

またハードマスクおよびＣＭＰストッパ層に用いる材料は、アモルファスカーボン膜に限られない。エッチング等を用いずに容易に除去でき、また導電層に比して十分にＣＭＰの研磨レートが低い材料であれば、何れの材料であっても良い。例えば、レジストハクリ溶剤で容易に除去可能な材料を用いることも可能である。 The material used for the hard mask and the CMP stopper layer is not limited to an amorphous carbon film. Any material can be used as long as it is a material that can be easily removed without using etching or the like and has a sufficiently low CMP polishing rate as compared with the conductive layer. For example, a material that can be easily removed with a resist stripping solvent can be used.

またアモルファスカーボン膜１６および複合アモルファスカーボン層１８の膜厚は４０００オングストロームとしたが、この膜厚に限らない。これらの膜厚値は、コンタクトホール３２の開口径、層間絶縁膜の膜種および膜厚等の各種条件により異なることは言うまでもない。 The film thickness of the amorphous carbon film 16 and the composite amorphous carbon layer 18 is 4000 angstroms, but is not limited to this film thickness. It goes without saying that these film thickness values differ depending on various conditions such as the opening diameter of the contact hole 32, the film type and film thickness of the interlayer insulating film.

また第１および第２実施形態では、MirrorBit（登録商標）フラッシュメモリでのコンタクトホールの形成工程を例示したが、本発明はMirrorBitフラッシュメモリ以外にも適用できることは言うまでもない。 In the first and second embodiments, the contact hole forming process in the MirrorBit (registered trademark) flash memory is exemplified. However, it goes without saying that the present invention can be applied to other than the MirrorBit flash memory.

第１実施形態に係る断面図（その１）Sectional drawing which concerns on 1st Embodiment (the 1) 第１実施形態に係る断面図（その２）Sectional drawing based on 1st Embodiment (the 2) 第１実施形態に係る断面図（その３）Sectional drawing based on 1st Embodiment (the 3) 第１実施形態に係る断面図（その４）Sectional drawing based on 1st Embodiment (the 4) 第１実施形態に係る断面図（その５）Sectional drawing based on 1st Embodiment (the 5) 第１実施形態に係る断面図（その６）Sectional drawing based on 1st Embodiment (the 6) 第１実施形態に係る断面図（その７）Sectional drawing based on 1st Embodiment (the 7) 各膜種におけるタングステンＣＭＰ研磨レートの図Diagram of tungsten CMP polishing rate for each film type 第２実施形態に係る断面図（その１）Sectional drawing which concerns on 2nd Embodiment (the 1) 第２実施形態に係る断面図（その２）Sectional drawing based on 2nd Embodiment (the 2) 第２実施形態に係る断面図（その３）Sectional drawing based on 2nd Embodiment (the 3) 第２実施形態に係る断面図（その４）Sectional drawing based on 2nd Embodiment (the 4) 第２実施形態に係る断面図（その５）Sectional drawing based on 2nd Embodiment (the 5) 第２実施形態に係る断面図（その６）Sectional drawing based on 2nd Embodiment (the 6) 第２実施形態に係る断面図（その７）Sectional drawing based on 2nd Embodiment (the 7) 第２実施形態に係る断面図（その８）Sectional drawing based on 2nd Embodiment (the 8) 第２実施形態に係る断面図（その９）Sectional drawing based on 2nd Embodiment (the 9) 従来技術に係る断面図（その１）Sectional drawing which concerns on a prior art (the 1) 従来技術に係る断面図（その２）Sectional drawing which concerns on a prior art (the 2)

Explanation of symbols

１シリコン基板
１０ビット線
１３ＢＰＳＧ膜
１５キャップＳｉＯ_２膜
１６アモルファスカーボン膜
１６ａ下層アモルファスカーボン膜
１６ｂ上層アモルファスカーボン膜
１８複合アモルファスカーボン層
２２タングステン層
３２コンタクトホール
３３コンタクトプラグ
３５スクラッチ 1 silicon substrate 10 bit line 13 BPSG film 15 cap SiO ₂ film 16 amorphous carbon film 16a lower amorphous carbon film 16b upper amorphous carbon film 18 composite amorphous carbon layer 22 tungsten layer 32 contact hole 33 contact plug 35 scratch

Claims

Forming an amorphous carbon layer on the insulating film;
Patterning the amorphous carbon layer and etching the insulating film using the amorphous carbon layer as a hard mask; and
A step of thinning the amorphous carbon layer;
Forming a conductive layer on the amorphous carbon layer;
Polishing the conductive layer by CMP until the amorphous carbon layer is exposed;
And a step of removing the exposed amorphous carbon layer.

The step of thinning the amorphous carbon layer includes:
The method of manufacturing a semiconductor device according to claim 1, wherein the method is performed by ashing.

The amorphous carbon layer is
A first amorphous carbon film formed on the insulating film;
An interlayer film formed on the first amorphous carbon film;
A second amorphous carbon film formed on the interlayer film,
The method of manufacturing a semiconductor device according to claim 1, wherein the step of thinning the amorphous carbon layer is performed by removing the second amorphous carbon film.

The second amorphous carbon film is removed after completion of the step of etching the insulating film,
4. The method of manufacturing a semiconductor device according to claim 3, wherein the first amorphous carbon film is removed by a step of removing the amorphous carbon layer.

5. The method of manufacturing a semiconductor device according to claim 3, wherein the first amorphous carbon film and the second amorphous carbon film are removed by ashing.

6. The method of manufacturing a semiconductor device according to claim 3, wherein the interlayer film is removed by etching after the removal of the second amorphous carbon film.

The method for manufacturing a semiconductor device according to claim 3, wherein the first amorphous carbon film is formed thinner than the second amorphous carbon film.

8. The method of manufacturing a semiconductor device according to claim 3, wherein the first amorphous carbon film is formed with a thickness of 500 angstroms or less.

9. The method of manufacturing a semiconductor device according to claim 1, wherein in the step of thinning the amorphous carbon layer, the amorphous carbon layer is made 500 angstroms or less.

In the step of etching the insulating film, a plurality of contact holes are formed,
The method for manufacturing a semiconductor device according to claim 1, wherein the conductive layer contains tungsten.

In the step of etching the insulating film, a plurality of damascene wirings are formed,
The method of manufacturing a semiconductor device according to claim 1, wherein the conductive layer contains copper.

12. The method of manufacturing a semiconductor device according to claim 1, wherein a polishing rate of the amorphous carbon layer is lower than a polishing rate of the conductive layer.

The method of manufacturing a semiconductor device according to claim 1, wherein the insulating film includes a UV block layer and a cap layer.