JP2009251622A - Duplex control system - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a duplex control system capable of reducing an execution period of time required for processing peculiar to duplex control. <P>SOLUTION: In this duplex control system equipped with two arithmetic units for executing arithmetic operations using the same input data, a first arithmetic unit is provided with: a transfer means for performing the burst transfer of input data inputted to the first arithmetic unit by a mirrored write function from a first equalizing operation region preliminarily arranged in a storage region for the first arithmetic unit to a second equalizing operation region preliminarily arranged in the storage region for the second arithmetic unit; and an invalidating means for invalidating the input data applied to the second arithmetic unit until the transfer of the input data by the transfer means ends. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、同一の入力データを用いた演算を実行する2つの演算ユニットを備える二重化制御システムに関する。   The present invention relates to a duplex control system including two arithmetic units that execute arithmetic operations using the same input data.

フィールドコントローラの制御動作を二重化する場合、フィールドコントローラを制御側と待機側の2つのCPUカードで構成し、両者のCPUカード間で同期を取りながら動作させる。このような二重化運転は、同一の入力に対しては同一の出力結果が得られるという前提の下に成立しているため、両者のCPUカードは外部からの入力データ(例えば、入出力モジュールやVnet通信などのデータ)として、同一データを用いて処理を実行する必要がある。
特開2007−280313号公報
When duplicating the control operation of the field controller, the field controller is composed of two CPU cards on the control side and the standby side, and the two CPU cards are operated while being synchronized. Since such a duplex operation is established on the assumption that the same output result can be obtained for the same input, both CPU cards receive external input data (for example, input / output modules and Vnet). It is necessary to execute processing using the same data as communication data).
JP 2007-280313 A

しかし、外部からの入力データは、それを取得するタイミングによって値に差を生じるため、従来のシステムでは、一方のCPUカード(入力実施側のカード)が入力データを取得した後、もう他方のCPUカードにこの入力データを受け渡すという処理を実行している。このような処理により、両者のCPUカードに与える入力データを等値化(同一化)している。   However, since the input data from the outside has a difference in value depending on the timing to acquire it, in the conventional system, after one CPU card (card on the input side) acquires the input data, the other CPU The process of passing this input data to the card is executed. By such processing, the input data given to both CPU cards is equalized (identified).

従来の処理として一般的な手順を以下に示す。
(1)同期ポイントにおいて制御側と待機側が同期合わせを行う。
(2)制御側がIO空間から入力データを取得する。ここでは、制御側は入力データを自らの側のメモリにキャッシュライトする。このとき、待機側は次の同期ポイントで待ち合わせをしている。
(3)次の同期ポイントにおいて制御側と待機側が同期合わせを行う。
(4)待機側が制御側のメモリを読み込み、自らの側(待機側)のメモリに書き込む。ここでは、待機側は制御側空間を非キャッシュアクセスし、自らの側のメモリにキャッシュライトする。このとき、制御側は次の同期ポイントで待ち合わせしている。
(5)次の同期ポイントにおいて制御側と待機側が同期合わせを行う。
A general procedure as a conventional process is shown below.
(1) At the synchronization point, the control side and the standby side perform synchronization.
(2) The control side acquires input data from the IO space. Here, the control side cache-writes the input data to its own memory. At this time, the standby side is waiting at the next synchronization point.
(3) The control side and the standby side perform synchronization at the next synchronization point.
(4) The standby side reads the memory on the control side and writes it to the memory on its own side (standby side). Here, the standby side performs non-cache access to the control side space and performs cache write to its own memory. At this time, the control side is waiting at the next synchronization point.
(5) The control side and the standby side perform synchronization at the next synchronization point.

以上のように、従来の処理では、同期合わせによりタイミングを計りながら制御側がデータを取得し(入力処理)、待機側が制御側からデータを取得する(等値化処理)という処理を、シーケンシャルに実行している。   As described above, in the conventional processing, the control side acquires data (input processing) while timing is synchronized, and the standby side acquires data from the control side (equalization processing) sequentially. is doing.

しかし、CPUカードの処理能力の向上によるフィールドコントローラの大容量化や処理の高速化に伴い、外部から取得する入力データ量が増加する。このため、CPUカードの処理能力の向上と同等に、データ入力処理および等値化処理の能力を向上させないと、二重化処理に要する時間の比率が増大し、制御処理のための実行時間が制約されてしまう。   However, the amount of input data acquired from the outside increases as the capacity of the field controller increases and the processing speed increases due to the improved processing capability of the CPU card. For this reason, unless the data input processing and equalization processing capabilities are improved, the ratio of the time required for the duplex processing increases and the execution time for the control processing is limited, as is the case with the improvement in the processing capability of the CPU card. End up.

本発明の目的は、二重化制御に特有の処理に要する実行時間を削減することができる二重化制御システムを提供することにある。   An object of the present invention is to provide a duplex control system capable of reducing the execution time required for processing unique to duplex control.

本発明の二重化制御システムは、同一の入力データを用いた演算をそれぞれ実行する第1の演算ユニットおよび第2の演算ユニットを備える二重化制御システムにおいて、前記第1の演算ユニットは、前記第1の演算ユニットに入力される入力データを、前記第1の演算ユニットのための記憶領域に予め設けられた第1の等値化作業領域から前記第2の演算ユニットのための記憶領域に予め設けられた第2の等値化作業領域に向けてミラードライト機能によりバースト転送することで、当該入力データを前記第2の演算ユニットに与える転送手段と、前記転送手段による前記入力データの転送が終了するまで、前記第2の演算ユニットに与えられる入力データを無効化する無効化手段と、を備えることを特徴とする。
この二重化制御システムによれば、第1の演算ユニットに入力される入力データを、第1の等値化作業領域から第2の等値化作業領域に向けてミラードライト機能によりバースト転送するので、等値化処理に要する時間を短縮できる。
The duplex control system of the present invention is a duplex control system comprising a first computation unit and a second computation unit that respectively execute computations using the same input data, wherein the first computation unit is the first computation unit. Input data input to the arithmetic unit is provided in advance in the storage area for the second arithmetic unit from the first equalization work area provided in advance in the storage area for the first arithmetic unit. The second equalization work area is burst-transferred by the mirrored write function, thereby transferring the input data to the second arithmetic unit, and the transfer of the input data by the transfer means is completed. And invalidating means for invalidating input data given to the second arithmetic unit.
According to this duplex control system, since the input data input to the first arithmetic unit is burst-transferred from the first equalization work area to the second equalization work area by the mirrored write function, The time required for the equalization process can be shortened.

前記転送手段は、前記第1の演算ユニットのキャッシュから前記第1の等値化作業領域へのライトバックに際して発生するフレームを前記第2の等値化作業領域に向けてミラードライト機能によりバースト転送してもよい。   The transfer means burst-transfers a frame generated during a write-back from the cache of the first arithmetic unit to the first equalization work area toward the second equalization work area by a mirrored write function. May be.

前記無効化手段は、第2の演算ユニットのキャッシュに乗っている前記第2の等値化作業領域の前記入力データを、キャッシュ・インバリッド命令を用いて無効化してもよい。   The invalidation means may invalidate the input data in the second equalization work area on the cache of the second arithmetic unit by using a cache invalid instruction.

本発明の二重化制御システムによれば、第1の演算ユニットに入力される入力データを、第1の等値化作業領域から第2の等値化作業領域に向けてミラードライト機能によりバースト転送するので、等値化処理に要する時間を短縮できる。   According to the duplex control system of the present invention, the input data input to the first arithmetic unit is burst-transferred from the first equalization work area to the second equalization work area by the mirrored write function. Therefore, the time required for the equalization process can be shortened.

以下、図1〜図2を参照して、本発明による二重化制御システムの一実施形態について説明する。   Hereinafter, an embodiment of a duplex control system according to the present invention will be described with reference to FIGS.

図1は、本実施形態の二重化制御システムの構成を示すブロック図である。   FIG. 1 is a block diagram showing the configuration of the duplex control system of this embodiment.

本実施形態の二重化制御システムは、同一の入力データが与えられ、同一演算を実行するCPU11およびCPU21を備える。CPU11に対してはキャッシュ12が、CPU21に対してはキャッシュ22が、それぞれ設けられている。図1は、CPU11が待機側として、CPU21が制御側として、それぞれ機能している状態を示している。なお、本実施形態の二重化制御システムは、ホットスタンバイ方式およびコールドスタンバイ方式のいずれにも適用できる。   The duplex control system of this embodiment includes a CPU 11 and a CPU 21 that are given the same input data and execute the same calculation. A cache 12 is provided for the CPU 11, and a cache 22 is provided for the CPU 21. FIG. 1 shows a state in which the CPU 11 functions as a standby side and the CPU 21 functions as a control side. Note that the duplex control system of this embodiment can be applied to both the hot standby system and the cold standby system.

図1に示すように、本実施形態の二重化制御システムでは、CPU11に対応する送信側の等値化作業領域31Aおよび受信側の等値化作業領域31BがRAM31の専用領域として、CPU21に対応する受信側の等値化作業領域32Bおよび送信側の等値化作業領域32AがRAM32の専用領域として、それぞれ用意されている。これらの領域はミラードライトを行うための領域であり、ハードウェアレジスタで指定する必要がある。しかし、この指定作業を入力処理のたびに行うと処理時間を要するため、本実施形態では、専用領域をあらかじめ設定している。また、制御側から待機側への等値化および待機側から制御側への等値化という双方向の等値化が存在するため、CPU11およびCPU21のそれぞれについて、受信側/送信側の領域を持つ構成としている。   As shown in FIG. 1, in the duplex control system of this embodiment, the transmission side equalization work area 31 </ b> A and the reception side equalization work area 31 </ b> B corresponding to the CPU 11 correspond to the CPU 21 as dedicated areas of the RAM 31. An equalization work area 32B on the reception side and an equalization work area 32A on the transmission side are prepared as dedicated areas of the RAM 32, respectively. These areas are areas for performing mirrored write and must be specified by hardware registers. However, if this designated operation is performed every time input processing is performed, a processing time is required. Therefore, in this embodiment, a dedicated area is set in advance. In addition, since there is bidirectional equalization of equalization from the control side to the standby side and equalization from the standby side to the control side, the areas on the reception side / transmission side are set for each of the CPU 11 and CPU 21. It has a structure to have.

ミラードライト機能は、本発明における転送手段に相当し、CPUが等値化作業領域(送信側)に書き込みを実行した場合に、相手方のCPUの等値化作業領域(受信側)に対してもバックボードバスを通して書き込みを行う機能である。本実施形態の二重化制御システムでは、このようなミラードライト機能により、入力処理と等値化処理を同時に実行している。また、本実施形態の二重化制御システムは、等値化作業領域(送信側)への書き込みがブロックライトであった場合に、バースト転送を利用することでバックボードバスにブロックライトのフレーム(8ワード)をそのまま通すことを特徴としている。このように、バックボードのバースト転送を利用することで、一度に8ワードずつのデータが転送できる。   The mirrored write function corresponds to the transfer means in the present invention, and when the CPU executes writing to the equalization work area (transmission side), it also applies to the equalization work area (reception side) of the other CPU. This is a function for writing through the backboard bus. In the duplex control system of this embodiment, the input process and the equalization process are simultaneously executed by such a mirrored write function. Also, the duplex control system of the present embodiment uses a burst transfer to transfer a block write frame (8 words) to the backboard bus when the write to the equalization work area (transmission side) is a block write. ) Is passed through as it is. In this way, data of 8 words can be transferred at a time by using the burst transfer of the backboard.

図2は、本実施形態の二重化制御システムにおいて、データ入力およびデータ等値化に関する動作を示すフローチャートである。図2において、ステップS1およびステップS11〜ステップS14は制御側CPU21の動作に、ステップS1およびステップS21〜ステップS24は待機側CPU11の動作にそれぞれ対応する。   FIG. 2 is a flowchart showing operations related to data input and data equalization in the duplex control system of the present embodiment. 2, step S1 and steps S11 to S14 correspond to the operation of the control side CPU 21, and step S1 and steps S21 to S24 correspond to the operation of the standby side CPU 11, respectively.

ステップS1では、自らのCPUがデータ入力を受けるCPUか否か判断する。判断が肯定されればステップS11へ進み、判断が否定されればステップS21へ進む。   In step S1, it is determined whether or not its own CPU is a CPU that receives data input. If the determination is positive, the process proceeds to step S11, and if the determination is negative, the process proceeds to step S21.

ステップS11およびステップS21では、同期ポイントにおいて制御側CPU21および待機側CPU11の間で同期合わせを行う。   In step S11 and step S21, synchronization is performed between the control CPU 21 and the standby CPU 11 at the synchronization point.

次に、ステップS12では、制御側CPU21がIO空間から入力データを取得し、送信側の等値化作業領域32Aにキャッシュライトする。また、キャッシュミスヒットの発生によりキャッシュ22に書き込まれたデータも送信側の等値化作業領域32Aに反映される。送信側の等値化作業領域32Aは、ミラードライトにより待機側における受信側の等値化作業領域31Bに反映され、両者のデータは同一となる。   Next, in step S12, the control-side CPU 21 acquires input data from the IO space and cache-writes it to the transmission-side equalization work area 32A. Data written to the cache 22 due to the occurrence of a cache miss hit is also reflected in the equalization work area 32A on the transmission side. The equalization work area 32A on the transmission side is reflected in the equalization work area 31B on the reception side on the standby side by mirrored light, and the data of both is the same.

ステップS12の実行中、待機側は、ステップS22において、キャッシュ22に乗っていた受信側の等値化作業領域31Bのデータを、キャッシュ・インバリッド命令によりすべてインバリッドにする。この処理により、待機側が次に等値化作業領域31Bのデータを参照したとき、そのデータは新しく等値化されたデータ、すなわちミラードライト機能により更新済みのデータとなる。ステップS22の処理は、本発明における無効化手段の機能に相当する。   During the execution of step S12, in step S22, the standby side makes all the data in the equalization work area 31B on the receiving side that was on the cache 22 invalid by the cache invalid instruction. With this processing, when the standby side next refers to the data in the equalization work area 31B, the data becomes newly equalized data, that is, data updated by the mirrored write function. The process of step S22 corresponds to the function of the invalidating means in the present invention.

次に、ステップS13では、制御側はキャッシュ22に乗っていた送信側の等値化作業領域32Aのデータをフラッシュによりライトバックする。この処理によってキャッシュ22の等値化作業領域32Aの入力データがキャッシュフラッシュされ、等値化作業領域32Aのデータに反映される。さらに、この入力データは、ミラードライト機能により待機側における受信側の等値化作業領域31Bにも反映される。   Next, in step S13, the control side writes back the data in the equalization work area 32A on the transmission side that has been in the cache 22 by flash. By this processing, the input data in the equalization work area 32A of the cache 22 is cache flushed and reflected in the data in the equalization work area 32A. Further, this input data is also reflected in the equalization work area 31B on the reception side on the standby side by the mirrored write function.

ステップS14およびステップS24では、同期ポイントにおいてそれぞれの制御側CPUおよび待機側CPUの間で同期合わせを行い、処理を終了する。   In step S14 and step S24, synchronization is performed between the control side CPU and the standby side CPU at the synchronization point, and the process ends.

以上のように、本実施形態の二重化制御システムでは、等値化作業領域を設けるとともに、ミラードライト機能を利用することで、入力処理と等値化処理とを同時に実行している。また、CPUカード間(等値化作業領域間)のデータ転送をバックボードのバースト転送とすることで、一度に転送できるデータが8ワードずつになる。等値化に要する時間は実質的にバックボード転送時間が占めているため、バースト転送を利用することにより、1ワードずつの転送に比べて等値化にかかる時間を約1/8に短縮できる。   As described above, in the duplex control system of the present embodiment, the equalization work area is provided, and the input process and the equalization process are simultaneously performed by using the mirrored write function. In addition, data transfer between CPU cards (between equalization work areas) is burst transfer of the backboard, so that data that can be transferred at a time is 8 words at a time. Since the time required for equalization substantially occupies the backboard transfer time, by using burst transfer, the time required for equalization can be reduced to about 1/8 compared to the transfer of each word. .

これらの効果により、二重化オーバーヘッドである二重化処理にかかる時間が大幅に短縮されパフォーマンスが向上することで、二重化運転中の制御処理の実行時間を増大させることができる。   Due to these effects, the time required for the duplexing process, which is the duplexing overhead, is greatly shortened and the performance is improved, so that the execution time of the control process during the duplexing operation can be increased.

以上説明したように、本発明の二重化制御システムによれば、第1の演算ユニットに入力される入力データを、第1の等値化作業領域から第2の等値化作業領域に向けてミラードライト機能によりバースト転送するので、等値化処理に要する時間を短縮できる。   As described above, according to the duplex control system of the present invention, the input data input to the first arithmetic unit is mirrored from the first equalization work area to the second equalization work area. Since burst transfer is performed by the write function, the time required for the equalization processing can be shortened.

本発明の適用範囲は上記実施形態に限定されることはない。本発明の二重化制御システムは、フィールド制御システム、安全計装システム、その他の制御システムに広く適用できる。   The scope of application of the present invention is not limited to the above embodiment. The duplex control system of the present invention can be widely applied to field control systems, safety instrumented systems, and other control systems.

一実施形態の二重化制御システムの構成を示すブロック図。The block diagram which shows the structure of the duplication control system of one Embodiment. データ入力およびデータ等値化に関する動作を示すフローチャート。The flowchart which shows the operation | movement regarding data input and data equalization.

符号の説明Explanation of symbols

11,21 CPU(第1の演算ユニット、第2の演算ユニット)
12,22 キャッシュ
31A,31B,32A,32B 等値化作業領域
11, 21 CPU (first arithmetic unit, second arithmetic unit)
12, 22 Cache 31A, 31B, 32A, 32B Equalization work area

Claims (3)

同一の入力データを用いた演算をそれぞれ実行する第1の演算ユニットおよび第2の演算ユニットを備える二重化制御システムにおいて、
前記第1の演算ユニットは、前記第1の演算ユニットに入力される入力データを、前記第1の演算ユニットのための記憶領域に予め設けられた第1の等値化作業領域から前記第2の演算ユニットのための記憶領域に予め設けられた第2の等値化作業領域に向けてミラードライト機能によりバースト転送することで、当該入力データを前記第2の演算ユニットに与える転送手段と、
前記転送手段による前記入力データの転送が終了するまで、前記第2の演算ユニットに与えられる入力データを無効化する無効化手段と、
を備えることを特徴とする二重化制御システム。
In a duplex control system including a first arithmetic unit and a second arithmetic unit that respectively execute arithmetic operations using the same input data,
The first arithmetic unit receives input data input to the first arithmetic unit from a first equalization work area provided in advance in a storage area for the first arithmetic unit. Transfer means for giving the input data to the second arithmetic unit by performing burst transfer by a mirrored write function toward a second equalization work area provided in advance in a storage area for the arithmetic unit;
Invalidating means for invalidating input data given to the second arithmetic unit until the transfer of the input data by the transferring means is completed;
A duplex control system comprising:
前記転送手段は、前記第1の演算ユニットのキャッシュから前記第1の等値化作業領域へのライトバックに際して発生するフレームを前記第2の等値化作業領域に向けてミラードライト機能によりバースト転送することを特徴とする請求項1に記載の二重化制御システム。 The transfer means burst-transfers a frame generated during a write-back from the cache of the first arithmetic unit to the first equalization work area toward the second equalization work area by a mirrored write function. The duplex control system according to claim 1, wherein: 前記無効化手段は、第2の演算ユニットのキャッシュに乗っている前記第2の等値化作業領域の前記入力データを、キャッシュ・インバリッド命令を用いて無効化することを特徴とする請求項1または2に記載の二重化制御システム。 2. The invalidation means invalidates the input data in the second equalization work area on the cache of the second arithmetic unit by using a cache invalid instruction. Or the duplex control system according to 2;
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