JP2009238071A - 組込システム - Google Patents

Abstract

【課題】回路構成用データを書き換える際に、何らかの理由で書き換え作業が中断するしたり、誤ったデータを書き換えてしまった場合には、次回電源起動時より、ＰＬＤがＰＣＩバスに対応した制御回路として動作しなくなり、メインボード側からのソフトウェアによる記憶媒体上の回路構成データの更新手段が無くなり、再度動作させることが不可能となる。
【解決手段】ＰＬＤを用いた制御基板の回路構成用データを更新することを保証した回路構成用データを用意し、自動または手動で使用する回路構成用データを切り替えて、ＰＬＤの回路構成のデータにトラブルが発生した場合の復帰方法を備える。
【選択図】図３

Description

本発明は、バスを介して接続され、接続されるデバイス自体がバスプロトコルに対応する組込システムに関する。

組込システムは、エレクトロニクスによる制御を必要とする分野で製品の規模・業種を問わず幅広く用いられている。組込システムの典型的な構成例としては、専用に設計された制御基板上にマイクロコントローラ及び集積回路を搭載して、様々な機器の制御を行うという形態があるが、近年では、いわゆるパーソナルコンピュータ（ＰＣ）等に主に用いられる汎用的な制御基板（メインボード）上に、特定の機器の制御のために専用の制御基板を追加した構成のものも増えてきている。

このＰＣベースのシステムの場合、制御用ソフトウェアについては汎用のオペレーティングシステム上で動作させることが多い。これは、既存のＰＣ用の入出力装置・媒体の取り扱いが容易となるほか、既存のＰＣ用のソフトウェア開発環境を用いることで、ソフトウェアの開発も容易となるためである。このようなシステムに専用の制御基板を追加して組込システムとして用いる場合は、メインボード上に用意されている規格化されたインターフェースに基づいて拡張スロットに接続するか、ケーブル等を介して接続するのが典型的な接続形態となっている。

上記のような接続形態をとる場合、専用の制御基板は、規格化されたインターフェースに対応する必要がある。例えば、現在広く普及しているＰＣＩバスを介して接続される制御基板の場合、システムの電源投入時に、定められた手順により、メインボード側からのアクセスに対し応答する必要がある。そして、ＰＣＩバスへの応答は、制御基板上にＰＣＩバスに対応した制御回路を搭載することが必要となる。

ここで、特許文献１には、単一の不揮発性のメモリ上に、元のバージョンの初期化及びダウンロード・オペレーション・プログラムを含むライトプロテクトされた領域と、アップグレード可能な初期化及びダウンロード・オペレーション・プログラムを含むプロテクトされていない領域とを有する単一の不揮発性メモリを用い、埋込式システムのプログラムをアップデートする方法が記載されている。

また、特許文献２には、障害原因がファームの不具合の場合に、上位ＣＰＵが全体リセットではなく、旧ファーム復帰リセットをファーム搭載パッケージに実行する構成により、ハードウェア的に旧ファームに復帰させ、障害復旧の迅速性および確実性を向上させることが記載されている。

また、近年では、制御回路として、プログラマブルロジックデバイス（ＰＬＤ）を用いることも多くなってきている。ＰＬＤとは、回路構成用データをプログラミングされることで論理回路が構成されて動作を開始し、且つ、その回路構成用データの内容が変更されることで、構成回路を変更することが可能となるものである。

このＰＬＤを用いた制御基板では、ＰＬＤの回路構成用データを記録する記憶媒体と、この記憶媒体のデータをＰＬＤにプログラミングする手段が必要となる。電源投入時に、ＰＬＤに対して何らかのプログラミング手段が動作して、記憶媒体上の回路構成用データをＰＬＤにプログラムして、ＰＬＤがＰＣＩバスに対応した制御回路として動作するようになる。この制御基板上の記憶媒体に記録されている回路構成用データを更新することにより、ＰＬＤによって構成される論理回路についても内容を更新することが可能となる。

特開２０００−３５７０９５号公報 特開２００２−４４６９３号公報

ＰＬＤを用いた制御基板の回路構成用データを更新するためには、ＰＬＤがＰＣＩバスに対応した制御回路として動作している必要がある。この回路構成用データの更新は、メインボード上のソフトウェアが制御基板上の記憶媒体の回路構成用データを書き換えることにより実現し、その際、ＰＬＤが制御基板上でのインターフェースとなる。

従って、メインボード上のソフトウェアがこの回路構成用データを書き換える際に、何らかの理由で書き換え作業が中断したり、誤ったデータを書き換えてしまった場合には、次回の電源起動時には、ＰＬＤがＰＣＩバスに対応した制御回路として動作しなくなる。

そのため、メインボード側からのソフトウェアによる記憶媒体上の回路構成データの更新・復旧手段が無くなってしまい、制御基板の交換、または、特殊な専用ツールを用いなければ、再度動作させることが不可能となってしまうといった課題があった。

本発明では、メインボードとバス接続された組込システムにおいて、メインボード側からのソフトウェアによる記憶媒体上の回路構成データの更新手段が無くなるという状態を回避することを目的とする。

上記課題を解決するために、本発明では、演算装置が搭載されている基板１と、バスを介して前記演算装置と接続される基板２とを含む組込システムにおいて、前記基板２上には、電源投入時に、回路構成用データをプログラミングされることにより回路が構成されて動作を開始し、前記回路構成用データの内容を変更することにより、構成する回路を変更可能なプログラミングロジックデバイスを用い、前記バスとのインターフェース回路、及び、本ＰＬＤ自身の回路構成用データが格納されている不揮発性記憶媒体とのインタフェース回路を含む第１の論理回路と、前記第１の論理回路に対して、前記不揮発性記憶媒体から回路構成用データを読み出して、第１の論理回路をプログラミングする第２の論理回路と、前記不揮発性記憶媒体は、前記第１の論理回路の回路構成用データを２つ以上格納するデータ領域を有し、且つ、該領域をそれぞれ独立に書換え・書込み保護可能であり、前記データ領域には、前記第１の論理回路において通常時に使用する回路構成用データを格納する第１の領域と、前記第１の論理回路の回路構成用データが格納されている第２の領域とが設定され、該第２の領域には、前記演算装置が前記第１の領域の回路構成用データを更新するために必要となる前記バスとのインターフェース回路、及び前記記憶媒体の第１の領域を更新するインターフェース回路の動作を保証した回路構成用データを格納し、前記第２の論理回路は、前記第１の論理回路を、前記第１の領域の回路構成用データを用いてプログラミングした場合に、前記第１の論理回路が意図した動作をしていることを確認する確認手段を有し、前記第１の論理回路が正常に動作していないと判断した場合は、前記第２の領域の回路構成用データを用いて、再度自動で前記第１の論理回路をプログラミングし、前記第１の論理回路が前記第２の領域のデータでプログラミングされていることを表示する表示手段とを有することを特徴とする。

また、前記第２の論理回路は、プログラマブルロジックデバイスであることを特徴とする。

また、前記第２の論理回路は、マイクロプロセッサであることを特徴とする。

また、組込システムの起動時に、前記第１の論理回路と前記第２の論理回路のいずれを起動するかを設定するスイッチを備え、前記第１の領域のデータを用いて、前記第１の論理回路をプログラミングした場合に、前記確認手段によって、前記第１の回路が意図した動作をしていると判定されたあと、前記第２の論理回路が、前記スイッチの設定により、前記第１の領域のデータを用いずに前記第２の領域のデータを用いて、前記第１の論理回路をプログラミングさせるモードを有することを特徴とする。

また、前記不揮発性記憶媒体は、単一の不揮発性記憶媒体により構成され、該不揮発性記憶媒体の一部を書込み保護して第１の領域とし、他の書き込み可能な領域に第２の領域を設けることを特徴とする。

また、前記不揮発性記憶媒体は、複数の不揮発性記憶媒体により構成され、該複数の不揮発性記憶媒体の各々の一部領域を書込み保護して第１の領域とし、他の書き込み可能な領域に第２の領域を設けることを特徴とする。

回路構成用データを書き換える際に、何らかの理由で書き換え作業が中断したり、誤ったデータを書き換えてしまった場合においても、メインボード側からのソフトウェアによる記憶媒体上の回路構成データの更新手段を確保することが可能となる。

以下、本発明を図を用いて説明する。

図１に、本発明の組込システムを用いた例として、プリンタ装置の構成図を示す。プリンタ０１００は、実際に印刷を行うプリンタエンジン０１０１と、例えば、ネットワーク経由で印刷ジョブデータを受信してプリンタエンジン０１０１で印刷可能な印刷画像データに変換してから転送するプリンタコントローラ０１０２と、操作パネル０１０３とから構成されている。

図２に、プリンタコントローラ０１０２の構成を示す。プリンタコントローラ０１０２は、ＣＰＵ０２０１及びメモリ０２０２が、それぞれＣＰＵバス０２０９、メモリバス０２１０を介してバスブリッジ０２０３に接続され、また、バスブリッジ０２０３は、ＰＣＩバス０２１１に接続されている。

ＰＣＩバス０２１１には、印刷ジョブデータ送信装置とのインターフェース（以下Ｉ／Ｆ）であるネットワークに接続するネットワークＩ／Ｆ回路０２０４、または、印刷ジョブデータを送信するホストマシンと直接接続するローカルＩ／Ｆ回路０２０５が接続されている。さらに、ＰＣＩバス０２１１には、操作パネル０１０３と接続されるパネルＩ／Ｆ回路０２０６、データの蓄積に用いられるハードディスクドライブ（ＨＤＤ）０２０７、プリンタエンジン０１０１とのＩ／ＦであるエンジンＩ／Ｆ基板０２０８が接続されている。また、エンジンＩ／Ｆ基板０２０８には、動作切り替え用の切替スイッチ（ＳＷ）０２１２が接続されている。

プリンタコントローラ０１０２は、ネットワークＩ／Ｆ回路０２０４、またはローカルＩ／Ｆ回路０２０５を介して外部より印刷ジョブデータを受信する。ＣＰＵ０２０１は、印刷ジョブデータについてラスタライズ処理を行い、メモリ０２０２上に内部イメージデータを生成する。生成された内部イメージデータは、一旦ＨＤＤ０２０７に転送・蓄積され、その後エンジンＩ／Ｆ基板０２０８に転送される。

なお、本実施例では、図２で示されるプリンタコントローラ０１０２が、本発明の組込システムとなり、また、メインボード上に、ＣＰＵ０２０１とＣＰＵバス０２０９、メモリ０２０２とメモリバス０２１０、バスブリッジ０２０３、各ＩＦ回路（０２０４，０２０５，０２０６）が装着されている。

図３に、エンジンＩ／Ｆ基板０２０８の構成を示す。ＰＬＤ（１）０３０１は、電源ＯＮ時に外部より、回路構成用データをプログラミングされることにより回路が構成されて動作を開始するプログラマブルロジックデバイス（ＰＬＤ）である。なお、ＰＬＤは構成用データの内容を変更されることにより、論理回路が変更されるものである。また、本実施例において、”外部”とは、ＰＣＩバス０２１１を介して接続されるＣＰＵ０２０１を指す。

ＰＬＤ（１）０３０１は、ＰＣＩバス０２１１との通信、プリンタエンジン０１０１との通信、ＭＥＭＯＲＹ（１）０３０３及びＭＥＭＯＲＹ（２）０３０４の制御等、エンジンＩ／Ｆ基板２０８全ての動作を制御する。ＰＬＤ（１）０３０１は、電源ＯＦＦにより内部に構成されている論理回路は消去される。このため、電源ＯＮ時には、毎回外部より回路がプログラミングされる。

ＰＬＤ（２）０３０２は、ＰＬＤ（１）０３０１と同様、回路構成を変更可能なプログラマブルロジックデバイスであるが、電源ＯＦＦ時にも内部の回路構成は保存される構成となっている。そのため、電源ＯＮ時には、直ちに所定の動作を開始する。なお、本実施例ではＰＬＤを用いているが、専用のＡＳＩＣやマイクロプロセッサ等により構成しても構わない。また、コスト及び動作速度を勘案し、ＰＬＤ（１）は、高速・高集積／揮発性でプログラマブルな論理回路を実現可能なＳＲＡＭとし、ＰＬＤ（２）は、低速・低集積／不揮発性でプログラマブルな論理回路を実現可能なフラッシュメモリとする。

ＭＥＭＯＲＹ（１）０３０３、及びＭＥＭＯＲＹ（２）０３０４は、セクタ単位で書き換え可能なフラッシュメモリであり、また、セクタ単位で書き込み保護の設定を行う機能を有する。

ＰＬＤ（１）０３０１は、ＰＣＩバス０２１１及びプリンタエンジン０１０１と接続されている。加えて、ＰＬＤ（１）０３０１，ＰＬＤ（２）０３０２，ＭＥＭＯＲＹ（１）０３０３，ＭＥＭＯＲＹ（２）０３０４は、バス構成で接続されている。ＰＬＤ（１）０３０１とＰＬＤ（２）０３０２は、ＰＬＤ（１）０３０１をプログラミングするための専用のインターフェースで接続されている。ＰＬＤ（１）０３０１，ＰＬＤ（２）０３０２には、いずれかが電源ＯＮ時に動作するかについて、予め設定を切り替えるための切替スイッチ（ＳＷ）０２１２が接続されている。

図４に、ＭＥＭＯＲＹ（１）０３０３及びＭＥＭＯＲＹ（２）０３０４のアドレスマップを示す。図４に示すように、ＭＥＭＯＲＹ（１）０３０３及びＭＥＭＯＲＹ（２）０３０４は、ＰＣＩバス０２１１側からは一つの連続したアドレス空間として扱われる。

ＭＥＭＯＲＹ（１）０３０３及びＭＥＭＯＲＹ（２）０３０４とのインターフェース回路が、ＰＬＤ（１）０３０１内に構成される。

このメモリ空間のアドレス０ｘ０００００〜０ｘ７ＦＦＦＦは、メインボード上で動作する組込システム用ソフトウェアが使用可能な領域（システムデータ領域）とする。この組込システム用ソフトウェアは、エンジンＩ／Ｆ基板０２０８が正常起動した後にメインボード上のメモリ０２０２に読み込まれ、ＣＰＵ０２０１が本ソフトウェアを実行する。

アドレス０ｘ８００００〜０ｘＢＦＦＦＦは、通常用いられるＰＬＤ（１）０３０１の回路構成用データを格納する領域１（回路構成データ領域１）とする。この領域１のデータについては、不具合の修正等、必要に応じて組込システム用ソフトウェアによって更新される。

また、アドレス０ｘＣ００００〜０ｘＦＦＦＦＦは、上記領域１のデータを用いてＰＬＤ（１）０３０１をプログラミングして正常に動作しなかった場合に使用する回路構成用データを格納する領域２（回路構成データ領域２）とし、この領域２はデータを格納した後ライトプロテクトされる。即ち、ＭＥＭＯＲＹ（２）０３０４は、領域の半分がライトプロテクトされた状態で基板上に搭載される。従って、領域２のデータについては、組込システム用ソフトウェアによる更新（書き込み）は不可能である。そのため、本領域２には、少なくとも、ＰＬＤ（１）０３０１がＰＣＩバス０２１１に対して正しく応答し、組込システム用ソフトウェアよりＭＥＭＯＲＹ（２）０３０４の領域１を更新可能であることが保証された回路構成用データを格納する必要がある。

次に、本組込システムの構成の動作について説明する。

まず、電源ＯＮ時は、ＰＬＤ（２）０３０２が動作を開始して、ＭＥＭＯＲＹ（２）０３０４の領域１のデータを用いてＰＬＤ（１）０３０１内に回路プログラミングを行う。本プログラミングが正常に行えたかどうかは、以下に示す２段階のチェックにより判定される。

第一のチェックは、プログラミングを行うデータのＣＲＣコードをチェックする方法である。ＰＬＤ（１）０３０１は、プログラミングされたデータに付加されたＣＲＣコードと実際にプログラミングされたデータから算出したＣＲＣコードとを比較し、一致した場合にはプログラミングが成功したことを、不一致となった場合はプログラミングが失敗した（データ異常）ことをＰＬＤ（２）０３０２に通知する。これにより、空白データのような誤ったデータをＰＬＤ（１）０３０１に書き込まれた場合の検出が可能となる。このＣＲＣチェックの機能は、ＰＬＤ（１）０３０１に、市販品として予めハードウェアとして備えられている。

第二のチェックは、ＰＬＤ（１）０３０１に対してのプログラミングの完了後に行われる。ＰＬＤ（２）０３０２は、ＰＬＤ（１）０３０１からプログラミングが成功した通知を受け取った後、ＰＬＤ（１）０３０１に構成される予め定められたレジスタ（”０”以外の値が入っているべきアドレス）に対して読み出しを行う。このとき、”０”以外の値が返ってきた場合にプログラミングが成功したと判定する。一方、正しく応答しない場合、又は”０”が返ってきた場合には、プログラミングが失敗したと判定する。これにより、データのフォーマットは正しいが、本システム以外のデータを誤って領域１に書き込んでしまった場合の検出が可能となる。

この第一及び第二のチェック方法において、プログラミングが失敗したと判定された場合には、ＰＬＤ（２）０３０２は、再度自動でＭＥＭＯＲＹ（２）０３０４の領域２のデータを用いてＰＬＤ（１）０３０１のプログラミングをやり直す。

これら第一及び第二のチェック方法によってプログラミングが成功したと判定された場合にも関わらず、ＰＬＤ（１）０３０１がＰＣＩバス０２１１に正しく応答せず、組込システム用ソフトウェアからエンジンインターフェース基板０２０８を制御できない場合、あるいはＭＥＭＯＲＹ（２）０３０４の領域１を更新不可能となってしまう場合が想定される。

この場合に、ユーザーは、切替スイッチ０２１２を操作する。これにより、強制的にＭＥＭＯＲＹ（２）０３０４の領域２内のデータを用いて、ＰＬＤ（１）０３０１のプログラミングが行われることが設定される。その後、ユーザーは電源を再投入する。

このとき、本組込システムのＰＬＤ（２）０３０２は、最初から領域１のデータを使用せずに領域２のデータを用いてプログラミングを行う。このとき、前記第一のチェックのみ行われ、前記第二のチェック方法は行われない。

領域２の回路構成用データは、組込システム全体の動作は保証しないが、ＰＣＩバス０２１１に対して正しく応答し、ソフトウェアよりＭＥＭＯＲＹ（２）０３０４の領域１を更新可能であることを保証しているデータであるので、本組込システムは、基板及び構成品が物理的に故障しない限り、正しいデータを領域１に書き込むことで、本システムを修復する手段を保証することが可能となる。

組込システム用ソフトウェアは、本組込システム起動後、ＰＣＩバス０２１１を経由して、ＰＬＤ（１）０３０１が組込システムに対して用意している予め定められたレジスタにアクセスして、エンジンインターフェース基板０２０８が領域１のデータで起動しているのか、領域２のデータで起動しているのかを確認する。ここで、領域２のデータで起動しているのが確認された場合は、「領域２での緊急起動（組込システムの異常）」及び「エンジンインターフェース基板０２０８の領域１の回路構成用データの更新が必要である」旨を、操作パネル０１０３に表示する。本表示により、ユーザーは、所定の手順に従って領域１の回路構成用データの更新を行い、一旦電源を落として本組込システムを再起動する。

同様に、エンジンインターフェース基板０２０８が組込システム用ソフトウェアに対して応答しない場合は、切替スイッチ０２１２を操作して再起動することが必要であることを、操作パネル０１０３に表示する。本表示により、ユーザーは、一旦電源を落として切替スイッチ０２１２を切り替えて、領域２の回路構成用データを用いるように設定し、システムの再起動を行う。本組込システムが起動した際、前記のように「領域２での緊急起動」が表示されるため、所定の手順に従って領域１の回路構成用データの更新を行う。

この更新作業終了時、切替スイッチ０２１２の設定を、通常時の設定（即ち領域１での起動）に戻して再起動することが必要であることを、操作パネル０１０３に表示する。本表示により、ユーザーは、一旦電源を落として、切替スイッチ０２１２を通常時の設定にして本システムの再起動を行う。

なお、本実施例では、印刷ジョブデータの受信はネットワーク経由にて説明したが、これに限られず、その他の手段（ローカルインターフェイス接続や不揮発性記憶媒体等）でも構わない。また、本実施例におけるＰＣＩバス０２１１についても、ＰＣＩ接続に限られない。

図５に、実施例２におけるＭＥＭＯＲＹ（１）０３０３及びＭＥＭＯＲＹ（２）０３０４のアドレスマップを示す。

図５に示すように、アドレス空間自体は実施例１と同じであるが、メモリデバイスの使用の仕方が異なる構成となっている。この構成の場合は、ＭＥＭＯＲＹ（１）０３０３及びＭＥＭＯＲＹ（２）０３０４のそれぞれ４分の１の領域（回路構成データ領域１）が、ライトプロテクトされた状態で基板上に搭載される。

通常、ＰＣＩバスはデータ幅が３２ｂｉｔあるいは６４ｂｉｔのバスであり、フラッシュメモリはデータ幅が８ｂｉｔあるいは１６ｂｉｔが一般的である。

ここで、例えば、ＰＣＩバス０２１１のデータ幅を３２ｂｉｔ、アクセスサイクルは３０ｎｓとし、フラッシュメモリのデータ幅を１６ｂｉｔとする。実施例１の図４のようなメモリ構成を採る場合、ＰＣＩバス０２１１からの３２ｂｉｔのデータ読み出し要求に対して、ＰＬＤ０３０１（１）は２回のリードアクセスを実施する必要がある。

これに対して、実施例２の図５のようなメモリ構成を採る場合、ＰＣＩバス０２１１からの３２ｂｉｔのデータ読み出し要求に対して、ＰＬＤ０３０１（１）は１回のリードアクセスで対応することが可能である。

また、フラッシュメモリのリードアクセスサイクルが３０ｎｓ以下であれば、ＰＣＩバスからのマルチサイクルリードアクセスにも対応可能となり、より高速な応答を要求されるシステムに対して有効である。

本発明により、バスを介して接続され、接続されるデバイス自体がバスプロトコルに対応する必要がある組込システムにおいて、デバイスの回路構成のデータにトラブルが発生した場合であっても、データを再度更新可能な構成により、正常復帰が可能となる。

本発明が組み込まれたシステム全体の構成を示した図である。（実施例１および２） 本発明が組み込まれたプリンタコントローラの構成を示した図である。（実施例１および２） 本発明の組み込みシステムの構成を示した図である。（実施例１および２） 本発明の組み込みシステムに搭載されているメモリ空間とデバイス構成を示す図である。（実施例１） 本発明の組み込みシステムに搭載されているメモリ空間とデバイス構成を示す図である。（実施例２）

符号の説明

０１００はプリンタ、０１０１はプリンタコントローラ、０１０２はプリンタエンジン、０１０３は操作パネル、０２０１はＣＰＵ、０２０２はメモリ、０２０３はバスブリッジ、０２０４はネットワークＩ／Ｆ回路、０２０５はローカルＩ／Ｆ回路、０２０６はパネルＩ／Ｆ回路、０２０７はハードディスクドライブ（ＨＤＤ）、０２０８はエンジンＩ／Ｆ基板、０２０９はＣＰＵバス、０２１０はメモリバス、０２１１はＰＣＩバス、０２１２は切替スイッチ（ＳＷ）、０３０１はＰＬＤ（１）、０３０２はＰＬＤ（２）、０３０３はＭＥＭＯＲＹ（１）、０３０４はＭＥＭＯＲＹ（２）である。

Claims (6)

1. 演算装置が搭載されている基板１と、バスを介して前記演算装置と接続される基板２とを含む組込システムにおいて、
   前記基板２上には、電源投入時に、回路構成用データをプログラミングされることにより回路が構成されて動作を開始し、前記回路構成用データの内容を変更することにより、構成する回路を変更可能なプログラミングロジックデバイスを用い、前記バスとのインターフェース回路、及び、本ＰＬＤ自身の回路構成用データが格納されている不揮発性記憶媒体とのインタフェース回路を含む第１の論理回路と、
   前記第１の論理回路に対して、前記不揮発性記憶媒体から回路構成用データを読み出して、第１の論理回路をプログラミングする第２の論理回路と、
   前記不揮発性記憶媒体は、前記第１の論理回路の回路構成用データを２つ以上格納するデータ領域を有し、且つ、該領域をそれぞれ独立に書換え・書込み保護可能であり、
   前記データ領域には、前記第１の論理回路において通常時に使用する回路構成用データを格納する第１の領域と、前記第１の論理回路の回路構成用データが格納されている第２の領域とが設定され、
   該第２の領域には、前記演算装置が前記第１の領域の回路構成用データを更新するために必要となる前記バスとのインターフェース回路、及び前記記憶媒体の第１の領域を更新するインターフェース回路の動作を保証した回路構成用データを格納し、
   前記第２の論理回路は、前記第１の論理回路を、前記第１の領域の回路構成用データを用いてプログラミングした場合に、前記第１の論理回路が意図した動作をしていることを確認する確認手段を有し、前記第１の論理回路が正常に動作していないと判断した場合は、前記第２の領域の回路構成用データを用いて、再度自動で前記第１の論理回路をプログラミングし、
   前記第１の論理回路が前記第２の領域のデータでプログラミングされていることを表示する表示手段とを有することを特徴とする組込システム。
2. 前記第２の論理回路は、プログラマブルロジックデバイスであることを特徴とする請求項１記載の組込システム。
3. 前記第２の論理回路は、マイクロプロセッサであることを特徴とする請求項１記載の組込システム。
4. 組込システムの起動時に、前記第１の論理回路と前記第２の論理回路のいずれを起動するかを設定するスイッチを備え、
   前記第１の領域のデータを用いて、前記第１の論理回路をプログラミングした場合に、前記確認手段によって、前記第１の回路が意図した動作をしていると判定されたあと、
   前記第２の論理回路が、前記スイッチの設定により、前記第１の領域のデータを用いずに前記第２の領域のデータを用いて、前記第１の論理回路をプログラミングさせるモードを有することを特徴とする請求項１乃至３の何れか１項に記載の組込システム。
5. 前記不揮発性記憶媒体は、単一の不揮発性記憶媒体により構成され、該不揮発性記憶媒体の一部を書込み保護して第１の領域とし、他の書き込み可能な領域に第２の領域を設けることを特徴とする請求項４の組込システム。
6. 前記不揮発性記憶媒体は、複数の不揮発性記憶媒体により構成され、該複数の不揮発性記憶媒体の各々の一部領域を書込み保護して第１の領域とし、他の書き込み可能な領域に第２の領域を設けることを特徴とする請求項４の組込システム。

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