JP2009231681A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は突起電極を備える半導体装置およびその製造方法に関し、より詳しくは突起電極下部に形成するバリア層のサイドエッチング量を少なくする技術に関する。 The present invention relates to a semiconductor device including a protruding electrode and a method for manufacturing the same, and more particularly to a technique for reducing the side etching amount of a barrier layer formed under the protruding electrode.
突起電極下部に形成するバリア層の横方向のエッチング量（サイドエッチング量）を少なくする先行技術文献として、たとえば特許文献１と特許文献２がある。
はじめに、特許文献１に記載されている半導体装置の製造方法を、図１６の断面図を用いて説明する。
半導体基板１０１に形成された電極パッド１０２を露出させるように、絶縁膜１０３に開口を形成する。この電極パッド１０２は、半導体装置の入出力端子である。その後、クロム（Ｃｒ）からなるバリア層１０４を、のちほど形成する突起電極１１０の平面パターン大きさと同じ大きさになるように形成する。
その後、銅（Ｃｕ）からなる共通電極層１０６を、半導体基板１０１の全面にスパッタリング法にて形成する。その後、共通電極層１０６上に感光性レジスト１０８をスピンコート法により形成する。さらにその後、フォトリソグラフィー技術を用いて、感光性レジスト１０８を突起電極１１０の形成予定領域が開口するようにパターニングする。その後、共通電極層１０６をメッキ電極として用いる電解メッキ処理により、半田からなる突起電極１１０を感光性レジスト１０８の開口内に形成する。
その後、図１６には図示しないが、感光性レジスト１０８を除去し、共通電極層１０６を突起電極１１０と整合する領域に残すようにエッチングして、突起電極１１０を備える半導体装置を得る。
As prior art documents for reducing the lateral etching amount (side etching amount) of the barrier layer formed under the protruding electrode, there are, for example, Patent Document 1 and Patent Document 2.
First, a method for manufacturing a semiconductor device described in Patent Document 1 will be described with reference to a cross-sectional view of FIG.
An opening is formed in the insulating film 103 so that the electrode pad 102 formed on the semiconductor substrate 101 is exposed. The electrode pad 102 is an input / output terminal of the semiconductor device. Thereafter, the barrier layer 104 made of chromium (Cr) is formed to have the same size as the planar pattern size of the protruding electrode 110 to be formed later.
Thereafter, a common electrode layer 106 made of copper (Cu) is formed on the entire surface of the semiconductor substrate 101 by a sputtering method. Thereafter, a photosensitive resist 108 is formed on the common electrode layer 106 by spin coating. After that, using a photolithography technique, the photosensitive resist 108 is patterned so that the region where the bump electrode 110 is to be formed is opened. Thereafter, a bump electrode 110 made of solder is formed in the opening of the photosensitive resist 108 by an electrolytic plating process using the common electrode layer 106 as a plating electrode.
Thereafter, although not shown in FIG. 16, the photosensitive resist 108 is removed, and etching is performed so that the common electrode layer 106 is left in a region aligned with the protruding electrode 110, whereby a semiconductor device including the protruding electrode 110 is obtained.
つぎに、特許文献２に記載されている半導体装置の製造方法を、図１８と図１９の断面図を用いて説明する。
図１８に示すように、半導体基板２０１の電極パッド２０２を露出させるように、絶縁膜２０３に開口を形成する。その後、半導体基板２０１の全面に、クロムからなるバリア層２０４と、金（Ａｕ）からなる共通電極層２０６とを順次形成する。
その後、図１８には図示しないが、スピンコート法とフォトリソグラフィー技術によって、突起電極２１１の形成予定領域が開口する感光性レジストを形成する。その後、共通電極層２０６をメッキ電極とする電解メッキ処理によって、感光性レジストの開口内に金（Ａｕ）からなる突起電極２１１を形成する。その後、感光性レジストを除去する。さらにその後、突起電極２１１から露出する共通電極層２０６をエッチングして、突起電極２１１と整合するように形成する。
その後、図１９に図示するように、半導体基板２０１の全面にポジ型レジスト２０８を形成し、全面露光処理と現像処理を行ない突起電極２１１が横方向に張り出した庇の下にポジ型レジスト２０８を形成する。
その後、ポジ型レジスト２０８をエッチングマスクに用いて、バリア層２０４をウェットエッチングする。さらにその後、ポジ型レジスト２０８を除去して、突起電極２１１を備える半導体装置を得る。
Next, a method for manufacturing a semiconductor device described in Patent Document 2 will be described with reference to cross-sectional views of FIGS.
As shown in FIG. 18, an opening is formed in the insulating film 203 so that the electrode pad 202 of the semiconductor substrate 201 is exposed. Thereafter, a barrier layer 204 made of chromium and a common electrode layer 206 made of gold (Au) are sequentially formed on the entire surface of the semiconductor substrate 201.
After that, although not shown in FIG. 18, a photosensitive resist having an opening in a region where the projection electrode 211 is to be formed is formed by spin coating and photolithography. Thereafter, a protruding electrode 211 made of gold (Au) is formed in the opening of the photosensitive resist by electrolytic plating using the common electrode layer 206 as a plating electrode. Thereafter, the photosensitive resist is removed. Thereafter, the common electrode layer 206 exposed from the protruding electrode 211 is etched so as to be aligned with the protruding electrode 211.
Thereafter, as shown in FIG. 19, a positive resist 208 is formed on the entire surface of the semiconductor substrate 201, and the entire surface is exposed and developed, and the positive resist 208 is formed under the ridges where the protruding electrodes 211 protrude in the lateral direction. Form.
Thereafter, the barrier layer 204 is wet-etched using the positive resist 208 as an etching mask. Thereafter, the positive resist 208 is removed to obtain a semiconductor device provided with the protruding electrodes 211.
特許文献１に記載されている半導体装置の製造方法においては、図１６に示すように、電解メッキ処理のメッキ電極として使用する共通電極層１０６を形成する前に、バリア層１０４をパターニングしている。このため、バリア層１０４はサイドエッチングされず、平面パターン大きさが小さくなることは発生しない。
しかし、特許文献１では、図１７の断面図を用いて説明するような課題を有する。なお、図１７においては、図１６と同一構成要素には同一符号を付している。半導体基板１０１をダイシング処理して半導体チップに分離するため領域として、半導体チップの境界領域はストリート１１１となっている。このストリート１１１には、アライメントマークを形成している。アライメントマークは、露光工程において、フォトマスクの位置合わせ（アライメント）を行なうために使用する。アライメント誤差を小さくするために、ストリート１１１では、半導体基板１０１のシリコン（Ｓｉ）を露出させている。このためバリア層１０４のパターニング工程後には、ストリート１１１からクロムが除去されて、半導体基板１０１のシリコンが露出する。
シリコンが露出しているストリート１１１に、銅からなる共通電極層１０６を形成すると、銅とシリコンは３００℃程度の温度で相互拡散する。その結果、シリコンと銅が合金化して、銅シリサイドからなる合金層１１２がストリート１１１に形成される。スパッタリング処理においては、銅ターゲットから飛び出した銅イオンは半導体基板１０１に衝突する。イオン衝突によって半導体基板１０１は、３００℃以上の温度に上昇する。銅シリサイドからなる合金層１１２は、銅のエッチング液であるたとえば硫酸セリウム水溶液では、エッチングすることができない。よって、合金層１１２はアライメントマーク上に残存して、アライメント誤差が大きくなるという課題が発生する。
さらに、半導体基板１０１にクロムシリコン（ＣｒＳｉ２）からなる薄膜抵抗体を形成し、レーザートリミングにて抵抗値を調整する場合、薄膜抵抗体は露出している。このため、薄膜抵抗体を構成するシリコンと共通電極層１０６の銅が相互拡散して、薄膜抵抗体の抵抗値が大幅に変化してしまうという課題もある。
In the method of manufacturing a semiconductor device described in Patent Document 1, as shown in FIG. 16, the barrier layer 104 is patterned before forming the common electrode layer 106 used as a plating electrode for electrolytic plating. . For this reason, the barrier layer 104 is not side-etched, and the planar pattern size does not decrease.
However, Patent Document 1 has a problem as described using the cross-sectional view of FIG. In FIG. 17, the same components as those in FIG. 16 are denoted by the same reference numerals. As a region for dicing the semiconductor substrate 101 to separate it into semiconductor chips, the boundary region of the semiconductor chip is a street 111. An alignment mark is formed on the street 111. The alignment mark is used for aligning the photomask in the exposure process. In order to reduce the alignment error, on the street 111, the silicon (Si) of the semiconductor substrate 101 is exposed. For this reason, after the patterning process of the barrier layer 104, chromium is removed from the street 111, and silicon of the semiconductor substrate 101 is exposed.
When the common electrode layer 106 made of copper is formed on the street 111 where the silicon is exposed, the copper and silicon are diffused at a temperature of about 300 ° C. As a result, silicon and copper are alloyed, and an alloy layer 112 made of copper silicide is formed on the street 111. In the sputtering process, copper ions that have jumped out of the copper target collide with the semiconductor substrate 101. The semiconductor substrate 101 rises to a temperature of 300 ° C. or higher due to ion collision. The alloy layer 112 made of copper silicide cannot be etched with a copper etching solution such as a cerium sulfate aqueous solution. Therefore, the alloy layer 112 remains on the alignment mark, causing a problem that the alignment error increases.
Further, when a thin film resistor made of chrome silicon (CrSi 2 ) is formed on the semiconductor substrate 101 and the resistance value is adjusted by laser trimming, the thin film resistor is exposed. For this reason, the silicon | silicone which comprises a thin film resistor, and the copper of the common electrode layer 106 mutually diffuse, and there also exists the subject that the resistance value of a thin film resistor will change a lot.
特許文献２に記載されている半導体装置の製造方法においては、図１９に示すように、突起電極２１１の庇下部にポジ型レジスト２０８を形成し、バリア層２０４のエッチングを行なっていることから、バリア層２０４のサイドエッチング量をある程度抑制することができる。
しかし、ポジ型レジスト２０８は、バリア層２０４の上面のみに形成されている。ウェットエッチング処理においては、ジャストエッチング時間にオーバーエッチング時間を加算して行ない、半導体基板２０１内および半導体基板２０１間のエッチングばらつきを吸収して残膜が生じないようにしている。このため、バリア層２０４の膜厚方向のエッチングが完了するジャストエッチング後のオーバーエッチング時間においては、バリア層２０４のエッチングされた側面部は、エッチャントに接触している。すなわち、オーバーエッチング時間においては、バリア層２０４は横方向のエッチング（サイドエッチング）が進行する。また、ウェットエッチングにおいては、一般的に、厚さ方向に比べて横方向のエッチング速度が数倍から数十倍速い。このことから、図１９に示すように、バリア層２０４はサイドエッチングされて、バリア層２０４の平面パターン大きさは、突起電極２１１に比べて小さくなる。このため特許文献２においては、突起電極２１１と電極パッド２０２の接触面積が減少して、突起電極２１１の機械的強度、とくに剪断強度が下するという課題を有する。
In the method of manufacturing a semiconductor device described in Patent Document 2, as shown in FIG. 19, a positive resist 208 is formed under the protruding electrode 211 and the barrier layer 204 is etched. The amount of side etching of the barrier layer 204 can be suppressed to some extent.
However, the positive resist 208 is formed only on the upper surface of the barrier layer 204. In the wet etching process, the overetching time is added to the just etching time to absorb etching variations in the semiconductor substrate 201 and between the semiconductor substrates 201 so that no remaining film is generated. For this reason, in the over-etching time after the just etching in which the etching in the film thickness direction of the barrier layer 204 is completed, the etched side surface portion of the barrier layer 204 is in contact with the etchant. That is, in the overetching time, the barrier layer 204 proceeds in the lateral etching (side etching). In wet etching, the lateral etching rate is generally several times to several tens of times faster than the thickness direction. Accordingly, as shown in FIG. 19, the barrier layer 204 is side-etched, and the planar pattern size of the barrier layer 204 becomes smaller than that of the protruding electrode 211. For this reason, Patent Document 2 has a problem that the contact area between the protruding electrode 211 and the electrode pad 202 is reduced, and the mechanical strength, particularly the shear strength, of the protruding electrode 211 is lowered.
本発明の目的は、上記の課題を解決して、半導体基板のストリートに合金層を形成することが無く、かつバリア層のサイドエッチング量が少ない半導体装置および半導体装置の製造方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing a semiconductor device that solves the above-described problems and does not form an alloy layer on a street of a semiconductor substrate and has a small amount of side etching of a barrier layer. is there.
上記目的を達成するために、本発明における半導体装置およびその製造方法では、下記記載の手段を採用する。
本発明の半導体装置は、半導体装置の入出力端子となる電極パッドと、該電極パッド上に順次設けるバリア層および共通電極層と、該共通電極層上に設ける突起電極を有する半導体装置において、前記バリア層は、２層からなるとともに、前記突起電極材料または前記共通電極層材料と前記電極パッド材料とが相互に拡散することを抑制する材料からなり、
前記共通電極層側の第２のバリア層は、前記電極パッド側の第１のバリア層より膜厚が薄いことを特徴とする。
本発明の半導体装置は、前記共通電極層と前記突起電極との間にポストを設けることを特徴とする。
本発明の半導体装置は、前記ポストと前記共通電極層は同じ材料であることを特徴とする。
本発明の半導体装置の製造方法は、電極パッド露出する絶縁膜を形成する工程と、第１のバリア層を前記電極パッド上にパターニングする第１のバリア層パターニング工程と、前記第１のバリア層より膜厚の薄い第２のバリア層を形成す工程と、前記第２のバリア層上に共通電極層を形成する工程と、前記共通電極層上に突起電極を形成する工程と、前記共通電極層を前記突起電極と整合するようにエッチングする工程と、前記第２のバリア層を前記突起電極と整合するようにウェットエッチングする工程を有することを特徴とする。
本発明の半導体装置の製造方法における前記第１のバリア層パターニング工程では、前記第１のバリア層をストリートから除去することを特徴とする。
In order to achieve the above object, the following means are employed in the semiconductor device and the manufacturing method thereof in the present invention.
The semiconductor device of the present invention is a semiconductor device having an electrode pad serving as an input / output terminal of the semiconductor device, a barrier layer and a common electrode layer sequentially provided on the electrode pad, and a protruding electrode provided on the common electrode layer. The barrier layer is composed of two layers and is made of a material that suppresses mutual diffusion of the protruding electrode material or the common electrode layer material and the electrode pad material,
The second barrier layer on the common electrode layer side is thinner than the first barrier layer on the electrode pad side.
The semiconductor device of the present invention is characterized in that a post is provided between the common electrode layer and the protruding electrode.
In the semiconductor device of the present invention, the post and the common electrode layer are made of the same material.
The method of manufacturing a semiconductor device of the present invention includes a step of forming an insulating film exposing an electrode pad, a first barrier layer patterning step of patterning a first barrier layer on the electrode pad, and the first barrier layer. Forming a thinner second barrier layer; forming a common electrode layer on the second barrier layer; forming a protruding electrode on the common electrode layer; and the common electrode Etching a layer so as to be aligned with the protruding electrode, and wet etching so as to align the second barrier layer with the protruding electrode.
In the first barrier layer patterning step in the method for manufacturing a semiconductor device of the present invention, the first barrier layer is removed from the street.
本発明ではバリア層を２層で構成するとともに、共通電極層側の第２のバリア層は電極パッド側の第１のバリア層より膜厚を薄くする。
このため本発明では、バリア層のサイドエッチング量を少なくすることが可能となり、さらに半導体基板のストリートに合金層が形成されることはない。よって、バリア層の平面パターン大きさは、突起電極とほぼ同じになり、突起電極の機械的強度が大きくなり、長期信頼性が高い半導体装置が得られる。さらに本発明では、アライメント誤差が小さくなり、薄膜抵抗体の抵抗値の変動は生じない。
In the present invention, the barrier layer is composed of two layers, and the second barrier layer on the common electrode layer side is made thinner than the first barrier layer on the electrode pad side.
For this reason, in the present invention, it becomes possible to reduce the side etching amount of the barrier layer, and no alloy layer is formed on the street of the semiconductor substrate. Therefore, the planar pattern size of the barrier layer is almost the same as that of the protruding electrode, the mechanical strength of the protruding electrode is increased, and a semiconductor device with high long-term reliability can be obtained. Furthermore, in the present invention, the alignment error is reduced, and the resistance value of the thin film resistor does not vary.
以下、本発明を実施するための最良の形態における半導体装置の構造および半導体装置の製造方法を、図１から図１５の断面図を用いて説明する。
実施形態を説明する図面においては、各構成部材の大きさや膜厚は理解しやすい大きさや膜厚に適宜拡大または縮小しており、実際の構成部材の大きさや膜厚と相違する。なお、図１から図１５では、半導体基板１の内部に形成するトランジスタやダイオードなどの能動素子や、抵抗や容量など受動素子や、コンタクトホールや、複数のメタル層などの図示は省略している。
Hereinafter, the structure of a semiconductor device and the method for manufacturing the semiconductor device in the best mode for carrying out the present invention will be described with reference to the cross-sectional views of FIGS.
In the drawings for explaining the embodiments, the size and film thickness of each constituent member are appropriately enlarged or reduced to an easily understandable size and film thickness, and are different from the actual size and thickness of the constituent member. 1 to 15, active elements such as transistors and diodes formed inside the semiconductor substrate 1, passive elements such as resistors and capacitors, contact holes, and a plurality of metal layers are not shown. .
はじめに、図１５を用いて本発明の半導体装置の構造を説明する。
半導体装置の入出力端子である電極パッド２を半導体基板１に設ける。さらに、電極パッド２の中央部が開口する絶縁膜３を設ける。電極パッド２の上面に、順次、第１のバリア層４と、第２のバリア層５と、共通電極層６を設ける。第２のバリア層５と共通電極層６は、第１のバリア層４のパターニング工程後に成膜する。さらに、共通電極層６の上面にポスト９を介して突起電極１１を設ける。
このように、本発明のバリア層は、第１のバリア層４と第２のバリア層５との２層から
なる。また、共通電極層６側の第２のバリア層５膜厚は、電極パッド２側の第１のバリア層４膜厚より薄くする。これらの第１のバリア層４と第２のバリア層５は、共通電極層６材料やこの共通電極層６上に形成するポスト９材料や突起電極１１材料と、電極パッド２材料との相互拡散を抑制する材料からなる。具体的には、第１のバリア層４と第２のバリア層５は、高融点金属材料、たとえばチタン（Ｔｉ）や、チタン・タングステン合金などのチタン合金や、クロム（Ｃｒ）や、ニクロム（ＮｉＣｒ）などのニッケル合金や、モリブデン（Ｍｏ）などから形成する。
第１のバリア層４のパターニング工程後に形成される第２のバリア層５は、１０ｎｍから６０ｎｍの膜厚範囲とすることが好ましい。第２のバリア層５の膜厚下限値を１０ｎｍとした理由は、スパッタリングによる被膜形成時に、第２のバリア層５にピンホールが発生しない膜厚が１０ｎｍ以上であるためである。第２のバリア層５を１０ｎｍ以上とすることによりピンホールが発生せず、ストリートにおいて半導体基板１と共通電極層６との間の全域に第２のバリア層５を介在させることができる。このため、半導体基板１と共通電極層６が相互拡散することはなく、突起電極１１と整合するように、第２のバリア層５をウェットエッチングする工程で除去できる。なお、上記した高融点金属被膜からなる第２のバリア層５と半導体基板１との相互拡散は、アルミニウムやアルミニウム合金からなるメタル層の溶融温度に近い、温度６００℃以上である。よって、図１７に図示されたような合金層１１２はストリート１１１に形成されず、アライメント誤差が大きくなるということは発生しない。さらに、薄膜抵抗体も第２のバリア層５を介して共通電極層６を設けている。このことから、薄膜抵抗体を構成するシリコンと共通電極層６の銅が相互拡散することはなく、薄膜抵抗体の抵抗値が変化してしまうということは発生しない。
第２のバリア層５の膜厚上限値を６０ｎｍとした理由は、ウェットエッチング処理にて第２のバリア層５をエッチングするとき、サイドエッチングの進行を抑制することが可能な膜厚が６０ｎｍ以下であるためである。これは以下に記載する理由による。すなわち、６０ｎｍ以下の微小間隙部に存在するエッチャントのイオン濃度（第２のバリア層５のイオン濃度）は急速に上昇してエッチングが進行せず、しかも微小間隙部のエッチャントは停留して、微小間隙部以外の領域のエッチャントとエッチング液の交換が行なわれない。この結果、第２のバリア層５を６０ｎｍ以下（１０ｎｍ以上）の膜厚に設定することにより、第２のバリア層５のサイドエッチングは、ほとんど発生しない。よって、第２のバリア層５の平面パターン大きさは、ポスト９（突起電極１１下面部）の平面パターン大きさとほぼ同じとなり、突起電極１１の機械的強度が大きくなり、長期信頼性が高い半導体装置が得られる。
ここで、第１のバリア層４と第２のバリア層５と共通電極層６は、アンダーバンプメタル（ｕｎｄｅｒ ｂｕｍｐ ｍｅｔａｌ：バンプ下地金属膜）を構成する。
突起電極１１は、軟質材料である半田や金（Ａｕ）から構成し、半田はスズ（Ｓｎ）・銀（Ａｇ）合金などの鉛（Ｐｂ）を含まないものを使用する。突起電極１１を半田から構成するときは球形状の断面形状を有し、金（Ａｕ）からなるときはストレートウォール形状を有する。そして、突起電極１１は、半導体装置と回路基板とを電気的および機械的に接続し、回路基板の反りや突起電極１１高さばらつきを軟質材料である半田や金（Ａｕ）で吸収して、実装信頼性を確保する役割をもつ。
ポスト９は、半導体装置と回路基板との間隙寸法を大きくして、半導体装置と回路基板との熱膨張係数の違いに起因して発生する応力を低減する役割を具備する。ポスト９は、銅（Ｃｕ）、ニッケル（Ｎｉ）、またはニッケル合金などからなる。
First, the structure of the semiconductor device of the present invention will be described with reference to FIG.
An electrode pad 2 which is an input / output terminal of the semiconductor device is provided on the semiconductor substrate 1. Further, an insulating film 3 having an opening at the center of the electrode pad 2 is provided. A first barrier layer 4, a second barrier layer 5, and a common electrode layer 6 are sequentially provided on the upper surface of the electrode pad 2. The second barrier layer 5 and the common electrode layer 6 are formed after the patterning process of the first barrier layer 4. Further, the protruding electrode 11 is provided on the upper surface of the common electrode layer 6 via the post 9.
Thus, the barrier layer of the present invention is composed of two layers, the first barrier layer 4 and the second barrier layer 5. The film thickness of the second barrier layer 5 on the common electrode layer 6 side is made thinner than the film thickness of the first barrier layer 4 on the electrode pad 2 side. The first barrier layer 4 and the second barrier layer 5 are formed by interdiffusion between the material of the common electrode layer 6, the material of the post 9 and the protruding electrode 11 formed on the common electrode layer 6, and the material of the electrode pad 2. It consists of the material which suppresses. Specifically, the first barrier layer 4 and the second barrier layer 5 are made of a high melting point metal material such as titanium (Ti), titanium alloy such as titanium / tungsten alloy, chromium (Cr), nichrome ( It is formed from a nickel alloy such as NiCr) or molybdenum (Mo).
The second barrier layer 5 formed after the patterning step of the first barrier layer 4 is preferably in the thickness range of 10 nm to 60 nm. The reason why the lower limit value of the film thickness of the second barrier layer 5 is set to 10 nm is that the film thickness at which no pinhole is generated in the second barrier layer 5 is 10 nm or more when the coating film is formed by sputtering. By setting the second barrier layer 5 to 10 nm or more, no pinhole is generated, and the second barrier layer 5 can be interposed in the entire area between the semiconductor substrate 1 and the common electrode layer 6 in the street. For this reason, the semiconductor substrate 1 and the common electrode layer 6 do not mutually diffuse, and the second barrier layer 5 can be removed by wet etching so as to be aligned with the protruding electrode 11. Note that the mutual diffusion between the second barrier layer 5 made of the refractory metal coating and the semiconductor substrate 1 is 600 ° C. or more, which is close to the melting temperature of the metal layer made of aluminum or aluminum alloy. Therefore, the alloy layer 112 as shown in FIG. 17 is not formed on the street 111, and the alignment error does not increase. Further, the thin film resistor is also provided with the common electrode layer 6 through the second barrier layer 5. For this reason, silicon constituting the thin film resistor and copper of the common electrode layer 6 do not mutually diffuse, and the resistance value of the thin film resistor does not change.
The reason why the upper limit value of the thickness of the second barrier layer 5 is set to 60 nm is that when the second barrier layer 5 is etched by the wet etching process, the thickness capable of suppressing the progress of the side etching is 60 nm or less. This is because. This is for the reason described below. That is, the ion concentration of the etchant existing in the minute gap portion of 60 nm or less (the ion concentration of the second barrier layer 5) is rapidly increased and etching does not proceed, and the etchant in the minute gap portion is stopped and becomes minute. Etchant and etchant in the region other than the gap are not exchanged. As a result, by setting the thickness of the second barrier layer 5 to 60 nm or less (10 nm or more), side etching of the second barrier layer 5 hardly occurs. Therefore, the planar pattern size of the second barrier layer 5 is almost the same as the planar pattern size of the post 9 (lower surface portion of the protruding electrode 11), the mechanical strength of the protruding electrode 11 is increased, and the semiconductor has high long-term reliability. A device is obtained.
Here, the first barrier layer 4, the second barrier layer 5, and the common electrode layer 6 constitute an under bump metal (under bump metal).
The protruding electrode 11 is made of a soft material such as solder or gold (Au), and the solder does not contain lead (Pb) such as tin (Sn) / silver (Ag) alloy. When the protruding electrode 11 is made of solder, it has a spherical cross-sectional shape, and when it is made of gold (Au), it has a straight wall shape. The protruding electrode 11 electrically and mechanically connects the semiconductor device and the circuit board, and absorbs the warpage of the circuit board and the height variation of the protruding electrode 11 with a soft material such as solder or gold (Au), Has the role of ensuring mounting reliability.
The post 9 has a role of increasing the gap size between the semiconductor device and the circuit board to reduce stress generated due to the difference in thermal expansion coefficient between the semiconductor device and the circuit board. The post 9 is made of copper (Cu), nickel (Ni), nickel alloy, or the like.
つぎに、本発明の半導体装置の製造方法を説明する。
図１に示すように、入出力端子となる電極パッド２を形成した半導体基板１を用意する。この電極パッド２は、半導体基板１に形成されたトランジスタやダイオードなどの能動素子や抵抗や容量などの受動素子とメタル層によって接続している。電極パッド２は、半導体基板１の周縁部で、かつ素子間分離絶縁膜（図示せず）上に形成している。電極パッド２はメタル層と同じ材料であるアルミニウムまたはアルミニウム合金からなる。
この電極パッド２を含む半導体基板１上の全面に絶縁膜３を形成する。その後、フォトリソグラフィー技術とエッチング技術を用いて、電極パッド２の中央領域が開口するように、絶縁膜３をパターニングする。絶縁膜３の開口の断面形状は、開口底面より開口上面を大きく、かつ開口側壁はテーパ形状にすることが好ましい。絶縁膜３の開口の断面形状をテーパ状にすると、アンダーバンプメタルの段差被覆性が良好となり、開口側壁にも平坦部と同じ膜厚で形成することができ、開口近傍の段差における断線や抵抗増加の発生を防止できる。また、電極パッド２の周辺部から水分の侵入を防ぐために、電極パッド２周辺部は絶縁膜３にて被覆することが望ましい。絶縁膜３はパッシベーション膜とも呼ばれ、酸化シリコン膜や窒化シリコン膜などの無機絶縁膜、またはポリイミド樹脂やポリベンゾオキサゾール樹脂などの有機絶縁膜からなる。有機絶縁膜を用いる場合、感光性を具備するものを適用すれば、フォトリソグラフィー処理だけで絶縁膜３に開口を形成することができる。そして、半導体基板１に形成した前記の能動素子や受動素子やメタル層なども、絶縁膜３にて被覆される。なお、薄膜抵抗体上の絶縁膜３は、レーザートリミングを行なうための開口を形成する。
Next, a method for manufacturing a semiconductor device of the present invention will be described.
As shown in FIG. 1, a semiconductor substrate 1 on which electrode pads 2 to be input / output terminals are formed is prepared. The electrode pad 2 is connected to an active element such as a transistor or a diode formed on the semiconductor substrate 1 or a passive element such as a resistor or a capacitor by a metal layer. The electrode pad 2 is formed on the periphery of the semiconductor substrate 1 and on an inter-element isolation insulating film (not shown). The electrode pad 2 is made of aluminum or an aluminum alloy which is the same material as the metal layer.
An insulating film 3 is formed on the entire surface of the semiconductor substrate 1 including the electrode pads 2. Thereafter, the insulating film 3 is patterned using a photolithography technique and an etching technique so that the central region of the electrode pad 2 is opened. As for the cross-sectional shape of the opening of the insulating film 3, it is preferable that the upper surface of the opening is larger than the bottom surface of the opening and the side wall of the opening is tapered. If the cross-sectional shape of the opening of the insulating film 3 is tapered, the step coverage of the under bump metal is improved, and the opening side wall can be formed with the same film thickness as the flat portion. Generation of increase can be prevented. In order to prevent moisture from entering from the peripheral portion of the electrode pad 2, it is desirable to cover the peripheral portion of the electrode pad 2 with the insulating film 3. The insulating film 3 is also called a passivation film, and is made of an inorganic insulating film such as a silicon oxide film or a silicon nitride film, or an organic insulating film such as polyimide resin or polybenzoxazole resin. When an organic insulating film is used, an opening can be formed in the insulating film 3 only by a photolithography process if a material having photosensitivity is applied. The active elements, passive elements, metal layers, etc. formed on the semiconductor substrate 1 are also covered with the insulating film 3. The insulating film 3 on the thin film resistor forms an opening for laser trimming.
その後、図２に示すように、半導体基板１の全面に第１のバリア層４を形成する。第１のバリア層４は、チタン・タングステン合金（ＴｉＷ）からなり、スパッタリング法にて形成する。第１のバリア層４であるチタン・タングステン合金は、チタンが５重量％から２０重量％を含み、残りがタングステンの合金膜を使用する。第１のバリア層４の膜厚は、２００ｎｍから５００ｎｍであることが好ましい。
ここで、第１のバリア層４を成膜する前に、スパッタリング装置にアルゴン（Ａｒ）ガスを導入し、半導体基板１を陰極として、電極パッド２表面に形成された自然酸化膜をスパッタエッチング（逆スパッタリング）により除去することが好ましい。スパッタエッチングにおいては、イオン化されたアルゴンを電極パッド２に衝突させ、電極パッド２表面から自然酸化膜（Ａｌ２Ｏ３）の原子を弾き飛ばしながらエッチングしている。この結果、電極パッド２と第１のバリア層４との接着性が良好となるとともに、両被膜間の接触抵抗を小さくできる。
その後、半導体基板１の全面に、感光性材料であるフォトレジスト４ａをスピンコート法にて形成する。
その後、図３に示すように、所定のフォトマスクを用いて露光処理と現像処理を行なうフォソリソグラフィー技術を用いて、フォトレジスト４ａをパターニングする。その後、パターン形成したフォトレジスト４ａをエッチングマスクに用いて、第１のバリア層４をエッチングする。第１のバリア層４のエッチング処理は、湿式エッチングまたは乾式エッチングのどちらでも良い。なお、半導体基板１をダイシングして半導体チップに分離するための領域であるストリートでは、第１のバリア層４をエッチング除去する。
フォトレジスト４ａの平面パターン大きさは、電極パッド２の平面パターン大きさと同じか、あるいは電極パッド２より大きくする。好ましくは、フォトレジスト４ａの平面パターン大きさは、電極パッド２の平面パターン大きさより大きくする。フォトレジスト４ａを電極パッド２の平面パターン大きさより大きくした場合は、隣接する電極パッド２上のフォトレジスト４ａとの間に所定の間隙を設ける大きさで形成する。第１のバリア層４の平面パターン大きさを大きくすると、第１のバリア層４と第２のバリア層５を同一材料で形成したとき、第２のバリア層５のエッチング処理工程時に第１のバリア層４のパターン細りが発生しても、第１のバリア層４の平面パターン大きさを突起電極の平面パターン大きさより大きな状態で維持できる。
Thereafter, as shown in FIG. 2, a first barrier layer 4 is formed on the entire surface of the semiconductor substrate 1. The first barrier layer 4 is made of a titanium / tungsten alloy (TiW) and is formed by a sputtering method. The titanium-tungsten alloy that is the first barrier layer 4 uses an alloy film containing titanium in an amount of 5 to 20% by weight and the balance being tungsten. The film thickness of the first barrier layer 4 is preferably 200 nm to 500 nm.
Here, before forming the first barrier layer 4, argon (Ar) gas is introduced into the sputtering apparatus, and the natural oxide film formed on the surface of the electrode pad 2 is sputter-etched using the semiconductor substrate 1 as a cathode ( It is preferable to remove by reverse sputtering. In sputter etching, ionized argon is made to collide with the electrode pad 2 and etching is performed while blowing off atoms of a natural oxide film (Al 2 O 3 ) from the surface of the electrode pad 2. As a result, the adhesion between the electrode pad 2 and the first barrier layer 4 is improved, and the contact resistance between the two coatings can be reduced.
Thereafter, a photoresist 4a, which is a photosensitive material, is formed on the entire surface of the semiconductor substrate 1 by spin coating.
Thereafter, as shown in FIG. 3, the photoresist 4a is patterned by using a photolithography technique in which exposure processing and development processing are performed using a predetermined photomask. Thereafter, the first barrier layer 4 is etched using the patterned photoresist 4a as an etching mask. The etching process for the first barrier layer 4 may be either wet etching or dry etching. Note that the first barrier layer 4 is removed by etching in the street, which is a region for dicing the semiconductor substrate 1 and separating it into semiconductor chips.
The plane pattern size of the photoresist 4 a is the same as the plane pattern size of the electrode pad 2 or larger than the electrode pad 2. Preferably, the planar pattern size of the photoresist 4 a is larger than the planar pattern size of the electrode pad 2. When the size of the photoresist 4a is larger than the plane pattern size of the electrode pad 2, the photoresist 4a is formed in a size that provides a predetermined gap between the photoresist 4a on the adjacent electrode pad 2. When the plane pattern size of the first barrier layer 4 is increased, when the first barrier layer 4 and the second barrier layer 5 are formed of the same material, the first barrier layer 5 is etched during the etching process. Even if pattern thinning of the barrier layer 4 occurs, the planar pattern size of the first barrier layer 4 can be maintained larger than the planar pattern size of the bump electrode.
ここからが、本発明のポイントとなる半導体装置の製造方法である。
図４に示すように、第１のバリア層４上のフォトレジスト４ａを剥離液にて除去する。この結果、電極パッド２と同じか、あるいは電極パッド２より大きな平面パターン大きさを有する第１のバリア層４が得られる。
その後、図５に示すように、半導体基板１の全面に第２のバリア層５と共通電極層６と
をスパッタリング法で成膜する。このスパッタリング装置を用いて第２のバリア層５と共通電極層６を形成するときは、スパッタリング装置の減圧状態を解除することなく、半導体基板１に連続的に形成する。このように成膜すれば、第２のバリア層５と共通電極層６との間に接着性を阻害する酸化膜や不純物層が形成されない。
第２のバリア層５は、第１のバリア層４と異なる材料であるクロム（Ｃｒ）を用いる。クロムからなる第２のバリア層５の膜厚は、前記したように、成膜時にピンホールがなく、しかもサイドエッチングが発生しない膜厚である１０ｎｍから６０ｎｍの範囲とすることが好ましい。なお、第２のバリア層５は、第１のバリア層４と同じ材料とすることも可能であり、このときは第２のバリア層５のエッチング時におけるパターン細りを考慮して、前記したように、第１のバリア層４の平面パターン大きさはできるだけ大きくすることが望ましい。
共通電極層６は、銅（Ｃｕ）を用いる。銅からなる共通電極層６の膜厚は、０．２μｍから１．０μｍとする。この共通電極層６は、後工程で形成するポストと突起電極を電解メッキ法にて形成するとき、メッキ電極としての役割を具備する。なお、第２のバリア層５もメッキ電極として機能する。
From here on, the manufacturing method of the semiconductor device is the point of the present invention.
As shown in FIG. 4, the photoresist 4a on the first barrier layer 4 is removed with a stripping solution. As a result, the first barrier layer 4 having the same planar pattern size as the electrode pad 2 or larger than the electrode pad 2 is obtained.
Thereafter, as shown in FIG. 5, a second barrier layer 5 and a common electrode layer 6 are formed on the entire surface of the semiconductor substrate 1 by a sputtering method. When the second barrier layer 5 and the common electrode layer 6 are formed using this sputtering apparatus, they are continuously formed on the semiconductor substrate 1 without releasing the reduced pressure state of the sputtering apparatus. By forming the film in this way, an oxide film or an impurity layer that inhibits adhesion is not formed between the second barrier layer 5 and the common electrode layer 6.
The second barrier layer 5 uses chromium (Cr), which is a different material from the first barrier layer 4. As described above, the film thickness of the second barrier layer 5 made of chromium is preferably in the range of 10 nm to 60 nm, which is a film thickness that does not have pinholes during film formation and does not cause side etching. The second barrier layer 5 can be made of the same material as that of the first barrier layer 4. At this time, in consideration of pattern thinning during etching of the second barrier layer 5, as described above. In addition, it is desirable to make the plane pattern size of the first barrier layer 4 as large as possible.
The common electrode layer 6 uses copper (Cu). The film thickness of the common electrode layer 6 made of copper is 0.2 μm to 1.0 μm. The common electrode layer 6 has a role as a plating electrode when a post formed in a later step and a protruding electrode are formed by an electrolytic plating method. Note that the second barrier layer 5 also functions as a plating electrode.
その後、図６に示すように、半導体基板１上の全面に感光性レジスト８をスピンコート法により形成する。感光性レジスト８は、５μｍから２０μｍの厚さで形成する。感光性レジスト８は、剥離性が良好なポジ型レジストを使用することが好ましい。ネガ型レジストも感光性レジスト８として適用可能であるが、剥離性が若干良くないので、剥離処理では剥離液温度を高温にし、長時間浸漬する必要である。
さらにその後、図７に示すように、所定のフォトマスクを用いてフォトリソグラフィー処理である露光処理と現像処理とを行ない、電極パッド２の上の共通電極層６が開口するように、感光性レジスト８をパターニングする。
この感光性レジスト８は、開口部である電極パッド２上の領域に、選択的にポストと突起電極を形成する役割をもつメッキマスクとして機能する。
Thereafter, as shown in FIG. 6, a photosensitive resist 8 is formed on the entire surface of the semiconductor substrate 1 by spin coating. The photosensitive resist 8 is formed with a thickness of 5 μm to 20 μm. As the photosensitive resist 8, it is preferable to use a positive resist having good peelability. Although a negative resist can also be applied as the photosensitive resist 8, the releasability is slightly poor. Therefore, in the stripping treatment, it is necessary to increase the stripping solution temperature and soak for a long time.
After that, as shown in FIG. 7, exposure processing and development processing, which are photolithography processing, are performed using a predetermined photomask, and a photosensitive resist is formed so that the common electrode layer 6 on the electrode pad 2 is opened. 8 is patterned.
The photosensitive resist 8 functions as a plating mask having a role of selectively forming posts and protruding electrodes in a region on the electrode pad 2 that is an opening.
その後、図８に示すように、感光性レジスト８開口内の共通電極層６上にポスト９を形成する。このポスト９は、銅からなり、電解メッキ法により形成する。この電解メッキ処理のとき、第２のバリア層５と共通電極層６とをメッキの電極として使用する。ポスト９は、５μｍから２５μｍの厚さで形成する。ポスト９の断面形状は、感光性レジスト８の膜厚以下に形成して側壁部が半導体基板１表面に対して垂直なストレートウォール形状、あるいは感光性レジスト８の膜厚を超えて形成して基部より頂部が張り出したマッシュルーム形状のどちらでもよい。ストレートウォール形状のポスト９とすると、電極パッド２間のピッチ寸法が微細化に対応できる。また、マッシュルーム形状のポスト９とすると、半田との接合面積が大きくなり、接合強度が高くなる。
ポスト９は、半導体装置と回路基板との間隙寸法を大きくして、半導体装置と回路基板との熱膨張係数の違いに起因して発生する応力を低減する役割をもつとともに、後述の工程で形成する半田層１０と共通電極層６との相互拡散を防ぐバリア層としての役割をもつ。ポスト９材料としては、銅以外に、ニッケルや、ニッケル合金も適用可能である。
Thereafter, as shown in FIG. 8, a post 9 is formed on the common electrode layer 6 in the opening of the photosensitive resist 8. The post 9 is made of copper and is formed by an electrolytic plating method. In this electrolytic plating process, the second barrier layer 5 and the common electrode layer 6 are used as plating electrodes. The post 9 is formed with a thickness of 5 μm to 25 μm. The cross-sectional shape of the post 9 is formed to be equal to or less than the film thickness of the photosensitive resist 8 and the side wall portion is formed in a straight wall shape perpendicular to the surface of the semiconductor substrate 1, or formed beyond the film thickness of the photosensitive resist 8. Either a mushroom shape with a protruding top part may be used. When the straight wall shaped post 9 is used, the pitch dimension between the electrode pads 2 can cope with miniaturization. Further, when the mushroom-shaped post 9 is used, the bonding area with the solder increases, and the bonding strength increases.
The post 9 has a role of increasing the gap size between the semiconductor device and the circuit board to reduce stress generated due to the difference in thermal expansion coefficient between the semiconductor device and the circuit board, and is formed in a process described later. It serves as a barrier layer that prevents mutual diffusion between the solder layer 10 and the common electrode layer 6. As the post 9 material, nickel or nickel alloy can be used in addition to copper.
その後、図９に示すように、半田層１０を形成する。この半田層１０は、第２のバリア層５と共通電極層６をメッキ電極とする電解メッキ法により、感光性レジスト８開口内のポスト９上に形成する。図９において半田層１０は、感光性レジスト８の膜厚を超える厚さで形成している。感光性レジスト８の厚さを超えて形成した半田層１０は、等方的にメッキ膜が形成されることから、断面形状がマッシュルーム形状となる。半田層１０は、無鉛半田である、たとえばスズ（Ｓｎ）・銀（Ａｇ）合金からなる。環境汚染を発生させる鉛を含まない半田を半田層１０として使用する。
この半田層１０は、半田をメッキ法で形成する以外に、感光性レジスト８開口内のポスト９上に半田ボールを搭載する方法や、半田ペーストを感光性レジスト８開口内のポスト
９上にスキージにて充填する方法を用いて形成してもよい。
その後、図１０に示すように、メッキマスクとして用いた感光性レジスト８を、剥離液を用いて除去する。
その後、共通電極層６のエッチング処理を行なう。共通電極層６のエッチングは、ポスト９をエッチングのマスクとして用いて、硫酸セリウム水溶液（液温度は室温）からなるエッチャントへ浸漬して、銅からなる共通電極層６をエッチングする。この結果、ポスト９に整合する領域に、共通電極層６をパターニングすることができる。ポスト９と共通電極層６とを同じ金属材料とした場合は、共通電極層６と同時にポスト９もエッチングされる。そこで、共通電極層６の厚さを１０００ｎｍ程度以下と薄く設定すれば、共通電極層６のエッチング時間を短くすることが可能となって、ポスト９のエッチング量を少なくすることができる。
Thereafter, as shown in FIG. 9, a solder layer 10 is formed. The solder layer 10 is formed on the post 9 in the opening of the photosensitive resist 8 by an electrolytic plating method using the second barrier layer 5 and the common electrode layer 6 as plating electrodes. In FIG. 9, the solder layer 10 is formed with a thickness exceeding the thickness of the photosensitive resist 8. The solder layer 10 formed beyond the thickness of the photosensitive resist 8 is formed with an isotropic plating film, so that the cross-sectional shape is a mushroom shape. The solder layer 10 is made of, for example, a tin (Sn) / silver (Ag) alloy which is a lead-free solder. Solder not containing lead that causes environmental pollution is used as the solder layer 10.
The solder layer 10 is formed by a method of mounting a solder ball on the post 9 in the opening of the photosensitive resist 8 or squeegeeing the solder paste on the post 9 in the opening of the photosensitive resist 8 in addition to forming solder by plating. You may form using the method of filling with.
Thereafter, as shown in FIG. 10, the photosensitive resist 8 used as a plating mask is removed using a stripping solution.
Thereafter, the common electrode layer 6 is etched. Etching of the common electrode layer 6 is performed by immersing the common electrode layer 6 made of copper by immersing it in an etchant made of a cerium sulfate aqueous solution (liquid temperature is room temperature) using the post 9 as an etching mask. As a result, the common electrode layer 6 can be patterned in a region aligned with the post 9. When the post 9 and the common electrode layer 6 are made of the same metal material, the post 9 is also etched simultaneously with the common electrode layer 6. Therefore, if the thickness of the common electrode layer 6 is set as thin as about 1000 nm or less, the etching time of the common electrode layer 6 can be shortened, and the etching amount of the post 9 can be reduced.
その後、第１１図に示すように、硫酸セリウムアンモニウムからなるエッチャントに浸漬して、クロムからなる第２のバリア層５のエッチング処理を行なう。第２のバリア層５のエッチングは、ポスト９下層の共通電極層６をエッチングマスクとしたウェットエッチングにて、共通電極層６（ポスト９）から露出する領域の第２のバリア層５をエッチング除去する。なお、この第２のバリア層５のエッチングの際、チタン・タングステン合金からなる第１のバリア層４、銅からなる共通電極層６とポスト９、および半田層１０は、いずれもエッチングされない。
第２のバリア層５は、前述のように、１０ｎｍから６０ｎｍの膜厚に設定している。このため、本発明では、第２のバリア層５のサイドエッチング量を少なくすることができる。以下この理由を、図１１における破線部１２を拡大して図示する図１２を用いて説明する。
第２のバリア層５の厚さ方向におけるエッチングが終了（ジャストエッチング）した後、エッチングされて露出した第２のバリア層５側面部がエッチャントに接触するオーバーエッチング時間においては、第２のバリア層５は横方向のエッチング、すなわちサイドエッチングが進行する。さらに一般的に、ウェットエッチングにおけるサイドエッチングは、厚さ方向エッチングに比べて、横方向のエッチング速度が数倍から数十倍速い。
図１２は、オーバーエッチング時間において、第２のバリア層５のサイドエッチングがわずかに進行した状態を示す。このように、第２のバリア層５がわずかにサイドエッチングされた領域は、第１のバリア層４上面と共通電極層６下面と第２のバリア層５側面とに囲まれ、第２のバリア層５側面と対向する面に開口を有する空間となる。該開口から該空間に流入して、該空間に存在するエッチャントを、以下、微小間隙部エッチャント７ｂと称する。
前記したように、第２のバリア層５は、１０ｎｍから６０ｎｍの極薄の膜厚に設定している。よって、該空間に存在する微小間隙部エッチャント７ｂの体積は、当然、極めて小さい。このため、微小間隙部エッチャント７ｂは、第２のバリア層５をエッチングしたエッチャントのイオン濃度（第２のバリア層５のイオン濃度）が急速に高くなり、エッチング能力が急激に低下して、エッチングがほとんど進行しない状態となる。
さらに、該空間の開口部寸法、すなわち第２のバリア層５膜厚寸法が極めて小さいことから、微小間隙部エッチャント７ｂと、この微小間隙部エッチャント７ｂ以外の領域のエッチャント７ａとは、エッチング液の交換が行なわれない。したがって、エッチャントは該空間に停留して、該空間に存在する微小間隙部エッチャント７ｂのイオン濃度は変化せず、イオン濃度が高い状態が維持される。したがって、エッチングがほとんど進行しない状態がオーバーエッチング時間のあいだ持続して、第２のバリア層５はサイドエッチングされない。このことから、本発明では、第２のバリア層５のサイドエッチング量を極めて小さくすることができる。
After that, as shown in FIG. 11, the second barrier layer 5 made of chromium is etched by being immersed in an etchant made of cerium ammonium sulfate. The second barrier layer 5 is etched by wet etching using the common electrode layer 6 under the post 9 as an etching mask, and the second barrier layer 5 in the region exposed from the common electrode layer 6 (post 9) is removed by etching. To do. When the second barrier layer 5 is etched, none of the first barrier layer 4 made of titanium / tungsten alloy, the common electrode layer 6 made of copper, the post 9 and the solder layer 10 are etched.
As described above, the second barrier layer 5 is set to a thickness of 10 nm to 60 nm. For this reason, in the present invention, the amount of side etching of the second barrier layer 5 can be reduced. The reason for this will be described below with reference to FIG. 12 in which the broken line portion 12 in FIG. 11 is enlarged.
After the etching in the thickness direction of the second barrier layer 5 is completed (just etching), in the overetching time in which the side surface of the second barrier layer 5 exposed by etching is in contact with the etchant, the second barrier layer In 5, lateral etching, that is, side etching proceeds. More generally, in the side etching in the wet etching, the etching rate in the lateral direction is several times to several tens of times faster than the etching in the thickness direction.
FIG. 12 shows a state in which the side etching of the second barrier layer 5 has progressed slightly during the overetching time. As described above, the region where the second barrier layer 5 is slightly side-etched is surrounded by the upper surface of the first barrier layer 4, the lower surface of the common electrode layer 6, and the side surface of the second barrier layer 5. It becomes the space which has an opening in the surface facing the layer 5 side surface. The etchant that flows into the space from the opening and exists in the space is hereinafter referred to as a minute gap etchant 7b.
As described above, the second barrier layer 5 is set to an extremely thin film thickness of 10 nm to 60 nm. Therefore, the volume of the minute gap etchant 7b existing in the space is naturally extremely small. For this reason, in the minute gap portion etchant 7b, the ion concentration of the etchant (the ion concentration of the second barrier layer 5) obtained by etching the second barrier layer 5 is rapidly increased, and the etching capability is sharply decreased. Is in a state of hardly progressing.
Further, since the opening size of the space, that is, the thickness of the second barrier layer 5 is extremely small, the minute gap etchant 7b and the etchant 7a in the region other than the minute gap etchant 7b There is no exchange. Therefore, the etchant stays in the space, the ion concentration of the minute gap portion etchant 7b existing in the space does not change, and the ion concentration is kept high. Therefore, the state in which etching hardly proceeds continues for the overetching time, and the second barrier layer 5 is not side-etched. For this reason, in the present invention, the amount of side etching of the second barrier layer 5 can be made extremely small.
また、半導体基板１をダイシング処理時に半導体チップに分離するため境界領域であるストリート１ａを、図１３を用いて説明する。
このストリート１ａには、フォトマスクの位置合わせ（アライメント）のためのアライメントマーク（図示せず）を形成している。このことから、露光装置の光学系によるアライメントマークの検出精度を向上させて、アライメント誤差を小さくするために、ストリート１ａでは、半導体基板１のシリコン（Ｓｉ）を露出させている。すなわち、第１のバリア層４は、前記したように、ストリート１ａではエッチング除去している。
本発明におけるストリート１ａでは、半導体基板１に第２のバリア層５を介して共通電極層６が形成される。第２のバリア層５は、前記したように、チタンや、チタン・タングステン合金などのチタン合金や、クロムや、ニクロムなどのニッケル合金や、モリブデンなどの高融点金属材料から形成している。これらの高融点金属からなる第２のバリア層５と、半導体基板１のシリコンとの相互拡散は、温度６００℃以上で発生する。このため、共通電極層６をスパッタリング法にて形成するとき、銅ターゲットから飛び出した銅イオンが半導体基板１に衝突することに起因して温度３００℃程度に上昇しても、半導体基板１と共通電極層６との間に第２のバリア層５が介在することから、銅シリサイドは形成されない。
さらに、第２のバリア層５は膜厚を１０ｎｍ以上で形成すれば、成膜された膜にピンホールはほとんど観察されない。よって、ピンホールを介して、半導体基板１と共通電極層６とが、相互拡散を生じることはない。
さらに、図示しないが、半導体基板１にクロムシリコン（ＣｒＳｉ２）からなる薄膜抵抗体においても、薄膜抵抗体上に第２のバリア層５を介して共通電極層６が形成される。よって、第２のバリア層５が介在することから、薄膜抵抗体を構成するシリコンと共通電極層６の銅が相互拡散することはなく、薄膜抵抗体の抵抗値が変化することはない。
A street 1a which is a boundary region for separating the semiconductor substrate 1 into semiconductor chips during the dicing process will be described with reference to FIG.
An alignment mark (not shown) for alignment (alignment) of the photomask is formed on the street 1a. Therefore, in order to improve the alignment mark detection accuracy by the optical system of the exposure apparatus and reduce the alignment error, the silicon (Si) of the semiconductor substrate 1 is exposed in the street 1a. That is, as described above, the first barrier layer 4 is removed by etching on the street 1a.
In the street 1 a according to the present invention, the common electrode layer 6 is formed on the semiconductor substrate 1 via the second barrier layer 5. As described above, the second barrier layer 5 is made of titanium, a titanium alloy such as titanium / tungsten alloy, a nickel alloy such as chromium or nichrome, or a refractory metal material such as molybdenum. The mutual diffusion between the second barrier layer 5 made of these refractory metals and the silicon of the semiconductor substrate 1 occurs at a temperature of 600 ° C. or higher. For this reason, when the common electrode layer 6 is formed by the sputtering method, even if the temperature rises to about 300 ° C. due to the copper ions jumping out of the copper target colliding with the semiconductor substrate 1, it is common with the semiconductor substrate 1. Since the second barrier layer 5 is interposed between the electrode layer 6 and the copper silicide, no copper silicide is formed.
Further, if the second barrier layer 5 is formed with a thickness of 10 nm or more, almost no pinholes are observed in the formed film. Therefore, the semiconductor substrate 1 and the common electrode layer 6 do not cause mutual diffusion through the pinhole.
Further, although not shown, even in a thin film resistor made of chromium silicon (CrSi 2 ) on the semiconductor substrate 1, the common electrode layer 6 is formed on the thin film resistor via the second barrier layer 5. Therefore, since the second barrier layer 5 is interposed, silicon constituting the thin film resistor and copper of the common electrode layer 6 do not mutually diffuse, and the resistance value of the thin film resistor does not change.
第２のバリア層５のエッチングが終了した状態を示す図１４のように、第２のバリア層５のサイドエッチング量は少なく、ポスト９や共通電極層６の外形パターン大きさとほぼ同じパターン大きさとなる。
ストリート１ａでは、従来技術のように、銅シリサイドは形成されず、共通電極層６と第２のバリア層５とのエッチャントにより、それぞれエッチングされ、半導体基板１が露出する。したがって、アライメントマーク上に銅シリサイドは形成されず、アライメント誤差は小さくなる。さらに、薄膜抵抗体でも、この薄膜抵抗体上の共通電極層６と第２のバリア層５とは、それらのエッチャントによりエッチングされて、薄膜抵抗体が露出してレーザートリミングが可能となる。
As shown in FIG. 14 showing the state where the etching of the second barrier layer 5 is completed, the side etching amount of the second barrier layer 5 is small, and the pattern size is almost the same as the external pattern size of the post 9 and the common electrode layer 6. Become.
In the street 1a, copper silicide is not formed as in the prior art, but is etched by the etchant of the common electrode layer 6 and the second barrier layer 5 to expose the semiconductor substrate 1. Therefore, copper silicide is not formed on the alignment mark, and the alignment error is reduced. Further, even in the thin film resistor, the common electrode layer 6 and the second barrier layer 5 on the thin film resistor are etched by the etchant so that the thin film resistor is exposed and laser trimming can be performed.
つぎに、図１５に示すように、リフロー処理（ウエットバック処理）を行なうことにより、半田層１０を溶融させて突起電極１１を形成する。このリフロー処理では、半導体基板１の半田層１０を形成した面にフラックスをスピンコート法によって１０μｍから５０μｍの厚さで形成したのち、半田層１０の融点を越える２３０℃から２６０℃の温度で加熱処理を行なう。リフロー処理により半田層１０は溶融して、表面張力で丸くなり、球形状の突起電極１１が得られる。このリフロー処理により形成される球形状の突起電極１１は、高さ１００μｍ程度に形成される。その後、洗浄処理を行ないフラックスを除去する。
このリフロー処理は、フラックス塗布を行なわないで、水素還元雰囲気中の加熱処理を行なって半田層１０を溶融させてもよい。還元雰囲気中のリフロー処理においては、フラックスの塗布、および洗浄工程を省略できる利点を有する。
Next, as shown in FIG. 15, by performing a reflow process (wetback process), the solder layer 10 is melted to form the protruding electrodes 11. In this reflow process, a flux is formed on the surface of the semiconductor substrate 1 on which the solder layer 10 is formed by spin coating to a thickness of 10 μm to 50 μm, and then heated at a temperature of 230 ° C. to 260 ° C. exceeding the melting point of the solder layer 10. Perform processing. By the reflow process, the solder layer 10 is melted and rounded by the surface tension, so that the spherical protruding electrode 11 is obtained. The spherical protruding electrode 11 formed by this reflow process is formed to a height of about 100 μm. Thereafter, a cleaning process is performed to remove the flux.
In this reflow process, the solder layer 10 may be melted by performing heat treatment in a hydrogen reducing atmosphere without performing flux application. The reflow treatment in a reducing atmosphere has an advantage that the application of the flux and the cleaning step can be omitted.
このように、本発明では、第２のバリア層５は、膜厚を１０ｎｍから６０ｎｍとしているため、サイドエッチング量を小さくすることが可能である。さらに、第１のバリア層４の平面パターン大きさを電極パッド２と同等以上の大きさとしている。さらにまた、電極パッド２材料と、突起電極１１材料または共通電極層６材料とは、相互拡散することはない。
よって、突起電極１１またはポスト９と電極パッド２との接触面積を大きくできること
から、突起電極１１の機械的強度および回路基板に接合したときの接合強度が高くなる。
Thus, in the present invention, since the second barrier layer 5 has a thickness of 10 nm to 60 nm, the amount of side etching can be reduced. Further, the planar pattern size of the first barrier layer 4 is equal to or larger than that of the electrode pad 2. Furthermore, the electrode pad 2 material and the protruding electrode 11 material or the common electrode layer 6 material do not mutually diffuse.
Therefore, since the contact area between the protruding electrode 11 or the post 9 and the electrode pad 2 can be increased, the mechanical strength of the protruding electrode 11 and the bonding strength when bonded to the circuit board are increased.
以上の説明では、第１のバリア層４としてチタン・タングステン合金、第２のバリア層５としてクロムを用いた実施形態で説明したが、第１のバリア層４と第２のバリア層５とを同じ材料で形成してもよい。このときは、第２のバリア層５のエッチング時に第１のバリア層４もエッチングされるが、第１のバリア層４は第２のバリア層５より平面パターン大きさを大きくしているとともに膜厚も厚いことから、多少サイドエッチングされてもパターン大きさが第２のバリア層５より小さくなることはない。
第１のバリア層４と第２のバリア層５の材料としては、チタン・タングステン合金やクロムのほかに、チタン、ニクロム、またはモリブデンなどの相互拡散を抑制する材料を用いることができる。
また、以上の説明では、共通電極層６と突起電極１１との間にポスト９を設ける実施形態で説明したが、ポスト９の形成は省略することができる。ポスト９を形成しないときは、共通電極層６を３μｍ〜５μｍ程度と厚く形成すればよい。
In the above description, the titanium / tungsten alloy is used as the first barrier layer 4 and chromium is used as the second barrier layer 5. However, the first barrier layer 4 and the second barrier layer 5 are You may form with the same material. At this time, the first barrier layer 4 is also etched when the second barrier layer 5 is etched. However, the first barrier layer 4 has a planar pattern size larger than that of the second barrier layer 5 and a film. Since the thickness is also thick, the pattern size is not smaller than that of the second barrier layer 5 even if side etching is performed to some extent.
As a material for the first barrier layer 4 and the second barrier layer 5, in addition to titanium / tungsten alloy and chromium, a material that suppresses mutual diffusion such as titanium, nichrome, or molybdenum can be used.
In the above description, the embodiment has been described in which the post 9 is provided between the common electrode layer 6 and the protruding electrode 11, but the formation of the post 9 can be omitted. When the post 9 is not formed, the common electrode layer 6 may be formed as thick as about 3 μm to 5 μm.
１ 半導体基板
２ 電極パッド
３ 絶縁膜
４ 第１のバリア層
４ａ フォトレジスト
５ 第２のバリア層
６ 共通電極層
７ａ エッチャント
７ｂ 微小間隙部エッチャント
８ 感光性レジスト
９ ポスト
１０ 半田層
１１ 突起電極
１２ 破線部
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Electrode pad 3 Insulating film 4 1st barrier layer 4a Photoresist 5 2nd barrier layer 6 Common electrode layer 7a Etchant 7b Minute gap | interval etchant 8 Photosensitive resist 9 Post 10 Solder layer 11 Protruding electrode 12 Broken line part
Claims (5)
前記バリア層は、２層からなるとともに、前記突起電極材料または前記共通電極層材料と前記電極パッド材料とが相互に拡散することを抑制する材料からなり、
前記共通電極層側の第２のバリア層は、前記電極パッド側の第１のバリア層より膜厚が薄い
ことを特徴とする半導体装置。 In a semiconductor device having an electrode pad serving as an input / output terminal of a semiconductor device, a barrier layer and a common electrode layer sequentially provided on the electrode pad, and a protruding electrode provided on the common electrode layer,
The barrier layer is composed of two layers and is made of a material that suppresses mutual diffusion of the protruding electrode material or the common electrode layer material and the electrode pad material,
The second barrier layer on the common electrode layer side is thinner than the first barrier layer on the electrode pad side.
ことを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein a post is provided between the common electrode layer and the protruding electrode.
ことを特徴とする請求項２に記載の半導体装置。 The semiconductor device according to claim 2, wherein the post and the common electrode layer are made of the same material.
第１のバリア層を前記電極パッド上にパターニングする第１のバリア層パターニング工程と、
前記第１のバリア層より膜厚の薄い第２のバリア層を形成す工程と、
前記第２のバリア層上に共通電極層を形成する工程と、
前記共通電極層上に突起電極を形成する工程と、
前記共通電極層を前記突起電極と整合するようにエッチングする工程と、
前記第２のバリア層を前記突起電極と整合するようにウェットエッチングする工程を有する
ことを特徴とする半導体装置の製造方法。 Forming an insulating film exposing the electrode pads;
A first barrier layer patterning step of patterning a first barrier layer on the electrode pad;
Forming a second barrier layer having a thickness smaller than that of the first barrier layer;
Forming a common electrode layer on the second barrier layer;
Forming a protruding electrode on the common electrode layer;
Etching the common electrode layer to align with the protruding electrodes;
A method of manufacturing a semiconductor device, comprising a step of performing wet etching so that the second barrier layer is aligned with the protruding electrode.
ことを特徴とする請求項４に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4, wherein, in the first barrier layer patterning step, the first barrier layer is removed from the street.
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