JP2009212571A - Signal level conversion circuit - Google Patents
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Abstract
Description
本発明は、低レベル入力信号を高レベル出力信号に変換する信号レベル変換回路に関する。 The present invention relates to a signal level conversion circuit that converts a low level input signal into a high level output signal.
近年、表示装置の制御駆動回路において、半導体技術の進展によるトランジスタ閾値の低電圧化にともない、コントローラICの駆動電圧を従来より低くすることが可能となってきており、またアプリケーションの低消費電力化が強く望まれていることから、コントローラICの出力信号は振幅減少の傾向にある。また、上記に加えて不要輻射(EMI)ノイズを低減する上でも、インターフェース信号は低振幅伝送が強く望まれ、これらに対して様々な提案がなされている。(例えば、特許文献1、2参照。)
しかしながら、薄膜トランジスタを用いた液晶表示装置、EL表示装置に代表されるような、画素トランジスタを形成する同一のプロセスを用いて同一ガラス基板上に周辺回路を形成する場合においては、単結晶シリコン半導体に比べトランジスタの閾値の制御が困難であり、とくに工程ばらつきに起因する閾値電圧変動が大きいことなどから、コントローラICが出力する低振幅信号を受けてガラス基板上に形成したレベルシフタ回路が正常動作しない場合などがあり、コスト高の原因となっていた。 However, in the case where peripheral circuits are formed on the same glass substrate using the same process for forming pixel transistors, such as liquid crystal display devices using thin film transistors and EL display devices, single crystal silicon semiconductors are used. When the threshold value of the transistor is difficult to control and the level shifter circuit formed on the glass substrate in response to the low-amplitude signal output from the controller IC does not operate normally due to the large threshold voltage fluctuation caused by process variations. It was a cause of high costs.
図13は、従来のレベルシフタ回路の構成を表す一例の回路図である。同図に示すレベルシフタ回路30は、低電圧の電源VIH−GNDで動作する信号IN,その反転信号XINを、正側の高電圧の電源VDD−GNDで動作する信号OUT,その反転信号XOUTに変換するもので、入力段の高耐圧型のN型MOSトランジスタ(以下、NMOSという)22a、22bと、高耐圧型のP型MOSトランジスタ(以下、PMOSという)24a、24bとを備えている。
FIG. 13 is an example circuit diagram illustrating a configuration of a conventional level shifter circuit. The
ここで、NMOS22a、22bのゲートには、それぞれ信号IN,XINが入力され、そのソースはGNDに接続されている。また、PMOS24a、24bのゲートは、各々内部ノードB,Aに接続され、そのソースは電源VDDに接続され、そのドレインは各々NMOS22a、22bのドレインに接続されている。そして、内部ノードA,Bから、各々信号XOUT,OUTが出力されている。
Here, signals IN and XIN are input to the gates of the
以下の説明において、電源VDD>電源VIH>GNDであり、信号IN,XINのハイレベルは電源VIH、ローレベルはGNDの電位、信号OUT,XOUTのハイレベルは電源VDD、ローレベルはGNDの電位である。 In the following description, power supply VDD> power supply VIH> GND, the high level of signals IN and XIN is power supply VIH, the low level is the potential of GND, the high level of signals OUT and XOUT is the power supply VDD, and the low level is the potential of GND. It is.
レベルシフタ回路30において、信号INがハイレベル、その反転信号XINがローレベルになると、NMOS22aはオン、NMOS22bはオフとなる。従って、信号XOUTは、NMOS22aを介してGNDに接続され、ローレベルとなる。信号XOUTのローレベルによりPMOS24bがオンとなり、信号OUTは、PMOS24bを介して電源VDDに接続され、ハイレベルとなる。そして、信号OUTのハイレベルによりPMOS24aはオフとなる。
In the
続いて、信号INがローレベル、信号XINがハイレベルになると、NMOS22aはオフ、NMOS22bはオンとなる。従って、信号OUTは、NMOS22bを介してGNDに接続され、ローレベルとなる。信号OUTのローレベルによりPMOS24aがオンとなり、信号XOUTは、PMOS24aを介して電源VDDに接続され、ハイレベルとなる。そして、信号XOUTのハイレベルによりPMOS24bがオフとなる。
Subsequently, when the signal IN is at a low level and the signal XIN is at a high level, the
ところで、レベルシフタ回路30では、信号IN,XINが変化する時に、PMOS24aおよびNMOS22a、もしくはPMOS24bおよびNMOS22bが一時的に同時にオン状態となり、電源VDDからGNDに向かって貫通電流が流れる。例えば、信号INがローレベルからハイレベル、信号XINがハイレベルからローレベルになるとき、NMOS22aがオンとなり、NMOS22bがオフとなる。この時には、まだPMOS24aはオン状態、PMOS24bはオフ状態である。
By the way, in the
従って、オン状態のPMOS24aおよびNMOS22aを介して、電源VDDからGNDに向かって貫通電流が流れる。この貫通電流が流れる状態において、NMOS22aのドライブ能力によりPMOS24bのゲートのチャージを引き抜くことによってPMOS24bがオンとなる。オン状態となったPMOS24bを介して信号OUTがハイレベルとなることによってPMOS24aがオフとなり、NMOS22aを介して信号XOUTがローレベルとなる。
Accordingly, a through current flows from the power supply VDD to GND through the
このため、レベルシフタ回路30では、レベルシフト量(VDDとVIHとの間の電位差)が大きくなるに従って、入力段のNMOS22a、22bのドライブ能力、すなわち、そのトランジスタサイズを大きくする必要があるという問題点があった。
Therefore, in the
また、レベルシフタ回路30では、互いに反対極性の二相入力信号INとXINを用いてレベルシフタ回路を動作させている。従って、信号インターフェースとして一対の接続端子が必要になる。必要な内部信号の数が増加するにつれて、信号インターフェースの接続端子数が増大し、結線作業が煩雑になるとともにコネクタやFPC(フレキシブルケーブル)などのデバイスのコンパクトな実装が阻害され、また部材費用や実装に関わるコストの増大を招くという問題があった。
Further, in the
本発明は、上記事情に鑑みてなされたもので、その目的とするところは、トランジスタの閾値にも満たない低振幅の入力信号に対しても正常に信号レベル変換が可能であり、電源電圧の変動ならびにトランジスタの特性ばらつきに対する動作信頼性が高く、かつ構成が簡素な信号レベル変換回路を提供することにある。 The present invention has been made in view of the above circumstances, and the object of the present invention is that signal level conversion can be normally performed even for a low-amplitude input signal less than the threshold value of the transistor, and the power supply voltage can be reduced. An object of the present invention is to provide a signal level conversion circuit that has high operational reliability with respect to fluctuations and transistor characteristic variations and has a simple configuration.
上記課題を解決するための本発明は、互いに同じ極性チャネルのトランジスタであって、低振幅の入力信号を高振幅の出力信号に変換するための第1の入力トランジスタ及び第2の入力トランジスタと、前記第1の入力トランジスタ及び前記第2の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第1の電流源に接続され、前記入力信号に第1のオフセット電圧を加えて前記第1の入力トランジスタのゲートに印加する第1のオフセットトランジスタと、前記第1の入力トランジスタ及び前記第2の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第2の電流源に接続され、前記入力信号に重畳する第1のバイアス電圧に第2のオフセット電圧を加えて前記第2の入力トランジスタのゲートに印加する第2のオフセットトランジスタと、前記入力信号が低レベルのときは、前記第1のオフセット電圧の付加をキャンセルするオフセットキャンセルトランジスタと、前記入力信号が高レベルのときは、前記オフセットキャンセルトランジスタのキャンセル動作を防止するオフセットキャンセル解除トランジスタとを備える信号レベル変換回路である。 The present invention for solving the above-mentioned problems is a transistor having the same polarity channel with each other, a first input transistor and a second input transistor for converting a low-amplitude input signal into a high-amplitude output signal, A transistor having the same polarity channel as the first input transistor and the second input transistor, connected to a first current source for supplying current, and adding a first offset voltage to the input signal to A first offset transistor applied to the gate of one input transistor, and a transistor having the same polarity channel as the first input transistor and the second input transistor, and connected to a second current source for supplying current And adding a second offset voltage to the first bias voltage superimposed on the input signal, thereby adding the second input transistor. A second offset transistor applied to the gate of the first offset transistor, an offset cancel transistor for canceling the addition of the first offset voltage when the input signal is at a low level, and the offset signal when the input signal is at a high level. The signal level conversion circuit includes an offset cancel cancellation transistor that prevents a cancel operation of the cancellation transistor.
本発明によれば、トランジスタの閾値にも満たない低振幅の入力信号に対しても正常に信号レベル変換が可能であり、電源電圧の変動ならびにトランジスタの特性ばらつきに対する動作信頼性が高く、かつ簡素な構成の信号レベル変換回路が得られる。 According to the present invention, it is possible to normally perform signal level conversion even for a low-amplitude input signal that does not reach the threshold of the transistor, and the operation reliability is high and simple with respect to fluctuations in power supply voltage and transistor characteristics. A signal level conversion circuit having a simple structure can be obtained.
以下、図面を用いて、本発明を実施するための最良の形態(以下、実施形態と称する)を説明する。 Hereinafter, the best mode for carrying out the present invention (hereinafter referred to as an embodiment) will be described with reference to the drawings.
(実施形態1)
図1は、本発明の実施形態1に係る信号レベル変換回路の構成を示す回路図である。図1に示す本実施形態の信号レベル変換回路は、コントローラなどから供給される、例えば1V程度の低レベル制御信号である入力信号9を、例えば5V程度の高レベルの出力信号14として出力する。この信号レベル変換回路は、低レベルの入力信号9を高レベルの出力信号14に変換するための信号レベル変換手段を構成するNチャネル薄膜トランジスタからなる第1および第2の入力トランジスタ1および2を有する。第1の入力トランジスタ1のソースはGND電位としており、第2の入力トランジスタ2のソースには入力信号9が印加されている。
(Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of a signal level conversion circuit according to
また、第1および第2の入力トランジスタ1および2は、各々ドレインがPチャネル薄膜トランジスタからなる負荷トランジスタ20および21を介して高レベル電源VDDに接続されている。また両負荷トランジスタ20および21のゲートは、それぞれ互いの負荷トランジスタのドレインに接続されるとともに、それぞれ第1の入力トランジスタ1、第2の入力トランジスタ2のドレインに接続されている。すなわち、負荷トランジスタ20および21はフリップフロップを構成している。
The first and
第1の入力トランジスタ1のゲートには、第1のオフセット手段を構成する1段のダイオード17のアノードが接続されるとともに、第1の電流源15を介して電源VDDに接続され、更にカソードには入力信号9が印加され、これにより該ダイオード17のカソードに入力信号9が印加されると、ダイオード17のカソードとアノード間にはダイオードを構成するトランジスタの閾値1段分の電圧に相当する電圧が発生し、入力信号9に該閾値電圧をオフセット電圧として加算した電圧信号がダイオード17のアノードに発生し、第1の入力トランジスタ1のゲートに印加される。
The gate of the
同様に、第2の入力トランジスタ2のゲートには、第2のオフセット手段を構成する2段縦続ダイオード18のアノードが接続されるとともに第2の電流源16を介して電源VDDに接続され、更にカソードはGND電位としている。これによりダイオード18のカソードとアノード間にはダイオードを構成するトランジスタの閾値2段分の電圧に相当する電圧が発生する。その結果、GND電位に該閾値電圧(2段分)をオフセット電圧として加算した電圧信号がダイオード18のアノードに発生し、第2の入力トランジスタ2のゲートに印加される。
Similarly, the anode of the two-
図2は、図1で示した回路構成をさらに具体的に、トランジスタサイズを加味して記述した一例である。
図2に示す回路では、第1、第2のオフセット手段を構成するダイオード17,18として、Nチャネルトランジスタを使用している。
FIG. 2 is an example in which the circuit configuration shown in FIG. 1 is described more specifically in consideration of the transistor size.
In the circuit shown in FIG. 2, N-channel transistors are used as the
すなわち、第1の入力トランジスタ1のゲートには、第1のオフセット手段を構成するNチャネルトランジスタ17のドレインが接続され、該ドレインは同トランジスタのゲートに接続されるとともに第1の電流源15を介して電源VDDに接続されている。更にNチャネルトランジスタ17のソースには入力信号9が印加される。これにより該Nチャネルトランジスタ17のソースに入力信号9が印加されると、Nチャネルトランジスタ17のソースとゲート間には該トランジスタの閾値電圧に相当する電圧が発生し、入力信号9に該閾値電圧をオフセット電圧として加算した電圧信号がNチャネルトランジスタ17のドレインに発生し、第1の入力トランジスタ1のゲートに印加される。
That is, the drain of the N-
同様に、第2の入力トランジスタ2のゲートには、第2のオフセット手段を構成する2段縦続接続したNチャネルトランジスタ18のドレインが接続され、該ドレインは同トランジスタのゲートに接続されるとともに第2の電流源16を介して電源VDDに接続されている。これによりNチャネルトランジスタ18のソースとゲート間には該トランジスタの閾値電圧(2段分)に相当する電圧が発生し、この電圧信号がNチャネルトランジスタ18のドレインに発生し、第2の入力トランジスタ2のゲートに印加される。
Similarly, the drain of the two-stage cascaded N-
このように本実施形態の信号レベル変換回路においては、オフセット手段を構成するトランジスタ17,18をNチャネルとして、第1、第2の入力トランジスタ1,2と同じNチャネルとするとともに、第1、第2の入力トランジスタ1,2およびオフセット手段を構成するNチャネルトランジスタ17,18を同じ製造プロセスで形成している。これによりプロセスのばらつきによるトランジスタの特性の変動の影響を信号レベル変換回路が受けないようにしている。
As described above, in the signal level conversion circuit of the present embodiment, the
また、電流源15はゲートをバイアス電圧19に接続し、ソースを電源VDDに接続したPチャネルトランジスタからなる電流源トランジスタで構成している。電流源16はゲートを入力信号9に接続し、ソースを電源VDDに接続したPチャネルトランジスタからなる電流源トランジスタで構成している。
The
第2の入力トランジスタ2は、並列に接続された4個のNチャネルトランジスタからなる。また、第1の入力トランジスタ1は、並列に接続された2個のNチャネルトランジスタからなる。また、負荷トランジスタ20,21は、それぞれ直列に2個に接続されたPチャネルトランジスタからなる。
The
すなわち、第1の入力トランジスタ1のW/Lが、前記第2の入力トランジスタ2のW/Lに比べて小さく、かつ、前記第1の負荷トランジスタ20のW/Lが、前記第1の入力トランジスタ1のW/Lに比べて小さく、かつ、前記第2の負荷トランジスタ21のW/Lが、前記第2の入力トランジスタ2のW/Lに比べて小さい。
That is, the W / L of the
トランジスタのチャネル幅W/チャネル長Lは、そのトランジスタの電流能力を決定するものであるから、第1の入力トランジスタ1の電流能力は、前記第2の入力トランジスタ2に比べて小さい。また、前記第1の負荷トランジスタ20の電流能力は、前記第1の入力トランジスタ1に比べて小さく、かつ、前記第2の負荷トランジスタ21の電流能力は、前記第2の入力トランジスタ2に比べて小さくなっていると言える。
また、電流源Pチャネルトランジスタ15、16および、オフセット手段を構成するNチャネルトランジスタ17,18は、チャネル長Lを高振幅信号が適用される回路部を構成するトランジスタのチャネル長よりも小さくしており、トランジスタの閾値電圧がチャネル長Lに依存することから、閾値が低い電圧にシフトした特性となっている。
Since the channel width W / channel length L of the transistor determines the current capability of the transistor, the current capability of the
In addition, the current source P-
次に、以上のように構成される本実施形態の中の動作について説明する。なお、この説明において、入力信号9の低レベル電圧をグランド電圧とほぼ等しい0Vとし、高レベル電圧を入力振幅電圧VIHとし、また定常的に出力されているバイアス電圧19をVREFとし、前記オフセット電圧をVaとする。
Next, the operation in the present embodiment configured as described above will be described. In this description, the low level voltage of the
図2の信号レベル変換回路において、まず高レベルの入力信号9がNチャネルトランジスタ17のソースおよび第2の入力トランジスタ2のソースに印加されると、Nチャネルトランジスタ17のソースとゲート間には該ドレインの閾値電圧に相当する電圧が発生する。そして、入力信号9の高レベル電圧VIHに閾値電圧をオフセット電圧Vaとして加算した電圧(VIH+Va)がNチャネルトランジスタ17のドレインに発生し、第1の入力トランジスタ1のゲートに印加される。
In the signal level conversion circuit of FIG. 2, when a high
この時、第1の入力トランジスタ1のソースはGND電位なので、第1の入力トランジスタ1のソースとゲート間に印加される電圧Vonは、次の式で表される。
At this time, since the source of the
Von=VIH+Va
従って、ここで、電圧Vonが第1の入力トランジスタ1の閾値電圧よりも大きくなるように固定バイアスVREF19を調整してオフセット電圧Vaを設定することにより、第1の入力トランジスタ1は、オンとなり、負荷トランジスタ21はゲート電位がGNDと同電位となるため、負荷トランジスタ21がオンとなる。また、負荷トランジスタ20のゲート電位は負荷トランジスタ21よりVDDレベルとなるために、負荷トランジスタ20はオフとなる。
Von = VIH + Va
Therefore, by adjusting the fixed
図3は、オフセット電圧の発生を説明する図である。
図3の(1)は、バイアス電圧19にVREFが印加された状態を示している。このとき、電流源トランジスタ15にはVREFによって定まる電流Iconstantが流れる。そうすると、図3の(2)のダイオード接続されたトランジスタの電流−電圧特性に示すように、Nチャネルトランジスタ17のドレインには、付加電圧VGに重畳してVaの電圧が発生する。
FIG. 3 is a diagram for explaining the generation of the offset voltage.
FIG. 3 (1) shows a state in which VREF is applied to the
つづいて、ソースがGND電位のNチャネルトランジスタ18のドレインに発生する電圧について説明する。
Next, a voltage generated at the drain of the N-
本発明の実施例においては、電流源トランジスタ16のゲートが入力信号9に接続されており、前述のように電流源トランジスタ16のチャネル長Lは小さく設定されていることから閾値は小さい。これによって、入力信号9が閾値に満たないような低振幅信号であったとしても、高レベル電圧にあるときには、電流源16の電流量が小さくなる。
In the embodiment of the present invention, since the gate of the
図4は、オフセット電圧を切り替える方法を説明する図である。
図4の(1)は、入力信号9がローレベルとなった状態を示している。電流源トランジスタ16はPMOSトランジスタであるためオンとなり、Nチャネルトランジスタ18には、大きな電流Ilargeが流れる。そうすると、図4の(3)のダイオード接続されたトランジスタの電流−電圧特性に示すように、Nチャネルトランジスタ18のドレインには、GND+Va1の電圧が発生する。
FIG. 4 is a diagram for explaining a method of switching the offset voltage.
(1) in FIG. 4 shows a state in which the
図4の(2)は、入力信号9がハイレベルとなった状態を示している。電流源トランジスタ16はPMOSトランジスタであるためオフとなり、Nチャネルトランジスタ18には、小さな電流Ismallが流れる。そうすると、図4の(3)のダイオード接続されたトランジスタの電流−電圧特性に示すように、Nチャネルトランジスタ18のドレインには、GND+Va2の電圧が発生する。
(2) in FIG. 4 shows a state in which the
このように、1段分のオフセット電圧Vaは、ダイオード接続されたトランジスタの電流−電圧特性に応じて、自動的に小さい電圧、弱オフセット電圧Va2となる。 Thus, the offset voltage Va for one stage automatically becomes a small voltage and a weak offset voltage Va2 in accordance with the current-voltage characteristics of the diode-connected transistor.
図5は、2段接続構成のダイオード接続されたトランジスタを用いた場合のオフセット電圧を示している。図5の(2)に示されるようにオフセット電圧は(Va2+Va2)となる。
このようにして、Nチャネルトランジスタ18のドレインには、GND電位に弱オフセット電圧Va2が2段分加算された電圧信号(GND(0V)+Va2+Va2=2×Va2)が発生し、第2の入力トランジスタ2のゲートに印加される。このとき第2の入力トランジスタ2のソースには高レベルの入力信号9の電圧VIHが印加されているので、第2の入力トランジスタ2のゲートとソース間に印加される電圧Voffは、以下の式で表される。
FIG. 5 shows an offset voltage when a diode-connected transistor having a two-stage connection configuration is used. As shown in (2) of FIG. 5, the offset voltage is (Va2 + Va2).
In this manner, a voltage signal (GND (0V) + Va2 + Va2 = 2 × Va2) obtained by adding two stages of the weak offset voltage Va2 to the GND potential is generated at the drain of the N-
Voff=(2×Va2)−VIH
Va2は前述のように十分に小さい電圧であるから、電圧Voffは第2の入力トランジスタ2の閾値電圧よりも小さくなり、第2の入力トランジスタ2は十分にオフ状態となる。
Voff = (2 × Va2) −VIH
Since Va2 is a sufficiently small voltage as described above, the voltage Voff is smaller than the threshold voltage of the
なお、オフセットがかかりすぎて、オフセット電圧(2×Va2)がVIHを超えてかつ入力トランジスタ2の閾値電圧よりも大きくなってしまい、入力トランジスタ2をオン状態にして誤動作が発生しないように、前述のようにトランジスタ17,18のチャネル長Lは小さく設定されている。
トランジスタの閾値特性のチャネル長依存により、トランジスタ17,18の閾値は小さい特性を有していることから、トランジスタの特性ばらつきなどにより閾値電圧が大きくなったとしても、オフセット量が大きくなりすぎて誤動作を誘発することはない。
It should be noted that the offset voltage (2 × Va2) exceeds VIH and becomes larger than the threshold voltage of the
Due to the channel length dependence of the threshold characteristics of the transistors, the threshold values of the
すなわち、図2に示す信号レベル変換回路に高レベルの入力信号9が印加されると、負荷トランジスタ21がオンとなると同時に、第2の入力トランジスタ2がオフとなり、これにより第2の入力トランジスタ2のドレインの電圧は、オンとなった負荷トランジスタ21を介した電源VDDの電圧にほぼ等しい最大電圧となり、この最大電圧が出力信号14として出力される。
That is, when a high-
図6は、信号波形を示す図である。本実施形態において、出力信号14は、符号345で示すように薄膜トランジスタ集積回路の電源VDDを振幅とする出力信号となる。なお、入力信号9の高レベル電圧VIHは、符号41で示すような信号波形となり、この入力信号9の高レベル電圧VIHに対してオフセット電圧Vaを印加した電圧の信号波形は、符号343で示すようになる。
FIG. 6 is a diagram showing signal waveforms. In the present embodiment, the
なお、出力信号14の応答性は、負荷トランジスタ21のオン電流と第2の入力トランジスタ2のオフ電流との比によって決まる。
図2に示す本発明では、上述したように、第1、第2の入力トランジスタ1,2とオフセット手段を構成するNチャネルトランジスタ17,18を同じ製造プロセスで形成できる同極性のNチャネルのトランジスタで構成する。これにより、入力トランジスタ1,2の閾値が小さい場合には、オフセット手段を構成するNチャネルトランジスタ17,18の閾値も同様に小さくなるため、オフセットバイアスが自動的に抑制される。従って、第2の入力トランジスタ2を適切にオフ状態にすることができる。この結果、プロセス変動に対する出力信号14の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。
The responsiveness of the
In the present invention shown in FIG. 2, as described above, the first and
また、このとき負荷トランジスタ20はオフであることから、VDDからGNDに向かって流れる電流を遮断することができるため、出力14が高レベル電圧を出力する際の動作消費電流を削減できる。
At this time, since the
次に、低レベルの入力信号9が入力された場合について説明する。
ソースがGND電位のNチャネルトランジスタ18のドレインに発生する電圧は、電流源トランジスタ16のゲートが入力信号9に接続されており、入力信号9がGND電位であることから、電流源16の電流量が大きくなり、図4の(1)、(3)で示されるように1段分のオフセット電圧Vaは、ダイオード接続されたトランジスタの電流−電圧特性に応じて、自動的に大きい電圧、強オフセット電圧Va1となる。したがって、2段縦続構成のダイオード接続された本実施例においては、図5の(1)に示されるように(Va1+Va1)となる。
Next, a case where a low
The voltage generated at the drain of the N-
従って、第2の入力トランジスタ2のゲートとソース間に印加される電圧Vonは、以下の式で表されるため、第2の入力トランジスタ2は十分にオンとなる。
Von=Va1+Va1−GND(0V)=2×Va1
また、負荷トランジスタ20のゲート電位は第2の入力トランジスタ2によって入力信号9(0V)と同電位に引き下げられ、オンとなる。
Accordingly, the voltage Von applied between the gate and the source of the
Von = Va1 + Va1-GND (0V) = 2 × Va1
The gate potential of the
続いて負荷トランジスタ21のゲート電位はオン状態となった負荷トランジスタ20によって、Vddと同電位に引き上げられ、オフ状態となる。
また、第1の入力トランジスタ1のゲートとソース間に印加される電圧Voffは、以下の式よりVaとなる。
Voff=Va−GND(0V)=Va
電圧Voffが第1の入力トランジスタ1の閾値電圧よりも小さくなるように固定バイアスVREF19を調整してオフセット電圧Vaを設定することにより、第1の入力トランジスタ1はオフとなり、負荷トランジスタ21はさらに強いオフ状態となる。
このようにして第2の入力トランジスタ2のドレインからの出力信号14は、信号レベル変換回路のグランド電圧にほぼ等しい0Vの電圧となる。
Subsequently, the gate potential of the
The voltage Voff applied between the gate and source of the
Voff = Va-GND (0V) = Va
By adjusting the fixed bias VREF19 and setting the offset voltage Va so that the voltage Voff becomes smaller than the threshold voltage of the
In this way, the
すなわち、低レベルの入力信号9が印加されると、第2の入力トランジスタ2がオンとなると同時に、第1の入力トランジスタ1がオフとなって、負荷トランジスタ21がオフとなる。これにより第2の入力トランジスタ2のドレインの電位は、グランド電圧にほぼ等しい0Vとなり、この0Vの電圧が出力信号14として出力される。
That is, when the low-
また、入力トランジスタ1の電流能力が入力トランジスタ2の電流能力に比べて小さくなっていることから、バイアス電圧19の電圧VREFが変動した場合にオフセットバイアスVaが入力トランジスタ1の閾値に近い値になったとしても、入力トランジスタ2のオン状態の方が強力なために、負荷トランジスタ20と負荷トランジスタ21のオンオフ状態は確定し、誤動作を防ぐことができる。
Further, since the current capability of the
また、トランジスタの製造プロセスのばらつきなどにより、Nチャネルトランジスタの閾値が深く、移動度が小さく、かつ、Pチャネルトランジスタの閾値が浅く、移動度が大きくなるような場合においても、入力トランジスタ2の電流能力に比べて負荷トランジスタ21の電流能力は小さくなっているため、出力14の誤反転や立ち下がりディレイの悪化を防ぐことができる。
Even when the threshold value of the N-channel transistor is deep and the mobility is low and the threshold value of the P-channel transistor is shallow and the mobility is high due to variations in the transistor manufacturing process, the current of the
また、入力トランジスタ1と入力トランジスタ2の電流能力はトランジスタサイズによって決定しているが、プロセスの加工ばらつきなどにより、入力トランジスタ1と入力トランジスタ2のサイズ差が小さく、各々の電流能力差が少ないような場合が考えられる。このような場合についても、入力信号のオフセット手段であるNチャネルトランジスタ17は1段構成であり、Nチャネルトランジスタ18は2段構成であることから、この場合トランジスタ1のゲート電位よりもトランジスタ2のゲート電位は高い。従って、入力トランジスタ2のオン状態の方が強力なために、負荷トランジスタ20と負荷トランジスタ21のオンオフ状態は確定し、誤動作を防ぐことができる。
Further, the current capability of the
なお、この場合の出力信号14の応答性は、負荷トランジスタ21のオフ電流と第2の入力トランジスタ2のオン電流の比によって決まる。この場合においても、上述したように、第1,第2の入力トランジスタ1,2とオフセット手段を構成するNチャネルトランジスタ17,18を同じ製造プロセスで形成できる同極性のNチャネルのトランジスタで構成することにより、入力トランジスタ1,2の閾値が大きい場合においても、オフセット手段を構成するNチャネルトランジスタ17,18の閾値も同様に大きくなるため、オフセットバイアスを自動的に大きくすることができる。これにより第2の入力トランジスタ2を十分にオン状態にすることができる。
この結果、出力信号14が低レベル出力になる場合においても、高レベル出力の場合と同様に、プロセス変動に対する出力信号14の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。
In this case, the response of the
As a result, even when the
次に、バイアス電圧19の電圧VREFの設定方法について説明する。
バイアス電圧19の設定は、上述したように、入力信号9が高レベルの場合には、電圧Von(=VIH+Va)が第1の入力トランジスタ1の閾値電圧よりも大きくなるようにバイアス電圧19の電圧VREFを設定し、また入力信号9が低レベルの場合には、電圧Voff(=Va)が第1の入力トランジスタ1の閾値電圧よりも小さくなるように設定すればよい。
Next, a method for setting the voltage VREF of the
As described above, the
ここで、第1の入力トランジスタ1の閾値電圧をVtとして、上記を整理すると、次式のようになる。
Von=VIH+Va>Vt
Voff=Va<Vt
すなわち、
VIH+Va>Vt>Va
Vaが上式を満たすような範囲で、VREFは設定すればよい。
Here, when the threshold voltage of the
Von = VIH + Va> Vt
Voff = Va <Vt
That is,
VIH + Va>Vt> Va
VREF may be set so that Va satisfies the above formula.
とくに、VIHがVtよりも大きい場合には、Vaは十分に小さい値でよいことから、VREFをある程度高い電圧に設定することができ、消費電力を小さくすることができる。 In particular, when VIH is larger than Vt, Va may be a sufficiently small value. Therefore, VREF can be set to a somewhat high voltage, and power consumption can be reduced.
また、すでに説明したようにVaがVt程度に大きくなったとしても、入力トランジスタ1,2の電流能力に強弱がつけられていることから、VREF電圧の変動に対して誤動作は原理的に発生しにくく、高い動作信頼性を実現できる。
加えて、入力トランジスタをONさせる際にはオフセット量が大きくなり、トランジスタをよりON状態にし、また、入力トランジスタをOFFさせる際にはオフセット量が小さくなり、トランジスタをよりOFF状態にすることにより、駆動トランジスタのオン電流とオフ電流の比を大きくすることができる。この結果、動作が高速となり、また、トランジスタの特性変動および電源電圧の変動、さらにはVIH変動に対しても高い動作信頼性を確保することができる。
In addition, as described above, even if Va increases to about Vt, the current capability of the
In addition, when the input transistor is turned on, the offset amount becomes large and the transistor is turned on more. When the input transistor is turned off, the offset amount becomes smaller and the transistor is turned off. The ratio of the on-state current to the off-state current of the driving transistor can be increased. As a result, the operation speed is increased, and high operation reliability can be ensured even with respect to transistor characteristic fluctuations, power supply voltage fluctuations, and even VIH fluctuations.
さらにオフセットトランジスタ17を1段構成、オフセットトランジスタ18を2段構成とすることにより、プロセスの加工精度ばらつきなどによる入力トランジスタ1,2の電流能力差が小さいような場合にも、高い動作信頼性を実現できる。即ち、入力トランジスタ1,2に流せる電流の差が小さい場合であっても、オフセットトランジスタの構成に段数に差を設けることで信頼性を高めることができる。
このようにして、トランジスタの特性変動および電源電圧の変動に対しても動作信頼性が高く、高速応答特性を有する低消費電力の単相信号レベル変換回路を提供することができた。
In addition, the offset
In this way, it is possible to provide a low power consumption single phase signal level conversion circuit having high operation reliability with respect to transistor characteristic fluctuations and power supply voltage fluctuations and having high-speed response characteristics.
なお、入力トランジスタならびに負荷トランジスタのチャネル幅Wおよびチャネル長Lは、本実施例にて記載したサイズに限られるものではなく、各トランジスタについて上で説明した電流能力の強弱が得られるものであれば、任意のサイズであっても良い。 Note that the channel width W and the channel length L of the input transistor and the load transistor are not limited to the sizes described in the present embodiment, and can be any one as long as the current capability described above can be obtained for each transistor. Any size is acceptable.
(実施形態2)
図7は、本発明の実施形態2に係る信号レベル変換回路の回路構成を示す回路図である。
(Embodiment 2)
FIG. 7 is a circuit diagram showing a circuit configuration of a signal level conversion circuit according to the second embodiment of the present invention.
同図に示す実施形態の信号レベル変換回路は、図2に示した実施形態の信号レベル変換回路において、バイアス電圧VREF19をGND電位に置き換えた点が異なるのみであり、その他の構成および作用は同じであり、同じ構成要素には同じ符号を付している。 The signal level conversion circuit of the embodiment shown in the figure is different from the signal level conversion circuit of the embodiment shown in FIG. 2 only in that the bias voltage VREF19 is replaced with the GND potential, and the other configurations and operations are the same. The same components are denoted by the same reference numerals.
すでに説明したように、バイアス電圧VREF19をGND電位に置き換えたとしても、入力トランジスタ1,2の電流能力に強弱がつけられていることから、信頼性の高くかつ高速なレベル変換動作が得られる。
As already described, even if the bias voltage VREF19 is replaced with the GND potential, the current capability of the
このようにして、固定バイアス電源VREFを必要とせずとも、トランジスタの特性変動および電源電圧の変動に対しても動作信頼性が高く、高速応答特性を有する低消費電力の単相信号レベル変換回路を提供することができた。 In this way, a low power consumption single-phase signal level conversion circuit that has high operation reliability with respect to transistor characteristic fluctuations and power supply voltage fluctuations and high-speed response characteristics without requiring a fixed bias power supply VREF. Could be provided.
(実施形態3)
図8は、本発明の実施形態2に係る信号レベル変換回路の回路構成を示す回路図である。
(Embodiment 3)
FIG. 8 is a circuit diagram showing a circuit configuration of a signal level conversion circuit according to the second embodiment of the present invention.
同図に示す実施形態の信号レベル変換回路は、図2に示した実施形態の信号レベル変換回路において、第2のバイアス電圧VREF’19aを第1の入力トランジスタ1とオフセットトランジスタ18のそれぞれのソースに接続している点が異なるのみであり、その他の構成及び作用は同じであり、同じ構成要素には同じ符号を付している。
The signal level conversion circuit of the embodiment shown in the figure is the same as the signal level conversion circuit of the embodiment shown in FIG. 2 except that the second bias voltage VREF ′ 19a is applied to the sources of the
これによって、高レベルの入力信号9がNチャンネルトランジスタ17のソース及び第2の入力トランジスタのソースに印加されると、上述のように、第1の入力トランジスタ1のソースとゲート間に印加される電圧Vonは次の式で表される。
Von= VIH + Va −VREF’
従って、電圧Vonが第1の入力トランジスタ1の閾値電圧よりも大きくなるようにVREF’を設定することにより、上述のように負荷トランジスタ21をオンとし、負荷トランジスタ20をオフとすることができる。
一方、バイアス電圧VREF’を印加されているオフセットトランジスタ18のドレインには、2Va+VREF’の電圧信号が発生する。従って、高レベルの入力信号9が印加されたときは、第2の入力トランジスタ2のソースとゲート間に印加される電圧Voffは次の式で表される。
Voff= 2Va + VREF’− VIH
従って、電圧Voffが第2の入力トランジスタ2の閾値電圧よりも小さくなるようにVREF’を設定することにより、第2の入力トランジスタ2をオフとすることができる。
Thus, when the high
Von = VIH + Va-VREF '
Therefore, by setting VREF ′ so that the voltage Von is larger than the threshold voltage of the
On the other hand, a voltage signal of 2Va + VREF ′ is generated at the drain of the offset
Voff = 2Va + VREF'- VIH
Therefore, the
このようにバイアス電圧VREFのみならずバイアス電圧VREF’を設定することによっても上述の実施の形態と同じく動作の信頼性の高いレベル変換回路を提供することができる。 Thus, by setting not only the bias voltage VREF but also the bias voltage VREF ′, it is possible to provide a level conversion circuit with high operational reliability as in the above-described embodiment.
(実施形態4)
次に本発明の実施形態4に係る信号レベル変換回路について説明する。
実施形態4に係る信号レベル変換回路は、実施形態1に係る信号レベル変換回路の内部動作である閾値によるオフセットをより確実に実行する構成としている。
(Embodiment 4)
Next, a signal level conversion circuit according to
The signal level conversion circuit according to the fourth embodiment is configured to more reliably execute an offset based on a threshold, which is an internal operation of the signal level conversion circuit according to the first embodiment.
図9は、実施形態4のオフセット動作の基本的な考え方を説明するための信号波形を示す図である。
図9(1)は、Nチャンネルトランジスタ17のソースに印加される入力信号9の波形を示している。入力信号9は低電圧振幅であるためHレベルVIHは、第1入力トランジスタ1の閾値レベルVthに満たない状態である。図9(2)は、Nチャンネルトランジスタ17のドレインでの電圧を示している。電流源トランジスタ15を介して流れる電流によって、ダイオード接続されたNチャンネルトランジスタ17の動作点が持ち上がるため、入力信号9には電位Vaが重畳される。この結果、入力信号9のHレベルは閾値Vthをまたぐレベル(VIH+Va)にオフセットされる。
FIG. 9 is a diagram illustrating signal waveforms for explaining the basic concept of the offset operation according to the fourth embodiment.
FIG. 9 (1) shows the waveform of the
これによって、第1入力トランジスタ1をオンさせることができるが、このとき、Lレベルもオフセットされる。このため、入力信号9の振幅が小さい場合には、入力信号がLレベルとなってもトランジスタ1が十分にオフとならずに電流がトランジスタ1を流れる結果、消費電流が大きくなるという問題が考えられる。
そこで、図9(3)に示すように、入力信号9のうちHレベルのみをオフセットし、Lレベルはオフセットをキャンセルすることによりこの問題の解決を図る。即ち、実施形態2に係る信号レベル変換回路は、図9(3)に示すオフセットを実現するものである。
Thereby, the
Therefore, as shown in FIG. 9 (3), only the H level of the
図10は、本発明の実施形態4に係る信号レベル変換回路の構成を示す図である。この信号レベル変換回路は、図2に示す実施形態1の信号レベル変換回路において、第1のオフセットキャンセルスイッチ30、オフセットキャンセル解除スイッチ31及び第2のオフセットキャンセルスイッチ33が新たに設けられている点が異なっているが、その他の構成及び作用は同じである。従って、同じ構成要素には同じ符号を付し、その詳細の説明は省略する。
FIG. 10 is a diagram illustrating a configuration of a signal level conversion circuit according to the fourth embodiment of the present invention. This signal level conversion circuit is the same as the signal level conversion circuit according to the first embodiment shown in FIG. 2, except that a first offset cancel
続いて、図10に示す信号レベル変換回路のオフセット動作を説明する。
入力信号9がLレベルになったときは、上述のようにダイオード接続されたNチャンネルトランジスタ17のドレイン電圧は閾値電圧Vaだけオフセットされて上昇しようとする。
Next, the offset operation of the signal level conversion circuit shown in FIG. 10 will be described.
When the
一方、入力信号9がLレベルで入力されたとき、電流源16を構成するPチャンネルトランジスタがオンし、このPチャンネルトランジスタを介して電流が流れる。この電流が流れることによって、2段のNチャンネルトランジスタ18のオフセット電圧(2×Va2)は大きくなり、第2の入力トランジスタ2がオンする。
On the other hand, when the
そうすると、第2の入力トランジスタ2のドレインはLレベルとなるため負荷トランジスタ20はオン状態となる。これによって負荷トランジスタ20のソース電圧がVDDとなり、第1オフセットキャンセルスイッチ30のゲート電圧がハイレベルとなり第1オフセットキャンセルスイッチ30はオンする。従って、Nチャンネルトランジスタ17のドレイン電圧は、一旦オフセット電圧だけ上昇しようとするが第1オフセットキャンセルスイッチ30がオンすることによって、入力信号9のLレベルに復帰する。
Then, since the drain of the
次に、入力信号9がHレベルとなったとき、ゲート電圧がハイレベルとなるため、オフセットキャンセル解除スイッチ31がオンする。この結果、第1オフセットキャンセルスイッチ30のゲート電圧はLレベルとなり第1オフセットキャンセルスイッチ30はオフする。従って、ダイオード接続されたNチャンネルトランジスタ17によって、そのドレイン電圧は閾値電圧Vaが重畳された電圧VIH+Vaに上昇(オフセット)する。
Next, when the
ところで、上述の動作ではオフセットキャンセル解除スイッチ31が他のトランジスタの動作に先駆けてオンとなることが必要である。低電圧振幅信号に対してこのような高速応答動作を実現させるために、オフセットキャンセル解除スイッチ31のトランジスタのL長は他のトランジスタのL長よりも短くしている。
By the way, in the above-described operation, the offset cancel
また、入力信号9がHレベルとなったとき、電流源16を構成する各Pチャンネルトランジスタがオフし、さらに第2オフセットキャンセルスイッチ32がオンすることによって、第2の入力トランジスタ2のゲート電圧がLレベルとなり、第2の入力トランジスタ2がオフする。これによって出力信号14は上述の動作により電源VDDの電圧にほぼ等しい最大電圧となる。
Further, when the
なお、上述のオフセット動作によって電流Aのリークによる電力消費を防止することができるが、更に第2オフセットキャンセルスイッチ32を設けて、第2の入力トランジスタ2をオフすることにより、電流Bのリークによる電力消費を防止することができる。
Note that power consumption due to leakage of current A can be prevented by the above-described offset operation. However, the second offset cancel
また、第1のオフセットキャンセルスイッチ30、電流源15、電流源16は1段のトランジスタで構成しているが、直列に接続した複数段のトランジスタで構成しても良い。
In addition, the first offset cancel
例えば、第1のオフセットキャンセルスイッチ30を直列に複数段接続したトランジスタで構成することによりリークによる消費電力のロス防止を図ることができる。
For example, by configuring the first offset cancel
なお、実施形態4では、図2に示す実施形態1の回路に基づいた回路構成を説明したが、図7に示す実施形態2の回路、図8に示す実施形態3の回路に基づいて第1のオフセットキャンセルスイッチ30、オフセットキャンセル解除スイッチ31及び第2のオフセットキャンセルスイッチ33を追加した回路を構成しても良い。
このとき、オフセットキャンセル解除スイッチ31及び第2のオフセットキャンセルスイッチ33のソースはグランド電位に接続される。
In the fourth embodiment, the circuit configuration based on the circuit of the first embodiment shown in FIG. 2 is described. However, the first configuration is based on the circuit of the second embodiment shown in FIG. 7 and the circuit of the third embodiment shown in FIG. The offset cancel
At this time, the sources of the offset cancel cancel
(実施形態5)
次に、図11を参照して、上述した各実施形態の信号レベル変換回路を用いたアクティブマトリックス型の液晶表示装置について説明する。
(Embodiment 5)
Next, with reference to FIG. 11, an active matrix type liquid crystal display device using the signal level conversion circuit of each embodiment described above will be described.
図11に示すアクティブマトリックス型の液晶表示装置901は、例えばフラットパネル式の液晶表示装置であって、薄膜トランジスタを用いた集積回路により構成されており、上述した各実施形態の信号レベル変換回路911を内蔵している。
An active matrix type liquid
コントローラ902は、例えばCMOSゲートアレイなどからなり液晶表示装置901を制御する。このコントローラ902からの例えば1Vの低信号振幅の制御信号912は、液晶表示装置901に内蔵されている信号レベル変換回路911に前記入力信号9として入力され、該信号レベル変換回路911で上記出力信号14に対応する例えば約5Vの高信号振幅の制御信号913に変換される。この高信号振幅の制御信号913は、ソース駆動回路909およびゲート駆動回路910に供給される。
The
ゲート駆動回路910から出力される複数の並行に設けられたゲート線g1,g2,g3,…gnとソース駆動回路909から出力され、前記ゲート線に交差する複数の並行に設けられたソース線s1,s2,s3,…smとの各交差部には、ゲート線にゲートが接続され、ソース線にソースが接続された薄膜トランジスタ903が設けられている。この薄膜トランジスタ903のドレインには一方の電極が接続された蓄積容量904、およびこの蓄積容量904に並列に接続された液晶容量905からなる画素部が設けられている。なお、蓄積容量904および液晶容量905の各対向電極は共通電極線908に接続されている。
A plurality of parallel gate lines g1, g2, g3,... Gn output from the
そして、ゲート駆動回路910およびソース駆動回路909には、上述したように信号レベル変換回路911からの例えば約5Vの高信号振幅に変換された制御信号が供給される。ゲート駆動回路910が制御信号に応じて各ゲート線を順次走査し、このゲート駆動回路910で選択されたゲート線で特定される各画素部に対してソース駆動回路909がソース線を介して映像信号を入力する。これにより映像が表示される。
The
上述したように、薄膜トランジスタを用いたアクティブマトリックス型の液晶表示装置901に前記信号レベル変換回路を内蔵することにより、例えばCMOSICゲートアレイなどからに小さな信号を用いて直接制御することが可能となる。この結果、高速なインターフェース信号に対応した液晶表示装置を実現することができ、高解像度の映像、動作周波数の高い規格に従った映像表現を実現することができる。
As described above, by incorporating the signal level conversion circuit in the active matrix type liquid
また、本発明の信号レベル変換回路を搭載することにより、インターフェース信号の振幅は、液晶表示装置901内に形成されるトランジスタの閾値電圧よりも低くすることができるため、インターフェース信号の振幅を従来よりも小さくすることができ、不要輻射(EMI)ノイズを低減することができる。
Further, by mounting the signal level conversion circuit of the present invention, the amplitude of the interface signal can be made lower than the threshold voltage of a transistor formed in the liquid
また、上記構成では、薄膜トランジスタを用いた液晶表示装置と信号レベル変換回路とを同一の製造プロセスで形成することができるとともに、特別なインターフェース素子を用いずに、一般的な低電源電圧のCMOS回路との高速で直接的なインターフェースを可能にする。 In the above configuration, a liquid crystal display device using a thin film transistor and a signal level conversion circuit can be formed by the same manufacturing process, and a general low power supply voltage CMOS circuit is used without using a special interface element. Enables fast and direct interface with.
上記構成では、画素を駆動する薄膜トランジスタからなるスイッチング素子を形成する同一の製造プロセスを用いて、液晶表示装置の駆動回路を同一ガラス基板に形成する場合において、少ない数のトランジスタで信号レベル変換回路を構成でき、液晶表示装置の表示部周辺の額縁を小さくすることができる。また、液晶表示装置を駆動する制御信号線の数を低減でき、デバイスのコンパクトな実装が可能となり、部材費用や実装に関わる価格を抑えることができる。 In the above configuration, in the case where the driving circuit of the liquid crystal display device is formed on the same glass substrate using the same manufacturing process for forming the switching element composed of the thin film transistor for driving the pixel, the signal level conversion circuit is formed with a small number of transistors. The frame around the display unit of the liquid crystal display device can be reduced. In addition, the number of control signal lines for driving the liquid crystal display device can be reduced, the device can be mounted in a compact manner, and the material cost and the price related to the mounting can be suppressed.
なお、ここでは液晶表示装置の例を挙げたが、EL表示装置に関しても同様のインターフェース回路を適用することができ、上で説明した液晶表示装置と同様の効果を奏するEL表示装置を実現することができる。 In addition, although the example of the liquid crystal display device was given here, the same interface circuit can be applied to the EL display device, and an EL display device having the same effect as the liquid crystal display device described above is realized. Can do.
(実施形態6)
次に、図12を参照して、上述した各実施形態の信号レベル変換回路を用いた半導体記憶装置について説明する。
(Embodiment 6)
Next, with reference to FIG. 12, a semiconductor memory device using the signal level conversion circuit of each embodiment described above will be described.
図12はメモリデータの読み出し回路を示す概略図である。読み出し回路には、メモリセルアレイ51、ワード線52、セレクタ回路53、センスアンプ54が設けられている。また、ビット線56はセンスアンプ54とセレクタ回路53とをそれぞれ接続するように設けられている。なお、ビット線57はメモリセルアレイ51から延びる複数のビット線を集合的に示している。
FIG. 12 is a schematic diagram showing a memory data read circuit. The read circuit is provided with a
次に動作について説明する。検出対象のメモリセルが接続されたワード線52を“H”レベルにするとともに、セレクタ回路53により検出対象のメモリセルが接続されたビット線57とビット線56とを接続して、検出対象のメモリセルの電荷に基づいてビット線上の電荷の再配分を実施する。
Next, the operation will be described. The
センスアンプ回路54は、メモリセルアレイ51からビット線56に読み出された電圧を増幅するための回路である。ビット線56に読み出された電圧は数百mV程度と小さい。検出対象のメモリセルの論理データ、すなわち“0”または“1”を確定するためには、この電圧を増幅し、デジタルレベルとして取り扱いが可能になるレベルにまで増幅する必要がある。
本発明の実施形態5では、センスアンプ回路54に上述した各実施形態の信号レベル変換回路を用いた。
The
In the fifth embodiment of the present invention, the signal level conversion circuit of each embodiment described above is used as the
このようにして、トランジスタの閾値にも満たないような微小振幅の2値論理状態(“0”,“1”)信号を、トランジスタを駆動可能なレベルに信号変換して読み出すことが可能なため消費電力を低減することができ、また、簡素な回路構成でチップサイズを小さくすることができるので低コストであり、かつプロセスのばらつきなどによるトランジスタ特性変動によらず高い動作信頼性を有するフラッシュメモリまたは強誘電体メモリを提供することができる。 In this way, a binary logic state (“0”, “1”) signal with a minute amplitude that does not reach the threshold value of the transistor can be read out by converting the signal to a level capable of driving the transistor. Flash memory that can reduce power consumption, and can be reduced in chip size with a simple circuit configuration, is low cost, and has high operation reliability regardless of variations in transistor characteristics due to process variations. Alternatively, a ferroelectric memory can be provided.
なお、上述の複数のメモリセルは、フローティングゲートを有する電界効果トランジスタを含んでなるフラッシュメモリセルか、あるいは強誘電体キャパシタとスイッチングトランジスタとを含んでなる強誘電体メモリセルとすることができる。 The plurality of memory cells described above can be a flash memory cell including a field effect transistor having a floating gate, or a ferroelectric memory cell including a ferroelectric capacitor and a switching transistor.
〔実施の形態の効果〕
上述の実施の形態によれば、信号レベル変換回路を構成する第1および第2の駆動トランジスタと第1および第2のオフセットトランジスタを同じ製造プロセスで形成される同極性チャネルのトランジスタで構成することにより、駆動トランジスタの閾値が大きい場合には、駆動トランジスタを制御する信号のオフセット量が閾値に応じて自動的に大きくなり、また、駆動トランジスタの閾値が小さい場合には、駆動トランジスタを制御する信号のオフセット量も閾値に応じて自動的に小さくなる。このため、トランジスタの閾値ばらつきの変動に依存せず、また電源電圧の変動に対しても動作信頼性が高い高速応答の信号レベル変換回路を提供することができる。
更に、入力信号はHレベルのみがオフセットされ、Lレベルはオフセットをキャンセルされるため、入力信号がLレベルのときも駆動トランジスタを十分にオフすることができ、消費電力のロス防止を図ることができる。
[Effect of the embodiment]
According to the above-described embodiment, the first and second drive transistors and the first and second offset transistors constituting the signal level conversion circuit are configured by transistors of the same polarity channel formed by the same manufacturing process. Therefore, when the threshold value of the driving transistor is large, the offset amount of the signal for controlling the driving transistor automatically increases according to the threshold value, and when the threshold value of the driving transistor is small, the signal for controlling the driving transistor. The offset amount is automatically reduced according to the threshold value. For this reason, it is possible to provide a high-speed response signal level conversion circuit that does not depend on fluctuations in the threshold value variation of the transistors and has high operation reliability even with respect to fluctuations in the power supply voltage.
Further, since only the H level of the input signal is offset and the offset is canceled for the L level, the drive transistor can be sufficiently turned off even when the input signal is at the L level, thereby preventing loss of power consumption. it can.
上述の実施の形態によれば、入力信号の論理レベル変動に連動して電流源からオフセットトランジスタに供給される電流量が変動するため、入力信号に重畳されるオフセット電圧Vaが自動的に可変し、駆動トランジスタをONさせる際にはオフセット量が大きくなり、トランジスタをよりON状態にし、また、駆動トランジスタをOFFさせる際にはオフセット量が小さくなり、トランジスタをよりOFF状態にする。これにより、駆動トランジスタのオン電流とオフ電流の比を大きくすることができ、動作が高速であり、また、トランジスタの特性変動および電源電圧の変動に対しても高い動作信頼性を確保することができる。 According to the above-described embodiment, the amount of current supplied from the current source to the offset transistor fluctuates in conjunction with the fluctuation in the logic level of the input signal, so that the offset voltage Va superimposed on the input signal is automatically varied. When the drive transistor is turned on, the offset amount is increased, and the transistor is turned on more. When the drive transistor is turned off, the offset amount is reduced, and the transistor is turned off. As a result, the ratio of the on-state current to the off-state current of the drive transistor can be increased, the operation is fast, and high operation reliability can be ensured even with respect to transistor characteristic fluctuations and power supply voltage fluctuations. it can.
上述の実施の形態によれば、前記第1のオフセットトランジスタは、ドレインがゲートに接続されたn個のNチャネルトランジスタを有し、これらn個のNチャネルトランジスタがn段縦続に接続されて前記第1のオフセットトランジスタを構成しており、前記第2のオフセットトランジスタは、ドレインがゲートに接続されたm個のNチャネルトランジスタを有し、これらm個のNチャネルトランジスタがm段縦続に接続されて前記第2のオフセットトランジスタを構成している。そして、前記第2のオフセットトランジスタを構成する縦続m段のNチャネルトランジスタは、前記第1のオフセットトランジスタを構成する縦続n段のNチャネルトランジスタに比べて段数が多い、すなわちn<mとしている。これにより、入力信号がローレベルのときの前記第1のオフセットトランジスタのオフセット量よりも、前記第1のオフセットトランジスタのオフセット量を大きくすることができ、トランジスタの閾値ばらつきの変動に依存せず、また電源電圧の変動に対しても動作信頼性の高い信号レベル変換回路を提供することができる。 According to the above-described embodiment, the first offset transistor has n N-channel transistors whose drains are connected to the gates, and these n N-channel transistors are connected in n stages in cascade. The second offset transistor has m N-channel transistors whose drains are connected to the gate, and these m N-channel transistors are connected in m stages in cascade. Thus, the second offset transistor is configured. The cascaded m-stage N-channel transistor constituting the second offset transistor has a larger number of stages than the cascaded n-stage N-channel transistor constituting the first offset transistor, that is, n <m. Thereby, the offset amount of the first offset transistor can be made larger than the offset amount of the first offset transistor when the input signal is at a low level, and it does not depend on fluctuations in threshold variation of the transistor, Further, it is possible to provide a signal level conversion circuit with high operation reliability against fluctuations in power supply voltage.
上述の実施の形態によれば、前記第2の電流源トランジスタのチャネル長は、高振幅信号が適用される回路部を構成するトランジスタのチャネル長よりも小さくしている。トランジスタの閾値がチャネル長に依存するため、電流源トランジスタの閾値を小さくすることができ、低振幅の入力信号の論理状態に応じてより敏感に電流を制御することで、駆動トランジスタの制御信号をより効果的に入力信号に連動したオフセットが可能となる。 According to the above-described embodiment, the channel length of the second current source transistor is made smaller than the channel length of the transistors constituting the circuit unit to which the high amplitude signal is applied. Since the threshold value of the transistor depends on the channel length, the threshold value of the current source transistor can be reduced, and by controlling the current more sensitively according to the logic state of the low amplitude input signal, the control signal of the driving transistor can be An offset linked to the input signal can be more effectively performed.
上述の実施の形態によれば、前記第1のオフセットトランジスタのチャネル長および、前記第2のオフセットトランジスタのチャネル長は、高振幅信号が適用される回路部を構成するトランジスタのチャネル長よりも小さくしている。トランジスタの閾値がチャネル長に依存するため、オフセットトランジスタの閾値を小さくすることでトランジスタ閾値ばらつきによってオフセット量が大きくなりすぎることを抑えることができる。 According to the above-described embodiment, the channel length of the first offset transistor and the channel length of the second offset transistor are smaller than the channel length of the transistors constituting the circuit unit to which the high amplitude signal is applied. is doing. Since the threshold value of the transistor depends on the channel length, it is possible to suppress the offset amount from becoming too large due to variations in the transistor threshold value by reducing the threshold value of the offset transistor.
上述の実施の形態によれば、信号レベル変換回路を用いて液晶表示装置またはEL表示装置を構成する。そのため、インターフェース信号振幅をトランジスタの閾値にも満たないような低振幅とすることが可能である。また、入力信号を反転する必要が無いため、信号線の数を低減することができ、部品および実装に関わるコストを低減でき、さらに表示部周辺の額縁面積を削減できる。また、プロセスのばらつきなどによるトランジスタ特性変動によらず高い動作信頼性および高速応答特性を有し、かつ低消費電力であり、さらには不要輻射(EMI)ノイズを低減した液晶表示装置またはEL表示装置を提供できる。 According to the above-described embodiment, the liquid crystal display device or the EL display device is configured using the signal level conversion circuit. Therefore, the interface signal amplitude can be set to a low amplitude that does not reach the threshold value of the transistor. In addition, since it is not necessary to invert the input signal, the number of signal lines can be reduced, the costs associated with components and mounting can be reduced, and the frame area around the display portion can be reduced. In addition, a liquid crystal display device or an EL display device having high operation reliability and high-speed response characteristics regardless of transistor characteristic fluctuations due to process variations, etc., low power consumption, and reduced unnecessary radiation (EMI) noise Can provide.
上述の実施の形態によれば、信号レベル変換回路をセンスアンプとしてフラッシュメモリまたは強誘電体メモリを構成するので、トランジスタの閾値にも満たないような微小振幅の2値論理状態(“0”,“1”)信号を、トランジスタを駆動可能なレベルに信号変換して読み出すことが可能なため消費電力を低減することができる。また、簡素な回路構成でチップサイズを小さくすることができるので低コストであり、かつプロセスのばらつきなどによるトランジスタ特性変動によらず高い動作信頼性を有するフラッシュメモリまたは強誘電体メモリを提供することができる。 According to the above-described embodiment, the flash memory or the ferroelectric memory is configured by using the signal level conversion circuit as a sense amplifier. Therefore, a binary logic state (“0”, Since the “1”) signal can be read out by converting the signal to a level capable of driving the transistor, power consumption can be reduced. Further, it is possible to provide a flash memory or a ferroelectric memory that is low in cost because a chip size can be reduced with a simple circuit configuration and that has high operation reliability regardless of transistor characteristics variation due to process variations. Can do.
なお、上述の実施の形態において、オフセット手段として第1及び第2のオフセットトランジスタを使用しているが、本発明はこの形態に限定されず、ダイオードを用いて構成しても良い。 In the above-described embodiment, the first and second offset transistors are used as the offset means. However, the present invention is not limited to this embodiment, and a diode may be used.
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, you may combine suitably the component covering different embodiment.
1…第1の入力トランジスタ、2…第2の入力トランジスタ、20,21…負荷トランジスタ、15,16…電流源トランジスタ、17,18…Nチャネルトランジスタ(ダイオード)、9…入力信号、14…出力信号、VREF…バイアス電圧、VREF’…バイアス電圧、41…単相入力信号の信号波形、30…第1のオフセットキャンセルスイッチ、31…オフセットキャンセル解除スイッチ、32…第2のオフセットキャンセルスイッチ、343…単相入力信号をバイアスした信号波形、345…単相入力レベル変換回路における出力信号の信号波形、901…液晶表示装置、903…薄膜トランジスタ、904…蓄積容量、905…液晶容量、909…ソース駆動回路、910…ゲート駆動回路、911…信号レベル変換回路、51…メモリセルアレイ、52…ワード線、53…セレクタ回路、54…センスアンプ回路、56…センスアンプとセレクタ回路とを接続するように設けられたビット線、57…メモリセルアレイブロックから延びる複数のビット線。
DESCRIPTION OF
Claims (15)
前記第1の入力トランジスタ及び前記第2の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第1の電流源に接続され、前記入力信号に第1のオフセット電圧を加えて前記第1の入力トランジスタのゲートに印加する第1のオフセットトランジスタと、
前記第1の入力トランジスタ及び前記第2の入力トランジスタと同じ極性チャネルのトランジスタであって、電流を供給する第2の電流源に接続され、前記入力信号に重畳する第1のバイアス電圧に第2のオフセット電圧を加えて前記第2の入力トランジスタのゲートに印加する第2のオフセットトランジスタと、
前記入力信号が低レベルのときは、前記第1のオフセット電圧の付加をキャンセルするオフセットキャンセルトランジスタと、
前記入力信号が高レベルのときは、前記オフセットキャンセルトランジスタのキャンセル動作を防止するオフセットキャンセル解除トランジスタと
を備えることを特徴とする信号レベル変換回路。 First and second input transistors for converting a low-amplitude input signal into a high-amplitude output signal, the transistors having the same polarity channel;
A transistor having the same polarity channel as the first input transistor and the second input transistor, connected to a first current source for supplying current, and adding a first offset voltage to the input signal to A first offset transistor applied to the gate of one input transistor;
A transistor having the same polarity channel as the first input transistor and the second input transistor, and is connected to a second current source that supplies current, and a second bias voltage that is superimposed on the input signal is A second offset transistor that applies the offset voltage and applies to the gate of the second input transistor;
An offset cancel transistor for canceling the addition of the first offset voltage when the input signal is at a low level;
An offset cancel cancel transistor for preventing a cancel operation of the offset cancel transistor when the input signal is at a high level.
前記第2の入力トランジスタは、第2の負荷トランジスタを介して前記電源に接続されていることを特徴とする請求項1又は2に記載の信号レベル変換回路。 The first input transistor is connected to a power source via a first load transistor;
The signal level conversion circuit according to claim 1, wherein the second input transistor is connected to the power supply via a second load transistor.
前記第1の入力トランジスタのソースには、前記第1のバイアス電圧が印加され、前記第1の入力トランジスタのゲートは前記第1のオフセットトランジスタのドレインに接続されており、前記第1の入力トランジスタのドレインは第1の負荷トランジスタを介して電源に接続されており、
前記第2の入力トランジスタのソースは、前記入力信号が入力される入力端子に接続されており、前記第2の入力トランジスタのゲートは前記第2のオフセットトランジスタのドレインに接続されており、前記第2の入力トランジスタのドレインは第2の負荷トランジスタを介して電源に接続されるとともに、前記出力信号が出力される出力端子に接続されており、
前記第1のオフセットトランジスタのソースは、前記入力信号が入力される入力端子に接続されており、前記第1のオフセットトランジスタのドレインは前記第1の入力トランジスタのゲートに接続されるとともに前記第1の電流源を介して前記電源に接続されており、
前記第2のオフセットトランジスタのソースには、前記第1のバイアス電圧が印加され、前記第2のオフセットトランジスタのドレインは前記第2の入力トランジスタのゲートに接続されるとともに前記第2の電流源を介して前記電源に接続されており、
前記第1の負荷トランジスタのゲートは前記第2の負荷トランジスタのドレインに接続されており、
前記第2の負荷トランジスタのゲートは前記第1の負荷トランジスタのドレインに接続されており、
前記オフセットキャンセルトランジスタのソースには前記入力信号が入力されるとともに、ゲート、ドレインは、それぞれ前記第1の入力トランジスタのソース、ゲートに接続され、
前記オフセットキャンセル解除トランジスタのゲートには前記入力信号が入力されるとともに、ソース、ドレインは、それぞれグラウンド、前記オフセットキャンセルトランジスタのゲートと接続している
ことを特徴とする請求項3に記載の信号レベル変換回路。 The first input transistor, the second input transistor, the first offset transistor, and the second offset transistor are N-channel transistors,
The first bias voltage is applied to the source of the first input transistor, the gate of the first input transistor is connected to the drain of the first offset transistor, and the first input transistor Is connected to the power supply through a first load transistor,
The source of the second input transistor is connected to an input terminal to which the input signal is input, the gate of the second input transistor is connected to the drain of the second offset transistor, and the second The drain of the second input transistor is connected to the power supply via the second load transistor, and is connected to the output terminal from which the output signal is output,
The source of the first offset transistor is connected to an input terminal to which the input signal is input, the drain of the first offset transistor is connected to the gate of the first input transistor, and the first Connected to the power source through a current source of
The first bias voltage is applied to the source of the second offset transistor, the drain of the second offset transistor is connected to the gate of the second input transistor, and the second current source is connected to the source of the second offset transistor. Connected to the power source via
The gate of the first load transistor is connected to the drain of the second load transistor;
The gate of the second load transistor is connected to the drain of the first load transistor;
The input signal is input to the source of the offset cancel transistor, and the gate and drain are connected to the source and gate of the first input transistor, respectively.
4. The signal level according to claim 3, wherein the input signal is input to a gate of the offset cancel cancellation transistor, and a source and a drain are connected to a ground and a gate of the offset cancellation transistor, respectively. Conversion circuit.
前記第1の電流源トランジスタのソースは電源に接続されており、前記第1の電流源トランジスタのゲートには、第2のバイアス電圧が印加され、前記第1の電流源トランジスタのドレインは前記第1の入力トランジスタのゲートに接続されるとともに前記第1のオフセットトランジスタのドレイン及びゲートに接続されていることを特徴とする請求項1乃至4のいずれか一に記載の信号レベル変換回路。 The first current source is a P-channel first current source transistor;
A source of the first current source transistor is connected to a power supply, a second bias voltage is applied to a gate of the first current source transistor, and a drain of the first current source transistor is connected to the first current source transistor. 5. The signal level conversion circuit according to claim 1, wherein the signal level conversion circuit is connected to a gate of one input transistor and to a drain and a gate of the first offset transistor.
前記第2の電流源トランジスタのソースは電源に接続されており、前記第2の電流源トランジスタのゲートは、前記入力信号が入力される入力端子に接続されており、前記第2の電流源トランジスタのドレインは前記第2の入力トランジスタのゲートに接続されるとともに前記第2のオフセットトランジスタのドレイン及びゲートに接続されていることを特徴とする請求項1乃至5のいずれか一に記載の信号レベル変換回路。 The second current source is a P-channel second current source transistor;
The source of the second current source transistor is connected to a power source, the gate of the second current source transistor is connected to an input terminal to which the input signal is input, and the second current source transistor 6. The signal level according to claim 1, wherein a drain of the second input transistor is connected to a gate of the second input transistor and to a drain and a gate of the second offset transistor. Conversion circuit.
前記第1の負荷トランジスタの電流能力は前記第1の入力トランジスタに比べて小さく設定されており、
前記第2の負荷トランジスタの電流能力は前記第2の入力トランジスタに比べて小さく設定されていることを特徴とする請求項3に記載の信号レベル変換回路。 The current capability of the first input transistor is set smaller than the current capability of the second input transistor,
The current capability of the first load transistor is set to be smaller than that of the first input transistor,
4. The signal level conversion circuit according to claim 3, wherein a current capability of the second load transistor is set smaller than that of the second input transistor.
前記第1の負荷トランジスタのチャネル幅/チャネル長は前記第1の入力トランジスタのチャネル幅/チャネル長に比べて小さく設定されており、
前記第2の負荷トランジスタのチャネル幅/チャネル長は前記第2の入力トランジスタのチャネル幅/チャネル長に比べて小さく設定されていることを特徴とする請求項9に記載の信号レベル変換回路。 The channel width / channel length of the first input transistor is set smaller than the channel width / channel length of the second input transistor,
The channel width / channel length of the first load transistor is set smaller than the channel width / channel length of the first input transistor,
10. The signal level conversion circuit according to claim 9, wherein a channel width / channel length of the second load transistor is set smaller than a channel width / channel length of the second input transistor.
前記第2のオフセットトランジスタは、ドレインがゲートに接続されたm個のNチャネルトランジスタを有し、これらm個のNチャネルトランジスタがm段縦続に接続されて前記第2のオフセットトランジスタを構成しており、
前記第2のオフセットトランジスタを構成する縦続m段のNチャネルトランジスタは、前記第1のオフセットトランジスタを構成する縦続n段のNチャネルトランジスタに比べて段数が多い、すなわちn<mであることを特徴とする請求項1乃至10のいずれか一に記載の信号レベル変換回路。 The first offset transistor has n N-channel transistors whose drains are connected to the gate, and the n N-channel transistors are connected in cascade in n stages to constitute the first offset transistor. And
The second offset transistor has m N-channel transistors whose drains are connected to the gate, and these m N-channel transistors are connected in m stages to form the second offset transistor. And
The cascaded m-stage N-channel transistor constituting the second offset transistor has a larger number of stages than the cascaded n-stage N-channel transistor constituting the first offset transistor, that is, n <m. The signal level conversion circuit according to claim 1.
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