JP2009212375A - ZnO系トランジスタ - Google Patents

ZnO系トランジスタ Download PDF

Info

Publication number
JP2009212375A
JP2009212375A JP2008055208A JP2008055208A JP2009212375A JP 2009212375 A JP2009212375 A JP 2009212375A JP 2008055208 A JP2008055208 A JP 2008055208A JP 2008055208 A JP2008055208 A JP 2008055208A JP 2009212375 A JP2009212375 A JP 2009212375A
Authority
JP
Japan
Prior art keywords
zno
gate
layer
mgcao
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008055208A
Other languages
English (en)
Inventor
Takeshi Nakahara
健 中原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2008055208A priority Critical patent/JP2009212375A/ja
Publication of JP2009212375A publication Critical patent/JP2009212375A/ja
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】ゲートに絶縁体を用いるZnO系トランジスタで、ゲート制御動作を迅速に行うことができるZnO系トランジスタを提供する。
【解決手段】MgZnO基板1上に、MgZnO層2、MgZnO層3が積層されている。MgZnO層2とMgZnO層3の界面で2次元電子ガスが発生する。4はゲート絶縁膜であり、MgZnO層3に接して形成されている。ゲート絶縁膜は、立方晶の結晶構造を有し、Mg及びCa成分を含んだ酸化物であるMgCaO膜4で構成されている。MgCaO膜4上にはゲート電極5が形成される。このようにして、ゲート絶縁膜とZnO系半導体との格子不整合を緩和する。
【選択図】 図1

Description

本発明は、絶縁ゲート構造を有するZnO系トランジスタに関する。
近年、多機能物質として酸化物が注目されており、研究成果が次々と発表されているが、問題点もある。例えば、青色LEDに用いられる窒化物では、いくつか機能の違う薄膜を積層したりエッチングしたりすることにより、特異な機能を発現するデバイスを作製することができるが、酸化物は薄膜形成法がスパッタかPLD(パルスレーザーデポジション)などに限られており、半導体素子のような積層構造を作製しにくい。スパッタは通常結晶薄膜を得るのが難しく、PLDは基本的に点蒸発であるので、2インチ程度であっても大面積化が困難である。
酸化物で半導体素子のような構造が作れる手法としてプラズマを使った分子線エピタキシー法(Plasma assisted molecular beam epitaxy :PAMBE)が行われている。これを使った研究として最も注目されているものの一つがZnO系化合物である。
ZnOやMgZnOは、ウルツアイトという結晶構造で構成されているが、その結晶構造に起因して自発的な電気双極子モーメントを持っている。双極子モーメントは分極電荷を発生させるため、双極子モーメントが不連続になる界面では、分極電荷の差に相当するキャリア蓄積が発生する。この不連続面に同時にポテンシャルバリアが存在すると、電子は2次元ガスとなるため、HEMT(高電子移動度トランジスタ)が構成できる。これが、AlGaN/GaNの界面を用いてGaN系半導体でHEMTが盛んに研究されている理由である。
近年、ZnO/MgZnOの界面においても、非特許文献1に示すように、2次元電子ガスが存在することがわかった。上記文献では、2次元電子ガスの電子移動度は、6000cm−1−1程度であったが、最近我々の得た結果では、既出願の特願2008−21953に示したように、14000cm−1−1を超える値を出すことがわかり、HEMT応用への展望が開けてきた。
HEMTを構成するときには、チャネル部分のON−OFF動作をするためのゲートが必要である。ゲート構造には、ショットキー型が用いられることが多いが、ショットキー型は、電子の漏れを抑制するのが難しいため、ゲートとドレイン間のリーク、ゲートとソース間のリーク等を起こしやすいという難点がある。そこで、絶縁体を用いてゲートを構成することが行われている。
MIS型と呼ばれる絶縁体を用いたゲート構造は、半導体、絶縁体、金属電極の順に形成されるが、半導体に対して絶縁体を形成すると、全くの異種材料のため、必ず界面準位の発生を伴う。そのために、表面処理等に繊細な注意が必要なことが多い。III−V族半導体で構成される素子では、MOS型と呼ばれるゲート構造が良く用いられるが、これは、金属電極−酸化物(絶縁体)−半導体の構造になっている。
III−V族半導体と、これと接触する酸化物とは全く種類の違う材料であるため、界面準位密度が高くなり、界面準位の制御が難しい。例えば、シリコン結晶とSiO絶縁膜とは、ほとんど理想的な界面をもたらし、界面準位密度は非常に小さい。
ところで、界面準位は、半導体とゲート絶縁膜の界面においては、原子間の結合が不完全なために存在する欠陥、格子不整合等に起因して発生する。界面準位は、電子の動きを邪魔するために、トランジスタの出力性能が劣化するという問題があった。例えば、GaAsでは、どのような絶縁体との接合を作っても常にバンドギャップ内に高密度の界面準位が生じ、n型MISFETとしては働かない。また、ゲートのオン−オフ制御動作が遅い等の問題も発生する。
A Tsukazaki et al., Science315(2007)1338
ZnO系半導体により、MOS型又はMIS型のトランジスタを構成する場合にも同様な問題が発生する。例えば、一般的に良く用いられているSiOでは、ZnO系半導体との界面では界面準位密度が高くなって、ゲート制御動作が不完全なものとなっていた。
本発明は、上述した課題を解決するために創案されたものであり、ゲートに絶縁体を用いるZnO系トランジスタで、ゲート制御動作を適切に行うことができるZnO系トランジスタを提供することを目的としている。
上記目的を達成するために、請求項1記載の発明は、ZnO系半導体に絶縁体が接して形成されたゲート構造を備えたZnO系トランジスタであって、前記絶縁体の少なくとも一部は立方晶の結晶構造を有する酸化物で構成されていることを特徴とするZnO系トランジスタである。
また、請求項2記載の発明は、前記ZnO系半導体は基板上に形成された積層体で構成されており、前記積層体は基板に近い側からMgZnO(0≦X<1)層、MgZnO(0<Y<1)層の順に積層され、Mg組成がX<Yを満たしていることを特徴とする請求項1記載のZnO系トランジスタである。
また、請求項3記載の発明は、前記MgZnO層とMgZnO層の界面に発生する電子蓄積領域をチャネル領域とする請求項2に記載のZnO系トランジスタである。
また、請求項4記載の発明は、前記酸化物はMg及びCaを成分に含んでいることを特徴とする請求項1〜請求項3のいずれか1項に記載のZnO系トランジスタである。
また、請求項5記載の発明は、前記酸化物はMgCaOであることを特徴とする請求項4に記載のZnO系トランジスタである。
本発明によれば、ZnO系半導体に絶縁体が接して形成されたゲート構造を備えたZnO系トランジスタであって、この絶縁体の少なくとも一部は立方晶の結晶構造を有する酸化物で構成されているので、ZnO系半導体と酸化物との界面における格子不整合を小さくすることができ、界面準位密度を低下させることができる。したがってゲート制御動作を適切に行うことができる。
以下、図面を参照して本発明の一実施形態を説明する。図1は本発明によるZnO系トランジスタの断面構造の一例を示す。
以下、ZnO系半導体やZnO系薄膜等のZnO系とは、特に断らないかぎり、ZnO又はZnOを含む化合物から構成されるものであり、具体例としては、ZnOの他、IIA族元素とZn、IIB族元素とZn、またはIIA族元素およびIIB族元素とZnのそれぞれの酸化物を含むものを意味する。
図1〜図5は、ZnO系トランジスタとして特にHEMT構造が示されている。これらの実施例では、ZnO系基板とその上に形成されたMgZnO(0≦X<1)層、MgZnO(0<Y<1)層の積層構造(X<Y)を1組備え、ゲート構造が金属電極とMgZnO層とで絶縁体を挟んで形成されたHEMTの構造を示す。ここで、絶縁体は立方晶構造を有する酸化物であるとともに、Mg(マグネシウム)及びCa(カルシウム)成分を含んだ酸化物で構成されている。
1はMgZnO(0≦Z<1)基板、2はMgZnO(0≦X<1)層、3はMgZnO(0<Y<1)層を示す。ここで、X<Yと、上側のMgZnOの方がMg組成比率を高くしている。これは、MgZnO層2とMgZnO層3の界面で2次元電子ガスの発生が行われるようにするためである。
4はゲート絶縁膜であり、MgZnO層3に接して形成され、上述したように立方晶の結晶構造を有し、Mg及びCa成分を含んだ酸化物であるMgCaO膜で構成されている。5はゲート電極であり、MgCaO膜4に接して形成されており、金属Auで構成される。また、6はソース電極、7はドレイン電極であり、いずれもInZn/Ti/Auの金属多層膜で形成される。8は層間絶縁膜であり、SiO等で構成される。また、MgZnO層3の一部はIn拡散が行われたドナードープ部3aを形成している。2DEGは、2次元電子ガス領域(電子蓄積層)を示し、MgZnO層2とMgZnO層3の界面と図の点線で挟まれた領域を示している。ここで、ソース電極6と直下のドナードープ部3aとでソース電極部を、ドレイン電極7と直下のドナードープ部3aとでドレイン電極部を、ゲート電極5とMgCaO膜4とでゲート電極部を構成している。
また、ソース電極6、ドレイン電極7のいずれも、InZn/Ti/Auの他に、InZn/Ti/Al、Ti/Pt/Au、Cr/Au、Cr/Pd/Auの金属多層膜で構成することもできる。ゲート電極5についても、Auの他に、Al、Ti/Au、Ti/Al等で形成することができる。層間絶縁膜8についても、SiOの他に、SiON、Al等で構成することができる。ドナードープ部3aについては、In拡散の他に、Ga拡散、III族元素のイオンインプランテーション等を用いることができる。以下、図2〜図5まで、変形された構造の実施例を示すが、上記構成材料等の事項は、同様に適用される。
以上のように構成した場合、ZnO系半導体とMgCaOとは、格子不整合が小さくなり、界面において、原子間の結合が取りやすくなり、界面準位密度が下がる。ZnOとMgCaOとの格子不整合を小さくできることは、「J. Nishi et al., Applied Surface Science vol.252 (2006)2507-2511」 に記載されている。ZnO系半導体は、ウルツ鉱構造(六方晶構造)であり、MgCaOは立方晶(キュービッククリスタル)構造であるが、ZnO系半導体とMgCaOでは両方ともに酸化物であることにより、界面結合で有利である。酸化物の結合はイオン性が強いため、結合角の融通が効き易い。例えば、「H.Hosono J.Non-Crystal Solids. Vol.352,851(2006)」に示されるように、Si(シリコン)のような完全共有結合では結合角にマージンがなく、異種材料が存在すると、必ず結合が切れ、界面準位ができるが、酸化物ではこの問題は小さくなる。さらに、特定の結晶面で接合すると、境界面では格子不整合を緩和することができ、界面準位密度を小さくすることができる。
例えば、ZnO系半導体をC面(0001)成長させて、そのC面上にMgCaOの(111)が平行になるように結晶成長させる。そのとき、立方晶のMgCaOの(111)面の格子定数を調節して構成すると高い電界効果移動度が得られる。また、ZnO系半導体として用いるMgZnOは、完全に結晶成長していなくとも、前記の高い電界効果移動度は得られる。これをHEMTに適用すると高周波特性を損なわないオン−オフ動作、ヒステリシスのないトランジスタを形成することができる。
また、立方晶の酸化物としては、上記MgCaOの他に、MgO(酸化マグネシウム)やMgAl(スピネル)を用いても良い。これらのゲート絶縁膜とMgZnO(0<Y<1)層3とを接触させると、両方ともに酸化物というだけではなく、Mg成分も共通に含まれているので、成分が非常に近くなり、界面での原子間の結合が取りやすくなり界面準位密度を低下させることができる。
ところで、MgCaO膜4直下のMgZnO層3の厚みは、MgCaO膜4とMgZnO層3との接触によって発生する空乏層幅よりも厚くするとノーマリーオンとなり、薄くするとノーマリーオフにすることができる。なお、ノーマリーとは、ゲート電圧が0Vの状態においてと言う意味である。空乏層の幅は、直下のMgZnO層3のドナー濃度NDによっておよそ決まる。
また、図1〜図5に記載されたSはソース端子、Gはゲート端子、Dはドレイン端子を表わす。これらの端子は図示されていないが、層間絶縁膜8の一部が除去されて、ソース端子Sはソース電極6と、ドレイン端子Dはドレイン電極7と、ゲート端子Gはゲート電極5と接続されている。そして、ノーマリーオフの場合は、ゲート端子Gに正の電圧が印加されると、ゲート絶縁膜(MgCaO膜4)の直下に反転分布領域(チャネル領域)が生まれ、ソース−ドレイン間が導通する。
図2は、MgCaO膜4直下のMgZnO層3の膜厚を薄くしたリセスゲート構造を示す。この構造ではMgCaO膜4直下部分の2次元電子ガスのキャリア濃度を薄くし、一方、抵抗を小さくすることが必要なソース電極部直下及びドレイン電極部直下の2次元電子ガスのキャリア濃度を濃くすることができ、電極の目的に応じた設計ができる。
トランジスタでは、ソース−ゲート間抵抗が高いと、ゲート電圧を高く設定しないと所望のドレイン−ソース間電流が得られなくなる。したがって、ソース−ゲート間抵抗を低くすることがトランジスタでは重要である。そこで、図3のように、ソース電極部とゲート電極部の間の距離を縮めた構造として、ソース−ゲート間抵抗を低くするように構成することもできる。
図4は耐圧を上げる構造としたものである。耐圧を上げる構造として用いられるフィールドプレート構造を使用した。層間絶縁膜8の一部にソース電極部と接続した電極6aを配置し、この電極6aとフィールドプレート40とを接続し、フィールドプレート40でゲート電極5の上部全体を覆うように層間絶縁膜8上に形成し、ドレイン側の電場をシールドして、ゲート電極5の端部分の破壊を防ぐ。
図5では、ソース電極6直下のドナードープ部3bの長さを長くして、導電性のMgZnO(0≦Z<1)基板41に電気的に接続するように構成している。このように、フィールドプレート構造を表面と裏面の両側で形成し、更に耐圧を上げる構造をとることができる。なお、MgZnO基板41は、導電性の基板とするために、例えばアンドープもしくはGaドープのZnO基板を用いる。
一方、図1〜図4に記載されているMgZnO基板1は、絶縁性の基板であり、例えば、NiやCr等の遷移金属をドープをしたZnO基板で構成される。また、上記図1〜図5までの実施例の構造を目的に応じて適宜組み合わせた構造としても良い。
図1〜図5に示されるHEMTの製造方法を以下に説明する。MgZnO基板1又は41を薄い塩酸で処理し、加熱した後、MgZnO層2として例えばキャリア濃度が17乗以下のアンドープMgZnO層又はn型MgZnO層を成長させる。次に、MgZnO層3としてp型MgZnO層を積層する。Mgはバンドギャップを広げるために添加している。アンドープMgZnO層、n型MgZnO層及びp型MgZnO層の薄膜形成方法として、MBE(分子線エピタキシー法)を用いた。MBE以外に、CVD(化学気相成長法)、MOCVD(有機金属化学気相成長法)、PLD(パルスレーザー堆積法)なども適用可能である。
MgZnO基板1又は41として例えばZnO基板を用い、ZnO基板の+C面を結晶成長に使用した。他にもZnO基板の酸素極性面、M面も使用可能である。ZnO基板は予備加熱室で250℃に20分間保持される。それから成長室に搬送され800℃に加熱された後、成長温度に保たれる。成長温度は300〜1000℃である。主原料はZn(純度99.99999%)と酸素ガス(純度99.99999%)を用いた。窒素ガスをp型のドーパントの原料として用いた。原料に用いるガスとして、他にオゾン(O)、二酸化窒素(NO)、一酸化二窒素(NO)、一酸化窒素(NO)なども適する。
ZnはKセルのルツボ内で、250〜350℃に加熱され、成長用基板表面に供給される。Mgを使用する場合は、Znと同様にKセルのルツボ内で300〜400℃に加熱され、成長用基板表面に供給される。酸素ガスはそれぞれのラジカルセルを通って、成長用基板表面に到達する。ラジカルセル内では高周波が印加され、ガスはプラズマ状態になり化学活性の高い状態になる。高周波の周波数は13.56MHz、出力は300〜400Wを適用したが、それ以外の周波数(2.4GHz)や出力(50W〜2kW)も適用可能である。酸素ガスは0.3〜3sccm、窒素ガスの流量は0.2〜1sccmとした。以上のように、少なくとも1組のMgZnO(0≦X<1)とMgZnO(0<Y<1)の薄膜積層構造(X<Y)を形成する。
次に、ドナーを拡散又はインプランテーションしてドナードープ部3aや3bを作製する。その後、ソース電極及びドレイン電極のパターニングを行い、蒸着又はスパッタで各電極を形成する。なお、インプランテーションによりドナードープ部を形成する場合は、インプランテーションを行った後、400〜800℃で焼き鈍しアニールした後、ソース電極及びドレイン電極のパターニングを行い、蒸着又はスパッタで各電極を形成する。電極にInZn系の合金を用いる場合は、200〜500℃でアニールを行う。
次に、スパッタ、MBE法を用いて、ゲート絶縁膜であるMgCaO膜4を形成する。続けてSiN、SiO、Alなど絶縁特性に優れた絶縁膜を重ねて形成するとなお望ましい。パターニング後、イオンミリングなどを使ってパターンを切る。
次に、ゲート絶縁膜上にゲート電極5を蒸着、もしくはスパッタで形成する。その後、層間絶縁膜8を形成する。次に、図4、5のように、フィールドプレートがある場合はフィールドプレート40を形成する。
なお、図5の場合は、ソース電極6側のドナードープ部3bを深くドープする必要があるので、インプランテーションによりドナードープ部を形成する場合、ドナードープ部3aと3bのフォトリソグラフィは別々に行い、ドナードープ部3bのインプランテーション後の焼き鈍しアニールの時間を長くする。
本発明のZnO系トランジスタの一構成例を示す図である。 本発明のZnO系トランジスタの一構成例を示す図である。 本発明のZnO系トランジスタの一構成例を示す図である。 本発明のZnO系トランジスタの一構成例を示す図である。 本発明のZnO系トランジスタの一構成例を示す図である。
符号の説明
1 MgZnO基板
2 MgZnO層
3 MgZnO層
4 MgCaO膜
5 ゲート電極
6 ソース電極
7 ドレイン電極
8 層間絶縁膜

Claims (5)

  1. ZnO系半導体に絶縁体が接して形成されたゲート構造を備えたZnO系トランジスタであって、
    前記絶縁体の少なくとも一部は立方晶の結晶構造を有する酸化物で構成されていることを特徴とするZnO系トランジスタ。
  2. 前記ZnO系半導体は基板上に形成された積層体で構成されており、前記積層体は基板に近い側からMgZnO(0≦X<1)層、MgZnO(0<Y<1)層の順に積層され、Mg組成がX<Yを満たしていることを特徴とする請求項1記載のZnO系トランジスタ。
  3. 前記MgZnO層とMgZnO層の界面に発生する電子蓄積領域をチャネル領域とする請求項2に記載のZnO系トランジスタ。
  4. 前記酸化物はMg及びCaを成分に含んでいることを特徴とする請求項1〜請求項3のいずれか1項に記載のZnO系トランジスタ。
  5. 前記酸化物はMgCaOであることを特徴とする請求項4に記載のZnO系トランジスタ。
JP2008055208A 2008-03-05 2008-03-05 ZnO系トランジスタ Withdrawn JP2009212375A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008055208A JP2009212375A (ja) 2008-03-05 2008-03-05 ZnO系トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008055208A JP2009212375A (ja) 2008-03-05 2008-03-05 ZnO系トランジスタ

Publications (1)

Publication Number Publication Date
JP2009212375A true JP2009212375A (ja) 2009-09-17

Family

ID=41185221

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008055208A Withdrawn JP2009212375A (ja) 2008-03-05 2008-03-05 ZnO系トランジスタ

Country Status (1)

Country Link
JP (1) JP2009212375A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180067194A (ko) * 2016-12-12 2018-06-20 대구가톨릭대학교산학협력단 고전자 이동도 트랜지스터(hemt)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180067194A (ko) * 2016-12-12 2018-06-20 대구가톨릭대학교산학협력단 고전자 이동도 트랜지스터(hemt)

Similar Documents

Publication Publication Date Title
JP5487615B2 (ja) 電界効果半導体装置及びその製造方法
JP6251071B2 (ja) 半導体装置
US7709859B2 (en) Cap layers including aluminum nitride for nitride-based transistors
JP5576369B2 (ja) 常時オフ半導体デバイスおよびその作製方法
US8648390B2 (en) Transistor with enhanced channel charge inducing material layer and threshold voltage control
JP5406452B2 (ja) 窒化物ベースのトランジスタ及びトランジスタ構造体のキャップ層及び/又は不活性層並びにそれらの製造方法
WO2014203623A1 (ja) Ga2O3系半導体素子
TW200950080A (en) Semiconductor device and method for manufacturing semiconductor device
KR20080108464A (ko) 반도체 전계 효과 트랜지스터 및 그 제조 방법
US20100148184A1 (en) Gan-based field effect transistor
US20120007049A1 (en) Nitride-based semiconductor device and method for manufacturing the same
JP2011003808A (ja) 電界効果トランジスタおよび電界効果トランジスタの製造方法
JP2008091394A (ja) 電界効果トランジスタ及びその製造方法
JP2017157589A (ja) 半導体装置および半導体装置の製造方法
CN106920833B (zh) 半导体器件及其制造方法
US9543425B2 (en) Multi-finger large periphery AlInN/AlN/GaN metal-oxide-semiconductor heterostructure field effect transistors on sapphire substrate
JP2010199481A (ja) 電界効果半導体装置及びその製造方法
JP2007311740A (ja) 窒化物半導体電界効果トランジスタ
JP2009224357A (ja) ZnO系トランジスタ
JP2010165987A (ja) 半導体装置及びその製造方法
JP2009224356A (ja) ZnO系トランジスタ
JP2020080362A (ja) 窒化物半導体装置
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
JP2008198787A (ja) GaN系半導体素子
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110510