JP2009194172A

JP2009194172A - Method of manufacturing semiconductor device

Info

Publication number: JP2009194172A
Application number: JP2008033623A
Authority: JP
Inventors: Nobuyuki Tarao; 伸幸多羅尾
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-02-14
Filing date: 2008-02-14
Publication date: 2009-08-27

Abstract

<P>PROBLEM TO BE SOLVED: To prevent concentration of charges to regions having conductor films left after plasma-etching of the conductor film without providing a dummy pattern. <P>SOLUTION: A non-doped polysilicon film 7 is formed on a silicon substrate 1 (a). An N-type polysilicon film 7a is formed on a gate region 11a and a peripheral region 11b (b, c). The polysilicon films 7 and 7a are removed by plasma-etching to form a gate 17. (d) When removal of the N-type polysilicon film 7a on the peripheral region 11b is completed, a non-doped polysilicon film 7 remains on a low-etching-rate region 11c since the etching rate of the non-doped polysilicon film 7 is smaller than that of the N-type polysilicon film 7a. Positive charges 23 generated by the plasma-etching process are dispersed to the gate 17 and the non-doped polysilicon film 7 (d). The etching processing is continuously performed to remove the non-doped polysilicon film 7 from the region 11c (e). <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体ウェハ上に絶縁膜を介して導電体膜を形成する導電体膜形成工程と、その導電体膜上にその導電体膜を残す領域を覆うマスクパターンを形成するマスクパターン形成工程と、プラズマエッチングによりマスクパターンをマスクにして導電体膜を所望のパターンに加工するエッチング工程をその順に含む半導体装置の製造方法に関するものである。 The present invention relates to a conductor film forming step of forming a conductor film on a semiconductor wafer via an insulating film, and a mask pattern forming step of forming a mask pattern covering a region where the conductor film is left on the conductor film And a method of manufacturing a semiconductor device including an etching process for processing a conductor film into a desired pattern using a mask pattern as a mask by plasma etching in that order.

半導体装置の微細化や低電圧化に伴い、ゲート絶縁膜の薄膜化が進み、特に不揮発性半導体メモリ装置において、半導体製造プロセスにあるプラズマ処理の影響によるフローティングゲート絶縁膜へのダメージにより、良品率の低下や信頼性を劣化させたりする問題がある。 With the miniaturization of semiconductor devices and the lowering of voltage, the gate insulating film has become thinner. Especially in non-volatile semiconductor memory devices, the yield rate is improved due to damage to the floating gate insulating film due to the influence of plasma processing in the semiconductor manufacturing process. There is a problem of lowering the reliability and deteriorating reliability.

ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）などの不揮発性半導体メモリ装置や薄膜ゲート絶縁膜を備えたＭＯＳトランジスタのゲート加工時にフローティングゲート絶縁膜やゲート絶縁膜へのプラズマダメージが生じる。その機構について図１２を用いて説明する。
図１２は、一例としてアレイ状に配列されたメモリの従来のフローティングゲート加工時の模式的な断面図である。 When processing gates of non-volatile semiconductor memory devices such as EPROM (Erasable Programmable Read-Only Memory) and EEPROM (Electrically Erasable Programmable Read-Only Memory) and MOS transistors having a thin-film gate insulating film, to the floating gate insulating film and gate insulating film Plasma damage occurs. The mechanism will be described with reference to FIG.
FIG. 12 is a schematic cross-sectional view at the time of conventional floating gate processing of memories arranged in an array as an example.

（ａ）は、半導体基板１０１上にフローティングゲート絶縁膜１０３を形成し、その上にフローティングゲート用のポリシリコン膜１０５を形成し、さらにその上に写真製版工程を経てレジストパターン１０７を形成した後の断面図である。 (A) After forming the floating gate insulating film 103 on the semiconductor substrate 101, forming the polysilicon film 105 for the floating gate thereon, and further forming the resist pattern 107 thereon through a photolithography process. FIG.

（ｂ）、（ｃ）にて、フローティングゲートをパターニングする際のエッチング処理によるプラズマダメージを引き起こす原因を説明する。
（ｂ）に示すように、エッチング処理開始後、電子シェーディング効果等により、ポリシリコン膜５中に正電荷１０９が発生し、レジスト７中に負電荷１１１が発生する。
（ｃ）に示すように、それらの正電荷１０９はエッチング終点直後に、近くのパターンニングされたフローティングゲート１１３へと集荷され、フローティングゲート１１３のチャージアップを招き、フローティングゲート絶縁膜１０３へのダメージを引き起こす原因となる。 In (b) and (c), the cause of plasma damage due to the etching process when the floating gate is patterned will be described.
As shown in (b), after the etching process is started, a positive charge 109 is generated in the polysilicon film 5 and a negative charge 111 is generated in the resist 7 due to an electron shading effect or the like.
As shown in (c), immediately after the etching end point, those positive charges 109 are collected to the nearby patterned floating gate 113, leading to charge-up of the floating gate 113 and damage to the floating gate insulating film 103. Cause.

また、フローティングゲート絶縁膜１０３へのプラズマダメージを生じる機構としてマイクロローディング効果が挙げられる。マイクロローディング効果とはパターンの疎密によりエッチングレート差が生じる現象であり、パターンが疎な領域は密な領域に比べてエッチングレートが早いため、疎な領域に不揮発半導体メモリ等を配置した場合、フローティングゲート絶縁膜がプラズマ雰囲気中にさらされる時間が多くなり、フローティングゲート絶縁膜へのダメージを引き起こす原因となる。 Further, a microloading effect can be given as a mechanism for causing plasma damage to the floating gate insulating film 103. The microloading effect is a phenomenon in which a difference in etching rate occurs due to the density of the pattern, and the region where the pattern is sparse has a higher etching rate than that of the dense region. The time that the gate insulating film is exposed to the plasma atmosphere increases, which causes damage to the floating gate insulating film.

上記２つの機構において、疎なパターン領域では、周辺のエッチングにより除去されるポリシリコン膜中に発生した正電荷が密なパターン領域よりも多く集まるため、疎なパターン領域では、よりフローティングゲート絶縁膜へのダメージが発生する原因となる。よって、不揮発性半導体メモリ装置をアレイ状ではなく単体として使用する場合や、薄膜化されたゲート絶縁膜を備えたＭＯＳトランジスタを疎なパターン領域で使用する場合に、特に注意が必要である。 In the above two mechanisms, in the sparse pattern region, more positive charges are generated in the polysilicon film removed by the peripheral etching than in the dense pattern region. Cause damage to the. Therefore, special attention is required when the nonvolatile semiconductor memory device is used as a single unit rather than in an array, or when a MOS transistor having a thin gate insulating film is used in a sparse pattern region.

ここで、検証するために、図１３に不揮発性半導体メモリについて、アレイ型と単体型に形成した場合の保持特性を示す。図１３において、横軸は加熱によるストレス加速時間（時間）、縦軸はセル電流値（μＡ（マイクロアンペア））を示す。 Here, for verification, FIG. 13 shows retention characteristics when the nonvolatile semiconductor memory is formed into an array type and a single type. In FIG. 13, the horizontal axis represents the stress acceleration time (time) due to heating, and the vertical axis represents the cell current value (μA (microampere)).

ストレス加速時間に対してセル電流値のシフト量が、アレイ型に比べて明らかに単体型の方が大きく、信頼性レベルが低いのがわかる。
この試験結果から、パターンが疎となる領域に不揮発性半導体メモリを使用する場合等には、プラズマダメージを低減する対策が必要である。 It can be seen that the shift amount of the cell current value with respect to the stress acceleration time is clearly larger in the single type than in the array type, and the reliability level is low.
From this test result, it is necessary to take measures to reduce plasma damage when a non-volatile semiconductor memory is used in a region where a pattern is sparse.

例えば、メタル配線エッチング時のゲート絶縁膜へのプラズマダメージ防止策ではあるが、本番パターン（ゲートポリシリコンと繋がっているメタル配線）の周辺領域に、基板とコンタクトをとったダミーメタルパターンを配置することにより、ゲートポリシリコンと基板を同電位に保ち、チャージアップによるゲート絶縁膜へのダメージを防止する方法がある（例えば特許文献１，２を参照）。 For example, although it is a measure for preventing plasma damage to the gate insulating film during metal wiring etching, a dummy metal pattern in contact with the substrate is arranged in the peripheral area of the actual pattern (metal wiring connected to the gate polysilicon). Thus, there is a method of keeping the gate polysilicon and the substrate at the same potential and preventing damage to the gate insulating film due to charge-up (see, for example, Patent Documents 1 and 2).

このようにダミーパターンによりプラズマダメージを低減させる手法がよくとられる。ポリシリコンエッチング時にダミーパターンによりプラズマダメージを低減させる方法の一例を図１４に示す。
図１４は、従来のＥＰＲＯＭの概略的な平面図である。 Thus, a method of reducing plasma damage by using a dummy pattern is often used. An example of a method for reducing plasma damage by a dummy pattern during polysilicon etching is shown in FIG.
FIG. 14 is a schematic plan view of a conventional EPROM.

ＥＰＲＯＭはフローティングゲート１１５と選択用のセレクトゲート１１７を備えている。本番メモリセル１１９の周辺領域にダミーメモリセル１２１が配置されている。また、本番メモリセル１１９とダミーメモリセル１２１の周囲に、フローティングゲート１１５と同じポリシリコンからなる短冊状のダミーパターン１２３が配置されている。 The EPROM includes a floating gate 115 and a select gate 117 for selection. Dummy memory cells 121 are arranged in the peripheral area of the production memory cell 119. A strip-shaped dummy pattern 123 made of the same polysilicon as that of the floating gate 115 is disposed around the production memory cell 119 and the dummy memory cell 121.

本番メモリセル１１９の周辺領域にダミーメモリセル１２１やダミーパターン１２３を配置することにより、上記プラズマダメージを引き起こす原因のチャージアップに対して、本番メモリセル１１９のフローティングゲート１１５へ集荷する電荷を周辺のダミーメモリセル１２１のフローティングゲート１１５やダミーパターン１２３へ分散させ、チャージアップを防止する効果がある。 By disposing the dummy memory cell 121 and the dummy pattern 123 in the peripheral area of the production memory cell 119, the charge collected to the floating gate 115 of the production memory cell 119 is reduced in the peripheral to the charge-up that causes the plasma damage. Dispersing the dummy memory cells 121 to the floating gates 115 and the dummy patterns 123 has an effect of preventing charge-up.

また、マイクロローディング効果に対しても、ダミーパターン１２３により、加工するポリシリコンパターンが密になることで、エッチングレートを遅くし、フローティングゲート絶縁膜がプラズマ雰囲気中にさらされる時間を抑え、フローティングゲート絶縁膜へのダメージを低減する効果がある。 Also for the microloading effect, the dummy pattern 123 causes the polysilicon pattern to be processed to be dense, thereby slowing the etching rate and suppressing the time that the floating gate insulating film is exposed to the plasma atmosphere. There is an effect of reducing damage to the insulating film.

特開２０００−１８３０４３号公報JP 2000-183043 A 特第３４４５５８５号公報Japanese Patent No. 3445585 特開平９−３１２２８０号公報JP-A-9-31280

しかしながら、上記ダミーパターンによるプラズマダメージ防止対策では、ダミーパターン配置による面積の増加を招く。また、レイアウトの自由度も制限されることも起こりうる。 However, the plasma damage prevention measures using the dummy pattern cause an increase in area due to the dummy pattern arrangement. In addition, the degree of freedom of layout may be limited.

そこで本発明は、導電体膜に対するプラズマエッチング時に、ダミーパターンを配置しなくても、導電体膜を残す領域への電荷の集中を防止することができる半導体装置の製造方法を提供することを目的とするものである。 Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of preventing concentration of electric charges in a region where a conductor film is left without arranging a dummy pattern during plasma etching of the conductor film. It is what.

本発明にかかる半導体装置の製造方法は、半導体ウェハ上に絶縁膜を介して導電体膜を形成する導電体膜形成工程と、その導電体膜上にその導電体膜を残す領域を覆うマスクパターンを形成するマスクパターン形成工程と、プラズマエッチングによりマスクパターンをマスクにして導電体膜を所望のパターンに加工するエッチング工程をその順に含む半導体装置の製造方法であって、
上記導電体膜形成工程は、上記エッチング工程で上記導電体膜を除去する領域であって上記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域が、上記導電体膜を残す領域に隣接する領域の除去が完了した後に残存するように上記導電体膜を形成し、
上記エッチング工程は、上記導電体膜を残す領域に隣接する領域の除去が完了した後、上記導電体膜を除去する領域に残存する上記導電体膜を除去するようにエッチング処理を継続する。 A method of manufacturing a semiconductor device according to the present invention includes a conductor film forming step of forming a conductor film on a semiconductor wafer via an insulating film, and a mask pattern covering a region where the conductor film is left on the conductor film A method of manufacturing a semiconductor device, comprising: a mask pattern forming step for forming a semiconductor layer; and an etching step for processing the conductor film into a desired pattern using the mask pattern as a mask by plasma etching,
In the conductor film forming step, at least a part of the region where the conductor film is removed in the etching step and which is spaced from the region where the conductor film is left is formed on the conductor film. Forming the conductor film so that it remains after the removal of the region adjacent to the region to be left is completed,
In the etching step, after the removal of the region adjacent to the region where the conductor film is left is completed, the etching process is continued so as to remove the conductor film remaining in the region where the conductor film is removed.

本発明の半導体装置の製造方法では、プラズマエッチングによるエッチング工程で、導電体膜を残す領域に隣接する領域の除去が完了した後、導電体膜を除去する領域であって導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域が残存する。プラズマエッチング処理により発生した電荷は、エッチング加工によりパターンとして残す領域のエッチングが完了した時点で、エッチング加工によりパターンとして残す領域だけに集中するのでなく、残存している導電体膜にも分散するため、パターンとして残す領域における電荷の集中を防止することができる。これにより、パターンとして残す導電体膜の領域における過剰なチャージアップを防ぎ、プラズマダメージを低減することができる。 In the method for manufacturing a semiconductor device of the present invention, the region where the conductor film is removed after the removal of the region adjacent to the region where the conductor film is to be removed is completed in the etching process by plasma etching. Means that at least a part of a region having a gap remains. The electric charge generated by the plasma etching process is not concentrated only in the area left as a pattern by etching when the area left as a pattern by etching is completed, but is also dispersed in the remaining conductor film , It is possible to prevent the concentration of electric charges in the region to be left as a pattern. As a result, excessive charge-up in the region of the conductor film left as a pattern can be prevented, and plasma damage can be reduced.

本発明の半導体装置の製造方法において、上記導電体膜形成工程は、上記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域のエッチングレートが上記導電体膜を残す領域に隣接する領域のエッチングレートよりも小さくなるように上記導電体膜を形成する例を挙げることができる。これにより、エッチング処理前の導電体膜の膜厚が、導電体膜を残す領域に隣接する領域と、上記導電体膜を残す領域とは間隔をもつ領域で同じであっても、導電体膜を残す領域に隣接する領域の除去が完了した時点で、上記導電体膜を残す領域とは間隔をもつ領域の導電体膜を残存させることができる。 In the method of manufacturing a semiconductor device according to the present invention, in the conductor film forming step, an etching rate of at least a part of a region having an interval from a region where the conductor film is left is a region where the conductor film is left. An example in which the conductor film is formed so as to be smaller than the etching rate of the adjacent region can be given. As a result, even if the film thickness of the conductor film before the etching process is the same in the area where the area where the conductor film remains and the area where the conductor film is left are the same, the conductor film When the removal of the region adjacent to the region to be left is completed, the conductor film in the region having a gap from the region to leave the conductor film can be left.

例えば、上記導電体膜がポリシリコン又はアモルファスシリコンである場合、上記導電体膜形成工程において、エッチングレートが上記導電体膜を除去する他の領域に比べて小さくなっている低エッチングレート領域を不純物イオンが導入されていないノンドープトシリコンによって形成し、上記導電体膜を除去する他の領域をＮ型不純物イオン又はＰ型不純物イオンが導入されたドープトシリコンによって形成する例を挙げることができる。一般的にポリシリコンやアモルファスシリコンのエッチングレートは、不純物イオンが導入されていないノンドープトポリシリコンの場合は、不純物イオンが導入されたドープトシリコンに比べて小さくなる。ポリシリコンやアモルファスシリコンのエッチングレートについては、例えば特許文献３に開示されている。 For example, in the case where the conductor film is polysilicon or amorphous silicon, in the conductor film forming step, the low etching rate region where the etching rate is smaller than other regions where the conductor film is removed is an impurity. An example can be given in which non-doped silicon into which ions are not introduced is formed, and another region from which the conductor film is removed is formed with doped silicon into which N-type impurity ions or P-type impurity ions are introduced. In general, the etching rate of polysilicon or amorphous silicon is smaller in the case of non-doped polysilicon into which impurity ions are not introduced than in doped silicon into which impurity ions are introduced. The etching rate of polysilicon or amorphous silicon is disclosed in Patent Document 3, for example.

また、上記導電体膜がポリシリコン又はアモルファスシリコンである場合、上記導電体膜形成工程において、エッチングレートが上記導電体膜を除去する他の領域に比べて小さくなっている低エッチングレート領域をＮ型不純物イオン又はＰ型不純物イオンが導入されたドープトシリコンによって形成し、上記導電体膜を除去する他の領域を上記低エッチングレート領域に導入された不純物イオン濃度よりも大きい濃度でＮ型不純物イオンが導入されたドープトシリコンによって形成するようにしてもよい。 In the case where the conductor film is polysilicon or amorphous silicon, a low etching rate region in which the etching rate is smaller than other regions where the conductor film is removed in the conductor film forming step is N. N-type impurities formed by doped silicon into which p-type impurity ions or p-type impurity ions are introduced, and other regions from which the conductor film is removed have a concentration higher than the impurity ion concentration introduced into the low etching rate region You may make it form with the doped silicon in which ion was introduce | transduced.

また、本発明の半導体装置の製造方法において、上記導電体膜形成工程は、上記導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域の膜厚が上記導電体膜を残す領域に隣接する領域の膜厚よりも厚くなるように上記導電体膜を形成するようにしてもよい。これにより、導電体膜を残す領域に隣接する領域の除去が完了した時点で上記導電体膜を残す領域とは間隔をもつ領域の導電体膜を残存させることができる。ここで、上述のエッチングレートの違いによる構成を組み合わせてもよい In the method of manufacturing a semiconductor device according to the present invention, in the conductor film forming step, the film thickness of at least a part of a region having a distance from a region where the conductor film is left remains in the conductor film. You may make it form the said conductor film so that it may become thicker than the film thickness of the area | region adjacent to an area | region. Thereby, when the removal of the region adjacent to the region where the conductor film is to be removed is completed, the conductor film in the region having a gap from the region where the conductor film is to be left can be left. Here, you may combine the structure by the difference in the above-mentioned etching rate.

本発明の半導体装置の製造方法は、上記導電体膜がポリシリコン又はアモルファスシリコンであり、上記導電体膜を残す領域は半導体メモリのフローティングゲートを構成する場合に特に有効である。ただし、上記導電体膜を残す領域は半導体メモリのフローティングゲートに限定されるものではない。例えば、上記導電体膜を残す領域は半導体メモリのセレクトゲートやコントロールゲート、ＭＯＳトランジスタのゲート、キャパシタの電極、特にキャパシタの上部電極を挙げることができる。これらの導電体膜パターンにおいて、プラズマエッチング時の導電体膜パターンへの電荷の集中を防止することにより、導電体膜パターンにおける過剰なチャージアップを防ぎ、導電体膜パターン直下の絶縁膜のプラズマダメージを低減して信頼性の高い半導体装置を製造することができる。 The method for manufacturing a semiconductor device of the present invention is particularly effective when the conductor film is polysilicon or amorphous silicon and the region where the conductor film is left constitutes a floating gate of a semiconductor memory. However, the region where the conductor film is left is not limited to the floating gate of the semiconductor memory. For example, the region where the conductor film is left can include a select gate and a control gate of a semiconductor memory, a gate of a MOS transistor, an electrode of a capacitor, particularly an upper electrode of the capacitor. In these conductor film patterns, excessive charge-up in the conductor film pattern is prevented by preventing charge concentration on the conductor film pattern during plasma etching, and plasma damage of the insulating film immediately below the conductor film pattern is prevented. Thus, a highly reliable semiconductor device can be manufactured.

本発明の半導体装置の製造方法では、導電体膜形成工程と、その導電体膜を残す領域を覆うマスクパターンを形成する工程と、プラズマエッチングにより導電体膜を所望のパターンに加工するエッチング工程をその順に含む半導体装置の製造方法において、導電体膜形成工程は、エッチング工程で導電体膜を除去する領域であって導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域が、導電体膜を残す領域に隣接する領域の除去が完了した後に残存するように導電体膜を形成し、エッチング工程は、導電体膜を残す領域に隣接する領域の除去が完了した後、導電体膜を除去する領域に残存する導電体膜を除去するようにエッチング処理を継続するようにしたので、プラズマエッチング処理で発生した電荷を、エッチング加工によりパターンとして残す領域のエッチングが完了した時点で残存している他の領域の導電体膜にも分散させることができ、パターンとして残す領域における電荷の集中を防止することができる。 In the method of manufacturing a semiconductor device according to the present invention, a conductor film forming step, a step of forming a mask pattern covering a region where the conductor film is left, and an etching step of processing the conductor film into a desired pattern by plasma etching are performed. In the method of manufacturing a semiconductor device including the order, the conductor film forming step includes a step of removing at least a part of a region which is a region where the conductor film is removed in the etching step and which is spaced from the region where the conductor film is left. The conductive film is formed so as to remain after the removal of the region adjacent to the region where the conductor film is to be left, and the etching process is performed after the removal of the region adjacent to the region where the conductor film is to be removed is completed. Since the etching process is continued so as to remove the conductive film remaining in the region where the body film is removed, the electric charge generated by the plasma etching process is processed by etching. Also can be dispersed in the conductor film other areas remaining when the etching of the region has been completed to leave a more patterns, it is possible to prevent the concentration of electric charge in the region to be left as a pattern.

本発明の半導体装置の製造方法において、導電体膜形成工程は、導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域のエッチングレートが導電体膜を残す領域に隣接する領域のエッチングレートよりも小さくなるように導電体膜を形成するようにすれば、エッチング処理前の導電体膜の膜厚が、導電体膜を残す領域に隣接する領域と、導電体膜を残す領域とは間隔をもつ領域で同じであっても、導電体膜を残す領域に隣接する領域の除去が完了した時点で、導電体膜を残す領域とは間隔をもつ領域の導電体膜を残存させることができる。 In the method for manufacturing a semiconductor device according to the present invention, in the conductor film forming step, the etching rate of at least a part of a region having a gap from the region where the conductor film is left is adjacent to the region where the conductor film is left If the conductor film is formed so as to be smaller than the etching rate, the thickness of the conductor film before the etching process is adjacent to the area where the conductor film is left and the area where the conductor film is left. Is the same in the region with the gap, but when the removal of the region adjacent to the region where the conductor film is to be removed is completed, the conductor film in the region with the gap from the region where the conductor film is left is left. be able to.

また、本発明の半導体装置の製造方法において、導電体膜形成工程は、導電体膜を残す領域とは間隔をもつ領域のうち少なくとも一部の領域の膜厚が導電体膜を残す領域に隣接する領域の膜厚よりも厚くなるように導電体膜を形成するようにすれば、導電体膜を残す領域に隣接する領域の除去が完了した時点で導電体膜を残す領域とは間隔をもつ領域の導電体膜を残存させることができる。 In the method for manufacturing a semiconductor device according to the present invention, in the conductor film forming step, the film thickness of at least a part of the region having a distance from the region where the conductor film is left is adjacent to the region where the conductor film is left. If the conductor film is formed so as to be thicker than the thickness of the region to be processed, there is an interval from the region where the conductor film is left when the removal of the region adjacent to the region where the conductor film is left is completed. The conductor film in the region can be left.

図１は、一実施例を説明するための概略的な工程断面図である。図１を参照して単層ポリシリコンプロセスを採用した不揮発性半導体メモリに本発明を適用した場合について説明する。ただし、本発明が適用される半導体装置の製造方法は以下に説明する実施例に限定されるものではなく、導電体膜に対するプラズマエッチング処理を施す工程を含む製造方法であれば本発明を適用することができる。 FIG. 1 is a schematic process cross-sectional view for explaining an embodiment. A case where the present invention is applied to a nonvolatile semiconductor memory adopting a single-layer polysilicon process will be described with reference to FIG. However, the manufacturing method of the semiconductor device to which the present invention is applied is not limited to the embodiments described below, and the present invention is applied as long as the manufacturing method includes a step of performing a plasma etching process on the conductor film. be able to.

（ａ）シリコン基板（半導体ウェハ）１上に素子分離となるフィールド酸化膜３を３００〜８００ｎｍ（ナノメートル）の厚みを形成した後、メモリが形成されるアクティブ領域のシリコン基板１表面に膜厚が１０ｎｍ以下のフローティングゲート酸化膜（絶縁膜）５を形成する。フィールド酸化膜３上及びフローティングゲート酸化膜５上に膜厚が４００ｎｍ程度で不純物イオンが導入されていないノンドープトポリシリコン膜７を堆積する。 (A) After a field oxide film 3 for element isolation is formed on a silicon substrate (semiconductor wafer) 1 to a thickness of 300 to 800 nm (nanometers), a film thickness is formed on the surface of the silicon substrate 1 in an active region where a memory is formed. A floating gate oxide film (insulating film) 5 having a thickness of 10 nm or less is formed. On the field oxide film 3 and the floating gate oxide film 5, a non-doped polysilicon film 7 having a thickness of about 400 nm and having no impurity ions introduced is deposited.

（ｂ）ノンドープトポリシリコン膜７上に、ＣＶＤ（Chemical Vapor Deposition）法によりカバー酸化膜９を約３００ｎｍの膜厚に堆積する。写真製版技術により、フローティングゲート領域１１ａと、フローティングゲート領域１１ａに隣接する周辺領域１１ｂに開口部をもつレジストパターン１３を形成する。エッチング技術により、レジストパターン１３をマスクにしてフローティングゲート領域１１ａ及び周辺領域１１ｂのカバー酸化膜９を除去する。符号１１ｃは後述する低エッチングレート領域である。 (B) A cover oxide film 9 is deposited on the non-doped polysilicon film 7 to a thickness of about 300 nm by a CVD (Chemical Vapor Deposition) method. A resist pattern 13 having openings in the floating gate region 11a and the peripheral region 11b adjacent to the floating gate region 11a is formed by photolithography. The cover oxide film 9 in the floating gate region 11a and the peripheral region 11b is removed by an etching technique using the resist pattern 13 as a mask. Reference numeral 11c denotes a low etching rate region which will be described later.

図２は、不揮発性半導体メモリの平面図に仮想的に周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウトを図示した概略図である。
シリコン基板に３つの不純物拡散層１５ａ，１５ｂ，１５ｃが互いに間隔をもって形成されている。不純物拡散層１５ａ，１５ｂの間のシリコン基板上にフローティングゲート酸化膜を介してフローティングゲート１７が形成されている。不純物拡散層１５ｂ，１５ｃの間のシリコン基板上にセレクトゲート酸化膜を介してセレクトゲート１９が形成されている。不純物拡散層１５ａ，１５ｃにはそれぞれコンタクト２０が接続されている。 FIG. 2 is a schematic diagram illustrating a layout of the peripheral region 11b and the low etching rate region 11c virtually on a plan view of the nonvolatile semiconductor memory.
Three impurity diffusion layers 15a, 15b, and 15c are formed on the silicon substrate at intervals. A floating gate 17 is formed on the silicon substrate between impurity diffusion layers 15a and 15b via a floating gate oxide film. Select gate 19 is formed on the silicon substrate between impurity diffusion layers 15b and 15c via a select gate oxide film. Contacts 20 are connected to the impurity diffusion layers 15a and 15c, respectively.

フローティングゲート１７及びセレクトゲート１９の近傍に周辺領域１１ｂが設けられている。周辺領域１１ｂの外側に、フローティングゲート１７及びセレクトゲート１９とは間隔をもって低エッチングレート領域１１ｃが設けられている。ここで、フローティングゲート１７と低エッチングレート領域１１ｃの最小間隔は０.５μｍ以下であることが好ましい。周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウトは図１（ｂ）に示したカバー酸化膜９及びレジストパターン１３のレイアウトにより決定される。 A peripheral region 11 b is provided in the vicinity of the floating gate 17 and the select gate 19. A low etching rate region 11 c is provided outside the peripheral region 11 b with a space from the floating gate 17 and the select gate 19. Here, the minimum gap between the floating gate 17 and the low etching rate region 11c is preferably 0.5 μm or less. The layout of the peripheral region 11b and the low etching rate region 11c is determined by the layout of the cover oxide film 9 and the resist pattern 13 shown in FIG.

図２では、低エッチングレート領域１１ｃはフローティングゲート１７及びセレクトゲート１９を囲むように設けられているが、図３に示すように低エッチングレート領域１１ｃを短冊状に設けてもよい。ただし、周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウトは図２及び図３に限定されるものではなく、低エッチングレート領域１１ｃがフローティングゲート１７及びセレクトゲート１９とは間隔をもって配置されていればどのようなレイアウトであってもよい。 In FIG. 2, the low etching rate region 11c is provided so as to surround the floating gate 17 and the select gate 19, but the low etching rate region 11c may be provided in a strip shape as shown in FIG. However, the layouts of the peripheral region 11b and the low etching rate region 11c are not limited to those shown in FIGS. 2 and 3, and any layout may be used as long as the low etching rate region 11c is arranged at a distance from the floating gate 17 and the select gate 19. Such a layout may be used.

図１に戻って説明を続ける。
（ｃ）レジストパターン１３を除去する。ノンドープトポリシリコン膜７上及びカバー酸化膜９上にリンガラスを堆積し、カバー酸化膜９が開口しているフローティングゲート領域１１ａと周辺領域１１ｂのノンドープトポリシリコン膜７にリンイオン（Ｎ型不純物イオン）を導入してＮ型ポリシリコン膜７ａを形成する。この時、カバー酸化膜９が開口していない低エッチングレート領域１１ｃのノンドープトポリシリコン膜７にはリンイオンは導入されない。 Returning to FIG. 1, the description will be continued.
(C) The resist pattern 13 is removed. Phosphorous glass is deposited on the non-doped polysilicon film 7 and the cover oxide film 9, and phosphorus ions (N-type impurities) are formed on the non-doped polysilicon film 7 in the floating gate region 11a and the peripheral region 11b where the cover oxide film 9 is open. Ions) are introduced to form an N-type polysilicon film 7a. At this time, phosphorus ions are not introduced into the non-doped polysilicon film 7 in the low etching rate region 11c where the cover oxide film 9 is not opened.

（ｄ）リンガラスとカバー酸化膜９を除去する。写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａを覆うレジストパターン（マスクパターン）２１を形成する。フローティングゲート１７をパターニングするために、プラズマエッチングにより、レジストパターン２１をマスクにしてＮ型ポリシリコン膜７ａ及びノンドープトポリシリコン膜７のエッチングを行なう。図２（ｄ）はこのエッチング工程において、Ｎ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。周辺領域１１ｂのＮ型ポリシリコン膜７ａと低エッチングレート領域１１ｃのノンドープトポリシリコン膜７においてエッチングレート差があるため、周辺領域１１ｂのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７のパターニングが完了した時点で、Ｎ型ポリシリコン膜７ａに比べてエッチングレートが小さい低エッチングレート領域１１ｃのノンドープトポリシリコン膜７は残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７のみに集荷されず、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７へも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。 (D) The phosphorus glass and the cover oxide film 9 are removed. A resist pattern (mask pattern) 21 covering the N-type polysilicon film 7a in the floating gate region 11a, which is a region where the N-type polysilicon film 7a is left, is formed on the N-type polysilicon film 7a by photolithography. In order to pattern the floating gate 17, the N-type polysilicon film 7a and the non-doped polysilicon film 7 are etched by plasma etching using the resist pattern 21 as a mask. FIG. 2D is a schematic diagram at the time when the etching removal of the N-type polysilicon film 7a is completed in this etching step. Since there is a difference in etching rate between the N-type polysilicon film 7a in the peripheral region 11b and the non-doped polysilicon film 7 in the low etching rate region 11c, the N-type polysilicon film 7a in the peripheral region 11b is removed and the floating gate 17 is patterned. When the step is completed, the non-doped polysilicon film 7 in the low etching rate region 11c having a lower etching rate than the N-type polysilicon film 7a remains. As a result, the positive charges 23 generated by the plasma etching process are not collected only in the floating gate 17 but are also dispersed in the non-doped polysilicon film 7 in the low etching rate region 11c. Further, excessive charge-up to the floating gate 17 can be prevented, and plasma damage to the floating gate oxide film 5 can be reduced.

図１では不揮発性半導体メモリの電極としてフローティングゲート１７のみを図示しているが、同時にセレクトゲート１９（図２又は図３参照）も同時に形成される。そして、フローティングゲート１７への電荷の集中の防止と同様に、セレクトゲート１９への電荷の集中も防止され、セレクトゲートゲート酸化膜へのプラズマダメージを低減することができる。 Although only the floating gate 17 is shown as an electrode of the nonvolatile semiconductor memory in FIG. 1, a select gate 19 (see FIG. 2 or FIG. 3) is also formed at the same time. Similarly to the prevention of the concentration of charges on the floating gate 17, the concentration of charges on the select gate 19 is also prevented, and plasma damage to the select gate gate oxide film can be reduced.

（ｅ）エッチング処理を継続し、低エッチングレート領域１１ｃに残存するノンドープトポリシリコン膜７をオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７及びセレクトゲート１９（図２、図３も参照）が形成される。その後、レジストパターン２１を除去する。 (E) The etching process is continued, and the non-doped polysilicon film 7 remaining in the low etching rate region 11c is completely removed by overetching. Thus, the etching process is completed, and the floating gate 17 and the select gate 19 (see also FIGS. 2 and 3) are formed. Thereafter, the resist pattern 21 is removed.

この実施例では、フローティングゲート領域１１ａ及び周辺領域１１ｂのノンドープトポリシリコン膜７にＮ型不純物イオンを導入してＮ型ポリシリコン膜７ａとすることにより、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７のエッチングレートがフローティングゲート領域１１ａ及び周辺領域１１ｂの導電体膜のエッチングレートよりも小さくなるようにしているが、フローティングゲート領域１１ａ及び周辺領域１１ｂのノンドープトポリシリコン膜７にＰ型不純物イオンを導入することによっても同様の効果を得ることができる。 In this embodiment, N-type impurity ions are introduced into the non-doped polysilicon film 7 in the floating gate region 11a and the peripheral region 11b to form the N-type polysilicon film 7a, thereby forming the non-doped polysilicon in the low etching rate region 11c. The etching rate of the film 7 is set to be lower than the etching rate of the conductive film in the floating gate region 11a and the peripheral region 11b. However, the P-type impurity is added to the non-doped polysilicon film 7 in the floating gate region 11a and the peripheral region 11b. The same effect can be obtained by introducing ions.

図４は他の実施例においてフローティングゲート領域１１ａ及び周辺領域１１ｂのノンドープトポリシリコン膜７にＰ型不純物イオンを導入する工程を説明するための断面図である。 FIG. 4 is a cross-sectional view for explaining a process of introducing P-type impurity ions into the non-doped polysilicon film 7 in the floating gate region 11a and the peripheral region 11b in another embodiment.

図１（ａ）を参照して説明した工程と同様の工程によりノンドープトポリシリコン膜７を形成した後、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもつレジストパターン２５を形成する。イオン注入法により、レジストパターン２５をマスクにして、レジストパターン２５を開口しているフローティングゲート領域１１ａと周辺領域１１ｂのノンドープトポリシリコン膜７にボロンイオン又はＢＦ₂イオン（Ｐ型不純物イオン）を導入してＰ型ポリシリコン膜７ｂを形成する。この時、レジストパターン２５で覆われている低エッチングレート領域１１ｃのノンドープトポリシリコン膜７にはＰ型不純物イオンは導入されない。ボロンイオン又はＢＦ₂イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜５０ＫｅＶ、ドーズ量が１×１０¹⁴〜１×１０¹⁶／ｃｍ²程度である。 After forming the non-doped polysilicon film 7 by a process similar to that described with reference to FIG. 1A, a resist pattern 25 having openings in the floating gate region 11a and the peripheral region 11b is formed. Boron ions or BF ₂ ions (P-type impurity ions) are formed by ion implantation on the non-doped polysilicon film 7 in the floating gate region 11a and the peripheral region 11b opening the resist pattern 25 using the resist pattern 25 as a mask. The p-type polysilicon film 7b is formed by introduction. At this time, P-type impurity ions are not introduced into the non-doped polysilicon film 7 in the low etching rate region 11 c covered with the resist pattern 25. The implantation conditions of boron ions or BF ₂ ions are, for example, an implantation energy of 20 KeV to 50 KeV and a dose amount of about 1 × 10 ¹⁴ to 1 × 10 ¹⁶ / cm ² .

レジストパターン２５を除去した後、図１（ｄ）、図１（ｅ）を参照して説明した工程と同様の工程により、周辺領域１１ｂのＰ型ポリシリコン膜７ｂと低エッチングレート領域１１ｃのノンドープトポリシリコン膜７を除去してＰ型ポリシリコン膜７ｂからなるフローティングゲートを形成する。ここで、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７は、周辺領域１１ｂのＰ型ポリシリコン膜７ｂよりもエッチングレートが小さい。したがって、周辺領域１１ｂのＰ型ポリシリコン膜７ｂが除去されてフローティングゲートのパターニングが完了した時点で、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７は残存しており、プラズマエッチング処理によって発生した正電荷はフローティングゲートのみに集荷されず、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７へも分散される。これにより、フローティングゲートへの電荷の集中が防止され、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。 After removing the resist pattern 25, the non-doping of the P-type polysilicon film 7b in the peripheral region 11b and the low etching rate region 11c is performed by the same process as that described with reference to FIGS. 1 (d) and 1 (e). The polysilicon film 7 is removed to form a floating gate made of the P-type polysilicon film 7b. Here, the non-doped polysilicon film 7 in the low etching rate region 11c has a lower etching rate than the P-type polysilicon film 7b in the peripheral region 11b. Therefore, when the P-type polysilicon film 7b in the peripheral region 11b is removed and the patterning of the floating gate is completed, the non-doped polysilicon film 7 in the low etching rate region 11c remains and is generated by the plasma etching process. The positive charges are not collected only in the floating gate but are also dispersed in the non-doped polysilicon film 7 in the low etching rate region 11c. Thereby, concentration of charges on the floating gate is prevented, and plasma damage to the floating gate oxide film 5 can be reduced.

また、図１を参照して説明した実施例及び図４を参照して説明した実施例では、低エッチングレート領域１１ｃの導電体膜のエッチングレートを周辺領域１１ｂの導電体膜のエッチングレートに比べて小さくするために、低エッチングレート領域１１ｃの導電体膜としてノンドープトポリシリコン膜７を用いているが、本発明はこれに限定されるものではない。 Further, in the embodiment described with reference to FIG. 1 and the embodiment described with reference to FIG. 4, the etching rate of the conductive film in the low etching rate region 11c is compared with the etching rate of the conductive film in the peripheral region 11b. Therefore, the non-doped polysilicon film 7 is used as the conductor film in the low etching rate region 11c, but the present invention is not limited to this.

例えば、低エッチングレート領域１１ｃの導電体膜としてＰ型ポリシリコンを形成し、フローティングゲート領域１１ａ及び周辺領域１１ｂの導電体膜として低エッチングレート領域１１ｃのＰ型ポリシリコンよりも不純物イオン濃度が大きいＮ型ポリシリコンを形成してもよい。図５をその一例を参照して説明する。 For example, P-type polysilicon is formed as the conductor film in the low etching rate region 11c, and the impurity ion concentration is higher than the P-type polysilicon in the low etching rate region 11c as the conductor film in the floating gate region 11a and the peripheral region 11b. N-type polysilicon may be formed. FIG. 5 will be described with reference to an example.

図５は、さらに他の実施例において低エッチングレート領域１１ｃにＰ型ポリシリコンを形成し、フローティングゲート領域１１ａ及び周辺領域１１ｂにＮ型ポリシリコンを形成する工程を説明するための断面図である。 FIG. 5 is a cross-sectional view for explaining a process of forming P-type polysilicon in the low etching rate region 11c and forming N-type polysilicon in the floating gate region 11a and the peripheral region 11b in still another embodiment. .

図１（ａ）を参照して説明した工程と同様の工程によりノンドープトポリシリコンを形成した後、イオン注入法により、フローティングゲート領域１１ａ、周辺領域１１ｂ及び低エッチングレート領域１１ｃのノンドープトポリシリコンにボロンイオン又はＢＦ₂イオンを導入してＰ型ポリシリコン膜７ｃを形成する。ボロンイオン又はＢＦ₂イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜５０ＫｅＶ、ドーズ量が１×１０¹⁴〜１×１０¹⁶／ｃｍ²程度である。 After forming non-doped polysilicon by the same process as described with reference to FIG. 1A, the non-doped polysilicon of the floating gate region 11a, the peripheral region 11b, and the low etching rate region 11c is formed by ion implantation. Boron ions or BF ₂ ions are introduced into the p-type polysilicon film 7c. The implantation conditions of boron ions or BF ₂ ions are, for example, an implantation energy of 20 KeV to 50 KeV and a dose amount of about 1 × 10 ¹⁴ to 1 × 10 ¹⁶ / cm ² .

図１（ｂ）、図１（ｃ）を参照して説明した工程と同様の工程により、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもつカバー酸化膜９を形成した後、リンガラスを堆積して、カバー酸化膜９が開口しているフローティングゲート領域１１ａと周辺領域１１ｂのＰ型ポリシリコン膜７ｃにリンイオンを導入してＮ型ポリシリコン膜７ａを形成する。この時、カバー酸化膜９が開口していない低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃにはリンイオンは導入されない。ここで、Ｎ型ポリシリコン膜７ａの不純物イオン濃度はＰ型ポリシリコン膜７ｃの不純物イオン濃度よりも大きいので、低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃは、周辺領域１１ｂのＮ型ポリシリコン膜７ａよりもエッチングレートが小さくなっている。 After the cover oxide film 9 having openings in the floating gate region 11a and the peripheral region 11b is formed by a process similar to the process described with reference to FIGS. 1B and 1C, phosphorus glass is deposited. Then, phosphorus ions are introduced into the floating gate region 11a in which the cover oxide film 9 is opened and the P-type polysilicon film 7c in the peripheral region 11b to form the N-type polysilicon film 7a. At this time, phosphorus ions are not introduced into the P-type polysilicon film 7c in the low etching rate region 11c where the cover oxide film 9 is not opened. Here, since the impurity ion concentration of the N-type polysilicon film 7a is higher than the impurity ion concentration of the P-type polysilicon film 7c, the P-type polysilicon film 7c in the low etching rate region 11c is the N-type polysilicon in the peripheral region 11b. The etching rate is smaller than that of the silicon film 7a.

リンガラスを除去した後、図１（ｄ）、図１（ｅ）を参照して説明した工程と同様の工程により、周辺領域１１ｂのＮ型ポリシリコン膜７ａと低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃを除去してＮ型ポリシリコン膜７ａからなるフローティングゲートを形成する。ここで、低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃは周辺領域１１ｂのＮ型ポリシリコン膜７ａよりもエッチングレートが小さいので、周辺領域１１ｂのＮ型ポリシリコン膜７ａが除去されてフローティングゲートのパターニングが完了した時点で、低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃは残存しており、プラズマエッチング処理によって発生した正電荷はフローティングゲートのみに集荷されず、低エッチングレート領域１１ｃのＰ型ポリシリコン膜７ｃへも分散される。これにより、フローティングゲートへの電荷の集中が防止され、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。 After removing the phosphorus glass, the N-type polysilicon film 7a in the peripheral region 11b and the P-type in the low etching rate region 11c are performed in the same process as that described with reference to FIGS. 1 (d) and 1 (e). The polysilicon film 7c is removed to form a floating gate made of the N-type polysilicon film 7a. Here, since the P-type polysilicon film 7c in the low etching rate region 11c has a lower etching rate than the N-type polysilicon film 7a in the peripheral region 11b, the N-type polysilicon film 7a in the peripheral region 11b is removed and the floating gate is removed. When the patterning is completed, the P-type polysilicon film 7c in the low etching rate region 11c remains, and the positive charges generated by the plasma etching process are not collected only in the floating gate, and the P in the low etching rate region 11c is not collected. Also dispersed in the type polysilicon film 7c. Thereby, concentration of charges on the floating gate is prevented, and plasma damage to the floating gate oxide film 5 can be reduced.

図５を参照して説明した実施例では、フローティングゲート領域１１ａ、周辺領域１１ｂ及び低エッチングレート領域１１ｃのノンドープトポリシリコンにボロンイオン又はＢＦ₂イオンを導入してフローティングゲート領域１１ａ、周辺領域１１ｂ及び低エッチングレート領域１１ｃにＰ型ポリシリコン膜７ｃを形成しているが、他の方法により低エッチングレート領域１１ｃにＰ型ポリシリコン膜７ｃを形成してもよい。 In the embodiment described with reference to FIG. 5, boron ions or BF ₂ ions are introduced into the non-doped polysilicon of the floating gate region 11a, the peripheral region 11b, and the low etching rate region 11c to thereby form the floating gate region 11a and the peripheral region 11b. Although the P-type polysilicon film 7c is formed in the low etching rate region 11c, the P-type polysilicon film 7c may be formed in the low etching rate region 11c by other methods.

例えば、図６に示すように、ノンドープトポリシリコン膜７上にフローティングゲート領域１１ａ及び周辺領域１１を覆うレジストパターン２７を形成した状態で、ボロンイオン又はＢＦ₂イオンのイオン注入処理を行なって低エッチングレート領域１１ｃのみにＰ型ポリシリコン膜７ｃを形成するようにしてもよい。 For example, as shown in FIG. 6, in a state where a resist pattern 27 covering the floating gate region 11a and the peripheral region 11 is formed on the non-doped polysilicon film 7, an ion implantation process of boron ions or BF ₂ ions is performed. The P-type polysilicon film 7c may be formed only in the etching rate region 11c.

また、上記で説明した実施例では、フローティングゲート領域１１ａ及び周辺領域１１ｂにＮ型ポリシリコン膜７ａを形成する方法として、カバー酸化膜９の形成及びリンガラスの堆積を用いているが、他の方法によりＮ型ポリシリコン膜７ａを形成するようにしてもよい。 In the embodiment described above, formation of the cover oxide film 9 and deposition of phosphorous glass are used as a method of forming the N-type polysilicon film 7a in the floating gate region 11a and the peripheral region 11b. The N-type polysilicon film 7a may be formed by a method.

例えば、図７に示すように、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもち、低エッチングレート領域１１ｃを覆うレジストパターン２９を形成し、レジストパターン２９をマスクにしてリンイオン又はヒ素イオンを注入することによりＮ型ポリシリコン膜７ａを形成するようにしてもよい。リンイオン又はヒ素イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１×１０¹⁵〜１×１０¹⁷／ｃｍ²程度である。 For example, as shown in FIG. 7, a resist pattern 29 having openings in the floating gate region 11a and the peripheral region 11b and covering the low etching rate region 11c is formed, and phosphorus ions or arsenic ions are implanted using the resist pattern 29 as a mask. By doing so, the N-type polysilicon film 7a may be formed. The implantation conditions of phosphorus ions or arsenic ions are, for example, an implantation energy of 20 KeV to 100 KeV and a dose amount of about 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ² .

次に、フローティングゲート領域１１ａ及び周辺領域１１ｂと、低エッチングレート領域１１ｃで、Ｎ型不純物イオンの濃度差によりエッチングレートを異ならせた方法について図８を参照して説明する。
図８は、さらに他の実施例を説明するための概略的な工程断面図である。 Next, a method in which the etching rate in the floating gate region 11a and the peripheral region 11b and the low etching rate region 11c are made different depending on the concentration difference of N-type impurity ions will be described with reference to FIG.
FIG. 8 is a schematic process cross-sectional view for explaining still another embodiment.

（ａ）図１（ａ）を参照して説明した工程と同様の工程により、シリコン基板１にフィールド酸化膜３、フローティングゲート酸化膜５、ノンドープトポリシリコンを形成する。高抵抗体素子の抵抗を調整するため、イオン注入法により、ノンドープトポリシリコン全面にＮ型不純物イオンであるリンイオン又はヒ素イオンを例えば注入エネルギーが２０ＫｅＶ〜５０ＫｅＶ、ドーズ量が１×１０¹⁴〜１×１０¹⁵／ｃｍ²程度の条件で注入して低濃度Ｎ型ポリシリコン膜７ｄを形成する。 (A) A field oxide film 3, a floating gate oxide film 5, and non-doped polysilicon are formed on the silicon substrate 1 by a process similar to the process described with reference to FIG. In order to adjust the resistance of the high resistance element, phosphorous ions or arsenic ions, which are N-type impurity ions, are implanted into the entire surface of the non-doped polysilicon by ion implantation, for example, with an implantation energy of 20 KeV to 50 KeV and a dose of 1 × 10 ¹⁴ to 1 The low concentration N-type polysilicon film 7d is formed by implantation under the condition of about × 10 ¹⁵ / cm ² .

（ｂ）低濃度Ｎ型ポリシリコン膜７ｄ上に、ＣＶＤ法によりカバー酸化膜９を約３００ｎｍの膜厚に堆積する。写真製版技術により、低エッチングレート領域１１ｃ及び高抵抗体領域１１ｄを覆い、フローティングゲート領域１１ａ、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅに開口部をもつレジストパターン３１を形成する。エッチング技術により、レジストパターン３１をマスクにしてフローティングゲート領域１１ａ、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅのカバー酸化膜９を除去する。ここで高抵抗体周辺領域１１ｅは高抵抗体領域１１ｄを囲って設けられている。また、フローティングゲート領域１１ａ、周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウト例は図２及び図３と同様である。 (B) A cover oxide film 9 is deposited to a thickness of about 300 nm on the low-concentration N-type polysilicon film 7d by the CVD method. A resist pattern 31 that covers the low etching rate region 11c and the high resistance region 11d and has openings in the floating gate region 11a, the peripheral region 11b, and the high resistance peripheral region 11e is formed by photolithography. The cover oxide film 9 in the floating gate region 11a, the peripheral region 11b, and the high resistor peripheral region 11e is removed by an etching technique using the resist pattern 31 as a mask. Here, the high resistor peripheral region 11e is provided so as to surround the high resistor region 11d. Further, layout examples of the floating gate region 11a, the peripheral region 11b, and the low etching rate region 11c are the same as those in FIGS.

（ｃ）レジストパターン３１を除去する。低濃度Ｎ型ポリシリコン膜７ｄ上及びカバー酸化膜９上にリンガラスを堆積し、カバー酸化膜９が開口しているフローティングゲート領域１１ａ、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅの低濃度Ｎ型ポリシリコン膜７ｄにリンイオンを導入してＮ型ポリシリコン膜７ａを形成する。この時、カバー酸化膜９が開口していない低エッチングレート領域１１ｃ及び高抵抗体領域１１ｄの低濃度Ｎ型ポリシリコン膜７ｄにはリンイオンは導入されない。Ｎ型ポリシリコン膜７ａの不純物イオン濃度は低濃度Ｎ型ポリシリコン膜７ｄの不純物イオン濃度よりも大きい。 (C) The resist pattern 31 is removed. Phosphor glass is deposited on the low-concentration N-type polysilicon film 7d and the cover oxide film 9, and the low-concentration N of the floating gate region 11a, the peripheral region 11b, and the high resistor peripheral region 11e in which the cover oxide film 9 is opened. Phosphorus ions are introduced into the type polysilicon film 7d to form the N type polysilicon film 7a. At this time, phosphorus ions are not introduced into the low concentration N-type polysilicon film 7d in the low etching rate region 11c and the high resistance region 11d where the cover oxide film 9 is not opened. The impurity ion concentration of the N-type polysilicon film 7a is higher than the impurity ion concentration of the low-concentration N-type polysilicon film 7d.

（ｄ）リンガラスとカバー酸化膜９を除去する。写真製版技術により、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａと高抵抗体領域１１ｄの低濃度Ｎ型ポリシリコン膜７ｄを覆うレジストパターン３３を形成する。フローティングゲート１７及び高抵抗体３５をパターニングするために、プラズマエッチングにより、レジストパターン３３をマスクにしてＮ型ポリシリコン膜７ａ及び低濃度Ｎ型ポリシリコン膜７ｄのエッチングを行なう。図８（ｄ）はこのエッチング工程において、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅのＮ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。周辺領域１１ｂ及び高抵抗体周辺領域１１ｅのＮ型ポリシリコン膜７ａと低エッチングレート領域１１ｃの低濃度Ｎ型ポリシリコン膜７ｄにおいてエッチングレート差があるため、周辺領域１１ｂ及び高抵抗体周辺領域１１ｅのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７及び高抵抗体３５のパターニングが完了した時点で、Ｎ型ポリシリコン膜７ａに比べてエッチングレートが小さい低エッチングレート領域１１ｃの低濃度Ｎ型ポリシリコン膜７ｄは残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７と高抵抗体３５に集荷されず、低エッチングレート領域１１ｃの低濃度Ｎ型ポリシリコン膜７ｄへも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。 (D) The phosphorus glass and the cover oxide film 9 are removed. A resist pattern 33 is formed by photolithography so as to cover the N-type polysilicon film 7a in the floating gate region 11a, which is the region where the N-type polysilicon film 7a remains, and the low-concentration N-type polysilicon film 7d in the high-resistance region 11d. . In order to pattern the floating gate 17 and the high resistor 35, the N-type polysilicon film 7a and the low-concentration N-type polysilicon film 7d are etched by plasma etching using the resist pattern 33 as a mask. FIG. 8D is a schematic view at the time when the etching removal of the N-type polysilicon film 7a in the peripheral region 11b and the high resistor peripheral region 11e is completed in this etching step. Since there is an etching rate difference between the N-type polysilicon film 7a in the peripheral region 11b and the high-resistance peripheral region 11e and the low-concentration N-type polysilicon film 7d in the low etching rate region 11c, the peripheral region 11b and the high-resistance peripheral region 11e When the N-type polysilicon film 7a is removed and the patterning of the floating gate 17 and the high resistor 35 is completed, the low-concentration N-type in the low etching rate region 11c having a lower etching rate than that of the N-type polysilicon film 7a. The polysilicon film 7d remains. As a result, the positive charges 23 generated by the plasma etching process are not collected by the floating gate 17 and the high resistor 35, but are also dispersed in the low concentration N-type polysilicon film 7d in the low etching rate region 11c. Further, excessive charge-up to the floating gate 17 can be prevented, and plasma damage to the floating gate oxide film 5 can be reduced.

（ｅ）エッチング処理を継続し、低エッチングレート領域１１ｃに残存する低濃度Ｎ型ポリシリコン膜７ｄをオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７及び高抵抗体３５が形成される。その後、レジストパターン３３を除去する。 (E) The etching process is continued, and the low-concentration N-type polysilicon film 7d remaining in the low etching rate region 11c is completely removed by overetching. Thus, the etching process is completed, and the floating gate 17 and the high resistance body 35 are formed. Thereafter, the resist pattern 33 is removed.

この実施例では、低エッチングレート領域１１ｃの導電体膜を低濃度Ｎ型ポリシリコン膜７ｄにより形成し、周辺領域１１ｂの導電体膜を低濃度Ｎ型ポリシリコン膜７ｄよりも不純物イオン濃度が大きいＮ型ポリシリコン膜７ａにより形成しているが、低エッチングレート領域１１ｃの導電体膜をＰ型ポリシリコン膜により形成し、周辺領域１１ｂの導電体膜を低エッチングレート領域１１ｃのＰ型ポリシリコン膜よりも不純物イオン濃度が大きいＮ型ポリシリコン膜により形成してもよい。この場合、低エッチングレート領域１１ｃのＰ型ポリシリコン膜は周辺領域１１ｂのＮ型ポリシリコン膜よりもエッチングレートが小さくなる。 In this embodiment, the conductor film in the low etching rate region 11c is formed by the low-concentration N-type polysilicon film 7d, and the conductor film in the peripheral region 11b has a higher impurity ion concentration than the low-concentration N-type polysilicon film 7d. Although formed by the N-type polysilicon film 7a, the conductor film in the low etching rate region 11c is formed by the P-type polysilicon film, and the conductor film in the peripheral region 11b is formed by the P-type polysilicon in the low etching rate region 11c. An N-type polysilicon film having a higher impurity ion concentration than the film may be used. In this case, the P-type polysilicon film in the low etching rate region 11c has a lower etching rate than the N-type polysilicon film in the peripheral region 11b.

図９はさらに他の実施例を説明するための概略的な工程断面図である。図９を参照して２層ポリシリコンプロセスを採用したフローティングゲートを不揮発性半導体メモリに本発明を適用した場合について説明する。 FIG. 9 is a schematic process cross-sectional view for explaining still another embodiment. A case where the present invention is applied to a nonvolatile semiconductor memory using a floating gate employing a two-layer polysilicon process will be described with reference to FIG.

（ａ）図１（ａ）を参照して説明した工程と同様の工程により、シリコン基板１にフィールド酸化膜３、フローティングゲート酸化膜５、ノンドープトポリシリコン膜７を形成する。図７を参照して説明した工程と同様の工程により、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもち、低エッチングレート領域１１ｃを覆うレジストパターン２９を形成し、レジストパターン２９をマスクにしてリンイオン又はヒ素イオンを注入することによりフローティングゲート領域１１ａ及び周辺領域１１ｂにＮ型ポリシリコン膜７ａを形成する。リンイオン又はヒ素イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１×１０¹⁵〜１×１０¹⁷／ｃｍ²程度である。 (A) A field oxide film 3, a floating gate oxide film 5, and a non-doped polysilicon film 7 are formed on the silicon substrate 1 by a process similar to that described with reference to FIG. A resist pattern 29 having openings in the floating gate region 11a and the peripheral region 11b and covering the low etching rate region 11c is formed by a process similar to the process described with reference to FIG. 7, and the resist pattern 29 is used as a mask. By implanting phosphorus ions or arsenic ions, an N-type polysilicon film 7a is formed in the floating gate region 11a and the peripheral region 11b. The implantation conditions of phosphorus ions or arsenic ions are, for example, an implantation energy of 20 KeV to 100 KeV and a dose amount of about 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ² .

（ｂ）レジストパターン２９を除去する。Ｎ型ポリシリコン膜７ａ上及びノンドープトポリシリコン膜７上に膜厚が酸化膜換算で２５ｎｍ程度のＯＮ膜３７を形成する。写真製版技術により、ＯＮ膜３７上に、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａを覆うレジストパターン２１を形成する。 (B) The resist pattern 29 is removed. An ON film 37 having a thickness of about 25 nm in terms of oxide film is formed on the N-type polysilicon film 7a and the non-doped polysilicon film 7. A resist pattern 21 that covers the N-type polysilicon film 7a in the floating gate region 11a, which is a region where the N-type polysilicon film 7a is left, is formed on the ON film 37 by photolithography.

（ｃ）フローティングゲート１７をパターニングするために、プラズマエッチングにより、レジストパターン２１をマスクにしてＯＮ膜３７、Ｎ型ポリシリコン膜７ａ及びノンドープトポリシリコン膜７のエッチングを行なう。図９（ｃ）はこのエッチング工程において、ＯＮ膜３７及び周辺領域１１ｂのＮ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。周辺領域１１ｂのＮ型ポリシリコン膜７ａと低エッチングレート領域１１ｃのノンドープトポリシリコン膜７においてエッチングレート差があるため、周辺領域１１ｂのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７のパターニングが完了した時点で、Ｎ型ポリシリコン膜７ａに比べてエッチングレートが小さい低エッチングレート領域１１ｃのノンドープトポリシリコン膜７は残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７のみに集荷されず、低エッチングレート領域１１ｃのノンドープトポリシリコン膜７へも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。 (C) In order to pattern the floating gate 17, the ON film 37, the N-type polysilicon film 7a and the non-doped polysilicon film 7 are etched by plasma etching using the resist pattern 21 as a mask. FIG. 9C is a schematic view at the time when the etching removal of the ON film 37 and the N-type polysilicon film 7a in the peripheral region 11b is completed in this etching process. Since there is a difference in etching rate between the N-type polysilicon film 7a in the peripheral region 11b and the non-doped polysilicon film 7 in the low etching rate region 11c, the N-type polysilicon film 7a in the peripheral region 11b is removed and the floating gate 17 is patterned. When the step is completed, the non-doped polysilicon film 7 in the low etching rate region 11c having a lower etching rate than the N-type polysilicon film 7a remains. As a result, the positive charges 23 generated by the plasma etching process are not collected only in the floating gate 17 but are also dispersed in the non-doped polysilicon film 7 in the low etching rate region 11c. Further, excessive charge-up to the floating gate 17 can be prevented, and plasma damage to the floating gate oxide film 5 can be reduced.

（ｄ）エッチング処理を継続し、低エッチングレート領域１１ｃに残存するノンドープトポリシリコン膜７をオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７が形成される。その後、レジストパターン２１を除去する。コントロールゲート３９となるポリシリコンを堆積し、パターニングすることによってフローティングゲート１７上にＯＮ膜３７を介してコントロールゲート３９を形成し、スタックゲートを形成する。 (D) The etching process is continued, and the non-doped polysilicon film 7 remaining in the low etching rate region 11c is completely removed by overetching. Thereby, the etching process is completed, and the floating gate 17 is formed. Thereafter, the resist pattern 21 is removed. Polysilicon to be the control gate 39 is deposited and patterned to form the control gate 39 on the floating gate 17 via the ON film 37, thereby forming a stack gate.

図９を参照して説明した実施例において、フローティングゲート１７の形成方法は、図１、図４〜図８を参照して説明した各実施例による形成方法のいずれを用いてもよい。 In the embodiment described with reference to FIG. 9, the formation method of the floating gate 17 may be any of the formation methods according to the embodiments described with reference to FIGS. 1 and 4 to 8.

上記実施例では、低エッチングレート領域１１ｃの導電体膜のエッチングレートを周辺領域１１ｂの導電体膜のエッチングレートよりも小さくすることにより、周辺領域１１ｂの導電体膜のエッチング除去が完了した時点でエッチングレート領域１１ｃの導電体膜が残存しているようにした。 In the above embodiment, when the etching rate of the conductive film in the peripheral region 11b is completed by making the etching rate of the conductive film in the low etching rate region 11c smaller than the etching rate of the conductive film in the peripheral region 11b. The conductor film in the etching rate region 11c remains.

次に、周辺領域１１ｂと低エッチングレート領域１１ｃで導電体膜の膜厚を異ならせることにより、周辺領域１１ｂの導電体膜のエッチング除去が完了した時点でエッチングレート領域１１ｃの導電体膜が残存しているようにする実施例について説明する。
図１０はさらに他の実施例を説明するための概略的な工程断面図である。 Next, by changing the film thickness of the conductor film in the peripheral region 11b and the low etching rate region 11c, when the etching removal of the conductor film in the peripheral region 11b is completed, the conductor film in the etching rate region 11c remains. An embodiment to be performed will be described.
FIG. 10 is a schematic process cross-sectional view for explaining still another embodiment.

（ａ）図１（ａ）を参照して説明した工程と同様の工程により、シリコン基板１にフィールド酸化膜３、フローティングゲート酸化膜５、ノンドープトポリシリコンを形成する。ここで、ノンドープトポリシリコンの膜厚は、所望するフローティングゲートの膜厚よりも例えば５０〜１００ｎｍ程度の膜厚だけ厚く形成しておく。イオン注入法又はリンガラスの堆積により、ノンドープポリシリコンにリンイオン又はヒ素イオンを導入してフローティングゲート領域１１ａ、周辺領域１１ｂ及び厚膜領域１１ｆにＮ型ポリシリコン膜７ａを形成する。イオン注入法を用いる場合、リンイオン又はヒ素イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１×１０¹⁵〜１×１０¹⁷／ｃｍ²程度である。また、厚膜領域１１ｆのレイアウトは図２又は図３を参照して説明した低エッチングレート領域１１ｃのレイアウトと同様である。 (A) A field oxide film 3, a floating gate oxide film 5, and non-doped polysilicon are formed on the silicon substrate 1 by a process similar to the process described with reference to FIG. Here, the film thickness of the non-doped polysilicon is formed to be thicker by, for example, about 50 to 100 nm than the desired thickness of the floating gate. By ion implantation or deposition of phosphorus glass, phosphorus ions or arsenic ions are introduced into the non-doped polysilicon to form the N-type polysilicon film 7a in the floating gate region 11a, the peripheral region 11b, and the thick film region 11f. When the ion implantation method is used, the implantation conditions of phosphorus ions or arsenic ions are, for example, an implantation energy of 20 KeV to 100 KeV and a dose amount of about 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ² . The layout of the thick film region 11f is the same as the layout of the low etching rate region 11c described with reference to FIG.

（ｂ）写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもち、厚膜領域１１ｆを覆うレジストパターン４５を形成する。 (B) A resist pattern 45 having openings in the floating gate region 11a and the peripheral region 11b and covering the thick film region 11f is formed on the N-type polysilicon film 7a by photolithography.

（ｃ）エッチング技術により、レジストパターン４５をマスクにしてフローティングゲート領域１１ａ及び周辺領域１１ｂのＮ型ポリシリコン膜７ａを例えば５０〜１００ｎｍ程度の膜厚だけエッチング除去する。その後、レジストパターン４５を除去する。これにより、Ｎ型ポリシリコン膜７ａの表面に段差が生じ、フローティングゲート領域１１ａ及び周辺領域１１ｂに比べて、厚膜領域１１ｆのＮ型ポリシリコン膜７ａの膜厚は厚くなる。 (C) Using the resist pattern 45 as a mask, the N-type polysilicon film 7a in the floating gate region 11a and the peripheral region 11b is removed by etching to a thickness of about 50 to 100 nm, for example. Thereafter, the resist pattern 45 is removed. Thereby, a step is generated on the surface of the N-type polysilicon film 7a, and the film thickness of the N-type polysilicon film 7a in the thick film region 11f is thicker than that of the floating gate region 11a and the peripheral region 11b.

（ｄ）写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａを覆うレジストパターン２１を形成する。フローティングゲート１７をパターニングするために、プラズマエッチングにより、レジストパターン２１をマスクにしてＮ型ポリシリコン膜７ａのエッチングを行なう。図１０（ｄ）はこのエッチング工程において、周辺領域１１ｂのＮ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。エッチング処理の開始時点において、厚膜領域１１ｆのＮ型ポリシリコン膜７ａは周辺領域１１ｂのＮ型ポリシリコン膜７ａに比べて厚く形成されているので、周辺領域１１ｂのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７のパターニングが完了した時点で、厚膜領域１１ｆに残存しているＮ型ポリシリコン膜７ａは残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７のみに集荷されず、厚膜領域１１ｆのＮ型ポリシリコン膜７ａへも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。 (D) A resist pattern 21 that covers the N-type polysilicon film 7a in the floating gate region 11a, which is a region where the N-type polysilicon film 7a is left, is formed on the N-type polysilicon film 7a by photolithography. In order to pattern the floating gate 17, the N-type polysilicon film 7a is etched by plasma etching using the resist pattern 21 as a mask. FIG. 10D is a schematic diagram at the time when the etching removal of the N-type polysilicon film 7a in the peripheral region 11b is completed in this etching step. Since the N-type polysilicon film 7a in the thick film region 11f is formed thicker than the N-type polysilicon film 7a in the peripheral region 11b at the start of the etching process, the N-type polysilicon film 7a in the peripheral region 11b is formed. When the floating gate 17 is patterned after being removed, the N-type polysilicon film 7a remaining in the thick film region 11f remains. As a result, the positive charges 23 generated by the plasma etching process are not collected only in the floating gate 17, but are also dispersed in the N-type polysilicon film 7a in the thick film region 11f. Further, excessive charge-up to the floating gate 17 can be prevented, and plasma damage to the floating gate oxide film 5 can be reduced.

（ｅ）エッチング処理を継続し、厚膜領域１１ｆに残存するＮ型ポリシリコン膜７ａをオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７が形成される。 (E) The etching process is continued, and the N-type polysilicon film 7a remaining in the thick film region 11f is completely removed by overetching. Thereby, the etching process is completed, and the floating gate 17 is formed.

この実施例では、周辺領域１１ｂと厚膜領域１１ｆで導電体膜のエッチングレートは同じであるが、図１、図４〜図９を参照して説明した各実施例と同様に、周辺領域１１ｂの導電体膜に比べて厚膜領域１１ｆの導電体膜のエッチングレートが小さくなるように、周辺領域１１ｂと厚膜領域１１ｆで導電体膜のエッチングレート差を付けてもよい。 In this embodiment, the etching rate of the conductor film is the same in the peripheral region 11b and the thick film region 11f, but in the same manner as each embodiment described with reference to FIGS. 1 and 4 to 9, the peripheral region 11b. The etching rate difference of the conductor film may be set between the peripheral region 11b and the thick film region 11f so that the etching rate of the conductor film in the thick film region 11f is smaller than that of the conductive film.

図１１は、周辺領域１１ｂと厚膜領域１１ｆで導電体膜の膜厚を異ならせることにより、周辺領域１１ｂの導電体膜のエッチング除去が完了した時点でエッチングレート領域１１ｃの導電体膜が残存しているようにする他の実施例を説明するための概略的な工程断面図である。 FIG. 11 shows that the conductor film in the etching rate region 11c remains when etching removal of the conductor film in the peripheral region 11b is completed by making the film thickness of the conductor film different in the peripheral region 11b and the thick film region 11f. It is a schematic process sectional drawing for demonstrating the other Example made to do.

（ａ）図１（ａ）を参照して説明した工程と同様の工程により、シリコン基板１にフィールド酸化膜３、フローティングゲート酸化膜５、ノンドープトポリシリコン膜４３を形成する。ここでノンドープトポリシリコン膜４３の膜厚は例えば５０〜１００ｎｍ程度である。写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、フローティングゲート領域１１ａ及び周辺領域１１ｂに開口部をもち、厚膜領域１１ｆを覆うレジストパターン４５を形成する。 (A) A field oxide film 3, a floating gate oxide film 5, and a non-doped polysilicon film 43 are formed on the silicon substrate 1 by the same process as described with reference to FIG. Here, the film thickness of the non-doped polysilicon film 43 is, for example, about 50 to 100 nm. A resist pattern 45 having openings in the floating gate region 11a and the peripheral region 11b and covering the thick film region 11f is formed on the N-type polysilicon film 7a by photolithography.

（ｂ）エッチング技術により、レジストパターン４５をマスクにしてフローティングゲート領域１１ａ及び周辺領域１１ｂのノンドープトポリシリコン膜４３を除去する。その後、レジストパターン４１を除去する。これにより、厚膜領域１１ｆのみにノンドープトポリシリコン膜４３が形成されている。レジストパターン４５を除去する。 (B) The non-doped polysilicon film 43 in the floating gate region 11a and the peripheral region 11b is removed by an etching technique using the resist pattern 45 as a mask. Thereafter, the resist pattern 41 is removed. Thereby, the non-doped polysilicon film 43 is formed only in the thick film region 11f. The resist pattern 45 is removed.

（ｃ）フィールド酸化膜３上、フローティングゲート酸化膜５上及びノンドープトポリシリコン膜４３に膜厚が４００ｎｍ程度で不純物イオンが導入されていないノンドープトポリシリコンを堆積する。イオン注入法又はリンガラスの堆積により、ノンドープポリシリコンにリンイオン又はヒ素イオンを導入してフローティングゲート領域１１ａ、周辺領域１１ｂ及び厚膜領域１１ｆにＮ型ポリシリコン膜７ａを形成する。イオン注入法を用いる場合、リンイオン又はヒ素イオンの注入条件は、例えば注入エネルギーが２０ＫｅＶ〜１００ＫｅＶ、ドーズ量が１×１０¹⁵〜１×１０¹⁷／ｃｍ²程度である。 (C) Non-doped polysilicon having a thickness of about 400 nm and having no impurity ions introduced is deposited on the field oxide film 3, the floating gate oxide film 5, and the non-doped polysilicon film 43. By ion implantation or deposition of phosphorus glass, phosphorus ions or arsenic ions are introduced into the non-doped polysilicon to form the N-type polysilicon film 7a in the floating gate region 11a, the peripheral region 11b, and the thick film region 11f. When the ion implantation method is used, the implantation conditions of phosphorus ions or arsenic ions are, for example, an implantation energy of 20 KeV to 100 KeV and a dose amount of about 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ² .

（ｄ）写真製版技術により、Ｎ型ポリシリコン膜７ａ上に、Ｎ型ポリシリコン膜７ａを残す領域であるフローティングゲート領域１１ａのＮ型ポリシリコン膜７ａを覆うレジストパターン２１を形成する。フローティングゲート１７をパターニングするために、プラズマエッチングにより、レジストパターン２１をマスクにしてＮ型ポリシリコン膜７ａのエッチングを行なう。図１１（ｄ）はこのエッチング工程において、周辺領域１１ｂ及び厚膜領域１１ｆのＮ型ポリシリコン膜７ａのエッチング除去が完了した時点での模式図である。エッチング処理の開始時点において、厚膜領域１１ｆのＮ型ポリシリコン膜７ａの下にはノンドープトポリシリコン膜４３が形成されているので、周辺領域１１ｂ及び厚膜領域１１ｆのＮ型ポリシリコン膜７ａが除去されてフローティングゲート１７のパターニングが完了した時点で、厚膜領域１１ｆのノンドープトポリシリコン膜４３は残存している。これにより、プラズマエッチング処理によって発生した正電荷２３はフローティングゲート１７のみに集荷されず、厚膜領域１１ｆに残存しているノンドープトポリシリコン膜４３へも分散される。そして、フローティングゲート１７への過剰なチャージアップを防ぎ、フローティングゲート酸化膜５へのプラズマダメージを低減することができる。 (D) A resist pattern 21 that covers the N-type polysilicon film 7a in the floating gate region 11a, which is a region where the N-type polysilicon film 7a is left, is formed on the N-type polysilicon film 7a by photolithography. In order to pattern the floating gate 17, the N-type polysilicon film 7a is etched by plasma etching using the resist pattern 21 as a mask. FIG. 11D is a schematic diagram at the time when the etching removal of the N-type polysilicon film 7a in the peripheral region 11b and the thick film region 11f is completed in this etching step. Since the non-doped polysilicon film 43 is formed under the N-type polysilicon film 7a in the thick film region 11f at the start of the etching process, the N-type polysilicon film 7a in the peripheral region 11b and the thick film region 11f is formed. Is removed and the patterning of the floating gate 17 is completed, the non-doped polysilicon film 43 in the thick film region 11f remains. As a result, the positive charges 23 generated by the plasma etching process are not collected only in the floating gate 17 but are also dispersed in the non-doped polysilicon film 43 remaining in the thick film region 11f. Further, excessive charge-up to the floating gate 17 can be prevented, and plasma damage to the floating gate oxide film 5 can be reduced.

（ｅ）エッチング処理を継続し、厚膜領域１１ｆに残存するノンドープトポリシリコン膜４３をオーバーエッチングにより完全に除去する。これによりエッチング工程が完了し、フローティングゲート１７が形成される。 (E) The etching process is continued, and the non-doped polysilicon film 43 remaining in the thick film region 11f is completely removed by overetching. Thereby, the etching process is completed, and the floating gate 17 is formed.

この実施例では、周辺領域１１ｂと厚膜領域１１ｆでＮ型ポリシリコン膜７ａのエッチングレートは同じであるが、図１、図４〜図９を参照して説明した各実施例と同様に、周辺領域１１ｂの導電体膜に比べて厚膜領域１１ｆの導電体膜のエッチングレートが小さくなるように、周辺領域１１ｂと厚膜領域１１ｆで導電体膜のエッチングレート差を付けてもよい。 In this embodiment, the etching rate of the N-type polysilicon film 7a is the same in the peripheral region 11b and the thick film region 11f. However, as in each of the embodiments described with reference to FIGS. The etching rate difference between the conductor film in the peripheral region 11b and the thick film region 11f may be set so that the etching rate of the conductor film in the thick film region 11f is smaller than that in the peripheral region 11b.

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。 As mentioned above, although the Example of this invention was described, this invention is not limited to these, A dimension, a shape, material, arrangement | positioning, a manufacturing process condition, etc. are examples, This book described in the claim Various modifications are possible within the scope of the invention.

例えば、上記実施例では、半導体メモリのフローティングゲート及びセレクトゲートの形成に本発明の製造方法を適用しているが、本発明はこれに限定されるものではなく、例えば半導体メモリのコントロールゲート、ＭＯＳトランジスタのゲート、キャパシタの電極、特にキャパシタの上部電極の形成に本発明の製造方法を適用できる。 For example, in the above embodiment, the manufacturing method of the present invention is applied to the formation of the floating gate and the select gate of the semiconductor memory. However, the present invention is not limited to this, for example, the control gate of the semiconductor memory, the MOS The manufacturing method of the present invention can be applied to the formation of transistor gates, capacitor electrodes, particularly capacitor upper electrodes.

また、上記実施例では、エッチング対象である導電体膜としてポリシリコンを用いているが、エッチング対象である導電体膜はアモルファスシリコンであってもよいし、金属材料であってもよい。 Further, in the above embodiment, polysilicon is used as the conductor film to be etched, but the conductor film to be etched may be amorphous silicon or a metal material.

一実施例を説明するための概略的な工程断面図である。It is a schematic process sectional drawing for demonstrating one Example. 不揮発性半導体メモリの平面図に仮想的に周辺領域１１ｂ及び低エッチングレート領域１１ｃのレイアウト例を図示した概略図である。It is the schematic which illustrated the example of a layout of the peripheral region 11b and the low etching rate area | region 11c on the top view of a non-volatile semiconductor memory virtually. 不揮発性半導体メモリの平面図に仮想的に周辺領域１１ｂ及び低エッチングレート領域１１ｃの他のレイアウト例を図示した概略図である。It is the schematic which illustrated other layout examples of the peripheral region 11b and the low etching rate area | region 11c virtually on the top view of a non-volatile semiconductor memory. 他の実施例の一部の工程を説明するための断面図である。It is sectional drawing for demonstrating the one part process of another Example. さらに他の実施例の一部の工程を説明するための断面図である。It is sectional drawing for demonstrating the one part process of other Example. さらに他の実施例の一部の工程を説明するための断面図である。It is sectional drawing for demonstrating the one part process of other Example. さらに他の実施例の一部の工程を説明するための断面図である。It is sectional drawing for demonstrating the one part process of other Example. さらに他の実施例を説明するための概略的な工程断面図である。Furthermore, it is a schematic process sectional drawing for demonstrating another Example. さらに他の実施例を説明するための概略的な工程断面図である。Furthermore, it is a schematic process sectional drawing for demonstrating another Example. さらに他の実施例を説明するための概略的な工程断面図である。Furthermore, it is a schematic process sectional drawing for demonstrating another Example. さらに他の実施例を説明するための概略的な工程断面図である。Furthermore, it is a schematic process sectional drawing for demonstrating another Example. 従来のフローティングゲート加工時の模式的な断面図である。It is typical sectional drawing at the time of the conventional floating gate process. 従来のフローティングゲート加工を用いて形成した不揮発性半導体メモリであって、アレイ型と単体型における保持特性を示す図であり、横軸は加熱によるストレス加速時間（時間）、縦軸はセル電流値（μＡ）を示す。It is a non-volatile semiconductor memory formed by using conventional floating gate processing, and shows the retention characteristics in the array type and the single type. The horizontal axis is the stress acceleration time (time) due to heating, and the vertical axis is the cell current value. (ΜA) is shown. 従来のＥＰＲＯＭの概略的な平面図である。It is a schematic plan view of a conventional EPROM.

Explanation of symbols

１シリコン基板（半導体ウェハ）
５フローティングゲート酸化膜（絶縁膜）
７ノンドープトポリシリコン膜
７ａＮ型ポリシリコン膜
７ｂ，７ｃＰ型ポリシリコン膜
７ｄ低濃度Ｎ型ポリシリコン膜
１１ａフローティングゲート領域（導電体膜を残す領域）
１１ｂ周辺領域（除去する領域）
１１ｃ低エッチングレート領域
１１ｆ厚膜領域
１７フローティングゲート
２１，３３レジストパターン（マスクパターン）
２３正電荷 1 Silicon substrate (semiconductor wafer)
5 Floating gate oxide film (insulating film)
7 Non-doped polysilicon film 7a N-type polysilicon film 7b, 7c P-type polysilicon film 7d Low-concentration N-type polysilicon film 11a Floating gate region (region where conductor film is left)
11b Peripheral area (area to be removed)
11c Low etching rate region 11f Thick film region 17 Floating gates 21, 33 Resist pattern (mask pattern)
23 positive charge

Claims

A conductor film forming step of forming a conductor film on the semiconductor wafer via an insulating film; a mask pattern forming step of forming a mask pattern covering the region where the conductor film is left on the conductor film; and plasma etching In the method of manufacturing a semiconductor device including an etching process in that order for processing the conductor film into a desired pattern using the mask pattern as a mask,
In the conductor film forming step, at least a part of a region that is a region where the conductor film is removed in the etching step and is spaced from the region where the conductor film is left is formed on the conductor film. Forming the conductor film to remain after the removal of the region adjacent to the remaining region is completed,
In the etching step, after the removal of the region adjacent to the region where the conductor film is left is completed, the etching process is continued so as to remove the conductor film remaining in the region where the conductor film is removed. A method of manufacturing a semiconductor device.

In the conductor film forming step, the etching rate of at least a part of the region that is spaced from the region where the conductor film is left is lower than the etching rate of the region adjacent to the region where the conductor film is left. The method of manufacturing a semiconductor device according to claim 1, wherein the conductor film is formed as described above.

The conductor film is polysilicon or amorphous silicon,
In the conductor film forming step, a low etching rate region in which an etching rate is smaller than other regions from which the conductor film is removed is formed of non-doped silicon into which impurity ions are not introduced, and the conductor 3. The method of manufacturing a semiconductor device according to claim 2, wherein the other region from which the film is removed is formed by doped silicon into which N-type impurity ions or P-type impurity ions are introduced.

The conductor film is polysilicon or amorphous silicon,
In the conductor film forming step, the low etching rate region in which the etching rate is smaller than other regions from which the conductor film is removed is formed by doped silicon into which N-type impurity ions or P-type impurity ions are introduced. 3. The other region formed and removed from the conductive film is formed by doped silicon into which N-type impurity ions are introduced at a concentration higher than the impurity ion concentration introduced into the low etching rate region. Semiconductor device manufacturing method.

In the conductor film forming step, the film thickness of at least a part of the area having a gap from the area where the conductor film is left is larger than the film thickness of the area adjacent to the area where the conductor film is left. The method of manufacturing a semiconductor device according to claim 1, wherein the conductor film is formed as described above.

The conductor film is polysilicon or amorphous silicon,
6. The method of manufacturing a semiconductor device according to claim 1, wherein the region where the conductor film is left constitutes a floating gate of a semiconductor memory.