JP2009187973A - Fabrication process of semiconductor device, and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a fabrication process of a semiconductor device which forms a tensile stress film and a compressive stress film, respectively, in an NMOS formation region and a PMOS formation region without causing such a problem as formation of a recess in an isolation portion or etching residue, and to provide a semiconductor device. <P>SOLUTION: After a first mask 26 having a first opening 28 for exposing an NMOS formation region 7 selectively is formed on a semiconductor layer 4, a tensile stress film 23 is formed thereon, and then the first mask 26 is removed along with the tensile stress film 23 formed on the first mask 26. Meanwhile, after a second mask 27 having a second opening 29 for exposing a PMOS formation region 6 selectively is formed on the semiconductor layer 4 and then a compressive stress film 22 is formed thereon, the second mask 27 is removed along with the compressive stress film 22 formed on the second mask 27. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a complementary metal oxide semiconductor (CMOS) structure and a method for manufacturing the same.

従来から、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のオン電流の増大を図るために、ＭＯＳＦＥＴが形成された半導体基板上に、いわゆる高ストレス窒化膜を形成し、ＭＯＳＦＥＴのチャネル領域に応力を加える技術が知られている。
ＮＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）とＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）とでは、オン電流の増大のためにチャネル領域に加えるべき応力の種類が異なる。すなわち、ＮＭＯＳＦＥＴでは、チャネル領域に引張り応力を加え、チャネル領域における電子の移動度を向上させることにより、オン電流の増大を図ることができる。一方、ＰＭＯＳＦＥＴでは、チャネル領域に圧縮応力を加え、チャネル領域における正孔の移動度を向上させることにより、オン電流の増大を図ることができる。 Conventionally, in order to increase the on-current of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a technique for forming a so-called high-stress nitride film on a semiconductor substrate on which a MOSFET is formed and applying stress to the channel region of the MOSFET It has been known.
NMOSFET (N-channel MOSFET) and PMOSFET (P-channel MOSFET) differ in the type of stress to be applied to the channel region in order to increase the on-current. That is, in the NMOSFET, an on-current can be increased by applying a tensile stress to the channel region and improving the electron mobility in the channel region. On the other hand, in the PMOSFET, it is possible to increase the on-current by applying compressive stress to the channel region and improving the mobility of holes in the channel region.

そこで、半導体基板上にＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴが混載される構成において、ＮＭＯＳＦＥＴが形成されている領域上に引張り応力膜を選択的に形成し、ＰＭＯＳＦＥＴが形成されている領域上に圧縮応力膜を選択的に形成することにより、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのオン電流の増大を図ることが提案されている。
図５Ａ〜５Ｆは、前記提案に係る半導体装置の製造方法を工程順に示す模式的な断面図である。 Therefore, in a configuration in which NMOSFET and PMOSFET are mixedly mounted on a semiconductor substrate, a tensile stress film is selectively formed on a region where NMOSFET is formed, and a compressive stress film is selectively formed on a region where PMOSFET is formed. It has been proposed to increase the on-current of the NMOSFET and the PMOSFET by forming them.
5A to 5F are schematic cross-sectional views showing the method of manufacturing the semiconductor device according to the proposal in the order of steps.

図５Ａに示すように、図示しない半導体基板上に積層されたＮ型の半導体層１０２の表層部には、ＳｉＯ２（酸化シリコン）からなる素子分離部１０５が形成されている。この素子分離部１０５によって、ＰＭＯＳ形成領域１０３とＮＭＯＳ形成領域１０４とは、絶縁分離されている。
ＰＭＯＳ形成領域１０３には、ゲート電極１１６、ソース領域１１３およびドレイン領域１１４を有するＰＭＯＳＦＥＴが形成されている。ゲート電極１１６と半導体層１０２との間には、ゲート絶縁膜１１５が介在されており、ゲート電極１１６およびゲート絶縁膜１１５の周囲には、サイドウォール１１７が形成されている。 As shown in FIG. 5A, an element isolation portion 105 made of SiO 2 (silicon oxide) is formed on the surface layer portion of an N-type semiconductor layer 102 stacked on a semiconductor substrate (not shown). By this element isolation portion 105, the PMOS formation region 103 and the NMOS formation region 104 are insulated and separated.
In the PMOS formation region 103, a PMOSFET having a gate electrode 116, a source region 113, and a drain region 114 is formed. A gate insulating film 115 is interposed between the gate electrode 116 and the semiconductor layer 102, and sidewalls 117 are formed around the gate electrode 116 and the gate insulating film 115.

ＮＭＯＳ形成領域１０４には、ゲート電極１１０、ソース領域１０７およびドレイン領域１０８を有するＮＭＯＳＦＥＴが形成されている。ゲート電極１１０と半導体層１０２との間には、ゲート絶縁膜１０９が介在されており、ゲート電極１１０およびゲート絶縁膜１０９の周囲には、サイドウォール１１１が形成されている。
まず、図５Ｂに示すように、ＣＶＤ法（Cgemical Vapor Deposition：化学的気相成長）により、半導体層１０２上の全域に、引張り応力膜１１８が形成される。ＮＭＯＳ形成領域１０４では、引張り応力膜１１８は、半導体層１０２、ゲート電極１１０およびサイドウォール１１１を連続的に被覆する。また、ＰＭＯＳ形成領域１０３では、引張り応力膜１１８は、半導体層１０２、ゲート電極１１６およびサイドウォール１１７を連続的に被覆する。 In the NMOS formation region 104, an NMOSFET having a gate electrode 110, a source region 107, and a drain region 108 is formed. A gate insulating film 109 is interposed between the gate electrode 110 and the semiconductor layer 102, and sidewalls 111 are formed around the gate electrode 110 and the gate insulating film 109.
First, as shown in FIG. 5B, a tensile stress film 118 is formed over the entire area of the semiconductor layer 102 by a CVD method (Cgemical Vapor Deposition). In the NMOS formation region 104, the tensile stress film 118 continuously covers the semiconductor layer 102, the gate electrode 110, and the sidewall 111. In the PMOS formation region 103, the tensile stress film 118 continuously covers the semiconductor layer 102, the gate electrode 116, and the sidewall 117.

その後、図５Ｃに示すように、ＮＭＯＳ形成領域１０４における引張り応力膜１１８上に、レジスト膜１１９が形成される。このレジスト膜１１９をマスクとして、引張り応力膜１１８がドライエッチングされることにより、ＰＭＯＳ形成領域１０３から引張り応力膜１１８が除去される。引張り応力膜１１８のエッチング後、レジスト膜１１９は除去される。   Thereafter, as shown in FIG. 5C, a resist film 119 is formed on the tensile stress film 118 in the NMOS formation region 104. The tensile stress film 118 is removed from the PMOS formation region 103 by dry etching the tensile stress film 118 using the resist film 119 as a mask. After the etching of the tensile stress film 118, the resist film 119 is removed.

次いで、図５Ｄに示すように、ＣＶＤ法により、半導体層１０２上の全域に、圧縮応力膜１２２が形成される。ＮＭＯＳ形成領域１０４では、圧縮応力膜１２２は、引張り応力膜１１８を被覆する。また、ＰＭＯＳ形成領域１０３では、圧縮応力膜１２２は、半導体層１０２、ゲート電極１１６およびサイドウォール１１７を連続的に被覆する。
その後、図５Ｅに示すように、ＰＭＯＳ形成領域１０３における圧縮応力膜１２２上に、レジスト膜１２３が選択的に形成される。このレジスト膜１２３をマスクとして圧縮応力膜１２２がドライエッチングされることにより、ＮＭＯＳ形成領域１０４上から圧縮応力膜１２２が除去される。 Next, as shown in FIG. 5D, a compressive stress film 122 is formed over the entire region of the semiconductor layer 102 by a CVD method. In the NMOS formation region 104, the compressive stress film 122 covers the tensile stress film 118. In the PMOS formation region 103, the compressive stress film 122 continuously covers the semiconductor layer 102, the gate electrode 116, and the sidewall 117.
Thereafter, as shown in FIG. 5E, a resist film 123 is selectively formed on the compressive stress film 122 in the PMOS formation region 103. The compressive stress film 122 is removed from the NMOS formation region 104 by dry etching the compressive stress film 122 using the resist film 123 as a mask.

そして、圧縮応力膜１２２のエッチング後に、レジスト膜１２３が除去される。その結果、図５Ｆに示すように、ＮＭＯＳ形成領域１０４における半導体層１０２およびゲート電極１１０上に、ＮＭＯＳＦＥＴのチャネル領域１０６に引張り応力を付与するための引張り応力膜１１８が形成され、ＰＭＯＳ形成領域１０３における半導体層１０２およびゲート電極１１６上に、ＰＭＯＳＦＥＴのチャネル領域１１２に圧縮応力を付与するための圧縮応力膜１２２が形成された構成が得られる。
特開２００３−６００７６号公報 Then, after the compressive stress film 122 is etched, the resist film 123 is removed. As a result, as shown in FIG. 5F, a tensile stress film 118 for applying a tensile stress to the channel region 106 of the NMOSFET is formed on the semiconductor layer 102 and the gate electrode 110 in the NMOS formation region 104, and the PMOS formation region 103. A structure is obtained in which a compressive stress film 122 for applying compressive stress to the channel region 112 of the PMOSFET is formed on the semiconductor layer 102 and the gate electrode 116 in FIG.
Japanese Patent Laid-Open No. 2003-60076

高ストレス窒化膜（引張り応力膜１１８および圧縮応力膜１２２）の選択的な除去は、ドライエッチングにより達成される。そのため、ＰＭＯＳ形成領域１０３上から引張り応力膜１１８を除去する工程（図５Ｃ参照）において、サイドウォール１１７の側面に、ドライエッチングに起因する引張り応力膜１１８のエッチング残り１２１が生じたり、素子分離部１０５にその表面から半導体基板側に向かって凹む凹部１２０が形成されたりすることがあった。   The selective removal of the high stress nitride film (the tensile stress film 118 and the compressive stress film 122) is achieved by dry etching. Therefore, in the step of removing the tensile stress film 118 from the PMOS formation region 103 (see FIG. 5C), an etching residue 121 of the tensile stress film 118 due to dry etching occurs on the side surface of the sidewall 117, or an element isolation portion. In some cases, a concave portion 120 that is recessed from the surface toward the semiconductor substrate side is formed in 105.

たとえば、引張り応力膜１１８のエッチング時間が、引張り応力膜１１８における素子分離部１０５上に形成された部分を除去することができ、素子分離部１０５に凹部１２０が形成されないような時間に設定されると、図５Ｃ中に破線で示すように、サイドウォール１１７の側面に沿って、引張り応力膜１１８のエッチング残り１２１が生じる。このエッチング残り１２１が存在すると、その後にＰＭＯＳ形成領域１０３における半導体層１０２およびゲート電極１１６上に圧縮応力膜１２２が形成されても、ＰＭＯＳＦＥＴのチャネル領域１１２に圧縮応力膜１２２による圧縮応力が加わりにくくなる。そのため、ＰＭＯＳ形成領域１０３上に形成される圧縮応力膜１２２によるＰＭＯＳＦＥＴのオン電流の増加が抑制される。   For example, the etching time of the tensile stress film 118 is set to such a time that the portion of the tensile stress film 118 formed on the element isolation portion 105 can be removed and the recess 120 is not formed in the element isolation portion 105. Then, as shown by a broken line in FIG. 5C, an etching residue 121 of the tensile stress film 118 is generated along the side surface of the sidewall 117. If this etching residue 121 exists, even if the compressive stress film 122 is subsequently formed on the semiconductor layer 102 and the gate electrode 116 in the PMOS formation region 103, the compressive stress due to the compressive stress film 122 is hardly applied to the channel region 112 of the PMOSFET. Become. Therefore, an increase in the on-current of the PMOSFET due to the compressive stress film 122 formed on the PMOS formation region 103 is suppressed.

一方、サイドウォール１１７の側面に沿ってエッチング残り１２１が生じないように、引張り応力膜１１８のエッチング時間が長く設定されると、素子分離部１０５にまでエッチングが進行し、素子分離部１０５にその表面から半導体基板側に向かって凹む凹部１２０が形成されるおそれがある。素子分離部１０５に大きな凹部１２０が形成されると、ソース領域１１３（ドレイン領域１１４）に接続されるプラグと半導体層１０２との間が電気的に導通し、いわゆるジャンクションリークが生じる。   On the other hand, if the etching time of the tensile stress film 118 is set long so that the etching residue 121 does not occur along the side surface of the sidewall 117, the etching proceeds to the element isolation portion 105, and the element isolation portion 105 There is a risk of forming a recess 120 that is recessed from the surface toward the semiconductor substrate. When the large recess 120 is formed in the element isolation portion 105, the plug connected to the source region 113 (drain region 114) and the semiconductor layer 102 are electrically connected, and so-called junction leakage occurs.

また、引張り応力膜１１８と圧縮応力膜１２２とは、ＳｉＮからなる。そのため、引張り応力膜１１８上から圧縮応力膜１２２を選択的に除去する工程（図５Ｅ参照）において、圧縮応力膜１２２と引張り応力膜１１８との間でエッチング選択比を得ることができない。そのため、引張り応力膜１１８をエッチングすることなく、圧縮応力膜１２２のみを選択的に除去するようなエッチング時間の設定が困難であるという問題があった。   The tensile stress film 118 and the compressive stress film 122 are made of SiN. Therefore, in the step of selectively removing the compressive stress film 122 from the tensile stress film 118 (see FIG. 5E), an etching selectivity cannot be obtained between the compressive stress film 122 and the tensile stress film 118. Therefore, there is a problem that it is difficult to set an etching time for selectively removing only the compressive stress film 122 without etching the tensile stress film 118.

そこで、本発明の目的は、素子分離部への凹部の形成やエッチング残りなどの問題を生じることなく、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域にそれぞれ引張り応力膜および圧縮応力膜を選択的に形成することができる、半導体装置の製造方法およびこれにより製造される半導体装置を提供することである。   Accordingly, an object of the present invention is to selectively form a tensile stress film and a compressive stress film in the NMOS formation region and the PMOS formation region, respectively, without causing problems such as formation of a recess in the element isolation portion and etching residue. A semiconductor device manufacturing method and a semiconductor device manufactured thereby are provided.

前記の目的を達成するための請求項１記載の発明は、半導体層に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、前記半導体層上に、前記ＮＭＯＳ形成領域を選択的に露出させる第１開口を有する第１マスクを形成する工程と、前記第１マスク上および前記半導体層における前記第１開口から露出する部分上に、前記ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜を形成する工程と、前記引張り応力膜の形成後、前記第１マスクを、前記引張り応力膜における前記第１マスク上に形成された部分とともに前記半導体層上から除去する工程と、前記半導体層上に、前記ＰＭＯＳ形成領域を選択的に露出させる第２開口を有する第２マスクを形成する工程と、前記第２マスク上および前記半導体層における前記第２開口から露出する部分上に、前記ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜を形成する工程と、前記圧縮応力膜の形成後、前記第２マスクを、前記圧縮応力膜における前記第２マスク上に形成された部分とともに前記半導体層上から除去する工程とを含む、半導体装置の製造方法である。   In order to achieve the above object, according to the first aspect of the present invention, there is provided an element isolation portion for isolating an NMOS formation region in which an NMOS transistor is formed and a PMOS formation region in which a PMOS transistor is formed in a semiconductor layer. Forming a first mask having a first opening for selectively exposing the NMOS formation region on the semiconductor layer; and forming the first mask on the first mask and the first opening in the semiconductor layer. Forming a tensile stress film for applying a tensile stress to the channel region of the NMOS transistor on the exposed portion; and after forming the tensile stress film, the first mask is used as the first mask in the tensile stress film. Removing from the semiconductor layer together with a portion formed on one mask, and selecting the PMOS formation region on the semiconductor layer. Forming a second mask having a second opening to be exposed, and applying a compressive stress to the channel region of the PMOS transistor on the second mask and on a portion of the semiconductor layer exposed from the second opening. Forming a compressive stress film for removing the second stress mask and removing the second mask from the semiconductor layer together with a portion of the compressive stress film formed on the second mask. A method for manufacturing a semiconductor device.

この製造方法によれば、半導体層にＮＭＯＳ形成領域とＰＭＯＳ形成領域とを絶縁分離するための素子分離部が形成される。そして、半導体層上に、ＮＭＯＳ形成領域を選択的に露出させる第１開口を有する第１マスクが形成され、この第１マスク上および半導体層における第１開口から露出する部分上に、ＮＭＯＳ形成領域に形成されるＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜が形成される。その後、第１マスクが、引張り応力膜における第１マスク上に形成された部分とともに除去される。また、半導体層上に、ＰＭＯＳ形成領域を選択的に露出させる第２開口を有する第２マスクが形成され、この第２マスク上および半導体層における第２開口から露出する部分上に、ＰＭＯＳ形成領域に形成されるＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜が形成される。その後、第２マスクが、圧縮応力膜における第２マスク上に形成された部分とともに除去される。   According to this manufacturing method, the element isolation part for insulating and separating the NMOS formation region and the PMOS formation region is formed in the semiconductor layer. A first mask having a first opening for selectively exposing the NMOS formation region is formed on the semiconductor layer, and the NMOS formation region is formed on the first mask and a portion exposed from the first opening in the semiconductor layer. A tensile stress film for applying a tensile stress to the channel region of the NMOS transistor formed in the step is formed. Thereafter, the first mask is removed together with the portion of the tensile stress film formed on the first mask. A second mask having a second opening for selectively exposing the PMOS formation region is formed on the semiconductor layer, and the PMOS formation region is formed on the second mask and on the portion of the semiconductor layer exposed from the second opening. A compressive stress film is applied to apply a compressive stress to the channel region of the PMOS transistor formed in the step. Thereafter, the second mask is removed together with the portion of the compressive stress film formed on the second mask.

これにより、ＮＭＯＳ形成領域上には、ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜が形成され、ＰＭＯＳ形成領域上には、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜が形成される。また、引張り応力膜および圧縮応力膜を選択的に除去するために、ドライエッチング技術を用いないので、素子分離部への凹部の形成やエッチング残り、エッチング選択比の問題を生じることなく、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域からそれぞれ圧縮応力膜および引張り応力膜を選択的に除去することができる。その結果、素子分離部への凹部の形成やエッチング残りなどの問題を生じることなく、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域にそれぞれ引張り応力膜および圧縮応力膜を選択的に形成することができる。   Thus, a tensile stress film for applying a tensile stress to the channel region of the NMOS transistor is formed on the NMOS forming region, and a compressive stress is applied to the channel region of the PMOS transistor on the PMOS forming region. A compressive stress film is formed. Also, since dry etching technology is not used to selectively remove the tensile stress film and compressive stress film, the formation of the NMOS without causing problems such as formation of recesses in the element isolation portion, etching residue, and etching selectivity. The compressive stress film and the tensile stress film can be selectively removed from the region and the PMOS formation region, respectively. As a result, the tensile stress film and the compressive stress film can be selectively formed in the NMOS formation region and the PMOS formation region, respectively, without causing problems such as formation of a recess in the element isolation portion and etching residue.

また、第２開口の周縁は、請求項２に記載のように、素子分離部上において、第１開口の周縁の位置に対してＰＭＯＳ形成領域側に間隔を空けた位置に配置されていてもよいし、請求項３に記載のように、第１開口の周縁の位置に対してＮＭＯＳ形成領域側に間隔を空けた位置に配置されていてもよい。
第２開口の周縁が、素子分離部上において、第１開口の周縁に対してＰＭＯＳ形成領域側に間隔を空けた位置に配置される場合には、第１開口から露出する半導体層上に形成される引張り応力膜と第２開口から露出する半導体層上に形成される圧縮応力膜とは、素子分離部上において、それらの周縁が互いに離間して形成される。そのため、引張り応力膜における素子分離部上に形成される部分の面積（引張り応力膜の素子分離部との接触面積）および圧縮応力膜における素子分離部上に形成される部分の面積（圧縮応力膜の素子分離部との接触面積）が小さい。これにより、素子分離部に加えられる引張り応力および圧縮応力の大きさを低減することができる。その結果、素子分離部の周囲の半導体層に局所的な応力の集中が生じることを防止でき、その応力の集中に起因する結晶欠陥の発生を防止することができる。 Further, as described in claim 2, the periphery of the second opening may be disposed on the element isolation portion at a position spaced apart from the periphery of the first opening on the PMOS formation region side. Alternatively, as described in claim 3, the first opening may be disposed at a position spaced apart from the peripheral edge of the first opening on the NMOS formation region side.
When the periphery of the second opening is arranged on the element isolation portion at a position spaced apart from the periphery of the first opening toward the PMOS formation region, it is formed on the semiconductor layer exposed from the first opening. The tensile stress film to be formed and the compressive stress film formed on the semiconductor layer exposed from the second opening are formed on the element isolation portion so that their peripheral edges are separated from each other. Therefore, the area of the part formed on the element isolation part in the tensile stress film (contact area with the element isolation part of the tensile stress film) and the area of the part formed on the element isolation part in the compressive stress film (compressive stress film) The contact area with the element isolation portion is small. Thereby, the magnitude of the tensile stress and the compressive stress applied to the element isolation part can be reduced. As a result, local stress concentration can be prevented from occurring in the semiconductor layer around the element isolation portion, and generation of crystal defects due to the stress concentration can be prevented.

また、請求項２に記載の方法により、請求項４に記載の半導体装置を製造することができる。
請求項４に記載の発明は、半導体層と、前記半導体層に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部と、前記半導体層上に、前記ＮＭＯＳ形成領域を被覆するように形成されて、その周縁が前記素子分離部上に配置され、前記ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜と、前記半導体層上に、前記ＰＭＯＳ形成領域を被覆するように形成されて、その周縁が前記素子分離部上において前記引張り応力膜の周縁と間隔を空けて配置され、前記ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜とを含む、半導体装置である。 Further, the semiconductor device according to claim 4 can be manufactured by the method according to claim 2.
According to a fourth aspect of the present invention, there is provided a semiconductor layer, and an element isolation portion formed in the semiconductor layer for insulating and isolating an NMOS formation region in which an NMOS transistor is formed and a PMOS formation region in which the PMOS transistor is formed. A tensile stress film formed on the semiconductor layer so as to cover the NMOS formation region, a periphery of the NMOS formation region being disposed on the element isolation portion, and a tensile stress film for applying a tensile stress to the channel region of the NMOS transistor; And formed on the semiconductor layer so as to cover the PMOS formation region, and the periphery of the PMOS layer is disposed on the element isolation portion at a distance from the periphery of the tensile stress film, and is formed in the channel region of the PMOS transistor. A semiconductor device including a compressive stress film for applying a compressive stress.

この構成によれば、半導体層には、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部が形成されている。ＮＭＯＳ形成領域上には、ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜が形成されている。引張り応力膜は、その周縁が素子分離部上に配置されている。また、ＰＭＯＳ形成領域上には、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜が形成されている。圧縮応力膜は、その周縁が素子分離部上において引張り応力膜の周縁と間隔を空けて配置されている。   According to this configuration, the element isolation portion is formed in the semiconductor layer to insulate and isolate the NMOS formation region where the NMOS transistor is formed and the PMOS formation region where the PMOS transistor is formed. A tensile stress film for applying tensile stress to the channel region of the NMOS transistor is formed on the NMOS formation region. The peripheral edge of the tensile stress film is disposed on the element isolation portion. A compressive stress film for applying compressive stress to the channel region of the PMOS transistor is formed on the PMOS forming region. The peripheral edge of the compressive stress film is disposed on the element isolation portion with a gap from the peripheral edge of the tensile stress film.

これにより、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの各チャネル領域に適した応力を加えることができる。また、引張り応力膜と圧縮応力膜とは、素子分離部上においてそれらの周縁が互いに離間して形成されている。そのため、引張り応力膜における素子分離部上に形成される部分の面積（引張り応力膜の素子分離部との接触面積）および圧縮応力膜における素子分離部上に形成される部分の面積（圧縮応力膜の素子分離部との接触面積）が小さい。これにより、素子分離部に加えられる引張り応力および圧縮応力の大きさを低減することができる。その結果、素子分離部の周囲の半導体層に局所的な応力の集中が生じることを防止でき、その応力の集中に起因する結晶欠陥の発生を防止することができる。   Thereby, stress suitable for each channel region of the NMOS transistor and the PMOS transistor can be applied. Further, the tensile stress film and the compressive stress film are formed so that their peripheral edges are separated from each other on the element isolation portion. Therefore, the area of the part formed on the element isolation part in the tensile stress film (contact area with the element isolation part of the tensile stress film) and the area of the part formed on the element isolation part in the compressive stress film (compressive stress film) The contact area with the element isolation portion is small. Thereby, the magnitude of the tensile stress and the compressive stress applied to the element isolation part can be reduced. As a result, local stress concentration can be prevented from occurring in the semiconductor layer around the element isolation portion, and generation of crystal defects due to the stress concentration can be prevented.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、プレーナ型のＰＭＯＳＦＥＴ２およびＮＭＯＳＦＥＴ３を含むＣＭＯＳ構造を有している。
半導体装置１において、図示しない半導体基板上には、Ｐ−型の半導体層４が積層されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 has a CMOS structure including a planar type PMOSFET 2 and an NMOSFET 3.
In the semiconductor device 1, a P − type semiconductor layer 4 is stacked on a semiconductor substrate (not shown).

半導体層４の表層部には、素子分離部５が形成されている。素子分離部５は、ＰＭＯＳＦＥＴ２が形成されるＰＭＯＳ形成領域６とＮＭＯＳＦＥＴ３が形成されるＮＭＯＳ形成領域７とをそれぞれ矩形状に取り囲んでいる。そして、素子分離部５は、半導体層４の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）に、ＳｉＯ２などの絶縁体を埋設した構造を有している。この素子分離部５によって、ＰＭＯＳ形成領域６とＮＭＯＳ形成領域７とは、絶縁分離されている。 An element isolation portion 5 is formed in the surface layer portion of the semiconductor layer 4. The element isolation portion 5 surrounds the PMOS formation region 6 where the PMOSFET 2 is formed and the NMOS formation region 7 where the NMOSFET 3 is formed in a rectangular shape. The element isolation portion 5 has a structure in which an insulator such as SiO 2 is embedded in a groove (for example, a shallow trench having a depth of 0.2 to 0.5 μm) dug relatively shallowly from the surface of the semiconductor layer 4. Have. By this element isolation portion 5, the PMOS formation region 6 and the NMOS formation region 7 are insulated and separated.

ＮＭＯＳ形成領域７には、半導体層４の表層部に、Ｐ型ウェル８が形成されている。このＰ型ウェル８の表層部（ＮＭＯＳ形成領域７における半導体層４の表層部）には、チャネル領域９を挟んで、Ｎ＋型のソース領域１０およびドレイン領域１１が形成されている。
チャネル領域９上には、ＳｉＯ２からなるゲート絶縁膜１２が形成されている。ゲート絶縁膜１２上には、ポリシリコンからなるゲート電極１３が形成されている。ゲート電極１３の周囲には、サイドウォール１４が形成されており、このサイドウォール１４によって、ゲート絶縁膜１２およびゲート電極１３の側面が取り囲まれている。 In the NMOS formation region 7, a P-type well 8 is formed in the surface layer portion of the semiconductor layer 4. An N + -type source region 10 and a drain region 11 are formed on the surface layer portion of the P-type well 8 (the surface layer portion of the semiconductor layer 4 in the NMOS formation region 7) with the channel region 9 interposed therebetween.
A gate insulating film 12 made of SiO 2 is formed on the channel region 9. A gate electrode 13 made of polysilicon is formed on the gate insulating film 12. A side wall 14 is formed around the gate electrode 13, and the side wall 14 surrounds the side surfaces of the gate insulating film 12 and the gate electrode 13.

ＰＭＯＳ形成領域６には、半導体層４の表層部に、Ｎ型ウェル１５が形成されている。このＮ型ウェル１５の表層部（ＰＭＯＳ形成領域６における半導体層４の表層部）には、チャネル領域１６を挟んで、Ｐ＋型のソース領域１７およびドレイン領域１８が形成されている。
チャネル領域１６上には、ＳｉＯ２からなるゲート絶縁膜１９が形成されている。ゲート絶縁膜１９上には、ポリシリコンからなるゲート電極２０が形成されている。ゲート電極２０の周囲には、サイドウォール２１が形成されており、このサイドウォール２１によって、ゲート絶縁膜１９およびゲート電極２０の側面が取り囲まれている。 In the PMOS formation region 6, an N-type well 15 is formed in the surface layer portion of the semiconductor layer 4. In the surface layer portion of the N-type well 15 (surface layer portion of the semiconductor layer 4 in the PMOS formation region 6), the P + -type source region 17 and the drain region 18 are formed with the channel region 16 interposed therebetween.
A gate insulating film 19 made of SiO 2 is formed on the channel region 16. A gate electrode 20 made of polysilicon is formed on the gate insulating film 19. A side wall 21 is formed around the gate electrode 20, and the side wall 21 surrounds the side surfaces of the gate insulating film 19 and the gate electrode 20.

ＮＭＯＳ形成領域７において、半導体層４、素子分離部５およびゲート電極１３上には、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜２３が形成されている。引張り応力膜２３は、半導体層４、ゲート電極１３およびサイドウォール１４上を連続的に被覆しており、引張り応力膜２３の周縁は、素子分離部５上に配置されている。一方、ＰＭＯＳ形成領域６において、半導体層４、素子分離部５およびゲート電極２０上には、ＳｉＮからなり、その内側から外側へ向かう方向の圧縮応力が蓄積された圧縮応力膜２２が形成されている。圧縮応力膜２２は、半導体層４、ゲート電極２０およびサイドウォール２１上を連続的に被覆しており、圧縮応力膜２２の周縁は、素子分離部５上に配置されている。素子分離部５上において、引張り応力膜２３の周縁と圧縮応力膜２２の周縁とは、互いに離間して設けられている。   In the NMOS formation region 7, a tensile stress film 23 is formed on the semiconductor layer 4, the element isolation portion 5, and the gate electrode 13 in which tensile stress is accumulated in the direction from the outside toward the inside. The tensile stress film 23 continuously covers the semiconductor layer 4, the gate electrode 13, and the sidewall 14, and the peripheral edge of the tensile stress film 23 is disposed on the element isolation portion 5. On the other hand, in the PMOS formation region 6, a compressive stress film 22 made of SiN and storing compressive stress in the direction from the inside to the outside is formed on the semiconductor layer 4, the element isolation portion 5, and the gate electrode 20. Yes. The compressive stress film 22 continuously covers the semiconductor layer 4, the gate electrode 20, and the sidewall 21, and the periphery of the compressive stress film 22 is disposed on the element isolation portion 5. On the element isolation portion 5, the peripheral edge of the tensile stress film 23 and the peripheral edge of the compressive stress film 22 are provided apart from each other.

素子分離部５、引張り応力膜２３および圧縮応力膜２２上には、ＳｉＯ２からなる層間絶縁膜２４が形成されている。
以上のように、半導体層４には、ＮＭＯＳＦＥＴ３が形成されるＮＭＯＳ形成領域７とＰＭＯＳＦＥＴ２が形成されるＰＭＯＳ形成領域６とを絶縁分離するための素子分離部５が形成されている。ＮＭＯＳ形成領域７上には、ＮＭＯＳＦＥＴ３のチャネル領域９に引張り応力を付与するための引張り応力膜２３が形成されている。引張り応力膜２３は、その周縁が素子分離部５上に配置されている。また、ＰＭＯＳ形成領域６上には、ＰＭＯＳＦＥＴ２のチャネル領域１６に圧縮応力を付与するための圧縮応力膜２２が形成されている。圧縮応力膜２２は、その周縁が素子分離部５上において引張り応力膜２３の周縁と間隔を空けて配置されている。 An interlayer insulating film 24 made of SiO 2 is formed on the element isolation portion 5, the tensile stress film 23, and the compressive stress film 22.
As described above, the semiconductor layer 4 is formed with the element isolation portion 5 for insulating and separating the NMOS formation region 7 where the NMOSFET 3 is formed and the PMOS formation region 6 where the PMOSFET 2 is formed. A tensile stress film 23 for applying a tensile stress to the channel region 9 of the NMOSFET 3 is formed on the NMOS formation region 7. The peripheral edge of the tensile stress film 23 is disposed on the element isolation portion 5. A compressive stress film 22 for applying compressive stress to the channel region 16 of the PMOSFET 2 is formed on the PMOS forming region 6. The peripheral edge of the compressive stress film 22 is arranged on the element isolation portion 5 with a gap from the peripheral edge of the tensile stress film 23.

これにより、ＮＭＯＳＦＥＴ３およびＰＭＯＳＦＥＴ２の各チャネル領域９，１６に適した応力を加えることができる。また、引張り応力膜２３と圧縮応力膜２２とは、素子分離部５上においてそれらの周縁が互いに離間して形成されている。そのため、引張り応力膜２３における素子分離部５上に形成される部分の面積（引張り応力膜２３の素子分離部５との接触面積）および圧縮応力膜２２における素子分離部５上に形成される部分の面積（圧縮応力膜２２の素子分離部５との接触面積）が小さい。これにより、素子分離部５に加えられる引張り応力および圧縮応力の大きさを低減することができる。その結果、素子分離部５の周囲の半導体層４に局所的な応力の集中が生じることを防止でき、その応力の集中に起因する結晶欠陥の発生を防止することができる。   Thereby, stress suitable for each channel region 9 and 16 of NMOSFET 3 and PMOSFET 2 can be applied. In addition, the tensile stress film 23 and the compressive stress film 22 are formed on the element isolation portion 5 so that their peripheral edges are separated from each other. Therefore, the area of the part formed on the element isolation part 5 in the tensile stress film 23 (the contact area of the tensile stress film 23 with the element isolation part 5) and the part formed on the element isolation part 5 in the compressive stress film 22 (Area of contact of the compressive stress film 22 with the element isolation portion 5) is small. Thereby, the magnitude of the tensile stress and the compressive stress applied to the element isolation part 5 can be reduced. As a result, it is possible to prevent local stress concentration from occurring in the semiconductor layer 4 around the element isolation portion 5, and it is possible to prevent generation of crystal defects due to the stress concentration.

図２Ａ〜２Ｉは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、反応性イオンエッチングにより、半導体層４の表層部に、素子分離部５に対応する溝が形成される。その後、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition：高密度プラズマ化学的気相成長）法により、半導体層４上に、ＳｉＯ２膜（図示せず）が各溝を埋め尽くす厚さに堆積される。そして、ＳｉＯ２膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみＳｉＯ２膜が残されることにより、図２Ａに示すように、素子分離部５が形成される。ＳｉＯ２膜の選択的な除去は、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により達成することができる。 2A to 2I are schematic cross-sectional views illustrating a method of manufacturing the semiconductor device 1 in the order of steps.
First, a groove corresponding to the element isolation portion 5 is formed in the surface layer portion of the semiconductor layer 4 by reactive ion etching. After that, an HDP-CVD (High Density Plasma-Chemical Vapor Deposition) method is used to deposit a SiO 2 film (not shown) on the semiconductor layer 4 to a thickness that fills each groove. Is done. Then, each groove outside the run-off portions of the SiO 2 film is selectively removed by the SiO 2 film only on the grooves is left, as shown in FIG. 2A, the element isolation portion 5 are formed. The selective removal of the SiO 2 film can be achieved by a CMP (Chemical Mechanical Polishing) method.

その後、熱酸化法により、半導体層４上に、ＳｉＯ２膜（図示せず）が形成される。次いで、ＣＶＤ法により、ＳｉＯ２膜上に、ポリシリコン層（図示せず）が形成される。そして、これらのＳｉＯ２膜およびポリシリコン層が、公知のフォトリソグラフィ技術およびエッチング技術によって選択的に除去されることにより、図２Ｂに示すように、ＮＭＯＳ形成領域７にゲート絶縁膜１２およびゲート電極１３が形成されるとともに、ＰＭＯＳ形成領域６にゲート絶縁膜１９およびゲート電極２０が形成される。 Thereafter, a SiO 2 film (not shown) is formed on the semiconductor layer 4 by a thermal oxidation method. Next, a polysilicon layer (not shown) is formed on the SiO 2 film by CVD. Then, the SiO 2 film and the polysilicon layer are selectively removed by a known photolithography technique and etching technique, so that a gate insulating film 12 and a gate electrode are formed in the NMOS formation region 7 as shown in FIG. 2B. 13 is formed, and a gate insulating film 19 and a gate electrode 20 are formed in the PMOS formation region 6.

次いで、図２Ｃに示すように、減圧ＣＶＤ法により、半導体層４、ゲート電極１３およびゲート電極２０上に、ＳｉＮからなる窒化膜２５が形成される。
その後、図２Ｄに示すように、窒化膜２５が、ゲート電極１３およびゲート電極２０の上面が露出するまでエッチバックされることにより、ゲート絶縁膜１２およびゲート電極１３の周囲にサイドウォール１４が形成されるとともに、ゲート絶縁膜１９およびゲート電極２０の周囲にサイドウォール２１が形成される。 Next, as shown in FIG. 2C, a nitride film 25 made of SiN is formed on the semiconductor layer 4, the gate electrode 13, and the gate electrode 20 by low pressure CVD.
Thereafter, as shown in FIG. 2D, the nitride film 25 is etched back until the upper surfaces of the gate electrode 13 and the gate electrode 20 are exposed, whereby the sidewalls 14 are formed around the gate insulating film 12 and the gate electrode 13. In addition, sidewalls 21 are formed around the gate insulating film 19 and the gate electrode 20.

その後、図２Ｅに示すように、半導体層４および素子分離部５上に、ＮＭＯＳ形成領域７を選択的に露出させる第１開口２８を有する第１マスク２６が形成される。この第１マスク２６の第１開口２８を介して、半導体層４の表層部にＮ型の不純物が注入される。
次いで、ＣＶＤ法により、図２Ｆに示すように、第１マスク２６上、半導体層４における第１開口２８から露出する部分上、素子分離部５における第１開口２８から露出する部分上およびゲート電極１３上に、引張り応力膜２３が形成される。その後、第１マスク２６が、引張り応力膜２３における第１マスク２６上に形成された部分とともに除去される。 Thereafter, as shown in FIG. 2E, a first mask 26 having a first opening 28 for selectively exposing the NMOS formation region 7 is formed on the semiconductor layer 4 and the element isolation portion 5. N-type impurities are implanted into the surface layer portion of the semiconductor layer 4 through the first opening 28 of the first mask 26.
Next, by CVD, as shown in FIG. 2F, on the first mask 26, on the portion exposed from the first opening 28 in the semiconductor layer 4, on the portion exposed from the first opening 28 in the element isolation portion 5, and the gate electrode A tensile stress film 23 is formed on 13. Thereafter, the first mask 26 is removed together with the portion of the tensile stress film 23 formed on the first mask 26.

次に、図２Ｇに示すように、半導体層４、素子分離部５および引張り応力膜２３上に、ＰＭＯＳ形成領域６を選択的に露出させる第２開口２９を有する第２マスク２７が形成される。第２開口２９の周縁は、素子分離部５上において、引張り応力膜２３の周縁の位置（図２Ｅに示す第１マスク２６の第１開口２８の周縁の位置）に対して、ＰＭＯＳ形成領域６側に間隔を空けた位置に配置される。この第２マスク２７の第２開口２９を介して、半導体層４の表層部にＰ型の不純物が注入される。   Next, as shown in FIG. 2G, a second mask 27 having a second opening 29 for selectively exposing the PMOS formation region 6 is formed on the semiconductor layer 4, the element isolation portion 5, and the tensile stress film 23. . The periphery of the second opening 29 is located on the element isolation portion 5 with respect to the position of the periphery of the tensile stress film 23 (the position of the periphery of the first opening 28 of the first mask 26 shown in FIG. 2E). It is arranged at a position spaced apart on the side. P-type impurities are implanted into the surface layer portion of the semiconductor layer 4 through the second opening 29 of the second mask 27.

次いで、ＣＶＤ法により、図２Ｈに示すように、第２マスク２７上、半導体層４における第２開口２９から露出する部分上、素子分離部５における第２開口２９から露出する部分上およびゲート電極２０上に、圧縮応力膜２２が形成される。その後、第２マスク２７が、圧縮応力膜２２における第２マスク２７上に形成された部分とともに除去される。
その後、アニール処理が行われる。これにより、図２Ｉに示すように、ＰＭＯＳ形成領域６における半導体層４の表層部に、ソース領域１７およびドレイン領域１８が形成される。また、ＮＭＯＳ形成領域７における半導体層４の表層部に、ソース領域１０およびドレイン領域１１が形成される。 Next, by CVD, as shown in FIG. 2H, on the second mask 27, on the portion exposed from the second opening 29 in the semiconductor layer 4, on the portion exposed from the second opening 29 in the element isolation portion 5, and the gate electrode A compressive stress film 22 is formed on 20. Thereafter, the second mask 27 is removed together with the portion formed on the second mask 27 in the compressive stress film 22.
Thereafter, an annealing process is performed. As a result, as shown in FIG. 2I, the source region 17 and the drain region 18 are formed in the surface layer portion of the semiconductor layer 4 in the PMOS formation region 6. A source region 10 and a drain region 11 are formed in the surface layer portion of the semiconductor layer 4 in the NMOS formation region 7.

この後、ＣＶＤ法により、半導体層４、素子分離部５、圧縮応力膜２２および引張り応力膜２３上に、層間絶縁膜２４が積層される。これにより、図１に示す半導体装置１が得られる。
以上のように、半導体層４に、ＮＭＯＳ形成領域７とＰＭＯＳ形成領域６とを絶縁分離するための素子分離部５が形成される。そして、半導体層４上に、ＮＭＯＳ形成領域７を選択的に露出させる第１開口２８を有する第１マスク２６が形成され、この第１マスク２６上および半導体層４における第１開口２８から露出する部分上に、ＮＭＯＳ形成領域７に形成されるＮＭＯＳＦＥＴ３のチャネル領域９に引張り応力を付与するための引張り応力膜２３が形成される。その後、第１マスク２６が、引張り応力膜２３における第１マスク上に形成された部分とともに除去される。また、半導体層４上に、ＰＭＯＳ形成領域６を選択的に露出させる第２開口２９を有する第２マスク２７が形成され、この第２マスク２７上および半導体層４における第２開口２９から露出する部分上に、ＰＭＯＳ形成領域６に形成されるＰＭＯＳＦＥＴ２のチャネル領域１６に圧縮応力を付与するための圧縮応力膜２２が形成される。その後、第２マスク２７が、圧縮応力膜２２における第２マスク２７上に形成された部分とともに除去される。 Thereafter, an interlayer insulating film 24 is laminated on the semiconductor layer 4, the element isolation portion 5, the compressive stress film 22 and the tensile stress film 23 by the CVD method. Thereby, the semiconductor device 1 shown in FIG. 1 is obtained.
As described above, the element isolation portion 5 for insulating and separating the NMOS formation region 7 and the PMOS formation region 6 is formed in the semiconductor layer 4. Then, a first mask 26 having a first opening 28 for selectively exposing the NMOS formation region 7 is formed on the semiconductor layer 4, and is exposed on the first mask 26 and the first opening 28 in the semiconductor layer 4. A tensile stress film 23 for applying a tensile stress to the channel region 9 of the NMOSFET 3 formed in the NMOS formation region 7 is formed on the portion. Thereafter, the first mask 26 is removed together with the portion of the tensile stress film 23 formed on the first mask. Further, a second mask 27 having a second opening 29 for selectively exposing the PMOS formation region 6 is formed on the semiconductor layer 4, and is exposed on the second mask 27 and the second opening 29 in the semiconductor layer 4. A compressive stress film 22 for applying a compressive stress to the channel region 16 of the PMOSFET 2 formed in the PMOS forming region 6 is formed on the portion. Thereafter, the second mask 27 is removed together with the portion formed on the second mask 27 in the compressive stress film 22.

これにより、ＮＭＯＳ形成領域７上には、ＮＭＯＳＦＥＴ３のチャネル領域９に引張り応力を付与するための引張り応力膜２３が形成され、ＰＭＯＳ形成領域６４上には、ＰＭＯＳＦＥＴ２のチャネル領域１６に圧縮応力を付与するための圧縮応力膜２２が形成される。また、引張り応力膜２３および圧縮応力膜２２を選択的に除去するために、ドライエッチング技術を用いないので、素子分離部５への凹部の形成やエッチング残り、エッチング選択比の問題を生じることなく、ＰＭＯＳ形成領域６から引張り応力膜２３を選択的に除去することができ、ＮＭＯＳ形成領域７およびＰＭＯＳ形成領域６からそれぞれ圧縮応力膜２２および引張り応力膜２３を選択的に除去することができる。その結果、素子分離部５への凹部の形成やエッチング残りなどの問題を生じることなく、ＰＭＯＳＦＥＴ２およびＮＭＯＳＦＥＴ３にそれぞれ圧縮応力膜２２および引張り応力膜２３を選択的に形成することができる。   As a result, a tensile stress film 23 for applying a tensile stress to the channel region 9 of the NMOSFET 3 is formed on the NMOS forming region 7, and a compressive stress is applied to the channel region 16 of the PMOSFET 2 on the PMOS forming region 64. A compressive stress film 22 is formed. In addition, since the dry etching technique is not used to selectively remove the tensile stress film 23 and the compressive stress film 22, there is no problem of formation of recesses in the element isolation portion 5, etching residue, or etching selectivity. The tensile stress film 23 can be selectively removed from the PMOS forming region 6, and the compressive stress film 22 and the tensile stress film 23 can be selectively removed from the NMOS forming region 7 and the PMOS forming region 6, respectively. As a result, the compressive stress film 22 and the tensile stress film 23 can be selectively formed on the PMOSFET 2 and the NMOSFET 3, respectively, without causing problems such as formation of a recess in the element isolation portion 5 and etching residue.

図３は、本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。なお、図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図１に示す半導体装置１では、引張り応力膜２３と圧縮応力膜２２とは、素子分離部５上においてそれらの周縁が互いに離間して形成されている。これに対して、図３に示す構造では、後述する引張り応力膜５２と圧縮応力膜５１とは、素子分離部５上においてそれらの周縁部が重なった状態に形成される。 FIG. 3 is a schematic cross-sectional view showing the structure of a semiconductor device according to another embodiment of the present invention. In FIG. 3, parts corresponding to the parts shown in FIG. 1 are denoted by the same reference numerals as those parts. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
In the semiconductor device 1 shown in FIG. 1, the tensile stress film 23 and the compressive stress film 22 are formed on the element isolation portion 5 so that their peripheral edges are separated from each other. On the other hand, in the structure shown in FIG. 3, a tensile stress film 52 and a compressive stress film 51 described later are formed on the element isolation portion 5 in a state where their peripheral portions overlap each other.

具体的には、半導体装置５０では、ＰＭＯＳ形成領域６において、半導体層４、素子分離部５およびゲート電極２０上には、ＳｉＮからなり、その内側から外側へ向かう方向の圧縮応力が蓄積された圧縮応力膜５１が形成されている。圧縮応力膜５１は、半導体層４、ゲート電極２０およびサイドウォール２１上を連続的に被覆している。また、ＮＭＯＳ形成領域５７において、半導体層５４、素子分離部５５およびゲート電極６３上には、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜５２が形成されている。引張り応力膜５２は、半導体層５４、ゲート電極６３およびサイドウォール６４上を連続的に被覆している。また、素子分離部５５上において、圧縮応力膜５１は、その周縁部が引張り応力膜５２に乗り上げている。   Specifically, in the semiconductor device 50, in the PMOS formation region 6, compressive stress is accumulated on the semiconductor layer 4, the element isolation portion 5, and the gate electrode 20 from SiN and in the direction from the inside to the outside. A compressive stress film 51 is formed. The compressive stress film 51 continuously covers the semiconductor layer 4, the gate electrode 20, and the sidewalls 21. In the NMOS formation region 57, a tensile stress film 52 in which a tensile stress in the direction from the outside toward the inside is accumulated is formed on the semiconductor layer 54, the element isolation portion 55, and the gate electrode 63. The tensile stress film 52 continuously covers the semiconductor layer 54, the gate electrode 63 and the sidewall 64. Further, the peripheral portion of the compressive stress film 51 rides on the tensile stress film 52 on the element isolation portion 55.

圧縮応力膜５１および引張り応力膜５２上には、ＳｉＯ２からなる層間絶縁膜７４が形成されている。
図４Ａ〜４Ｉは、半導体装置５０の製造方法を工程順に示す図解的な断面図である。なお、図４Ａ〜４Ｉにおいて、図２Ａ〜２Ｉに示す各部に対応する部分には、それらの各部と同一の参照符号を付している。 On the compressive stress film 51 and the tensile stress film 52, an interlayer insulating film 74 made of SiO 2 is formed.
4A to 4I are schematic cross-sectional views illustrating the method of manufacturing the semiconductor device 50 in the order of steps. 4A to 4I, portions corresponding to the portions shown in FIGS. 2A to 2I are denoted by the same reference numerals as those portions.

図４Ａ〜４Ｄに示す工程は、図２Ａ〜２Ｄと同一の工程である。これにより、半導体層４の表層部に素子分離部５が選択的に形成される。また、ＰＭＯＳ形成領域６にゲート絶縁膜１９、ゲート電極２０およびサイドウォール２１が形成され、ＮＭＯＳ形成領域７にゲート絶縁膜１２、ゲート電極１３およびサイドウォール１４が形成される。
その後、図４Ｅに示すように、半導体層４上に、ＮＭＯＳ形成領域７を選択的に露出させる第１開口２８を有する第１マスク２６が形成される。この第１マスク２６の第１開口２８を介して、半導体層４の表層部にＮ型の不純物が注入される。 The process shown in FIGS. 4A to 4D is the same process as FIGS. Thereby, the element isolation part 5 is selectively formed in the surface layer part of the semiconductor layer 4. In addition, a gate insulating film 19, a gate electrode 20, and sidewalls 21 are formed in the PMOS formation region 6, and a gate insulating film 12, a gate electrode 13 and sidewalls 14 are formed in the NMOS formation region 7.
Thereafter, as shown in FIG. 4E, a first mask 26 having a first opening 28 for selectively exposing the NMOS formation region 7 is formed on the semiconductor layer 4. N-type impurities are implanted into the surface layer portion of the semiconductor layer 4 through the first opening 28 of the first mask 26.

次いで、ＣＶＤ法により、図４Ｆに示すように、第１マスク２６および第１開口２８から露出する領域上に、引張り応力膜５２が形成される。その後、第１マスク２６が、引張り応力膜５２における第１マスク２６上に形成された部分とともに除去される。
その後、図４Ｇに示すように、引張り応力膜５２上に、ＰＭＯＳ形成領域６を選択的に露出させる第２開口２９を有する第２マスク２７が形成される。第２開口２９の周縁は、素子分離部５上において、引張り応力膜５２の周縁の位置（図４Ｅに示す第１マスク２６の第１開口２８の周縁の位置）に対して、ＮＭＯＳ形成領域７側に間隔を空けた位置に配置される。これにより、素子分離部５上において、引張り応力膜５２の周縁部が第２開口２９を介して露出する。そして、この第２マスク２７の第２開口２９を介して、半導体層４の表層部にＰ型の不純物が注入される。 Next, as shown in FIG. 4F, a tensile stress film 52 is formed on the region exposed from the first mask 26 and the first opening 28 by CVD. Thereafter, the first mask 26 is removed together with the portion of the tensile stress film 52 formed on the first mask 26.
Thereafter, as shown in FIG. 4G, a second mask 27 having a second opening 29 for selectively exposing the PMOS formation region 6 is formed on the tensile stress film 52. The periphery of the second opening 29 is on the element isolation portion 5 with respect to the position of the periphery of the tensile stress film 52 (the position of the periphery of the first opening 28 of the first mask 26 shown in FIG. 4E). It is arranged at a position spaced apart on the side. As a result, the peripheral edge portion of the tensile stress film 52 is exposed through the second opening 29 on the element isolation portion 5. Then, a P-type impurity is implanted into the surface layer portion of the semiconductor layer 4 through the second opening 29 of the second mask 27.

次いで、ＣＶＤ法により、図４Ｈに示すように、第２マスク２７および第２開口２９から露出する領域上に、圧縮応力膜５１が形成される。その後、第２マスク２７が、圧縮応力膜５１における第２マスク２７上に形成された部分とともに除去される。これにより、圧縮応力膜５１は、ＰＭＯＳ形成領域６上を覆い、素子分離部５上においてその周縁部が引張り応力膜５２上に乗り上げた状態に形成される。   Next, as shown in FIG. 4H, a compressive stress film 51 is formed on the region exposed from the second mask 27 and the second opening 29 by CVD. Thereafter, the second mask 27 is removed together with the portion of the compressive stress film 51 formed on the second mask 27. As a result, the compressive stress film 51 is formed so as to cover the PMOS formation region 6 and have the peripheral portion run on the tensile stress film 52 on the element isolation portion 5.

その後、アニール処理が行われる。これにより、図４Ｉに示すように、ＮＭＯＳ形成領域７における半導体層４の表層部に、ソース領域１０およびドレイン領域１１が形成される。また、ＰＭＯＳ形成領域６における半導体層４の表層部に、ソース領域１７およびドレイン領域１８が形成される。
この後、半導体層４、圧縮応力膜５１および引張り応力膜５２上に、ＣＶＤ法により、層間絶縁膜２４が積層される。これにより、図３に示す半導体装置５０が得られる。 Thereafter, an annealing process is performed. Thereby, as shown in FIG. 4I, the source region 10 and the drain region 11 are formed in the surface layer portion of the semiconductor layer 4 in the NMOS formation region 7. A source region 17 and a drain region 18 are formed in the surface layer portion of the semiconductor layer 4 in the PMOS formation region 6.
Thereafter, the interlayer insulating film 24 is laminated on the semiconductor layer 4, the compressive stress film 51, and the tensile stress film 52 by the CVD method. Thereby, the semiconductor device 50 shown in FIG. 3 is obtained.

以上、本発明の２つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、図２Ａ〜２Ｉに示す工程では、引張り応力膜２３が先に形成されていたが、圧縮応力膜２２が先に形成されてもよい。すなわち、図２Ｅに示す工程において、第１マスク２６に代えて、第２マスク２８が形成され、図２Ｆに示す工程において、引張り応力膜２３に代えて、圧縮応力膜２２が形成されてもよい。この場合、図２Ｇに示す工程において、第２マスク２８に代えて第１マスク２６が形成され、図２Ｈに示す工程において、圧縮応力膜２２に代えて、引張り応力膜２３が形成される。これにより、図１に示す半導体装置１を製造することができる。 As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form.
For example, in the steps shown in FIGS. 2A to 2I, the tensile stress film 23 is formed first, but the compressive stress film 22 may be formed first. 2E, a second mask 28 may be formed instead of the first mask 26, and a compressive stress film 22 may be formed instead of the tensile stress film 23 in the process shown in FIG. 2F. . In this case, the first mask 26 is formed in place of the second mask 28 in the step shown in FIG. 2G, and the tensile stress film 23 is formed in place of the compressive stress film 22 in the step shown in FIG. 2H. Thereby, the semiconductor device 1 shown in FIG. 1 can be manufactured.

また、図４Ａ〜４Ｉに示す工程では、引張り応力膜５２が先に形成されていたが、圧縮応力膜５１が先に形成されてもよい。すなわち、図４Ｅに示す工程において、第１マスク２６に代えて、第２マスク２８が形成され、図４Ｆに示す工程において、引張り応力膜５２に代えて、圧縮応力膜５１が形成されてもよい。この場合、図４Ｇに示す工程において、第２マスク２８に代えて第１マスク２６が形成され、図４Ｈに示す工程において、圧縮応力膜５１に代えて、引張り応力膜５２が形成される。これにより、素子分離部５上において、引張り応力膜５２の周縁部が圧縮応力膜５１上に乗り上げて形成される。   4A to 4I, the tensile stress film 52 is formed first, but the compressive stress film 51 may be formed first. 4E, the second mask 28 may be formed in place of the first mask 26, and the compressive stress film 51 may be formed in place of the tensile stress film 52 in the process shown in FIG. 4F. . In this case, the first mask 26 is formed in place of the second mask 28 in the step shown in FIG. 4G, and the tensile stress film 52 is formed in place of the compressive stress film 51 in the step shown in FIG. 4H. As a result, the peripheral edge of the tensile stress film 52 is formed on the compressive stress film 51 on the element isolation portion 5.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of the matters described in the claims.

本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。1 is a schematic cross-sectional view showing a structure of a semiconductor device according to an embodiment of the present invention. 図１に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 3 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図２Ａの次の工程を示す図解的な断面図である。FIG. 2B is an illustrative sectional view showing a step subsequent to FIG. 2A. 図２Ｂの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2B. 図２Ｃの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2C. 図２Ｄの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2D. 図２Ｅの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2E. 図２Ｆの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2F. 図２Ｇの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2G. 図２Ｈの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2H. 本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。It is an illustration sectional view showing the structure of the semiconductor device concerning other embodiments of the present invention. 図３に示す半導体装置の製造方法を説明するための図解的な断面図である。FIG. 4 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 3. 図４Ａの次の工程を示す図解的な断面図である。FIG. 4B is an illustrative sectional view showing a step subsequent to FIG. 4A. 図４Ｂの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4B. 図４Ｃの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4C. 図４Ｄの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4D. 図４Ｅの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4E. 図４Ｆの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4F. 図４Ｇの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4G. 図４Ｈの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4H. 従来の半導体装置の製造方法を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the manufacturing method of the conventional semiconductor device. 図５Ａの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the next process of FIG. 5A. 図５Ｂの次の工程を示す模式的な断面図である。FIG. 5B is a schematic cross-sectional view showing the next step of FIG. 5B. 図５Ｃの次の工程を示す模式的な断面図である。FIG. 5C is a schematic cross-sectional view showing a step subsequent to FIG. 5C. 図５Ｄの次の工程を示す模式的な断面図である。FIG. 5D is a schematic sectional view showing a step subsequent to FIG. 5D. 図５Ｅの次の工程を示す模式的な断面図である。It is typical sectional drawing which shows the process following FIG. 5E.

符号の説明Explanation of symbols

１ 半導体装置
２ ＰＭＯＳＦＥＴ
３ ＮＭＯＳＦＥＴ
４ 半導体層
５ 素子分離部
６ ＰＭＯＳ形成領域
７ ＮＭＯＳ形成領域
９ チャネル領域
１６ チャネル領域
２２ 圧縮応力膜
２３ 引張り応力膜
２６ 第１マスク
２７ 第２マスク
２８ 第１開口
２９ 第２開口
５０ 半導体装置
５１ 圧縮応力膜
５２ 引張り応力膜 1 Semiconductor device 2 PMOSFET
3 NMOSFET
DESCRIPTION OF SYMBOLS 4 Semiconductor layer 5 Element isolation | separation part 6 PMOS formation area 7 NMOS formation area 9 Channel area | region 16 Channel area | region 22 Compressive stress film | membrane 23 Tensile stress film | membrane 26 1st mask 27 2nd mask 28 1st opening 29 2nd opening 50 Semiconductor device 51 Compression Stress film 52 Tensile stress film

Claims (4)

半導体層に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、
前記半導体層上に、前記ＮＭＯＳ形成領域を選択的に露出させる第１開口を有する第１マスクを形成する工程と、
前記第１マスク上および前記半導体層における前記第１開口から露出する部分上に、前記ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜を形成する工程と、
前記引張り応力膜の形成後、前記第１マスクを、前記引張り応力膜における前記第１マスク上に形成された部分とともに前記半導体層上から除去する工程と、
前記半導体層上に、前記ＰＭＯＳ形成領域を選択的に露出させる第２開口を有する第２マスクを形成する工程と、
前記第２マスク上および前記半導体層における前記第２開口から露出する部分上に、前記ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜を形成する工程と、
前記圧縮応力膜の形成後、前記第２マスクを、前記圧縮応力膜における前記第２マスク上に形成された部分とともに前記半導体層上から除去する工程とを含む、半導体装置の製造方法。 Forming, in the semiconductor layer, an element isolation portion for insulating and separating an NMOS formation region in which an NMOS transistor is formed and a PMOS formation region in which a PMOS transistor is formed;
Forming a first mask having a first opening on the semiconductor layer to selectively expose the NMOS formation region;
Forming a tensile stress film for applying a tensile stress to the channel region of the NMOS transistor on the first mask and on a portion of the semiconductor layer exposed from the first opening;
Removing the first mask from the semiconductor layer together with a portion of the tensile stress film formed on the first mask after forming the tensile stress film;
Forming a second mask having a second opening on the semiconductor layer to selectively expose the PMOS formation region;
Forming a compressive stress film for applying a compressive stress to the channel region of the PMOS transistor on the second mask and a portion of the semiconductor layer exposed from the second opening;
Removing the second mask from the semiconductor layer together with a portion of the compressive stress film formed on the second mask after forming the compressive stress film. 前記第２開口の周縁は、前記素子分離部上において、前記第１開口の周縁の位置に対して前記ＰＭＯＳ形成領域側に間隔を空けた位置に配置される、請求項１に記載の半導体装置の製造方法。   2. The semiconductor device according to claim 1, wherein a peripheral edge of the second opening is disposed on the element isolation part at a position spaced apart from the peripheral edge of the first opening toward the PMOS formation region. Manufacturing method. 前記第２開口の周縁は、前記素子分離部上において、前記第１開口の周縁の位置に対して前記ＮＭＯＳ形成領域側に間隔を空けた位置に配置される、請求項１に記載の半導体装置の製造方法。   2. The semiconductor device according to claim 1, wherein a peripheral edge of the second opening is disposed on the element isolation portion at a position spaced from the peripheral edge of the first opening toward the NMOS formation region. Manufacturing method. 半導体層と、
前記半導体層に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部と、
前記半導体層上に、前記ＮＭＯＳ形成領域を被覆するように形成されて、その周縁が前記素子分離部上に配置され、前記ＮＭＯＳトランジスタのチャネル領域に引張り応力を付与するための引張り応力膜と、
前記半導体層上に、前記ＰＭＯＳ形成領域を被覆するように形成されて、その周縁が前記素子分離部上において前記引張り応力膜の周縁と間隔を空けて配置され、前記ＰＭＯＳトランジスタのチャネル領域に圧縮応力を付与するための圧縮応力膜とを含む、半導体装置。 A semiconductor layer;
An element isolation part for insulatingly separating an NMOS formation region in which the NMOS transistor is formed and a PMOS formation region in which the PMOS transistor is formed, formed in the semiconductor layer;
A tensile stress film is formed on the semiconductor layer so as to cover the NMOS formation region, a peripheral edge thereof is disposed on the element isolation portion, and a tensile stress film for applying a tensile stress to the channel region of the NMOS transistor;
Formed on the semiconductor layer so as to cover the PMOS forming region, and the periphery thereof is disposed on the element isolation portion with a space from the periphery of the tensile stress film, and is compressed to the channel region of the PMOS transistor. A semiconductor device including a compressive stress film for applying stress.
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