JP2009177061A - Semiconductor apparatus and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor apparatus and a method of manufacturing the same, securely preventing the effluence of an underfill agent. <P>SOLUTION: The apparatus includes: a substrate 1; a semiconductor chip flip-chip-mounted on the substrate; and an underfill filling up between the substrate and the semiconductor chip. On the substrate, there are arranged: a chip-mounting region 20 mounted with the semiconductor chip; an electrode pad region 30 arranged outside the chip-mounting region and provided with an electrode pad 12; and a dam region 40 provided between the chip-mounting region and the electrode pad region. A plurality of protrusions for dam are arranged in the dam region in a plurality of columns. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は半導体装置及びその製造方法に関し、特に、基板上に半導体チップがフリップチップ実装された半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which a semiconductor chip is flip-chip mounted on a substrate and a manufacturing method thereof.

近年、電子部品を高密度化を実現するために、フリップチップ実装の重要性が高まっている。フリップチップ実装は、半導体チップの電極形成面を基板と対向させ、バンプを介して半導体チップを基板上に実装する手法である。基板と半導体チップとの電気的接続に要する領域が半導体チップ面積以下にできるので、高密度実装が可能となる。   In recent years, the importance of flip chip mounting has been increasing in order to achieve higher density of electronic components. Flip chip mounting is a technique in which an electrode forming surface of a semiconductor chip is opposed to a substrate, and the semiconductor chip is mounted on the substrate via bumps. Since the area required for electrical connection between the substrate and the semiconductor chip can be made smaller than the area of the semiconductor chip, high-density mounting is possible.

図１は、フリップチップ実装により、半導体チップを基板に実装するときの様子を示す説明図である。基板１０１上に、バンプ１０２を介して、半導体チップ２００が搭載されている。基板１０１には、半導体チップ２００の搭載領域とは別の場所に、電極パッド１０３が設けられている。基板１０１と半導体チップ２００との間には、バンプ１０２による隙間が生じる。このすき間を埋めるため、基板１０１と半導体チップ２００との間にアンダーフィル剤１０４がにより充填される。アンダーフィル剤１０４を充填するとき、アンダーフィル剤１０４の供給量が多いと、図２に示されるように、半導体チップ２００の搭載される領域の外部にアンダーフィル剤１０４が広がってしまう。また、半導体チップ２００と基板１０１との間のギャップが狭くても、同様にアンダーフィル剤が広がってしまう。広がったアンダーフィル剤１０４が電極パッド１０３などを覆ってしまうと、電極パッド１０３における電気的接合が妨げられ、信頼性を落としてしまうことになる。   FIG. 1 is an explanatory view showing a state when a semiconductor chip is mounted on a substrate by flip chip mounting. A semiconductor chip 200 is mounted on the substrate 101 via bumps 102. An electrode pad 103 is provided on the substrate 101 at a location different from the mounting area of the semiconductor chip 200. A gap due to the bump 102 is generated between the substrate 101 and the semiconductor chip 200. In order to fill this gap, the underfill agent 104 is filled between the substrate 101 and the semiconductor chip 200. When the underfill agent 104 is filled, if the supply amount of the underfill agent 104 is large, the underfill agent 104 spreads outside the region where the semiconductor chip 200 is mounted, as shown in FIG. Further, even if the gap between the semiconductor chip 200 and the substrate 101 is narrow, the underfill agent is similarly spread. If the spread underfill agent 104 covers the electrode pad 103 or the like, electrical bonding in the electrode pad 103 is hindered, and reliability is lowered.

関連して、特許文献１（実開平６−３１１５０号公報）には、プリント配線基板上に実装した半導体回路素子の周囲に、ボンディングパッドを封止する樹脂の流れ止めるための第１のカードリングを設けることと、第１のガードリングの外周の所望の位置に第１のガードリングを乗り越えてあふれ出した樹脂の流れるための第２のガートリングを設けることとが記載されている。   Relatedly, Patent Document 1 (Japanese Utility Model Publication No. Hei 6-31150) discloses a first card ring for stopping the flow of a resin for sealing a bonding pad around a semiconductor circuit element mounted on a printed wiring board. And providing a second gart ring for flowing resin overflowing over the first guard ring at a desired position on the outer periphery of the first guard ring.

また、特許文献２（特開２００３−９２３７４号公報）には、絶縁膜を介して配線基板に半導体チップの実装された半導体装置において、半導体チップと電極との間の絶縁膜に溝を設けることが記載されている。   In Patent Document 2 (Japanese Patent Laid-Open No. 2003-92374), in a semiconductor device in which a semiconductor chip is mounted on a wiring board via an insulating film, a groove is provided in the insulating film between the semiconductor chip and the electrode. Is described.

また、特許文献３（特開２００６−２３７３６７号公報）には、エリアアレイの搭載領域の外周を取り囲むように配置した導体パターンと、この導体パターンに積層された熱溶融はんだ層と、導体パターンと熱溶融はんだ層とで堰塞されることによりエリアアレイの搭載領域に略充填されたアンダーフィルとを備えるプリント配線板が記載されている。   Patent Document 3 (Japanese Patent Application Laid-Open No. 2006-237367) discloses a conductor pattern disposed so as to surround the outer periphery of the area array mounting region, a hot-melt solder layer laminated on the conductor pattern, and a conductor pattern. A printed wiring board is described that includes an underfill that is substantially filled in a mounting area of an area array by being sealed with a hot-melt solder layer.

また、特許文献４（特開２００５−２７６８７９号公報）には、アンダーフィル材の流出を確実に防止するための技術が記載されている。この特許文献４には、チップ実装領域とチップ実装領域との間にダムが設けられた実装基板と、実装基板のチップ実装領域にフリップチップ実装された半導体チップと、実装基板と半導体チップとの間に充填されたアンダーフィル材とを備え、チップ実装領域の所定の辺とその所定の辺に対応するダムとの間の距離が、チップ実装領域の他の辺に対応するダムとの間の距離よりも長いことを特徴とする半導体装置が記載されている。   Patent Document 4 (Japanese Patent Laid-Open No. 2005-276879) describes a technique for reliably preventing the underfill material from flowing out. In this Patent Document 4, a mounting substrate in which a dam is provided between a chip mounting region and a chip mounting region, a semiconductor chip flip-chip mounted in the chip mounting region of the mounting substrate, a mounting substrate and a semiconductor chip An underfill material filled in between, and a distance between a predetermined side of the chip mounting region and a dam corresponding to the predetermined side is between the dam corresponding to the other side of the chip mounting region A semiconductor device is described which is longer than the distance.

実開平６−３１１５０号公報Japanese Utility Model Publication No. 6-31150 特開２００３−９２３７４号公報JP 2003-92374 A 特開２００６−２３７３６７号公報JP 2006-237367 A 特開２００５−２７６８７９号公報JP 2005-276879 A

しかしながら、既述の技術を用いても、アンダーフィル剤の流出を確実に防止することは難しかった。
従って、本発明の目的は、アンダーフィル剤の流出を確実に防止することのできる半導体装置及びその製造方法を提供することにある。 However, it has been difficult to reliably prevent the underfill agent from flowing out even using the technique described above.
Accordingly, an object of the present invention is to provide a semiconductor device capable of reliably preventing the underfill agent from flowing out and a method for manufacturing the same.

以下に、［発明を実施するための最良の形態］で使用する括弧付き符号を用いて、課題を解決するための手段を説明する。これらの符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであり、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。   In the following, means for solving the problem will be described using reference numerals with parentheses used in [Best Mode for Carrying Out the Invention]. These symbols are added to clarify the correspondence between the description of [Claims] and the description of [Best Mode for Carrying Out the Invention], and [Claims] It should not be used for the interpretation of the technical scope of the invention described in.

本発明に係る半導体装置は、基板と、基板上にフリップチップ実装された半導体チップと、基板と前記半導体チップとの間を埋めるアンダーフィルとを具備する。基板上には、前記半導体チップの搭載されるチップ搭載領域と、前記チップ搭載領域の外部に配置され、電極パッドの設けられた電極パッド領域と、前記チップ搭載領域と前記電極パッド領域との間に設けられたダム領域とが設けられている。前記ダム領域には、複数のダム用突起が複数列で配列されている。
この発明によれば、注入時に流出したアンダーフィルは、複数のダム用突起により表面張力を受け、堰き止められる。この際、複数のダム用突起が複数列で配置されているので、半導体チップ側に近い側の列をアンダーフィルが乗り越えても、次の列によりアンダーフィルが堰き止められる。また、複数列で配置されていることにより、更に過剰にアンダーフィル剤が流出したとしても、アンダーフィルがダム領域の全域で蓄えられる。すなわち、流出したアンダーフィルは、ダム領域で保持されることによって、堰き止められる。これにより、より確実にアンダーフィルを堰き止めることができる。 A semiconductor device according to the present invention includes a substrate, a semiconductor chip flip-chip mounted on the substrate, and an underfill that fills a space between the substrate and the semiconductor chip. On the substrate, a chip mounting area on which the semiconductor chip is mounted, an electrode pad area disposed outside the chip mounting area and provided with an electrode pad, and between the chip mounting area and the electrode pad area And a dam area. In the dam region, a plurality of dam protrusions are arranged in a plurality of rows.
According to this invention, the underfill that has flowed out during injection is subjected to surface tension by the plurality of dam projections and is dammed up. At this time, since the plurality of dam protrusions are arranged in a plurality of rows, even if the underfill passes over the row closer to the semiconductor chip side, the underfill is blocked by the next row. Moreover, even if an underfill agent flows out more excessively by arranging in a plurality of rows, the underfill is stored throughout the dam area. That is, the spilled underfill is blocked by being held in the dam area. Thereby, an underfill can be dammed more reliably.

本発明に係るプリント配線板は、半導体チップをフリップ実装するためのチップ搭載領域と、前記チップ搭載領域の外側に配置され、電極パッドの設けられた電極パッド領域と、前記チップ搭載領域と前記電極パッド領域との間に設けられたダム領域とを具備する。ダム領域には、複数のダム用突起が複数列で配列されている。   The printed wiring board according to the present invention includes a chip mounting area for flip-mounting a semiconductor chip, an electrode pad area disposed outside the chip mounting area and provided with an electrode pad, the chip mounting area, and the electrode A dam region provided between the pad region and the pad region. A plurality of dam protrusions are arranged in a plurality of rows in the dam region.

本発明に係る半導体装置の製造方法は、チップ搭載領域と、前記チップ搭載領域の外側に配置された電極パッド領域と、前記チップ搭載領域と前記電極パッド領域との間に設けられたダム領域とを有する基板を用意する工程と、前記電極パッド領域に電極パッドを形成する工程と、前記ダム領域内に、複数のダム用突起を複数列で配列する工程と、前記チップ搭載領域に、前記半導体チップを搭載する工程と、前記搭載する工程の後に、前記基板と前記半導体チップとの間にアンダーフィルを供給する工程とを具備する。   A method of manufacturing a semiconductor device according to the present invention includes a chip mounting region, an electrode pad region disposed outside the chip mounting region, a dam region provided between the chip mounting region and the electrode pad region, A step of preparing a substrate having a plurality of dam protrusions in a plurality of rows in the dam region, a step of forming an electrode pad in the electrode pad region, and a step of arranging the semiconductor in the chip mounting region. A step of mounting a chip, and a step of supplying an underfill between the substrate and the semiconductor chip after the mounting step.

本発明によれば、アンダーフィル剤の流出を確実に防止することのできる半導体装置及びその製造方法が提供される。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can prevent the outflow of an underfill agent reliably, and its manufacturing method are provided.

図面を参照しつつ、本発明の実施形態について説明する。半導体装置に対する小型化の要求を満たすための技術として、ＣＰＵやメモリなどの複数機能を１つの半導体チップに収めるシステム・オン・チップ（ＳｏＣ）技術、複数の半導体チップを１つのパッケージに収めるシステム・イン・パッケージ（ＳｉＰ）技術、及び複数の半導体パッケージを積層し直接接続するパッケージ・オン・パッケージ（ＰｏＰ）技術などが知られている。本実施形態では、半導体装置として、ＰｏＰ構造におけるベースパッケージを一例として説明する。   Embodiments of the present invention will be described with reference to the drawings. As a technology to meet the demands for miniaturization of semiconductor devices, a system-on-chip (SoC) technology in which a plurality of functions such as a CPU and a memory are contained in one semiconductor chip, and a system in which a plurality of semiconductor chips are contained in one package In-package (SiP) technology and package-on-package (PoP) technology in which a plurality of semiconductor packages are stacked and directly connected are known. In the present embodiment, a base package in a PoP structure will be described as an example of a semiconductor device.

図３は、本実施形態に係る半導体装置を示す概略断面図である。この半導体装置は、配線基板１（プリント配線板）と、半導体チップ２と、アンダーフィル３と、封止剤５とを備えている。配線基板１上には複数のバンプ１１と、複数のダム用突起１３と、複数の電極パッド１２とが設けられている。半導体チップ２は複数のバンプ１１を介して配線基板１上に実装されている。アンダーフィル３は、樹脂製であり、半導体チップ２と配線基板１との間に充填されている。半導体チップ２及び複数のダム用突起１３は、樹脂製の封止剤５により、封止されている。   FIG. 3 is a schematic cross-sectional view showing the semiconductor device according to the present embodiment. This semiconductor device includes a wiring board 1 (printed wiring board), a semiconductor chip 2, an underfill 3, and a sealant 5. A plurality of bumps 11, a plurality of dam projections 13, and a plurality of electrode pads 12 are provided on the wiring substrate 1. The semiconductor chip 2 is mounted on the wiring board 1 via a plurality of bumps 11. The underfill 3 is made of resin and is filled between the semiconductor chip 2 and the wiring board 1. The semiconductor chip 2 and the plurality of dam protrusions 13 are sealed with a resin sealant 5.

図４は、配線基板１を示す平面図である。配線基板１には、チップ搭載領域２０と、電極パッド領域３０と、ダム領域４０とが設けられている。   FIG. 4 is a plan view showing the wiring board 1. The wiring board 1 is provided with a chip mounting area 20, an electrode pad area 30, and a dam area 40.

チップ搭載領域２０は、矩形状である。チップ搭載領域２０には、複数のバンプ１１が形成されている。複数のバンプ１１は、半導体チップ２との電気的接続を行うために設けられている。   The chip mounting area 20 has a rectangular shape. A plurality of bumps 11 are formed in the chip mounting area 20. The plurality of bumps 11 are provided for electrical connection with the semiconductor chip 2.

電極パッド領域３０は、チップ搭載領域２０を取り囲むように、枠状に設けられている。電極パッド領域３０は、チップ搭載領域２０から離れた位置に設けられている。電極パッド領域３０には、複数の電極パッド１２が設けられている。複数の電極パッド１２は、このＰｏＰ構造のベースパッケージを、上に積層される半導体パッケージと電気的に接続するために設けられており、ＰｏＰランドとも言われる。   The electrode pad region 30 is provided in a frame shape so as to surround the chip mounting region 20. The electrode pad region 30 is provided at a position away from the chip mounting region 20. A plurality of electrode pads 12 are provided in the electrode pad region 30. The plurality of electrode pads 12 are provided to electrically connect the PoP structure base package to a semiconductor package stacked thereon, and are also referred to as PoP lands.

ダム領域４０は、チップ搭載領域２０の一辺（第１辺２１）と、第１辺２１に対向する電極パッド領域３０との間に設けられている。ダム領域４０には、アンダーフィル充填時におけるアンダーフィルの流出防止を目的として、複数のダム用突起１３が配置されている。複数のダム用突起１３は、複数列で配置されている。具体的には、第１辺２１に沿う列が、第１辺２１から電極パッド領域３０に向かって複数列に並んでいる。また、ダム領域４０とチップ搭載領域２０との間には、アンダーフィルを注入するための隙間が設けられている。   The dam region 40 is provided between one side (first side 21) of the chip mounting region 20 and the electrode pad region 30 facing the first side 21. In the dam region 40, a plurality of dam protrusions 13 are arranged for the purpose of preventing the underfill from flowing out during underfill filling. The plurality of dam protrusions 13 are arranged in a plurality of rows. Specifically, the rows along the first side 21 are arranged in a plurality of rows from the first side 21 toward the electrode pad region 30. Further, a gap for injecting underfill is provided between the dam region 40 and the chip mounting region 20.

このような複数のダム用突起１３は、充填時に流出したアンダーフィルに対して表面張力を加え、堰き止める。この際、複数のダム用突起が複数列で配置されているので、半導体チップ側に近い側の列をアンダーフィルが乗り越えても、次の列によりアンダーフィルが堰き止められる。また、流出したアンダーフィルは、ダム領域４０に染み込むようにして蓄えられる。これにより、アンダーフィルがより確実に堰き止めることができる。   Such a plurality of dam protrusions 13 apply a surface tension to the underfill that has flowed out at the time of filling to dam. At this time, since the plurality of dam protrusions are arranged in a plurality of rows, even if the underfill passes over the row closer to the semiconductor chip side, the underfill is blocked by the next row. Further, the underfill that has flowed out is stored so as to penetrate into the dam area 40. Thereby, an underfill can be dammed more reliably.

図５は、ダム領域４０の拡大図であり、複数のダム用突起１３の配列を示している。図５には、列方向と行方向との関係が示されている。複数のダム用突起１３の各々は、千鳥状に配列されている。千鳥状で複数のダム用突起１３を配置すれば、流出したアンダーフィルに十分な表面張力を与えた上で、ダム領域４０に染み込ませて蓄えることができる。   FIG. 5 is an enlarged view of the dam region 40 and shows an arrangement of a plurality of dam protrusions 13. FIG. 5 shows the relationship between the column direction and the row direction. Each of the plurality of dam protrusions 13 is arranged in a staggered manner. If a plurality of dam protrusions 13 are arranged in a zigzag pattern, the dam area 40 can be stored by being impregnated with sufficient surface tension applied to the outflowed underfill.

アンダーフィルを堰き止めるための表面張力を大きくするためには、複数のダム用突起１３を細長くし、密に配置することが望ましいと考えられる。ダム用突起１３を樹脂により形成するのであれば、粘度の高いものを用い、突起をなるべく、高く、細く、狭間隔で配列することが望ましいと考えられる。但し、ダム用突起１３を密に配置しすぎると、アンダーフィルがダム領域４０に染み込みにくくなり、電極パッド形成領域３０側に乗り越え易くなることがある。
このような観点から、複数のダム用突起１３における列と列との距離ｂ（図５中、ｂ）は、１００μｍ以上５００μｍ以下であることが好ましい。なお、ここでの距離ｂは、各ダム用突起１３の中心を基準とした距離としている。この距離ｂが１００μｍよりも短いと、アンダーフィルがダム領域４０に染み込まず、ダム領域４０を乗り越えてしまい易くなる。一方この距離ｂが５００μｍよりも長いと、表面張力が十分にアンダーフィルに加えられず、ダム領域３０から電極パッド形成領域３０側へアンダーフィルが染み出し易くなる。また、同様の観点から、複数のダム用突起からなる行と行と距離（図５中、ａ）は、１００μｍ以上、５００μｍ以下であることが好ましい。
さらに同様の観点から、複数のダム用突起１３の各々は、直径が５０μｍ以上２００μｍ以下であることが好ましい。
また、ダム用突起１３は、直径が５０μｍ以上２００μｍ以下である場合に、２（個／ｍｍ２）〜５０（個／ｍｍ２）の密度で配置されていることが好ましい。密度が２（個／ｍｍ２）より小さいと、アンダーフィルがダム領域４０に染み込まず、ダム領域４０を乗り越えてしまい易くなる。密度が５０（個／ｍｍ２）よりも大きいと、表面張力が十分にアンダーフィルに加えられず、ダム領域３０から電極パッド形成領域３０側へアンダーフィルが染み出し易くなる。 In order to increase the surface tension for blocking the underfill, it is considered desirable to make the plurality of dam protrusions 13 elongated and closely arranged. If the dam protrusions 13 are formed of resin, it is considered desirable to use a material having a high viscosity and to arrange the protrusions as high, thin and narrow as possible. However, if the dam protrusions 13 are arranged too densely, the underfill hardly penetrates into the dam region 40 and may easily get over the electrode pad forming region 30 side.
From such a viewpoint, it is preferable that the distance b (b in FIG. 5) between the rows in the plurality of dam protrusions 13 is 100 μm or more and 500 μm or less. Here, the distance b is a distance based on the center of each dam protrusion 13. When the distance b is shorter than 100 μm, the underfill does not penetrate into the dam region 40 and easily gets over the dam region 40. On the other hand, when the distance b is longer than 500 μm, the surface tension is not sufficiently applied to the underfill, and the underfill easily oozes out from the dam region 30 to the electrode pad forming region 30 side. From the same point of view, it is preferable that the rows, rows, and distances (a in FIG. 5) composed of a plurality of dam protrusions are 100 μm or more and 500 μm or less.
Further, from the same viewpoint, each of the plurality of dam protrusions 13 preferably has a diameter of 50 μm or more and 200 μm or less.
Also, it dams projection 13, when the diameter is 50μm or more 200μm or less, 2 (pieces / mm 2) which is preferably arranged at a density of 50 (pieces / mm 2). When the density is smaller than 2 (pieces / mm 2 ), the underfill does not penetrate into the dam region 40 and easily gets over the dam region 40. If the density is greater than 50 (pieces / mm 2 ), the surface tension is not sufficiently applied to the underfill, and the underfill tends to ooze from the dam region 30 toward the electrode pad forming region 30 side.

各ダム用突起１３は、例えば、はんだや樹脂により形成されている。
例えば、はんだで各ダム用突起１３を形成する場合、その形成方法として、はんだペーストを印刷する方法、及びノズルから塗布する方法などを用いることができる。
印刷によって形成する場合、各ダム用突起１３の数、サイズ、配列間隔、及び配列パターンは、印刷マスクにより一意に決まる。また、チップ搭載領域２０における複数のバンプ２１がはんだバンプである場合には、バンプ２１を形成する工程と同一工程で各ダム用突起１３を形成することができる。従って、ダム用突起１３を形成するために工程を追加する必要がなく、生産性を落とすことはない。
一方、ノズルから塗布する方法は、印刷マスクを用意する必要がないので、ダム領域４０における複数のダム用突起１３の配置パターンを容易に変更することができる。したがって、複数のダム用突起１３を最適なパターンで配置しやすくなる。 Each dam protrusion 13 is formed of, for example, solder or resin.
For example, when forming each dam protrusion 13 with solder, a method of printing a solder paste, a method of applying from a nozzle, or the like can be used.
When formed by printing, the number, size, arrangement interval, and arrangement pattern of each dam projection 13 are uniquely determined by the printing mask. When the plurality of bumps 21 in the chip mounting area 20 are solder bumps, the dam protrusions 13 can be formed in the same process as the process of forming the bumps 21. Therefore, it is not necessary to add a process for forming the dam protrusion 13, and productivity is not reduced.
On the other hand, since it is not necessary to prepare a printing mask, the method of applying from the nozzle can easily change the arrangement pattern of the plurality of dam protrusions 13 in the dam region 40. Therefore, it becomes easy to arrange the plurality of dam protrusions 13 in an optimal pattern.

ダム領域４０の幅（第１辺２１から対向する電極形成領域３０へ向かう方向の幅）は、アンダーフィルを確実に堰き止める観点から、０．３ｍｍ以上、０．５ｍｍ以下であることが好ましい。その幅が０．３ｍｍより小さいと、アンダーフィルがダム領域４０を超えて電極形成領域３０へ流出し易くなる。一方、その幅が０．５ｍｍより大きいと、パッケージサイズが大きくなってしまう傾向にある。   The width of the dam region 40 (the width in the direction from the first side 21 toward the opposing electrode formation region 30) is preferably 0.3 mm or more and 0.5 mm or less from the viewpoint of reliably blocking the underfill. When the width is smaller than 0.3 mm, the underfill tends to flow out to the electrode formation region 30 beyond the dam region 40. On the other hand, if the width is larger than 0.5 mm, the package size tends to increase.

ダム領域４０とチップ搭載領域２０との間の隙間の幅は、０．６ｍｍ以上、０．８ｍｍ以下であることが好ましい。その隙間の幅が０．６ｍｍより小さいと、アンダーフィルを正確に供給することが難しくなる。一方、その隙間の幅が０．８ｍｍより大きいと、パッケージサイズが大きくなってしまう傾向にある。   The width of the gap between the dam region 40 and the chip mounting region 20 is preferably 0.6 mm or more and 0.8 mm or less. If the width of the gap is smaller than 0.6 mm, it is difficult to accurately supply the underfill. On the other hand, if the gap width is larger than 0.8 mm, the package size tends to increase.

次に、本実施形態に係る半導体装置の製造方法について説明する。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.

まず、図３を用いて説明した配線基板１を形成する。次に、少なくとも片面に電極の形成された半導体チップ２を用意し、チップ搭載領域２０に搭載する。このとき、半導体チップ２の電極形成面を配線基板１と対向させて、フリップチップ実装する。   First, the wiring substrate 1 described with reference to FIG. 3 is formed. Next, the semiconductor chip 2 having electrodes formed on at least one side is prepared and mounted on the chip mounting area 20. At this time, flip chip mounting is performed with the electrode forming surface of the semiconductor chip 2 facing the wiring substrate 1.

次に、図６に示されるように、半導体チップ２と配線基板１との間に形成されたバンプ１１による隙間を埋めるため、アンダーフィル樹脂３を充填する。この際、ディスペンサ４を用いて、チップ搭載領域２０の第１辺２１とダム領域４０との間から、アンダーフィル樹脂３を注入する。アンダーフィル樹脂３は、毛細管現象により、半導体チップ２と配線基板１との隙間を埋める。   Next, as shown in FIG. 6, underfill resin 3 is filled in order to fill a gap formed by bumps 11 formed between semiconductor chip 2 and wiring substrate 1. At this time, the underfill resin 3 is injected from between the first side 21 of the chip mounting region 20 and the dam region 40 using the dispenser 4. The underfill resin 3 fills a gap between the semiconductor chip 2 and the wiring substrate 1 by a capillary phenomenon.

この際、配線基板１と半導体チップ２の間のギャップに対して少量のアンダーフィル樹脂が塗布された場合には、図７に示されるように、アンダーフィル樹脂３は外側に向かって広がる前に半導体チップ２の下部へ浸透する。その後、半導体チップ２及びダム領域４０の複数のダム用突起１３が被覆されるように、封止用の樹脂を供給する。これにより、図３で示したような構造の半導体装置が得られる。   At this time, when a small amount of underfill resin is applied to the gap between the wiring substrate 1 and the semiconductor chip 2, as shown in FIG. 7, before the underfill resin 3 spreads outward. It penetrates into the lower part of the semiconductor chip 2. Thereafter, sealing resin is supplied so that the semiconductor chip 2 and the plurality of dam protrusions 13 in the dam region 40 are covered. Thereby, the semiconductor device having the structure as shown in FIG. 3 is obtained.

しかし、半導体装置を大量生産する際に、全ての半導体装置において、配線基板１と半導体チップ２とのギャップを同じにすることは難しい。同様に、毎回、アンダーフィル樹脂３の充填量を同じにすることも難しい。従って、配線基板１と半導体チップ２との間のギャップに対して多量のアンダーフィル樹脂３が供給されることもある。図８は、多量のアンダーフィル樹脂３が供給されたときの様子を説明するための説明図である。過剰に供給されたアンダーフィル樹脂３は、半導体チップ２の下部に浸透することができず、電極パッド領域３０側へ広がっていく。しかし、本実施形態では、ダム領域４０に複数のダム用突起１３が設けられているので、過剰に塗布されたアンダーフィル樹脂３が堰き止められる。この際、複数のダム用突起が複数列で配置されていることにより、半導体チップ側に近い側の列をアンダーフィル樹脂３が乗り越えても、次の列によりアンダーフィルが堰き止められる。また、過剰にアンダーフィル樹脂３が流出した場合でも、ダム領域４０に染み込むようにして堰き止められることとなる。よって、より確実にアンダーフィル樹脂３の流出を防止することができる。その後、図９に示されるように、半導体チップ２及びダム領域４０の複数のダム用突起１３が被覆されるように、封止用の樹脂が供給される。これにより、外観上は図３で示した構造と変わらない半導体装置が得られる。   However, when mass-producing semiconductor devices, it is difficult to make the gap between the wiring board 1 and the semiconductor chip 2 the same in all semiconductor devices. Similarly, it is difficult to make the filling amount of the underfill resin 3 the same every time. Therefore, a large amount of underfill resin 3 may be supplied to the gap between the wiring board 1 and the semiconductor chip 2. FIG. 8 is an explanatory diagram for explaining a state when a large amount of the underfill resin 3 is supplied. The excessively supplied underfill resin 3 cannot penetrate into the lower portion of the semiconductor chip 2 and spreads toward the electrode pad region 30 side. However, in this embodiment, since the plurality of dam protrusions 13 are provided in the dam region 40, the excessively applied underfill resin 3 is blocked. At this time, since the plurality of dam protrusions are arranged in a plurality of rows, even if the underfill resin 3 gets over the row closer to the semiconductor chip, the underfill is blocked by the next row. Further, even when the underfill resin 3 flows out excessively, the dam region 40 is soaked and dammed. Therefore, the outflow of the underfill resin 3 can be prevented more reliably. Thereafter, as shown in FIG. 9, a sealing resin is supplied so that the semiconductor chip 2 and the plurality of dam protrusions 13 in the dam region 40 are covered. As a result, a semiconductor device that is not different from the structure shown in FIG. 3 in appearance can be obtained.

以上の方法により製造された半導体装置は、更にその上に半導体パッケージが積層され、積層された半導体パッケージと電極パッド３との間が電気的に接続される。これにより、ＰｏＰ構造が形成される。   In the semiconductor device manufactured by the above method, a semiconductor package is further laminated thereon, and the laminated semiconductor package and the electrode pad 3 are electrically connected. Thereby, a PoP structure is formed.

以上説明したように、本実施形態によれば、ダム領域４０において複数のダム用突起１３が複数列に配置されるので、ダム領域４０においてアンダーフィル樹脂を蓄えることにより、アンダーフィル樹脂の流出を防ぐことができる。このため、ダム領域４０の面積に対して、アンダーフィル樹脂の流出防止効果を高めることができ、高密度実装が可能となる。   As described above, according to the present embodiment, since the plurality of dam protrusions 13 are arranged in a plurality of rows in the dam region 40, by storing the underfill resin in the dam region 40, the underfill resin can flow out. Can be prevented. For this reason, the effect of preventing the underfill resin from flowing out can be enhanced with respect to the area of the dam region 40, and high-density mounting becomes possible.

尚、本実施形態では、チップ搭載領域２０の第１辺２１に対応する位置にダム領域４０が設けられる例について説明した。最もアンダーフィル樹脂３が電極パッド形成領域３０側へ到達し易いのは、アンダーフィル樹脂の供給の行われる第１辺２１である。従って、ダム領域４０は、本実施形態で説明したように、少なくとも第１辺２１に対応する位置に設けられていることが望ましい。但し、ダム領域４０は、チップ搭載領域２０の全周に対応して枠状に配置されていてもよい。   In the present embodiment, the example in which the dam region 40 is provided at the position corresponding to the first side 21 of the chip mounting region 20 has been described. It is the first side 21 where the underfill resin is supplied that the underfill resin 3 is most likely to reach the electrode pad forming region 30 side. Therefore, it is desirable that the dam region 40 is provided at a position corresponding to at least the first side 21 as described in the present embodiment. However, the dam region 40 may be arranged in a frame shape corresponding to the entire circumference of the chip mounting region 20.

尚、特許文献１（実開平６−３１１５０）には、第１のガードリングと第２のガードリングとを設けた構造が開示されている。しかし、本実施形態のように複数のダム用突起１３を複数列に配置することは記載されていない。
また、特許文献２（特開２００３−９２３７４）には、溝を設けることが記載されている。しかし、本実施形態のように複数のダム用突起１３を複数列に配置することは記載されていない。
また、特許文献３（特開２００６−２３７３６７）には、突起状の熱溶融はんだ層を設けることについての記載がある。しかし、本実施形態のように複数のダム用突起１３を複数列に配置することは記載されていない。
また、特許文献４（特開２００５−２７６８７９）には、ダムを設けることについての記載がある。しかし、本実施形態のように複数のダム用突起１３を複数列に配置することは記載されていない。 In addition, the structure which provided the 1st guard ring and the 2nd guard ring in patent document 1 (Japanese Utility Model Laid-Open No. 6-31150) is disclosed. However, it is not described that the plurality of dam protrusions 13 are arranged in a plurality of rows as in the present embodiment.
Patent Document 2 (Japanese Patent Application Laid-Open No. 2003-92374) describes providing a groove. However, it is not described that the plurality of dam protrusions 13 are arranged in a plurality of rows as in the present embodiment.
Patent Document 3 (Japanese Patent Application Laid-Open No. 2006-237367) describes the provision of a protruding hot-melt solder layer. However, it is not described that the plurality of dam protrusions 13 are arranged in a plurality of rows as in the present embodiment.
Patent Document 4 (Japanese Patent Laid-Open No. 2005-276879) describes the provision of a dam. However, it is not described that the plurality of dam protrusions 13 are arranged in a plurality of rows as in the present embodiment.

フリップチップ実装を説明するための説明図である。It is explanatory drawing for demonstrating flip chip mounting. アンダーフィル樹脂の流出する様子を示す説明図である。It is explanatory drawing which shows a mode that underfill resin flows out. 本発明の実施形態に係る半導体装置の概略断面図である。1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. 配線基板１の平面図である。2 is a plan view of the wiring board 1. FIG. ダム領域４０を示す拡大図である。4 is an enlarged view showing a dam region 40. FIG. アンダーフィル樹脂を注入する際の様子を説明するための説明図である。It is explanatory drawing for demonstrating the mode at the time of inject | pouring underfill resin. 少量のアンダーフィル樹脂が注入されたときの様子を示す説明図である。It is explanatory drawing which shows a mode when a small amount of underfill resin is inject | poured. 多量のアンダーフィル樹脂が注入されたときの様子を示す説明図である。It is explanatory drawing which shows a mode when a lot of underfill resin is inject | poured. 多量のアンダーフィル樹脂が注入されたときの半導体装置を示す概略断面図である。It is a schematic sectional drawing which shows a semiconductor device when a lot of underfill resin is inject | poured.

符号の説明Explanation of symbols

１ 配線基板
２ 半導体チップ
３ アンダーフィル樹脂
４ ディスペンサ
５ オーバーモールド樹脂
１１ はんだバンプ
１２ 電極パッド
１３ 突起
２０ チップ搭載領域
２１ 第１辺
３０ 電極パッド領域
４０ ダム領域
１０１ 配線基板
１０２ はんだバンプ
１０３ 電極パッド
１０４ アンダーフィル剤
２００ 半導体チップ DESCRIPTION OF SYMBOLS 1 Wiring board 2 Semiconductor chip 3 Underfill resin 4 Dispenser 5 Overmold resin 11 Solder bump 12 Electrode pad 13 Protrusion 20 Chip mounting area 21 1st side 30 Electrode pad area 40 Dam area 101 Wiring board 102 Solder bump 103 Electrode pad 104 Under Filling agent 200 Semiconductor chip

Claims (13)

基板と、
前記基板上にフリップチップ実装された半導体チップと、
前記基板と前記半導体チップとの間を埋めるアンダーフィルと、
を具備し、
前記基板上には、
前記半導体チップの搭載されるチップ搭載領域と、
前記チップ搭載領域の外部に配置され、電極パッドの設けられた電極パッド領域と、
前記チップ搭載領域と前記電極パッド領域との間に設けられたダム領域とが設けられ、
前記ダム領域には、複数のダム用突起が、複数列に配置されている
半導体装置。 A substrate,
A semiconductor chip flip-chip mounted on the substrate;
An underfill filling the space between the substrate and the semiconductor chip;
Comprising
On the substrate,
A chip mounting area on which the semiconductor chip is mounted;
An electrode pad region disposed outside the chip mounting region and provided with an electrode pad; and
A dam region provided between the chip mounting region and the electrode pad region;
A semiconductor device in which a plurality of dam protrusions are arranged in a plurality of rows in the dam region. 請求項１に記載された半導体装置であって、
前記複数のダム用突起は、千鳥状に配置されている
半導体装置。 A semiconductor device according to claim 1,
The semiconductor device in which the plurality of dam protrusions are arranged in a staggered manner. 請求項１又は２に記載された半導体装置であって、
前記複数のダム用突起の各々の直径は、５０μｍ以上、２００μｍ以下である
半導体装置。 A semiconductor device according to claim 1 or 2,
The diameter of each of the plurality of dam protrusions is 50 μm or more and 200 μm or less. 請求項１乃至３のいずれかに記載された半導体装置であって、
前記複数のダム用突起の密度は、２（個／ｍｍ２）〜５０（個／ｍｍ２）である
半導体装置。 A semiconductor device according to any one of claims 1 to 3,
The density of the plurality of dam protrusions is 2 (pieces / mm 2 ) to 50 (pieces / mm 2 ). 請求項１乃至４のいずれかに記載された半導体装置であって、
更に、
前記電極パッドを被覆しないように、前記半導体チップ及び前記ダム用突起を被覆する封止剤
を具備する
半導体装置。 A semiconductor device according to any one of claims 1 to 4, wherein
Furthermore,
A semiconductor device comprising a sealing agent for covering the semiconductor chip and the dam protrusion so as not to cover the electrode pad. 半導体チップをフリップ実装するためのチップ搭載領域と、
前記チップ搭載領域の外側に配置され、電極パッドの設けられた電極パッド領域と、
前記チップ搭載領域と前記電極パッド領域との間に設けられたダム領域と、
を具備し、
前記ダム領域には、複数のダム用突起が複数列で配列されている
プリント配線板。 A chip mounting area for flip mounting a semiconductor chip;
An electrode pad region disposed outside the chip mounting region and provided with an electrode pad; and
A dam region provided between the chip mounting region and the electrode pad region;
Comprising
A printed wiring board in which a plurality of dam protrusions are arranged in a plurality of rows in the dam region. 請求項６に記載されたプリント配線板であって、
前記チップ搭載領域には、前記半導体チップと電気的に接続されるためのバンプが形成されている
プリント配線板。 The printed wiring board according to claim 6,
A printed wiring board in which bumps for electrical connection with the semiconductor chip are formed in the chip mounting area. チップ搭載領域と、前記チップ搭載領域の外側に配置された電極パッド領域と、前記チップ搭載領域と前記電極パッド領域との間に設けられたダム領域とを有する基板を用意する工程と、
前記電極パッド領域に電極パッドを形成する工程と、
前記ダム領域内に、複数のダム用突起を複数列で配列する工程と、
前記チップ搭載領域に、前記半導体チップを搭載する工程と、
前記搭載する工程の後に、前記基板と前記半導体チップとの間にアンダーフィルを供給する工程と、
を具備する
半導体装置の製造方法。 Preparing a substrate having a chip mounting region, an electrode pad region disposed outside the chip mounting region, and a dam region provided between the chip mounting region and the electrode pad region;
Forming an electrode pad in the electrode pad region;
Arranging a plurality of dam protrusions in a plurality of rows in the dam region;
Mounting the semiconductor chip in the chip mounting area;
Supplying an underfill between the substrate and the semiconductor chip after the mounting step;
A method for manufacturing a semiconductor device comprising: 請求項８に記載された半導体装置の製造方法であって、
前記チップ搭載領域は、矩形状であり、
前記ダム領域は、前記チップ搭載領域の第１辺と対向する前記電極パッド領域との間に設けられ、
前記供給する工程は、前記第１辺から前記アンダーフィルを供給する工程を含む
半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 8, comprising:
The chip mounting area is rectangular,
The dam region is provided between the electrode pad region facing the first side of the chip mounting region,
The step of supplying includes a step of supplying the underfill from the first side. 請求項８又は９に記載された半導体装置の製造方法であって、
前記搭載する工程は、前記基板上に前記半導体チップを搭載するためのバンプを形成する工程と、前記バンプを形成する工程の後に前記半導体チップを前記基板上に載せる工程とを備え、
前記配列する工程は、前記バンプを形成する工程と同一工程で前記複数のダム用突起を形成する工程を含む
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 8 or 9,
The mounting step includes a step of forming a bump for mounting the semiconductor chip on the substrate, and a step of mounting the semiconductor chip on the substrate after the step of forming the bump.
The step of arranging includes a step of forming the plurality of dam protrusions in the same step as the step of forming the bump. 請求項８乃至１０のいずれかに記載された半導体装置の製造方法であって、
前記配列する工程は、前記複数のダム用突起を千鳥状に配置する工程を含む
半導体装置の製造方法。 A method for manufacturing a semiconductor device according to any one of claims 8 to 10,
The arranging step includes a step of arranging the plurality of dam protrusions in a staggered manner. 請求項８乃至１１のいずれかに記載された半導体装置の製造方法であって、
前記配列する工程は、前記複数のダム用突起を、各々の直径が５０μｍ以上、２００μｍ以下となるように、配置する工程を含む
半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 8, comprising:
The step of arranging includes a step of arranging the plurality of dam protrusions so that each of the diameters is 50 μm or more and 200 μm or less. 請求項７乃至１２のいずれかに記載された半導体装置の製造方法であって、
更に、
前記供給する工程の後に、前記半導体チップ及び前記複数のダム用突起が封止されるように、封止剤を配置する工程、
を具備する
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to any one of claims 7 to 12,
Furthermore,
A step of disposing a sealant so that the semiconductor chip and the plurality of dam protrusions are sealed after the supplying step;
A method for manufacturing a semiconductor device comprising:
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101197846B1 (en) * 2010-11-30 2012-11-05 삼성전기주식회사 An array for manufacturing a printed circuit board and method of manufacturing flip chip on printed circuit board by using the same
CN103137571A (en) * 2013-01-22 2013-06-05 日月光半导体制造股份有限公司 Semiconductor encapsulation structure and manufacturing method thereof
KR101785729B1 (en) * 2010-11-16 2017-11-06 스태츠 칩팩 피티이. 엘티디. Semiconductor device and method of forming flipchip interconnect structure
WO2018074581A1 (en) * 2016-10-21 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 Electronic substrate and electronic device
US11309236B2 (en) 2019-09-10 2022-04-19 Kioxia Corporation Semiconductor device
CN115023061A (en) * 2022-06-30 2022-09-06 天津津航计算技术研究所 Printed board assembly reinforcing method
US11676929B2 (en) 2016-10-21 2023-06-13 Sony Semiconductor Solutions Corporation Electronic substrate and electronic apparatus
CN115023061B (en) * 2022-06-30 2024-04-30 天津津航计算技术研究所 Printed board assembly reinforcing method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213725A (en) * 1996-01-30 1997-08-15 Matsushita Electron Corp Semiconductor device
JP2003092374A (en) * 2001-09-18 2003-03-28 Hitachi Ltd Semiconductor device and method of manufacturing the same
JP2007157963A (en) * 2005-12-05 2007-06-21 Sony Corp Semiconductor device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213725A (en) * 1996-01-30 1997-08-15 Matsushita Electron Corp Semiconductor device
JP2003092374A (en) * 2001-09-18 2003-03-28 Hitachi Ltd Semiconductor device and method of manufacturing the same
JP2007157963A (en) * 2005-12-05 2007-06-21 Sony Corp Semiconductor device and manufacturing method thereof

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101785729B1 (en) * 2010-11-16 2017-11-06 스태츠 칩팩 피티이. 엘티디. Semiconductor device and method of forming flipchip interconnect structure
KR101197846B1 (en) * 2010-11-30 2012-11-05 삼성전기주식회사 An array for manufacturing a printed circuit board and method of manufacturing flip chip on printed circuit board by using the same
CN103137571A (en) * 2013-01-22 2013-06-05 日月光半导体制造股份有限公司 Semiconductor encapsulation structure and manufacturing method thereof
WO2018074581A1 (en) * 2016-10-21 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 Electronic substrate and electronic device
JPWO2018074581A1 (en) * 2016-10-21 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 Electronic substrate and electronic device
US10910289B2 (en) 2016-10-21 2021-02-02 Sony Semiconductor Solutions Corporation Electronic substrate and electronic apparatus
US11676929B2 (en) 2016-10-21 2023-06-13 Sony Semiconductor Solutions Corporation Electronic substrate and electronic apparatus
JP7379425B2 (en) 2016-10-21 2023-11-14 ソニーセミコンダクタソリューションズ株式会社 Solid-state imaging devices and electronic devices
US11309236B2 (en) 2019-09-10 2022-04-19 Kioxia Corporation Semiconductor device
CN115023061A (en) * 2022-06-30 2022-09-06 天津津航计算技术研究所 Printed board assembly reinforcing method
CN115023061B (en) * 2022-06-30 2024-04-30 天津津航计算技术研究所 Printed board assembly reinforcing method

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