JP2009176179A - キャッシュコヒーレンシ制御方法 - Google Patents
キャッシュコヒーレンシ制御方法 Download PDFInfo
- Publication number
- JP2009176179A JP2009176179A JP2008015828A JP2008015828A JP2009176179A JP 2009176179 A JP2009176179 A JP 2009176179A JP 2008015828 A JP2008015828 A JP 2008015828A JP 2008015828 A JP2008015828 A JP 2008015828A JP 2009176179 A JP2009176179 A JP 2009176179A
- Authority
- JP
- Japan
- Prior art keywords
- request
- cache
- read
- data
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
Abstract
【解決手段】各CPUは、ライトバック型キャッシュを有する。リード管理部92は、CPUからメインメモリ86に対するリードリクエストを受信した際に、要求されるアドレスのデータが他のCPUによりリードされていないことを条件に、リードを許可する。キャッシュラインアドレス情報保持部94は、CPUによりデータのリードが実行されている際に、このデータが当該CPUに出力されるまでそのアドレスを保持する。ペンディング指示部96は、キャッシュラインアドレス情報保持部94に保持されたアドレスのデータが当該プロセッサへ出力されることに同期して、データのリードに関連するリクエストの発行を一時停止させるペンディング指示を該CPU以外のCPUに行う。
【選択図】図1
Description
状態2:対象データはあり、メインメモリ内のデータと同一である。さらに、他のプロセッサのキャッシュにも登録されている。この状態は、以下S(Shared−Unmodified)状態ともいう。
状態3:対象データは、自身のキャッシュにのみ登録されており、メインメモリ内のデータと同一である。この状態は、以下E(Exclusive−Modified)状態ともいう。
状態4:対象データは、自身のキャッシュにのみ登録されており、メインメモリ内のデータと異なる。この状態では、キャッシュに登録されたデータは、メインメモリにライトバックされていない最新データとなる。なお、この状態を、以下M(Exclusive−Modified)状態ともいう。
通常、CPUがデータをリードするのは、このデータを更新するためである。E状態とM状態のキャッシュがデータを他のプロセッサに出力した後にS状態に遷移するのでは、該データを受け取ったCPUが更新を行ってキャッシュにストアするときに、他のCPUの当該キャッシュラインを無効にするためのリクエストを出す必要がある。そのため、バス上のトラフィックが多く、システムの効率が低下する。したがって、通常のマルチプロセッサシステムにおいて、E状態およびM状態のキャッシュがデータを出力した後にI状態に遷移するようになっている。
本発明は、上記事情に鑑みてなされたものであり、データのリード、更新、ストアの一連の処理をCPU内部において完結させ、システムの処理効率を向上させる技術を提案する。
図1は、本発明にかかるキャッシュコヒーレンシ制御技術を適用したマルチプロセッサシステム80を示す。マルチプロセッサシステム80は、複数(図示の例では4つ)のプロセッサ(CPU)81〜84と、共有バス85と、キャッシュコヒーレンシ制御装置90と、メインメモリ86を備える。例として、マルチプロセッサシステム80は、キャッシュコヒーレンシを保証する方式としてスヌープ方式が用いられ、具体的なプロトコルはMESIである。なお、分かりやすいように、図1においてリードに関連する構成要素のみを示し、マルチプロセッサシステムに通常備えられる他の構成要素については、図示および説明を省略する。
CPU81において、図示しないCPUコアの要求などにより、メインメモリ70中のデータに対してリードする必要が生じたときに、キャッシュ81Aは、当該データの最新データが自身に登録されているか否かを確認する。登録されているときには、キャッシュ81Aは、キャッシュヒットしたとして当該データをCPUコアに供する。一方、登録されていないときには、キャッシュ81Aは、キャッシュミスしたとして、その旨をリクエスト発行部81Bに通知する。
図4は、本発明の実施例にかかるマルチプロセッサシステム100を示す。マルチプロセッサシステム100は、複数(図示の例では4つ)のCPU110〜140と、共有バス150と、キャッシュコヒーレンシ制御回路160と、メインメモリ70を備える。
12 キャッシュ 20 CPU
22 キャッシュ 30 CPU
32 キャッシュ 40 CPU
42 キャッシュ 50 共有バス
70 メインメモリ 80 マルチプロセッサシステム
81 CPU 81A キャッシュ
81B リクエスト発行部 81C リクエスト制御部
82 CPU 82A キャッシュ
82B リクエスト発行部 82C リクエスト制御部
83 CPU 83A キャッシュ
83B リクエスト発行部 83C リクエスト制御部
84 CPU 84A キャッシュ
84B リクエスト発行部 84C リクエスト制御部
85 共有バス 86 メインメモリ
90 キャッシュコヒーレンシ制御装置 92 リード管理部
94 キャッシュラインアドレス情報保持部 96 ペンディング指示部
100 マルチプロセッサシステム 110 CPU
112 キャッシュ 120 CPU
122 キャッシュ 130 CPU
132 キャッシュ 140 CPU
142 キャッシュ 150 共有バス
160 キャッシュコヒーレンシ制御回路 161 リクエスト受信回路
162 リクエスト送信回路 163 リトライ送信回路
164 ペンディング指示生成回路 165 リプライ受信回路
166 リプライ送信回路 170 メインメモリ
200 排他制御管理テーブル 201 判別ビット
202 キャッシュラインアドレス情報 203 アドレス比較回路
204 無効エントリ判断回路 205 一致エントリ判断回路
211 エントリ判断回路 212 リクエスト元CPU判断回路
213 リトライ検出フラグ 214 リトライ数カウンタ
Claims (20)
- ライトバック型キャッシュが実装された複数のプロセッサがメインメモリを共有するマルチプロセッサシステムにおけるキャッシュコヒーレンシ制御装置であって、
前記複数のプロセッサのうちのいずれかのプロセッサからメインメモリに対するリードリクエストを受信した際に、該リードリクエストにより要求されるキャッシュラインアドレスのデータが他のプロセッサによりリードが実行されていないことを条件に、該リードリクエストに要求されたリードを許可するリード管理部と、
前記複数のプロセッサのうちのいずれかのプロセッサによりメインメモリからデータのリードが実行されている際に、前記データが前記プロセッサに出力されるまで該データのキャッシュラインアドレスを保持して前記リード管理部に供するキャッシュラインアドレス情報保持部と、
前記キャッシュラインアドレス情報保持部に保持されたキャッシュラインアドレスのデータが当該プロセッサへ出力されることに同期して、データのリードに関連するリクエストの発行を一時停止させるペンディング指示を前記プロセッサ以外のプロセッサに行うペンディング指示部とを備えることを特徴とするキャッシュコヒーレンシ制御装置。 - データのリードに関連するリクエストは、メインメモリへのリードリクエストと他のプロセッサへのスヌープリクエストを含むことを特徴とする請求項1に記載のキャッシュコヒーレンシ制御装置。
- 前記ペンディング指示部は、前記キャッシュラインアドレス情報保持部に保持されたキャッシュラインアドレスについてリードのリトライを行うプロセッサがあるときに前記ペンディング指示を行うことを特徴とする請求項1または2に記載のキャッシュコヒーレンシ制御装置。
- 前記リトライを行うプロセッサの数をカウントするリトライ数カウンタをさらに備え、
前記ペンディング指示部は、前記リトライ数カウンタのカウント値が所定の閾値を超えたことを条件に前記ペンディング指示を行うことを特徴とする請求項3に記載のキャッシュコヒーレンシ制御装置。 - 前記ペンディング指示部は、前記リトライを行うプロセッサに対して前記ペンディング指示を行うことを特徴とする請求項3または4に記載のキャッシュコヒーレンシ制御装置。
- 前記キャッシュラインアドレスについてメインメモリに対するリードリクエストを受信したとき、リクエスト元のプロセッサに対して該リードのリトライを指示するリトライ指示部をさらに備えることを特徴とする請求項1から5のいずれか1項に記載のキャッシュコヒーレンシ制御装置。
- 前記ペンディング指示部は、前記キャッシュラインアドレスが含まれるペンディング指示をし、該キャッシュラインアドレスのデータのリードに関連するリクエストの発行を一時停止させることを特徴とする請求項1から6のいずれか1項に記載のキャッシュコヒーレンシ制御装置。
- 複数のプロセッサがメインメモリを共有するマルチプロセッサシステムにおける前記プロセッサであって、
ライトバック型キャッシュと、
キャッシュミスしたときに対象データのリードに関連するリクエストを発行するリクエスト発行部と、
リードに関連するリクエストの発行の一時停止を要求するペンディング指示を受信した際に、前記リクエスト発行部がリードに関連するリクエストの発行を所定期間停止するように制御を行うリクエスト制御部とを備えることを特徴とするプロセッサ。 - リードに関連するリクエストは、メインメモリへのリードリクエストと他のプロセッサへのスヌープリクエストを含むことを特徴とする請求項8に記載のプロセッサ。
- 前記リクエスト発行部は、前記メインメモリへのリードリクエストが拒否されたときに、該リードのリトライを行い、
前記リクエスト制御部は、前記リトライ中に前記ペンディング指示を受信した際に前記制御を行うことを特徴とする請求項8または9に記載のプロセッサ。 - 前記ペンディング指示は、リードに関連するリクエストの発行の一時停止が要求されるキャッシュラインアドレスが含まれており、
前記リクエスト制御部は、該キャッシュラインアドレスに対するリードに関連するリクエストの発行について前記制御を行うことを特徴とする請求項8から10のいずれか1項に記載のプロセッサ。 - ライトバック型キャッシュが実装された複数のプロセッサがメインメモリを共有するマルチプロセッサシステムにおけるキャッシュコヒーレンシ制御方法であって、
前記複数のプロセッサのうちのいずれかのプロセッサによりメインメモリからデータのリードが実行されている際に、前記データが前記プロセッサに出力されるまで該データのキャッシュラインアドレスを保持し、
前記複数のプロセッサのうちのいずれかのプロセッサからメインメモリに対するリードリクエストを受信した際に、該リードリクエストにより要求されるキャッシュラインアドレスのデータが保持されていないことを条件に、該リードリクエストに要求されたリードを許可し、
保持されたキャッシュラインアドレスのデータが当該プロセッサへ出力されることに同期して、データのリードに関連するリクエストの発行を一時停止させるペンディング指示を前記プロセッサ以外のプロセッサに行うことを特徴とするキャッシュコヒーレンシ制御方法。 - データのリードに関連するリクエストは、メインメモリへのリードリクエストと他のプロセッサへのスヌープリクエストを含むことを特徴とする請求項12に記載のキャッシュコヒーレンシ制御方法。
- 保持中の前記キャッシュラインアドレスについてリードのリトライを行うプロセッサがあるときに前記ペンディング指示を行うことを特徴とする請求項12または13に記載のキャッシュコヒーレンシ制御方法。
- 前記リトライを行うプロセッサの数をリトライ数としてカウントし、
前記リトライ数カウンタのカウント値が所定の閾値を超えたことを条件に前記ペンディング指示を行うことを特徴とする請求項14に記載のキャッシュコヒーレンシ制御方法。 - 前記リトライを行うプロセッサに対して前記ペンディング指示を行うことを特徴とする請求項14または15に記載のキャッシュコヒーレンシ制御方法。
- 前記キャッシュラインアドレスについてメインメモリに対するリードリクエストを受信したとき、リクエスト元のプロセッサに対して該リードのリトライを指示するリトライ指示をさらに行うことを特徴とする請求項12から16のいずれか1項に記載のキャッシュコヒーレンシ制御方法。
- 前記キャッシュラインアドレスが含まれる前記ペンディング指示を行い、該キャッシュラインアドレスのデータのリードに関連するリクエストの発行を一時停止させることを特徴とする請求項12から17のいずれか1項に記載のキャッシュコヒーレンシ制御方法。
- ライトバック型キャッシュが実装された複数のプロセッサと、
前記複数のプロセッサにより共有されるメインメモリと、
前記複数のプロセッサのキャッシュコヒーレンシを制御するキャッシュコヒーレンシ制御装置とを備え、
前記キャッシュコヒーレンシ制御装置は、
前記複数のプロセッサのうちのいずれかのプロセッサからメインメモリに対するリードリクエストを受信した際に、該リードリクエストにより要求されるキャッシュラインアドレスのデータが他のプロセッサによりリードが実行されていないことを条件に、該リードリクエストに要求されたリードを許可するリード管理部と、
前記複数のプロセッサのうちのいずれかのプロセッサによりメインメモリからデータのリードが実行されている際に、前記データが前記プロセッサに出力されるまで該データのキャッシュラインアドレスを保持して前記リード管理部に供するキャッシュラインアドレス情報保持部と、
前記キャッシュラインアドレス情報保持部に保持されたキャッシュラインアドレスのデータが当該プロセッサへ出力されることに同期して、データのリードに関連するリクエストの発行を一時停止させるペンディング指示を前記プロセッサ以外のプロセッサに行うペンディング指示部とを有し、
前記複数のプロセッサは、前記ペンディング指示を受信した際に、データのリードに関連するリクエストの発行を所定期間停止することを特徴とする情報処理装置。 - データのリードに関連するリクエストは、メインメモリへのリードリクエストと他のプロセッサへのスヌープリクエストを含むことを特徴とする請求項19に記載の情報処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008015828A JP4474570B2 (ja) | 2008-01-28 | 2008-01-28 | キャッシュコヒーレンシ制御方法 |
US12/314,492 US8397031B2 (en) | 2008-01-28 | 2008-12-11 | Apparatus, processor and method of cache coherency control |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008015828A JP4474570B2 (ja) | 2008-01-28 | 2008-01-28 | キャッシュコヒーレンシ制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009176179A true JP2009176179A (ja) | 2009-08-06 |
JP4474570B2 JP4474570B2 (ja) | 2010-06-09 |
Family
ID=40900414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008015828A Active JP4474570B2 (ja) | 2008-01-28 | 2008-01-28 | キャッシュコヒーレンシ制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8397031B2 (ja) |
JP (1) | JP4474570B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103150267A (zh) * | 2013-02-21 | 2013-06-12 | 浪潮电子信息产业股份有限公司 | 一种多控制器间的缓存同步方法 |
WO2013084314A1 (ja) * | 2011-12-07 | 2013-06-13 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
DE112011104329T5 (de) | 2010-12-09 | 2013-09-26 | International Business Machines Corporation | Mehrkernsystem und Verfahren zum Lesen der Kerndaten |
JP2021505994A (ja) * | 2017-12-05 | 2021-02-18 | エイアールエム リミテッド | 書込み動作を処理するための装置及び方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9558119B2 (en) * | 2010-06-23 | 2017-01-31 | International Business Machines Corporation | Main memory operations in a symmetric multiprocessing computer |
US9015415B2 (en) * | 2010-09-24 | 2015-04-21 | Intel Corporation | Multi-processor computing system having fast processor response to cache agent request capacity limit warning |
GB2484088B (en) | 2010-09-28 | 2019-08-07 | Advanced Risc Mach Ltd | Coherency control with writeback ordering |
US10229043B2 (en) | 2013-07-23 | 2019-03-12 | Intel Business Machines Corporation | Requesting memory spaces and resources using a memory controller |
US9710381B2 (en) * | 2014-06-18 | 2017-07-18 | International Business Machines Corporation | Method and apparatus for cache memory data processing |
JP6432450B2 (ja) * | 2015-06-04 | 2018-12-05 | 富士通株式会社 | 並列計算装置、コンパイル装置、並列処理方法、コンパイル方法、並列処理プログラムおよびコンパイルプログラム |
US9703711B2 (en) * | 2015-08-19 | 2017-07-11 | International Business Machines Corporation | Managing cache coherence for memory caches |
US10474601B2 (en) * | 2017-02-06 | 2019-11-12 | Oracle International Corporation | Distributed fairness protocol for interconnect networks |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2820752B2 (ja) * | 1990-01-19 | 1998-11-05 | 日本電信電話株式会社 | 密結合マルチプロセッサシステムにおけるキャッシュメモリ一致制御方法 |
US5487022A (en) * | 1994-03-08 | 1996-01-23 | Texas Instruments Incorporated | Normalization method for floating point numbers |
US5742831A (en) * | 1994-06-30 | 1998-04-21 | Intel Corporation | Methods and apparatus for maintaining cache coherency during copendency of load and store operations |
JP2916421B2 (ja) * | 1996-09-09 | 1999-07-05 | 株式会社東芝 | キャッシュフラッシュ装置およびデータ処理方法 |
JP3676934B2 (ja) * | 1998-12-15 | 2005-07-27 | 株式会社日立製作所 | プロセッサおよびマルチプロセッサシステム |
US6557084B2 (en) * | 1999-07-13 | 2003-04-29 | International Business Machines Corporation | Apparatus and method to improve performance of reads from and writes to shared memory locations |
US6901485B2 (en) * | 2001-06-21 | 2005-05-31 | International Business Machines Corporation | Memory directory management in a multi-node computer system |
JP2003150073A (ja) | 2001-08-27 | 2003-05-21 | Omron Corp | 画像表示装置及びフロントライト |
JP3714235B2 (ja) | 2001-11-12 | 2005-11-09 | 株式会社日立製作所 | マルチプロセッサシステム |
JP2003150444A (ja) | 2001-11-19 | 2003-05-23 | Fujitsu Ltd | キャッシュメモリシステム |
WO2004021176A2 (de) * | 2002-08-07 | 2004-03-11 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
JP4572169B2 (ja) * | 2006-01-26 | 2010-10-27 | エヌイーシーコンピュータテクノ株式会社 | マルチプロセッサシステム及びその動作方法 |
US7543116B2 (en) * | 2006-01-30 | 2009-06-02 | International Business Machines Corporation | Data processing system, cache system and method for handling a flush operation in a data processing system having multiple coherency domains |
WO2007105256A1 (ja) * | 2006-02-24 | 2007-09-20 | Fujitsu Limited | マルチプロセッサシステム、プロセッサ、およびキャッシュ制御方法 |
US7917700B2 (en) * | 2007-10-25 | 2011-03-29 | International Business Machines Corporation | Method and cache control circuit for replacing cache lines using alternate PLRU algorithm and victim cache coherency state |
-
2008
- 2008-01-28 JP JP2008015828A patent/JP4474570B2/ja active Active
- 2008-12-11 US US12/314,492 patent/US8397031B2/en active Active
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112011104329T5 (de) | 2010-12-09 | 2013-09-26 | International Business Machines Corporation | Mehrkernsystem und Verfahren zum Lesen der Kerndaten |
US8918590B2 (en) | 2010-12-09 | 2014-12-23 | International Business Machines Corporation | Reading core data in a ring bus type multicore system |
WO2013084314A1 (ja) * | 2011-12-07 | 2013-06-13 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
CN103150267A (zh) * | 2013-02-21 | 2013-06-12 | 浪潮电子信息产业股份有限公司 | 一种多控制器间的缓存同步方法 |
JP2021505994A (ja) * | 2017-12-05 | 2021-02-18 | エイアールエム リミテッド | 書込み動作を処理するための装置及び方法 |
JP7320508B2 (ja) | 2017-12-05 | 2023-08-03 | アーム・リミテッド | 書込み動作を処理するための装置及び方法 |
Also Published As
Publication number | Publication date |
---|---|
US8397031B2 (en) | 2013-03-12 |
US20090193232A1 (en) | 2009-07-30 |
JP4474570B2 (ja) | 2010-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4474570B2 (ja) | キャッシュコヒーレンシ制御方法 | |
KR101639672B1 (ko) | 무한 트랜잭션 메모리 시스템 및 그 동작 방법 | |
US7360031B2 (en) | Method and apparatus to enable I/O agents to perform atomic operations in shared, coherent memory spaces | |
US8799589B2 (en) | Forward progress mechanism for stores in the presence of load contention in a system favoring loads | |
US8762651B2 (en) | Maintaining cache coherence in a multi-node, symmetric multiprocessing computer | |
JP4119380B2 (ja) | マルチプロセッサシステム | |
US8423736B2 (en) | Maintaining cache coherence in a multi-node, symmetric multiprocessing computer | |
WO2012077400A1 (ja) | マルチコアシステム、及びそのコアのデータ読み出し方法 | |
US20070150665A1 (en) | Propagating data using mirrored lock caches | |
US10949292B1 (en) | Memory interface having data signal path and tag signal path | |
US7912998B2 (en) | DMA access systems and methods | |
JP5163220B2 (ja) | キャッシュ制御装置、情報処理装置 | |
US10970213B2 (en) | Selective disabling of hardware-based cache coherency and enforcement of software-based cache coherency | |
JP3550092B2 (ja) | キャッシュ装置及び制御方法 | |
US10775870B2 (en) | System and method for maintaining cache coherency | |
CN110083548B (zh) | 数据处理方法及相关网元、设备、系统 | |
JP4335298B2 (ja) | スヌープ制御方法および情報処理装置 | |
KR100900012B1 (ko) | 정보 처리 시스템, 정보 처리 기판, 및 캐시 태그 및스누프 태그의 갱신 방법 | |
JP4295815B2 (ja) | マルチプロセッサシステムおよびマルチプロセッサシステムの動作方法 | |
EP3332329B1 (en) | Device and method for prefetching content to a cache memory | |
JPH03230238A (ja) | キャッシュメモリ制御方式 | |
JP6631317B2 (ja) | 演算処理装置、情報処理装置および情報処理装置の制御方法 | |
US9009412B2 (en) | Information processing apparatus and control method of information processing apparatus | |
US11182294B2 (en) | Apparatus and method for providing an atomic set of data accesses | |
JP6631390B2 (ja) | データ送信装置、データ送受信システムおよびデータ送信装置の制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091208 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100209 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100216 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4474570 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |