JP2009171403A - Differential transmitter - Google Patents
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Abstract
Description
本発明は、差動信号を送信する差動トランスミッタに関する。 The present invention relates to a differential transmitter for transmitting a differential signal.
近年、テレビ受像器、DVD(Digital Versatile Disc)プレイヤ、AVアンプをはじめとするデジタル家電の間で、映像信号や音声信号を高速に伝送するために、HDMI(High-Definition Multimedia Interface)規格が普及し始めている。 In recent years, the HDMI (High-Definition Multimedia Interface) standard has become widespread for high-speed transmission of video and audio signals between digital home appliances such as television receivers, DVD (Digital Versatile Disc) players, and AV amplifiers. Have begun to do.
HDMI規格は、差動信号を利用して、映像信号、音声信号および制御信号を、1本のケーブルで伝送する。HDMIを介して接続される機器が、離れて設置される場合、ケーブル長が長くなり、差動信号の波形の質が低下し、エラーレートが大きくなるという問題がある。
本発明は、かかる状況においてなされたものであり、その目的は、エラーレートを低減可能な差動トランスミッタの提供にある。 The present invention has been made in such a situation, and an object thereof is to provide a differential transmitter capable of reducing an error rate.
本発明のある態様は、差動信号を一対の差動信号線を介して出力する差動トランスミッタに関する。差動トランスミッタは、一端が共通に接続された第1、第2トランジスタを含み、差動信号線を介して接続されるレシーバ側の終端抵抗を負荷として動作する入力差動対と、入力差動対に定電流を供給するテール電流源と、入力差動対と差動信号線の間に設けられ、第1、第2トランジスタの負荷インピーダンスを調節するインピーダンス調節部と、を備える。 One embodiment of the present invention relates to a differential transmitter that outputs a differential signal via a pair of differential signal lines. The differential transmitter includes first and second transistors having one end connected in common, an input differential pair that operates using a termination resistor on the receiver side connected via a differential signal line as a load, and an input differential A tail current source that supplies a constant current to the pair, and an impedance adjusting unit that is provided between the input differential pair and the differential signal line and adjusts the load impedance of the first and second transistors.
この態様によると、入力差動対の負荷インピーダンスを低下させることにより、レシーバ側における振幅の低下とトレードオフに、差動信号の立ち上がり、立ち下がり時間(以下、遷移時間ともいう)を短縮できるためエラーレートを低減できる。 According to this aspect, by reducing the load impedance of the input differential pair, the rise time and fall time (hereinafter also referred to as transition time) of the differential signal can be shortened in a trade-off with the decrease in amplitude on the receiver side. The error rate can be reduced.
インピーダンス調節部は、第1トランジスタの他端と、第2トランジスタの他端の間に設けられた可変インピーダンス素子を含んでもよい。 The impedance adjusting unit may include a variable impedance element provided between the other end of the first transistor and the other end of the second transistor.
可変インピーダンス素子は、そのインピーダンスが実質的に無限大となる第1状態と、そのインピーダンスが前記終端抵抗の4〜9倍となる第2状態が切り替え可能に構成されてもよい。たとえば終端抵抗が50Ωのとき、第2状態の可変インピーダンス素子の抵抗値は、200〜450Ω、好ましくは300〜400Ωに設定される。 The variable impedance element may be configured to be switchable between a first state in which the impedance is substantially infinite and a second state in which the impedance is 4 to 9 times the termination resistance. For example, when the termination resistance is 50Ω, the resistance value of the variable impedance element in the second state is set to 200 to 450Ω, preferably 300 to 400Ω.
インピーダンス調節部は、第1トランジスタの他端と、第2トランジスタの他端の間に設けられた第1スイッチを含んでもよい。 The impedance adjustment unit may include a first switch provided between the other end of the first transistor and the other end of the second transistor.
インピーダンス調節部はさらに、第1トランジスタの他端と、第2トランジスタの他端の間に、第1スイッチと直列に設けられた第1抵抗を含んでもよい。 The impedance adjusting unit may further include a first resistor provided in series with the first switch between the other end of the first transistor and the other end of the second transistor.
インピーダンス調節部はさらに、第1トランジスタの他端と、第2トランジスタの他端の間に、第1スイッチを挟んで第1抵抗と反対側に設けられた第2抵抗を含んでもよい。 The impedance adjustment unit may further include a second resistor provided on the opposite side of the first resistor across the first switch between the other end of the first transistor and the other end of the second transistor.
インピーダンス調節部は、第1トランジスタの他端と電源端子の間に設けられた第1可変インピーダンス素子と、第2トランジスタの他端と電源端子の間に設けられた第2可変インピーダンス素子と、を含んでもよい。 The impedance adjusting unit includes: a first variable impedance element provided between the other end of the first transistor and the power supply terminal; and a second variable impedance element provided between the other end of the second transistor and the power supply terminal. May be included.
インピーダンス調節部は、第1トランジスタの他端と電源端子の間に設けられた第2スイッチと、第2トランジスタの他端と電源端子の間に設けられた第3スイッチと、を含んでもよい。 The impedance adjustment unit may include a second switch provided between the other end of the first transistor and the power supply terminal, and a third switch provided between the other end of the second transistor and the power supply terminal.
インピーダンス調節部はさらに、第1トランジスタの他端と電源端子の間に、第2スイッチと直列に設けられた第4抵抗と、第2トランジスタの他端と電源端子の間に、第3スイッチと直列に設けられた第5抵抗と、を含んでもよい。 The impedance adjustment unit further includes a fourth resistor provided in series with the second switch between the other end of the first transistor and the power supply terminal, and a third switch between the other end of the second transistor and the power supply terminal. And a fifth resistor provided in series.
差動トランスミッタは、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。差動トランスミッタ回路を、1つのLSIとして集積化することにより、回路面積を削減することができる。 The differential transmitter may be integrated on a single semiconductor substrate. “Integrated integration” includes the case where all of the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate. By integrating the differential transmitter circuit as one LSI, the circuit area can be reduced.
本発明の別の態様は、電子機器である。この電子機器は、上述のいずれかの態様の差動トランスミッタを備える。 Another embodiment of the present invention is an electronic device. This electronic apparatus includes the differential transmitter according to any one of the above-described aspects.
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, etc. are also effective as an aspect of the present invention.
本発明に係る差動トランスミッタによれば、エラーレートを低減できる。 With the differential transmitter according to the present invention, the error rate can be reduced.
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.
本明細書において、「部材Aが部材Bに接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。 In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are physically directly connected, or the member A and the member B are in an electrically connected state. Including the case of being indirectly connected through other members that do not affect the above. Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.
図1は、実施の形態に係る差動トランスミッタ100の構成を示す回路図である。図1には、差動トランスミッタ100とともに、差動信号線20および差動レシーバ110が示される。差動トランスミッタ100と差動レシーバ110の間は、差動信号線20によって接続される。差動レシーバ110には、終端抵抗RTと、差動信号線20を介して伝送された差動信号を受信するためのTMDSレシーバ112が設けられる。
FIG. 1 is a circuit diagram showing a configuration of a
差動トランスミッタ100は、TMDS(Transition Minimized Differential Signaling)ドライバ10および差動信号生成部18を備える。差動トランスミッタ100はひとつの半導体基板上に一体に集積化される。差動信号生成部18は、送信すべき差動信号Sp、Snを生成してTMDSドライバ10へと出力する。あるいは差動信号生成部18は、外部から入力された差動信号Sp、Snを受け、これをTMDSドライバ10へと出力してもよい。
The
実施の形態に係るTMDSドライバ10は、出力する差動信号の振幅を調節するディエンファシス(De-emphasis)機能を備える。TMDSドライバ10は、入力差動対12、テール電流源14、インピーダンス調節部16を備え、出力端子Pop、Ponに接続された差動信号線20を介して、差動信号Sp’、Sn’を伝送する。
The TMDS
入力差動対12は、第1トランジスタM1、第2トランジスタM2を含む。第1トランジスタM1、第2トランジスタM2はNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であって、一端(ソース)が共通に接続されている。第1トランジスタM1、第2トランジスタM2の他端(ドレイン)は、それぞれ後述するインピーダンス調節部16を介して差動信号線20p、20nと接続される。第1トランジスタM1、第2トランジスタM2それぞれの制御端子(ゲート)には、送信すべき差動信号Sp、Snが入力される。入力差動対12は、差動信号線20を介して接続される差動レシーバ110側の終端抵抗RTを、負荷の一部として動作する。
The input
テール電流源14は、第1トランジスタM1と第2トランジスタM2の共通接続点N1と接続されており、入力差動対12に定電流Icを供給する。
The tail
インピーダンス調節部16は、入力差動対12と差動信号線20の間に設けられ、第1、第2トランジスタM2の負荷インピーダンスを調節する。第1トランジスタM1、第2トランジスタM2の負荷インピーダンスとは、第1トランジスタM1、第2トランジスタM2のドレインから、差動信号線20および差動レシーバ110側を臨んだインピーダンスを意味する。
The
インピーダンス調節部16は、少なくとも2段階で、入力差動対12に対する負荷インピーダンスを調節可能に構成される。インピーダンス調節部16は、入力差動対12の負荷インピーダンスが終端抵抗RTとなる第1状態(通常駆動状態)と、入力差動対12の負荷インピーダンスが終端抵抗RTより低くなる第2状態(ディエンファシス状態)と、が切りかえ可能に構成されることが好ましい。さらには、入力差動対12の負荷インピーダンスが終端抵抗RTより高くなる第3状態を設けてもよい。
The
通常、インピーダンス調節部16は第1状態に設定され、差動トランスミッタ100のTMDSドライバ10は、差動レシーバ110側の終端抵抗RTを負荷として、つまり50Ωを負荷として動作する。
Normally, the
インピーダンス調節部16が第2状態に設定されると、入力差動対12の負荷インピーダンスが小さくなる。入力差動対12の負荷インピーダンス(抵抗成分)と、差動信号線20の容量はローパスフィルタを形成するため、負荷インピーダンスが小さくなるほど、フィルタのカットオフ周波数が高くなる。その結果、レシーバ側における振幅の低下とトレードオフに、差動信号Sp’、Sn’の立ち上がり、立ち下がり時間(以下、遷移時間ともいう)を短縮できるため、差動信号Sp’、Sn’のアイパターンの時間軸方向の開口率が増加し、エラーレートを低減できる。
When the
RT=50Ωのとき第2状態における入力差動対12の負荷インピーダンスRT’は40〜45Ω程度に設定することが好ましい。
When RT = 50Ω, the load impedance RT ′ of the input
図2は、図1のTMDSドライバの構成例を示す回路図である。図2のTMDSドライバ10aにおいて、インピーダンス調節部16aは、第1トランジスタM1の他端(ドレイン)と、第2トランジスタM2の他端(ドレイン)の間に設けられた可変インピーダンス素子を含む。
可変インピーダンス素子は、実質的にオープンとなる第1状態と、有意なインピーダンスを有する第2状態とが切りかえられる。
FIG. 2 is a circuit diagram showing a configuration example of the TMDS driver of FIG. In the
The variable impedance element is switched between a first state that is substantially open and a second state that has a significant impedance.
インピーダンス調節部16aは、第1スイッチM3、第1抵抗R1、第2抵抗R2を備える。第1スイッチM3は、第1トランジスタM1の他端(ドレイン)と、第2トランジスタM2の他端(ドレイン)の間に設けられる。第1スイッチM3はPチャンネルMOSFETで構成され、そのオン、オフはゲートに入力される制御信号Scntに応じて制御される。制御信号Scntは、差動トランスミッタ100の外部から入力される。第1抵抗R1は、第1トランジスタM1の他端(ドレイン)と、第2トランジスタM2の他端(ドレイン)の間に、第1スイッチM3と直列に設けられる。第2抵抗R2は、第1トランジスタM1の他端(ドレイン)と、第2トランジスタM2の他端(ドレイン)の間に、第1スイッチM3を挟んで第1抵抗R1と反対側に設けられる。
The
第1スイッチM3がオフのとき、インピーダンス調節部16aは第1状態となり、入力差動対12は終端抵抗RTを負荷として差動信号Sp’、Sn’を伝送する。
第1スイッチM3がオンすると、第1トランジスタM1および第2トランジスタM2に対する負荷インピーダンスがいずれも小さくなる。その結果、差動信号Sp’、Sn’の遷移時間を短縮することができ、エラーレートを低減できる。
When the first switch M3 is off, the
When the first switch M3 is turned on, both the load impedances for the first transistor M1 and the second transistor M2 are reduced. As a result, the transition time of the differential signals Sp ′ and Sn ′ can be shortened, and the error rate can be reduced.
第1抵抗R1、第2抵抗R2、第1スイッチM3のオン抵抗Ron3の合成インピーダンスを、Radjと書くとき、第2状態において
Radj=R1+R2+Ron3
が成り立つ。第1状態においてRadjは実質的に無限大である。
When the combined impedance of the first resistor R1, the second resistor R2, and the on-resistance Ron3 of the first switch M3 is written as Radj, in the second state, Radj = R1 + R2 + Ron3
Holds. In the first state, Radj is substantially infinite.
第2状態の入力差動対12の負荷インピーダンスRT’は、終端抵抗RTおよびインピーダンス調節部16aのインピーダンスRadjを用いて、
RT’=RT×Radj/(RT+Radj)
で与えられる。インピーダンスRadjは、
Radj=(RT’×RT)/(RT−RT’)
で与えられるから、RT=50Ωに対して、第2状態の負荷インピーダンスRT’を40〜45Ωの範囲に設定する場合、インピーダンスRadjを、200〜450Ωの範囲に設定すればよい。好ましくはインピーダンスRadjは300〜400Ωの範囲とする。
The load impedance RT ′ of the input
RT ′ = RT × Radj / (RT + Radj)
Given in. The impedance Radj is
Radj = (RT ′ × RT) / (RT−RT ′)
Therefore, when the load impedance RT ′ in the second state is set in the range of 40 to 45Ω with respect to RT = 50Ω, the impedance Radj may be set in the range of 200 to 450Ω. Preferably, the impedance Radj is in the range of 300 to 400Ω.
ここでTMDSドライバ10の出力インピーダンスRoutについて検討する。
TMDSドライバ10の第1状態における出力インピーダンスRoutは、
Rout=1/(RT−1+gm)
で与えられ、RT=50Ω、gm=20mSのとき、Rout=25Ωとなる。
Here, the output impedance Rout of the
The output impedance Rout in the first state of the
Rout = 1 / (RT −1 + gm)
When RT = 50Ω and gm = 20 mS, Rout = 25Ω.
第2状態における出力インピーダンスRout’は、
Rout’=1/(RT’−1+gm’)
gm’=gm・√((RT+Radj)/Radj)
で与えられ、RT=50Ω、RT’=40〜45Ω、gm=20mSのとき、Rout’=21〜23Ωとなる。
The output impedance Rout ′ in the second state is
Rout ′ = 1 / (RT ′ −1 + gm ′)
gm ′ = gm · √ ((RT + Radj) / Radj)
When RT = 50Ω, RT ′ = 40 to 45Ω, and gm = 20 mS, Rout ′ = 21 to 23Ω.
第1抵抗R1、第2抵抗R2のいずれかを省略してもよい。この場合、回路を簡素化できる。ただし、第1スイッチM3の両端に第1抵抗R1、第2抵抗R2を設けた構成とした場合、第1スイッチM3が出力端子Pop、Ponに直接接続されなくなるため、静電破壊などに対する耐性を高めることができる。 Either the first resistor R1 or the second resistor R2 may be omitted. In this case, the circuit can be simplified. However, when the first resistor R1 and the second resistor R2 are provided at both ends of the first switch M3, the first switch M3 is not directly connected to the output terminals Pop and Pon, so that it is resistant to electrostatic breakdown. Can be increased.
また、第1スイッチM3のオン抵抗Ron3を上述の範囲に設定して、第1抵抗R1、第2抵抗R2を省略してもよい。この場合、回路をさらに簡素化できる。 Further, the on-resistance Ron3 of the first switch M3 may be set in the above-described range, and the first resistance R1 and the second resistance R2 may be omitted. In this case, the circuit can be further simplified.
図3は、図1のTMDSドライバの別の構成例を示す回路図である。図3のインピーダンス調節部16bは、第1スイッチM3、第2スイッチM4、第4抵抗R4、第5抵抗R5を含む。
第2スイッチM4は、第1トランジスタM1の他端(ドレイン)と電源端子AVDDの間に設けられる。第3スイッチM5は、第2トランジスタM2の他端(ドレイン)と電源端子AVDDの間に設けられる。第2スイッチM4、第3スイッチM5はPチャンネルMOSFETであり、それらのオン、オフは、制御信号Scntによって切りかえられる。
第4抵抗R4は、第1トランジスタM1の他端(ドレイン)と電源端子AVDDの間に、第2スイッチM4と直列に設けられる。第5抵抗R5は、第2トランジスタM2の他端(ドレイン)と電源端子AVDDの間に、第3スイッチM5と直列に設けられる。
FIG. 3 is a circuit diagram showing another configuration example of the TMDS driver of FIG. The
The second switch M4 is provided between the other end (drain) of the first transistor M1 and the power supply terminal AVDD. The third switch M5 is provided between the other end (drain) of the second transistor M2 and the power supply terminal AVDD. The second switch M4 and the third switch M5 are P-channel MOSFETs, and their ON / OFF is switched by a control signal Scnt.
The fourth resistor R4 is provided in series with the second switch M4 between the other end (drain) of the first transistor M1 and the power supply terminal AVDD. The fifth resistor R5 is provided in series with the third switch M5 between the other end (drain) of the second transistor M2 and the power supply terminal AVDD.
別の観点から見れば、第1スイッチM3、第4抵抗R4は第1可変インピーダンス素子を形成し、第2スイッチM4、第5抵抗R5は第2可変インピーダンス素子を形成する。 From another point of view, the first switch M3 and the fourth resistor R4 form a first variable impedance element, and the second switch M4 and the fifth resistor R5 form a second variable impedance element.
図3のTMDSドライバ10bによれば、第2スイッチM4、第3スイッチM5をオフすることにより、入力差動対12の負荷インピーダンスは終端抵抗RTとなり第1状態が実現される。第2スイッチM4、第3スイッチM5がオンすると、第1トランジスタM1、第2トランジスタM2に対する負荷インピーダンスが小さくなり、信号線の電位が高速に遷移可能となる。
According to the
図4は、図1から図3の差動トランスミッタ100から出力される差動信号Sp’、Sn’の波形図である。破線は第1状態における波形を、実線は第2状態における波形を示す。破線で示す第1状態において、差動信号Sp’、Sn’は、振幅V1、遷移時間τ1を有する。実線で示す第2状態において、差動信号Sp’、Sn’は、振幅V2、遷移時間τ2を有する。図4から明らかなように、V1>V2であり、τ1>τ2であるから、振幅と遷移時間がトレードオフの関係となっている。
FIG. 4 is a waveform diagram of the differential signals Sp ′ and Sn ′ output from the
エラーレートを低減するために、従来のTMDSドライバにおいては、入力差動対12のサイズを変化させて、駆動能力を増加させる手法が主流であった。たとえば、遷移時間の間、駆動能力を大きく設定し、振幅を一時的に大きくすることにより、アイパターンの開口率を上げる手法などが採られていた。これに対して、本実施の形態に係る差動トランスミッタ100では、入力差動対12に対する負荷インピーダンスを小さくすることによって、振幅を小さくする代わりに、遷移速度を速めている。つまり、従来と異なるアプローチによって、エラーレートの改善が実現されている。
In order to reduce the error rate, in the conventional TMDS driver, a method of increasing the driving capability by changing the size of the input
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。 Although the present invention has been described using specific words and phrases based on the embodiments, the embodiments are merely illustrative of the principles and applications of the present invention, and the embodiments are defined in the claims. Many modifications and arrangements can be made without departing from the spirit of the present invention.
100…差動トランスミッタ、10…TMDSドライバ、12…入力差動対、14…テール電流源、16…インピーダンス調節部、18…差動信号生成部、20…差動信号線、110…差動レシーバ、M1…第1トランジスタ、M2…第2トランジスタ、M3…第1スイッチ、M4…第2スイッチ、M5…第3スイッチ、R1…第1抵抗、R2…第2抵抗、R4…第4抵抗、R5…第5抵抗、RT…終端抵抗。
DESCRIPTION OF
Claims (8)
一端が共通に接続された第1、第2トランジスタを含み、前記差動信号線を介して接続されるレシーバ側の終端抵抗を負荷として動作する入力差動対と、
前記入力差動対に定電流を供給するテール電流源と、
前記入力差動対と前記差動信号線の間に設けられ、前記第1、第2トランジスタの負荷インピーダンスを調節するインピーダンス調節部と、
を備えることを特徴とする差動トランスミッタ。 A differential transmitter that outputs a differential signal via a pair of differential signal lines,
An input differential pair including first and second transistors, one end of which is commonly connected, and operating with a terminating resistor on the receiver side connected via the differential signal line as a load;
A tail current source for supplying a constant current to the input differential pair;
An impedance adjusting unit provided between the input differential pair and the differential signal line, for adjusting a load impedance of the first and second transistors;
A differential transmitter characterized by comprising:
前記第1トランジスタの他端と、前記第2トランジスタの他端の間に設けられた第1スイッチを含むことを特徴とする請求項1に記載の差動トランスミッタ。 The impedance adjuster is
The differential transmitter according to claim 1, further comprising a first switch provided between the other end of the first transistor and the other end of the second transistor.
前記第1トランジスタの他端と、前記第2トランジスタの他端の間に、前記第1スイッチと直列に設けられた第1抵抗を含むことを特徴とする請求項3に記載の差動トランスミッタ。 The impedance adjusting unit further includes
The differential transmitter according to claim 3, further comprising a first resistor provided in series with the first switch between the other end of the first transistor and the other end of the second transistor.
前記第1トランジスタの他端と、前記第2トランジスタの他端の間に、前記第1スイッチを挟んで前記第1抵抗と反対側に設けられた第2抵抗を含むことを特徴とする請求項4に記載の差動トランスミッタ。 The impedance adjusting unit further includes
The second resistor provided between the other end of the first transistor and the other end of the second transistor, the second resistor provided on the opposite side of the first resistor across the first switch. 4. The differential transmitter according to 4.
前記第1トランジスタの他端と電源端子の間に設けられた第1可変インピーダンス素子と、
前記第2トランジスタの他端と電源端子の間に設けられた第2可変インピーダンス素子と、
を含むことを特徴とする請求項1に記載の差動トランスミッタ。 The impedance adjuster is
A first variable impedance element provided between the other end of the first transistor and a power supply terminal;
A second variable impedance element provided between the other end of the second transistor and a power supply terminal;
The differential transmitter according to claim 1, comprising:
前記第1トランジスタの他端と電源端子の間に設けられた第2スイッチと、
前記第2トランジスタの他端と電源端子の間に設けられた第3スイッチと、
を含むことを特徴とする請求項1に記載の差動トランスミッタ。 The impedance adjuster is
A second switch provided between the other end of the first transistor and a power supply terminal;
A third switch provided between the other end of the second transistor and a power supply terminal;
The differential transmitter according to claim 1, comprising:
前記第1トランジスタの他端と電源端子の間に、前記第2スイッチと直列に設けられた第4抵抗と、
前記第2トランジスタの他端と電源端子の間に、前記第3スイッチと直列に設けられた第5抵抗と、
を含むことを特徴とする請求項7に記載の差動トランスミッタ。 The impedance adjusting unit further includes
A fourth resistor provided in series with the second switch between the other end of the first transistor and a power supply terminal;
A fifth resistor provided in series with the third switch between the other end of the second transistor and a power supply terminal;
The differential transmitter according to claim 7, comprising:
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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