JP2009171403A - Differential transmitter - Google Patents

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Yoshihisa Sakano
佳久 坂野
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    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs

Abstract

<P>PROBLEM TO BE SOLVED: To provide a differential transmitter capable of reducing an error rate. <P>SOLUTION: A TMDS driver 10 outputs a differential signal via a pair of differential signal lines 20. An input differential pair 12 includes a first transistor M1 and a second transistor M2. One end of the first transistor M1 and one end of the second transistor M2 are connected together. The input differential pair 12 operates with terminal resistors RT in a differential receiver 110 connected to the input differential pair 12 via the differential signal lines 20 serving as a portion of the load. A tail current source 14 supplies a constant current Ic to the input differential pair 12. An impedance adjusting unit 16 is provided between the input differential pair 12 and the differential signal lines 20 and adjusts load impedances of the first and second transistors M1 and M2. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、差動信号を送信する差動トランスミッタに関する。   The present invention relates to a differential transmitter for transmitting a differential signal.

近年、テレビ受像器、ＤＶＤ（Digital Versatile Disc）プレイヤ、ＡＶアンプをはじめとするデジタル家電の間で、映像信号や音声信号を高速に伝送するために、ＨＤＭＩ（High-Definition Multimedia Interface）規格が普及し始めている。   In recent years, the HDMI (High-Definition Multimedia Interface) standard has become widespread for high-speed transmission of video and audio signals between digital home appliances such as television receivers, DVD (Digital Versatile Disc) players, and AV amplifiers. Have begun to do.

ＨＤＭＩ規格は、差動信号を利用して、映像信号、音声信号および制御信号を、１本のケーブルで伝送する。ＨＤＭＩを介して接続される機器が、離れて設置される場合、ケーブル長が長くなり、差動信号の波形の質が低下し、エラーレートが大きくなるという問題がある。
特開２００３−２０４２９１号公報 The HDMI standard uses a differential signal to transmit a video signal, an audio signal, and a control signal using a single cable. When devices connected via HDMI are installed remotely, there is a problem that the cable length becomes long, the waveform quality of the differential signal decreases, and the error rate increases.
JP 2003-204291 A

本発明は、かかる状況においてなされたものであり、その目的は、エラーレートを低減可能な差動トランスミッタの提供にある。   The present invention has been made in such a situation, and an object thereof is to provide a differential transmitter capable of reducing an error rate.

本発明のある態様は、差動信号を一対の差動信号線を介して出力する差動トランスミッタに関する。差動トランスミッタは、一端が共通に接続された第１、第２トランジスタを含み、差動信号線を介して接続されるレシーバ側の終端抵抗を負荷として動作する入力差動対と、入力差動対に定電流を供給するテール電流源と、入力差動対と差動信号線の間に設けられ、第１、第２トランジスタの負荷インピーダンスを調節するインピーダンス調節部と、を備える。   One embodiment of the present invention relates to a differential transmitter that outputs a differential signal via a pair of differential signal lines. The differential transmitter includes first and second transistors having one end connected in common, an input differential pair that operates using a termination resistor on the receiver side connected via a differential signal line as a load, and an input differential A tail current source that supplies a constant current to the pair, and an impedance adjusting unit that is provided between the input differential pair and the differential signal line and adjusts the load impedance of the first and second transistors.

この態様によると、入力差動対の負荷インピーダンスを低下させることにより、レシーバ側における振幅の低下とトレードオフに、差動信号の立ち上がり、立ち下がり時間（以下、遷移時間ともいう）を短縮できるためエラーレートを低減できる。   According to this aspect, by reducing the load impedance of the input differential pair, the rise time and fall time (hereinafter also referred to as transition time) of the differential signal can be shortened in a trade-off with the decrease in amplitude on the receiver side. The error rate can be reduced.

インピーダンス調節部は、第１トランジスタの他端と、第２トランジスタの他端の間に設けられた可変インピーダンス素子を含んでもよい。   The impedance adjusting unit may include a variable impedance element provided between the other end of the first transistor and the other end of the second transistor.

可変インピーダンス素子は、そのインピーダンスが実質的に無限大となる第１状態と、そのインピーダンスが前記終端抵抗の４〜９倍となる第２状態が切り替え可能に構成されてもよい。たとえば終端抵抗が５０Ωのとき、第２状態の可変インピーダンス素子の抵抗値は、２００〜４５０Ω、好ましくは３００〜４００Ωに設定される。   The variable impedance element may be configured to be switchable between a first state in which the impedance is substantially infinite and a second state in which the impedance is 4 to 9 times the termination resistance. For example, when the termination resistance is 50Ω, the resistance value of the variable impedance element in the second state is set to 200 to 450Ω, preferably 300 to 400Ω.

インピーダンス調節部は、第１トランジスタの他端と、第２トランジスタの他端の間に設けられた第１スイッチを含んでもよい。   The impedance adjustment unit may include a first switch provided between the other end of the first transistor and the other end of the second transistor.

インピーダンス調節部はさらに、第１トランジスタの他端と、第２トランジスタの他端の間に、第１スイッチと直列に設けられた第１抵抗を含んでもよい。   The impedance adjusting unit may further include a first resistor provided in series with the first switch between the other end of the first transistor and the other end of the second transistor.

インピーダンス調節部はさらに、第１トランジスタの他端と、第２トランジスタの他端の間に、第１スイッチを挟んで第１抵抗と反対側に設けられた第２抵抗を含んでもよい。   The impedance adjustment unit may further include a second resistor provided on the opposite side of the first resistor across the first switch between the other end of the first transistor and the other end of the second transistor.

インピーダンス調節部は、第１トランジスタの他端と電源端子の間に設けられた第１可変インピーダンス素子と、第２トランジスタの他端と電源端子の間に設けられた第２可変インピーダンス素子と、を含んでもよい。   The impedance adjusting unit includes: a first variable impedance element provided between the other end of the first transistor and the power supply terminal; and a second variable impedance element provided between the other end of the second transistor and the power supply terminal. May be included.

インピーダンス調節部は、第１トランジスタの他端と電源端子の間に設けられた第２スイッチと、第２トランジスタの他端と電源端子の間に設けられた第３スイッチと、を含んでもよい。   The impedance adjustment unit may include a second switch provided between the other end of the first transistor and the power supply terminal, and a third switch provided between the other end of the second transistor and the power supply terminal.

インピーダンス調節部はさらに、第１トランジスタの他端と電源端子の間に、第２スイッチと直列に設けられた第４抵抗と、第２トランジスタの他端と電源端子の間に、第３スイッチと直列に設けられた第５抵抗と、を含んでもよい。   The impedance adjustment unit further includes a fourth resistor provided in series with the second switch between the other end of the first transistor and the power supply terminal, and a third switch between the other end of the second transistor and the power supply terminal. And a fifth resistor provided in series.

差動トランスミッタは、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。差動トランスミッタ回路を、１つのＬＳＩとして集積化することにより、回路面積を削減することができる。   The differential transmitter may be integrated on a single semiconductor substrate. “Integrated integration” includes the case where all of the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate. By integrating the differential transmitter circuit as one LSI, the circuit area can be reduced.

本発明の別の態様は、電子機器である。この電子機器は、上述のいずれかの態様の差動トランスミッタを備える。   Another embodiment of the present invention is an electronic device. This electronic apparatus includes the differential transmitter according to any one of the above-described aspects.

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。   Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, etc. are also effective as an aspect of the present invention.

本発明に係る差動トランスミッタによれば、エラーレートを低減できる。   With the differential transmitter according to the present invention, the error rate can be reduced.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。   The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。   In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are physically directly connected, or the member A and the member B are in an electrically connected state. Including the case of being indirectly connected through other members that do not affect the above. Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.

図１は、実施の形態に係る差動トランスミッタ１００の構成を示す回路図である。図１には、差動トランスミッタ１００とともに、差動信号線２０および差動レシーバ１１０が示される。差動トランスミッタ１００と差動レシーバ１１０の間は、差動信号線２０によって接続される。差動レシーバ１１０には、終端抵抗ＲＴと、差動信号線２０を介して伝送された差動信号を受信するためのＴＭＤＳレシーバ１１２が設けられる。   FIG. 1 is a circuit diagram showing a configuration of a differential transmitter 100 according to an embodiment. FIG. 1 shows a differential signal line 20 and a differential receiver 110 together with a differential transmitter 100. A differential signal line 20 connects between the differential transmitter 100 and the differential receiver 110. The differential receiver 110 is provided with a termination resistor RT and a TMDS receiver 112 for receiving a differential signal transmitted via the differential signal line 20.

差動トランスミッタ１００は、ＴＭＤＳ（Transition Minimized Differential Signaling）ドライバ１０および差動信号生成部１８を備える。差動トランスミッタ１００はひとつの半導体基板上に一体に集積化される。差動信号生成部１８は、送信すべき差動信号Ｓｐ、Ｓｎを生成してＴＭＤＳドライバ１０へと出力する。あるいは差動信号生成部１８は、外部から入力された差動信号Ｓｐ、Ｓｎを受け、これをＴＭＤＳドライバ１０へと出力してもよい。   The differential transmitter 100 includes a TMDS (Transition Minimized Differential Signaling) driver 10 and a differential signal generator 18. The differential transmitter 100 is integrated on a single semiconductor substrate. The differential signal generation unit 18 generates differential signals Sp and Sn to be transmitted and outputs them to the TMDS driver 10. Alternatively, the differential signal generation unit 18 may receive the differential signals Sp and Sn input from the outside and output them to the TMDS driver 10.

実施の形態に係るＴＭＤＳドライバ１０は、出力する差動信号の振幅を調節するディエンファシス（De-emphasis）機能を備える。ＴＭＤＳドライバ１０は、入力差動対１２、テール電流源１４、インピーダンス調節部１６を備え、出力端子Ｐｏｐ、Ｐｏｎに接続された差動信号線２０を介して、差動信号Ｓｐ’、Ｓｎ’を伝送する。   The TMDS driver 10 according to the embodiment includes a de-emphasis function that adjusts the amplitude of a differential signal to be output. The TMDS driver 10 includes an input differential pair 12, a tail current source 14, and an impedance adjustment unit 16, and outputs differential signals Sp ′ and Sn ′ via a differential signal line 20 connected to output terminals Pop and Pon. To transmit.

入力差動対１２は、第１トランジスタＭ１、第２トランジスタＭ２を含む。第１トランジスタＭ１、第２トランジスタＭ２はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であって、一端（ソース）が共通に接続されている。第１トランジスタＭ１、第２トランジスタＭ２の他端（ドレイン）は、それぞれ後述するインピーダンス調節部１６を介して差動信号線２０ｐ、２０ｎと接続される。第１トランジスタＭ１、第２トランジスタＭ２それぞれの制御端子（ゲート）には、送信すべき差動信号Ｓｐ、Ｓｎが入力される。入力差動対１２は、差動信号線２０を介して接続される差動レシーバ１１０側の終端抵抗ＲＴを、負荷の一部として動作する。   The input differential pair 12 includes a first transistor M1 and a second transistor M2. The first transistor M1 and the second transistor M2 are N-channel MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), and one ends (sources) are commonly connected. The other ends (drains) of the first transistor M1 and the second transistor M2 are respectively connected to the differential signal lines 20p and 20n via the impedance adjusting unit 16 described later. Differential signals Sp and Sn to be transmitted are input to control terminals (gates) of the first transistor M1 and the second transistor M2, respectively. The input differential pair 12 operates with the termination resistor RT on the differential receiver 110 side connected via the differential signal line 20 as a part of the load.

テール電流源１４は、第１トランジスタＭ１と第２トランジスタＭ２の共通接続点Ｎ１と接続されており、入力差動対１２に定電流Ｉｃを供給する。   The tail current source 14 is connected to a common connection point N1 of the first transistor M1 and the second transistor M2, and supplies a constant current Ic to the input differential pair 12.

インピーダンス調節部１６は、入力差動対１２と差動信号線２０の間に設けられ、第１、第２トランジスタＭ２の負荷インピーダンスを調節する。第１トランジスタＭ１、第２トランジスタＭ２の負荷インピーダンスとは、第１トランジスタＭ１、第２トランジスタＭ２のドレインから、差動信号線２０および差動レシーバ１１０側を臨んだインピーダンスを意味する。   The impedance adjustment unit 16 is provided between the input differential pair 12 and the differential signal line 20, and adjusts the load impedance of the first and second transistors M2. The load impedances of the first transistor M1 and the second transistor M2 mean impedances facing the differential signal line 20 and the differential receiver 110 side from the drains of the first transistor M1 and the second transistor M2.

インピーダンス調節部１６は、少なくとも２段階で、入力差動対１２に対する負荷インピーダンスを調節可能に構成される。インピーダンス調節部１６は、入力差動対１２の負荷インピーダンスが終端抵抗ＲＴとなる第１状態（通常駆動状態）と、入力差動対１２の負荷インピーダンスが終端抵抗ＲＴより低くなる第２状態（ディエンファシス状態）と、が切りかえ可能に構成されることが好ましい。さらには、入力差動対１２の負荷インピーダンスが終端抵抗ＲＴより高くなる第３状態を設けてもよい。   The impedance adjustment unit 16 is configured to be able to adjust the load impedance for the input differential pair 12 in at least two stages. The impedance adjuster 16 includes a first state (normal drive state) in which the load impedance of the input differential pair 12 is the termination resistor RT, and a second state (deal) in which the load impedance of the input differential pair 12 is lower than the termination resistor RT. The emphasis state) is preferably configured to be switchable. Further, a third state in which the load impedance of the input differential pair 12 is higher than the termination resistance RT may be provided.

通常、インピーダンス調節部１６は第１状態に設定され、差動トランスミッタ１００のＴＭＤＳドライバ１０は、差動レシーバ１１０側の終端抵抗ＲＴを負荷として、つまり５０Ωを負荷として動作する。   Normally, the impedance adjusting unit 16 is set to the first state, and the TMDS driver 10 of the differential transmitter 100 operates with the termination resistor RT on the differential receiver 110 side as a load, that is, with 50Ω as the load.

インピーダンス調節部１６が第２状態に設定されると、入力差動対１２の負荷インピーダンスが小さくなる。入力差動対１２の負荷インピーダンス（抵抗成分）と、差動信号線２０の容量はローパスフィルタを形成するため、負荷インピーダンスが小さくなるほど、フィルタのカットオフ周波数が高くなる。その結果、レシーバ側における振幅の低下とトレードオフに、差動信号Ｓｐ’、Ｓｎ’の立ち上がり、立ち下がり時間（以下、遷移時間ともいう）を短縮できるため、差動信号Ｓｐ’、Ｓｎ’のアイパターンの時間軸方向の開口率が増加し、エラーレートを低減できる。   When the impedance adjustment unit 16 is set to the second state, the load impedance of the input differential pair 12 becomes small. Since the load impedance (resistance component) of the input differential pair 12 and the capacitance of the differential signal line 20 form a low-pass filter, the cut-off frequency of the filter increases as the load impedance decreases. As a result, the rise and fall times (hereinafter also referred to as transition times) of the differential signals Sp ′ and Sn ′ can be shortened in a trade-off with the decrease in amplitude on the receiver side, so that the differential signals Sp ′ and Sn ′ The aperture ratio of the eye pattern in the time axis direction increases, and the error rate can be reduced.

ＲＴ＝５０Ωのとき第２状態における入力差動対１２の負荷インピーダンスＲＴ’は４０〜４５Ω程度に設定することが好ましい。   When RT = 50Ω, the load impedance RT ′ of the input differential pair 12 in the second state is preferably set to about 40 to 45Ω.

図２は、図１のＴＭＤＳドライバの構成例を示す回路図である。図２のＴＭＤＳドライバ１０ａにおいて、インピーダンス調節部１６ａは、第１トランジスタＭ１の他端（ドレイン）と、第２トランジスタＭ２の他端（ドレイン）の間に設けられた可変インピーダンス素子を含む。
可変インピーダンス素子は、実質的にオープンとなる第１状態と、有意なインピーダンスを有する第２状態とが切りかえられる。 FIG. 2 is a circuit diagram showing a configuration example of the TMDS driver of FIG. In the TMDS driver 10a of FIG. 2, the impedance adjustment unit 16a includes a variable impedance element provided between the other end (drain) of the first transistor M1 and the other end (drain) of the second transistor M2.
The variable impedance element is switched between a first state that is substantially open and a second state that has a significant impedance.

インピーダンス調節部１６ａは、第１スイッチＭ３、第１抵抗Ｒ１、第２抵抗Ｒ２を備える。第１スイッチＭ３は、第１トランジスタＭ１の他端（ドレイン）と、第２トランジスタＭ２の他端（ドレイン）の間に設けられる。第１スイッチＭ３はＰチャンネルＭＯＳＦＥＴで構成され、そのオン、オフはゲートに入力される制御信号Ｓｃｎｔに応じて制御される。制御信号Ｓｃｎｔは、差動トランスミッタ１００の外部から入力される。第１抵抗Ｒ１は、第１トランジスタＭ１の他端（ドレイン）と、第２トランジスタＭ２の他端（ドレイン）の間に、第１スイッチＭ３と直列に設けられる。第２抵抗Ｒ２は、第１トランジスタＭ１の他端（ドレイン）と、第２トランジスタＭ２の他端（ドレイン）の間に、第１スイッチＭ３を挟んで第１抵抗Ｒ１と反対側に設けられる。   The impedance adjustment unit 16a includes a first switch M3, a first resistor R1, and a second resistor R2. The first switch M3 is provided between the other end (drain) of the first transistor M1 and the other end (drain) of the second transistor M2. The first switch M3 is composed of a P-channel MOSFET, and ON / OFF of the first switch M3 is controlled according to a control signal Scnt input to the gate. The control signal Scnt is input from the outside of the differential transmitter 100. The first resistor R1 is provided in series with the first switch M3 between the other end (drain) of the first transistor M1 and the other end (drain) of the second transistor M2. The second resistor R2 is provided on the opposite side of the first resistor R1 across the first switch M3 between the other end (drain) of the first transistor M1 and the other end (drain) of the second transistor M2.

第１スイッチＭ３がオフのとき、インピーダンス調節部１６ａは第１状態となり、入力差動対１２は終端抵抗ＲＴを負荷として差動信号Ｓｐ’、Ｓｎ’を伝送する。
第１スイッチＭ３がオンすると、第１トランジスタＭ１および第２トランジスタＭ２に対する負荷インピーダンスがいずれも小さくなる。その結果、差動信号Ｓｐ’、Ｓｎ’の遷移時間を短縮することができ、エラーレートを低減できる。 When the first switch M3 is off, the impedance adjusting unit 16a is in the first state, and the input differential pair 12 transmits the differential signals Sp ′ and Sn ′ using the termination resistor RT as a load.
When the first switch M3 is turned on, both the load impedances for the first transistor M1 and the second transistor M2 are reduced. As a result, the transition time of the differential signals Sp ′ and Sn ′ can be shortened, and the error rate can be reduced.

第１抵抗Ｒ１、第２抵抗Ｒ２、第１スイッチＭ３のオン抵抗Ｒｏｎ３の合成インピーダンスを、Ｒａｄｊと書くとき、第２状態において
Ｒａｄｊ＝Ｒ１＋Ｒ２＋Ｒｏｎ３
が成り立つ。第１状態においてＲａｄｊは実質的に無限大である。 When the combined impedance of the first resistor R1, the second resistor R2, and the on-resistance Ron3 of the first switch M3 is written as Radj, in the second state, Radj = R1 + R2 + Ron3
Holds. In the first state, Radj is substantially infinite.

第２状態の入力差動対１２の負荷インピーダンスＲＴ’は、終端抵抗ＲＴおよびインピーダンス調節部１６aのインピーダンスＲａｄｊを用いて、
ＲＴ’＝ＲＴ×Ｒａｄｊ／（ＲＴ＋Ｒａｄｊ）
で与えられる。インピーダンスＲａｄｊは、
Ｒａｄｊ＝（ＲＴ’×ＲＴ）／（ＲＴ−ＲＴ’）
で与えられるから、ＲＴ＝５０Ωに対して、第２状態の負荷インピーダンスＲＴ’を４０〜４５Ωの範囲に設定する場合、インピーダンスＲａｄｊを、２００〜４５０Ωの範囲に設定すればよい。好ましくはインピーダンスＲａｄｊは３００〜４００Ωの範囲とする。 The load impedance RT ′ of the input differential pair 12 in the second state is determined by using the termination resistor RT and the impedance Radj of the impedance adjustment unit 16a.
RT ′ = RT × Radj / (RT + Radj)
Given in. The impedance Radj is
Radj = (RT ′ × RT) / (RT−RT ′)
Therefore, when the load impedance RT ′ in the second state is set in the range of 40 to 45Ω with respect to RT = 50Ω, the impedance Radj may be set in the range of 200 to 450Ω. Preferably, the impedance Radj is in the range of 300 to 400Ω.

ここでＴＭＤＳドライバ１０の出力インピーダンスＲｏｕｔについて検討する。
ＴＭＤＳドライバ１０の第１状態における出力インピーダンスＲｏｕｔは、
Ｒｏｕｔ＝１／（ＲＴ−１＋ｇｍ）
で与えられ、ＲＴ＝５０Ω、ｇｍ＝２０ｍＳのとき、Ｒｏｕｔ＝２５Ωとなる。 Here, the output impedance Rout of the TMDS driver 10 will be examined.
The output impedance Rout in the first state of the TMDS driver 10 is
Rout = 1 / (RT −1 + gm)
When RT = 50Ω and gm = 20 mS, Rout = 25Ω.

第２状態における出力インピーダンスＲｏｕｔ’は、
Ｒｏｕｔ’＝１／（ＲＴ’−１＋ｇｍ’）
ｇｍ’＝ｇｍ・√（（ＲＴ＋Ｒａｄｊ）／Ｒａｄｊ）
で与えられ、ＲＴ＝５０Ω、ＲＴ’＝４０〜４５Ω、ｇｍ＝２０ｍＳのとき、Ｒｏｕｔ’＝２１〜２３Ωとなる。 The output impedance Rout ′ in the second state is
Rout ′ = 1 / (RT ′ −1 + gm ′)
gm ′ = gm · √ ((RT + Radj) / Radj)
When RT = 50Ω, RT ′ = 40 to 45Ω, and gm = 20 mS, Rout ′ = 21 to 23Ω.

第１抵抗Ｒ１、第２抵抗Ｒ２のいずれかを省略してもよい。この場合、回路を簡素化できる。ただし、第１スイッチＭ３の両端に第１抵抗Ｒ１、第２抵抗Ｒ２を設けた構成とした場合、第１スイッチＭ３が出力端子Ｐｏｐ、Ｐｏｎに直接接続されなくなるため、静電破壊などに対する耐性を高めることができる。   Either the first resistor R1 or the second resistor R2 may be omitted. In this case, the circuit can be simplified. However, when the first resistor R1 and the second resistor R2 are provided at both ends of the first switch M3, the first switch M3 is not directly connected to the output terminals Pop and Pon, so that it is resistant to electrostatic breakdown. Can be increased.

また、第１スイッチＭ３のオン抵抗Ｒｏｎ３を上述の範囲に設定して、第１抵抗Ｒ１、第２抵抗Ｒ２を省略してもよい。この場合、回路をさらに簡素化できる。   Further, the on-resistance Ron3 of the first switch M3 may be set in the above-described range, and the first resistance R1 and the second resistance R2 may be omitted. In this case, the circuit can be further simplified.

図３は、図１のＴＭＤＳドライバの別の構成例を示す回路図である。図３のインピーダンス調節部１６ｂは、第１スイッチＭ３、第２スイッチＭ４、第４抵抗Ｒ４、第５抵抗Ｒ５を含む。
第２スイッチＭ４は、第１トランジスタＭ１の他端（ドレイン）と電源端子ＡＶＤＤの間に設けられる。第３スイッチＭ５は、第２トランジスタＭ２の他端（ドレイン）と電源端子ＡＶＤＤの間に設けられる。第２スイッチＭ４、第３スイッチＭ５はＰチャンネルＭＯＳＦＥＴであり、それらのオン、オフは、制御信号Ｓｃｎｔによって切りかえられる。
第４抵抗Ｒ４は、第１トランジスタＭ１の他端（ドレイン）と電源端子ＡＶＤＤの間に、第２スイッチＭ４と直列に設けられる。第５抵抗Ｒ５は、第２トランジスタＭ２の他端（ドレイン）と電源端子ＡＶＤＤの間に、第３スイッチＭ５と直列に設けられる。 FIG. 3 is a circuit diagram showing another configuration example of the TMDS driver of FIG. The impedance adjustment unit 16b of FIG. 3 includes a first switch M3, a second switch M4, a fourth resistor R4, and a fifth resistor R5.
The second switch M4 is provided between the other end (drain) of the first transistor M1 and the power supply terminal AVDD. The third switch M5 is provided between the other end (drain) of the second transistor M2 and the power supply terminal AVDD. The second switch M4 and the third switch M5 are P-channel MOSFETs, and their ON / OFF is switched by a control signal Scnt.
The fourth resistor R4 is provided in series with the second switch M4 between the other end (drain) of the first transistor M1 and the power supply terminal AVDD. The fifth resistor R5 is provided in series with the third switch M5 between the other end (drain) of the second transistor M2 and the power supply terminal AVDD.

別の観点から見れば、第１スイッチＭ３、第４抵抗Ｒ４は第１可変インピーダンス素子を形成し、第２スイッチＭ４、第５抵抗Ｒ５は第２可変インピーダンス素子を形成する。   From another point of view, the first switch M3 and the fourth resistor R4 form a first variable impedance element, and the second switch M4 and the fifth resistor R5 form a second variable impedance element.

図３のＴＭＤＳドライバ１０ｂによれば、第２スイッチＭ４、第３スイッチＭ５をオフすることにより、入力差動対１２の負荷インピーダンスは終端抵抗ＲＴとなり第１状態が実現される。第２スイッチＭ４、第３スイッチＭ５がオンすると、第１トランジスタＭ１、第２トランジスタＭ２に対する負荷インピーダンスが小さくなり、信号線の電位が高速に遷移可能となる。   According to the TMDS driver 10b of FIG. 3, by turning off the second switch M4 and the third switch M5, the load impedance of the input differential pair 12 becomes the termination resistor RT, and the first state is realized. When the second switch M4 and the third switch M5 are turned on, the load impedance for the first transistor M1 and the second transistor M2 is reduced, and the potential of the signal line can be shifted at high speed.

図４は、図１から図３の差動トランスミッタ１００から出力される差動信号Ｓｐ’、Ｓｎ’の波形図である。破線は第１状態における波形を、実線は第２状態における波形を示す。破線で示す第１状態において、差動信号Ｓｐ’、Ｓｎ’は、振幅Ｖ１、遷移時間τ１を有する。実線で示す第２状態において、差動信号Ｓｐ’、Ｓｎ’は、振幅Ｖ２、遷移時間τ２を有する。図4から明らかなように、Ｖ１＞Ｖ２であり、τ１＞τ２であるから、振幅と遷移時間がトレードオフの関係となっている。   FIG. 4 is a waveform diagram of the differential signals Sp ′ and Sn ′ output from the differential transmitter 100 of FIGS. 1 to 3. A broken line indicates a waveform in the first state, and a solid line indicates a waveform in the second state. In the first state indicated by the broken line, the differential signals Sp ′ and Sn ′ have an amplitude V1 and a transition time τ1. In the second state indicated by the solid line, the differential signals Sp ′ and Sn ′ have an amplitude V2 and a transition time τ2. As is apparent from FIG. 4, since V1> V2 and τ1> τ2, there is a trade-off relationship between the amplitude and the transition time.

エラーレートを低減するために、従来のＴＭＤＳドライバにおいては、入力差動対１２のサイズを変化させて、駆動能力を増加させる手法が主流であった。たとえば、遷移時間の間、駆動能力を大きく設定し、振幅を一時的に大きくすることにより、アイパターンの開口率を上げる手法などが採られていた。これに対して、本実施の形態に係る差動トランスミッタ１００では、入力差動対１２に対する負荷インピーダンスを小さくすることによって、振幅を小さくする代わりに、遷移速度を速めている。つまり、従来と異なるアプローチによって、エラーレートの改善が実現されている。   In order to reduce the error rate, in the conventional TMDS driver, a method of increasing the driving capability by changing the size of the input differential pair 12 has been the mainstream. For example, a method of increasing the eye pattern aperture ratio by setting a large driving capability and temporarily increasing the amplitude during the transition time has been adopted. On the other hand, in the differential transmitter 100 according to the present embodiment, by reducing the load impedance with respect to the input differential pair 12, the transition speed is increased instead of reducing the amplitude. That is, the error rate is improved by a different approach from the conventional one.

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。   Although the present invention has been described using specific words and phrases based on the embodiments, the embodiments are merely illustrative of the principles and applications of the present invention, and the embodiments are defined in the claims. Many modifications and arrangements can be made without departing from the spirit of the present invention.

実施の形態に係る差動トランスミッタの構成を示す回路図である。It is a circuit diagram which shows the structure of the differential transmitter which concerns on embodiment. 図１のＴＭＤＳドライバの構成例を示す回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a TMDS driver in FIG. 1. 図１のＴＭＤＳドライバの別の構成例を示す回路図である。FIG. 4 is a circuit diagram showing another configuration example of the TMDS driver of FIG. 1. 図１から図３の差動トランスミッタから出力される差動信号の波形図である。FIG. 4 is a waveform diagram of a differential signal output from the differential transmitter of FIGS. 1 to 3.

符号の説明Explanation of symbols

１００…差動トランスミッタ、１０…ＴＭＤＳドライバ、１２…入力差動対、１４…テール電流源、１６…インピーダンス調節部、１８…差動信号生成部、２０…差動信号線、１１０…差動レシーバ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第１スイッチ、Ｍ４…第２スイッチ、Ｍ５…第３スイッチ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ４…第４抵抗、Ｒ５…第５抵抗、ＲＴ…終端抵抗。 DESCRIPTION OF SYMBOLS 100 ... Differential transmitter, 10 ... TMDS driver, 12 ... Input differential pair, 14 ... Tail current source, 16 ... Impedance adjustment part, 18 ... Differential signal generation part, 20 ... Differential signal line, 110 ... Differential receiver M1 ... first transistor, M2 ... second transistor, M3 ... first switch, M4 ... second switch, M5 ... third switch, R1 ... first resistor, R2 ... second resistor, R4 ... fourth resistor, R5 ... Fifth resistor, RT ... Terminal resistor.

Claims (8)

差動信号を一対の差動信号線を介して出力する差動トランスミッタであって、
一端が共通に接続された第１、第２トランジスタを含み、前記差動信号線を介して接続されるレシーバ側の終端抵抗を負荷として動作する入力差動対と、
前記入力差動対に定電流を供給するテール電流源と、
前記入力差動対と前記差動信号線の間に設けられ、前記第１、第２トランジスタの負荷インピーダンスを調節するインピーダンス調節部と、
を備えることを特徴とする差動トランスミッタ。 A differential transmitter that outputs a differential signal via a pair of differential signal lines,
An input differential pair including first and second transistors, one end of which is commonly connected, and operating with a terminating resistor on the receiver side connected via the differential signal line as a load;
A tail current source for supplying a constant current to the input differential pair;
An impedance adjusting unit provided between the input differential pair and the differential signal line, for adjusting a load impedance of the first and second transistors;
A differential transmitter characterized by comprising: 前記インピーダンス調節部は、前記第１トランジスタの他端と、前記第２トランジスタの他端の間に設けられた可変インピーダンス素子を含むことを特徴とする請求項１に記載の差動トランスミッタ。   The differential transmitter according to claim 1, wherein the impedance adjustment unit includes a variable impedance element provided between the other end of the first transistor and the other end of the second transistor. 前記インピーダンス調節部は、
前記第１トランジスタの他端と、前記第２トランジスタの他端の間に設けられた第１スイッチを含むことを特徴とする請求項１に記載の差動トランスミッタ。 The impedance adjuster is
The differential transmitter according to claim 1, further comprising a first switch provided between the other end of the first transistor and the other end of the second transistor. 前記インピーダンス調節部はさらに、
前記第１トランジスタの他端と、前記第２トランジスタの他端の間に、前記第１スイッチと直列に設けられた第１抵抗を含むことを特徴とする請求項３に記載の差動トランスミッタ。 The impedance adjusting unit further includes
The differential transmitter according to claim 3, further comprising a first resistor provided in series with the first switch between the other end of the first transistor and the other end of the second transistor. 前記インピーダンス調節部はさらに、
前記第１トランジスタの他端と、前記第２トランジスタの他端の間に、前記第１スイッチを挟んで前記第１抵抗と反対側に設けられた第２抵抗を含むことを特徴とする請求項４に記載の差動トランスミッタ。 The impedance adjusting unit further includes
The second resistor provided between the other end of the first transistor and the other end of the second transistor, the second resistor provided on the opposite side of the first resistor across the first switch. 4. The differential transmitter according to 4. 前記インピーダンス調節部は、
前記第１トランジスタの他端と電源端子の間に設けられた第１可変インピーダンス素子と、
前記第２トランジスタの他端と電源端子の間に設けられた第２可変インピーダンス素子と、
を含むことを特徴とする請求項１に記載の差動トランスミッタ。 The impedance adjuster is
A first variable impedance element provided between the other end of the first transistor and a power supply terminal;
A second variable impedance element provided between the other end of the second transistor and a power supply terminal;
The differential transmitter according to claim 1, comprising: 前記インピーダンス調節部は、
前記第１トランジスタの他端と電源端子の間に設けられた第２スイッチと、
前記第２トランジスタの他端と電源端子の間に設けられた第３スイッチと、
を含むことを特徴とする請求項１に記載の差動トランスミッタ。 The impedance adjuster is
A second switch provided between the other end of the first transistor and a power supply terminal;
A third switch provided between the other end of the second transistor and a power supply terminal;
The differential transmitter according to claim 1, comprising: 前記インピーダンス調節部はさらに、
前記第１トランジスタの他端と電源端子の間に、前記第２スイッチと直列に設けられた第４抵抗と、
前記第２トランジスタの他端と電源端子の間に、前記第３スイッチと直列に設けられた第５抵抗と、
を含むことを特徴とする請求項７に記載の差動トランスミッタ。 The impedance adjusting unit further includes
A fourth resistor provided in series with the second switch between the other end of the first transistor and a power supply terminal;
A fifth resistor provided in series with the third switch between the other end of the second transistor and a power supply terminal;
The differential transmitter according to claim 7, comprising:
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