JP2009163585A - Memory system, memory controller and method for controlling refresh operation of memory controller - Google Patents
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Abstract
Description
この発明は、メモリセルのリフレッシュ動作が必要なメモリデバイスを含むメモリシステム、メモリセルのリフレッシュ動作が必要なメモリデバイスを制御するメモリコントローラ及びメモリセルのリフレッシュ動作が必要なメモリデバイスを制御するメモリコントローラのリフレッシュ動作制御方法に関する。 The present invention relates to a memory system including a memory device that requires a memory cell refresh operation, a memory controller that controls a memory device that requires a memory cell refresh operation, and a memory controller that controls a memory device that requires a memory cell refresh operation. The present invention relates to a refresh operation control method.
例えば、特許文献1には、コンピュータシステムの状態に応じてメモリモジュールのリフレッシュレートを動的に調整する方法及び装置が開示されている。
For example,
特許文献1の装置は、複数のシステム状態を監視する手段と、監視するシステム状態のうちの少なくとも1つにおける変化を検出する手段と、監視するシステム状態のうちの少なくとも1つにおける変化の検出に応じて、コンピュータシステムの現在の状態における最適リフレッシュレートを判定する判定手段と、リフレッシュレートを判定された最適リフレッシュレートに設定する手段とを備えている。
The apparatus of
特許文献1の装置によれば、リフレッシュレートを変更することができない場合とは異なり、リフレッシュレートを最適リフレッシュレートに設定することができる。これにより、特許文献1の装置によれば、例えば、コンピュータシステムがリブートすることを考慮して、冷却システムを過剰に設計することを要しない。そのため、特許文献1の装置では、コンピュータシステムに関係する環境設備(冷却システム等)の過剰設定に伴う高コスト化を回避することができる。
ところで、小型化や高性能化の要請に応えるため、近年のメモリにおいては、複数のメモリを実装したMCP(Multi−Chip−Package)構造やPOP(Package―On―Package)構造が採用されている。 By the way, in order to meet the demand for miniaturization and high performance, recent memories employ an MCP (Multi-Chip-Package) structure or a POP (Package-On-Package) structure in which a plurality of memories are mounted. .
DRAM(ダイナミックランダムアクセスメモリ)では、時間の経過とともに該DRAMに書き込まれたメモリセルのデータが消え去ることを防ぐため、所定の周期でデータを保持するためのリフレッシュ動作が必要となる。 In a DRAM (Dynamic Random Access Memory), a refresh operation for holding data at a predetermined cycle is required in order to prevent the data of the memory cells written in the DRAM from disappearing over time.
ところが、DRAMでは、温度が上昇するにつれてデータ保持時間が短くなるため、温度が上昇するにつれて頻繁にリフレッシュ動作を行うことが求められる。 However, in a DRAM, the data retention time is shortened as the temperature rises, so that it is required to frequently perform a refresh operation as the temperature rises.
そこで、DRAMと該DRAMとは異なる他のメモリとを実装するMCP構造では、前記他のメモリが放出する熱によってDRAMの温度が上昇すると、DRAMがデータを保持する時間が短くなる。このため、DRAMの温度が上昇するにつれて、データが消え去ることを防ぐことが困難になり、DRAMのリフレッシュ動作の性能が劣ることが考えられる。 Therefore, in the MCP structure in which the DRAM and another memory different from the DRAM are mounted, when the temperature of the DRAM rises due to the heat released from the other memory, the time for the DRAM to hold data is shortened. For this reason, as the temperature of the DRAM rises, it becomes difficult to prevent the data from disappearing, and the performance of the refresh operation of the DRAM may be deteriorated.
また、前記特許文献1に開示される複数のシステム状態を監視する手段(温度検出素子等)は、MCP(マルチチップパッケージ)デバイス内やPOP(ペッケージオンパッケージ)デバイス内には付加できない。複数のチップダイが一つに樹脂などで実装される(例えば積層される)デバイス構造では、前記監視手段を組み込むことは構造的に難しく、また前記実装デバイスの温度と消費電力が、前記監視手段自身の消費電力とその熱量により更に付加されるという悪循環となる。
Further, the means for monitoring a plurality of system states (temperature detection elements and the like) disclosed in
この発明は、このような状況に鑑み提案されたものであって、複数のメモリの内の一のメモリとは異なる他のメモリが放出する熱の影響を受けて、一のメモリのリフレッシュ動作の性能が劣ることを防止することができるメモリシステム、メモリコントローラ及びメモリコントローラのリフレッシュ動作制御方法を提供することを目的とする。 The present invention has been proposed in view of such a situation, and the refresh operation of one memory is affected by the influence of heat released from another memory different from the one of the plurality of memories. It is an object of the present invention to provide a memory system, a memory controller, and a refresh operation control method for the memory controller that can prevent inferior performance.
請求項1の発明に係るメモリコントローラは、所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリに接続されるメモリコントローラにおいて、メモリコントローラに前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスを要求するデバイスからのメモリ要求信号を認識する要求認識部と、前記一のメモリのリフレッシュ動作周期を設定する動作周期設定部と、前記要求信号認識部が出力する前記他のメモリへのアクセス要求信号に従って前記動作周期設定部の設定値を変更し、前記他のメモリへのアクセス要求受信前と該アクセス要求受信後とで前記一のメモリのリフレッシュ動作周期を異なる周期にすることを特徴とする。 According to a first aspect of the present invention, there is provided a memory controller connected to a plurality of memories including a memory that requires a refresh operation for maintaining data in memory cells at a predetermined cycle. The memory controller needs the refresh operation. A request recognition unit that recognizes a memory request signal from a device that requests access to another memory different from the one memory, an operation cycle setting unit that sets a refresh operation cycle of the one memory, and the request signal The set value of the operation cycle setting unit is changed in accordance with the access request signal to the other memory output by the recognition unit, and before the access request to the other memory is received and after the access request is received, The refresh operation cycle is set to a different cycle.
請求項1の発明に係るメモリコントローラによれば、他のメモリへのアクセス要求に対応する動作を実行することにより、他のメモリが放出する熱量が増加することに対処するため、動作周期設定部によって、アクセス要求受信後のリフレッシュ動作周期を、アクセス要求受信前のリフレッシュ動作周期とは異なるものにすることができる。
そこで、請求項1の発明に係るメモリコントローラによれば、他のメモリが放出する熱量が増加して一のメモリが記憶内容を保持する時間が変化する場合であっても、アクセス要求受信後のリフレッシュ動作周期を、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することが可能となる。
したがって、請求項1の発明に係るメモリコントローラによれば、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することにより、一のメモリの記憶内容が消え去ることを防ぐことができる。このため、他のメモリが放出する熱の影響を受けて一のメモリのリフレッシュ動作の性能が劣ることを防止することができる。
According to the memory controller of the first aspect of the invention, in order to cope with an increase in the amount of heat released from the other memory by executing the operation corresponding to the access request to the other memory, the operation cycle setting unit Thus, the refresh operation cycle after receiving the access request can be made different from the refresh operation cycle before receiving the access request.
Therefore, according to the memory controller of the first aspect of the present invention, even when the amount of heat released from another memory increases and the time during which one memory holds the stored contents changes, The refresh operation cycle can be set to a refresh operation cycle necessary for one memory to hold the stored contents.
Therefore, according to the memory controller of the first aspect of the invention, the memory content of one memory can be prevented from disappearing by setting the refresh operation cycle necessary for one memory to hold the memory content. it can. For this reason, it is possible to prevent the performance of the refresh operation of one memory from being deteriorated due to the influence of heat released from another memory.
請求項15の発明に係るメモリシステムは、所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリと、該複数のメモリに接続されたメモリコントローラとを有するメモリシステムにおいて、前記リフレッシュ動作が必要な一のメモリへ前記データ維持のためにアクセスし、且つ前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスする前記メモリコントローラと、前記データ維持のためのアクセスに従って前記リフレッシュ動作を行う一のメモリと、前記他のメモリへのアクセスに従って処理を実行する前記他のメモリとを備え、前記メモリコントローラには、前記他のメモリへのアクセス前と該アクセス後とで、前記一のメモリのリフレッシュ動作周期を異ならせる動作周期設定部を備えることを特徴とする。 A memory system according to a fifteenth aspect of the present invention is a memory having a plurality of memories including a memory that requires a refresh operation for maintaining data in memory cells at a predetermined cycle, and a memory controller connected to the plurality of memories. In the system, the memory controller that accesses the one memory that requires the refresh operation to maintain the data, and that accesses another memory different from the one memory that requires the refresh operation, and the data maintenance One memory that performs the refresh operation in accordance with access to the other memory, and the other memory that executes processing in accordance with access to the other memory, and the memory controller includes: The operation of changing the refresh operation cycle of the one memory after the access. Characterized in that it comprises a cycle setting section.
請求項15の発明に係るメモリシステムによれば、他のメモリへのアクセスコマンドに対応する動作を実行することにより、他のメモリが放出する熱量が増加することに対処するため、メモリコントローラの動作周期設定部によって、アクセス後のリフレッシュ動作周期を、アクセス前のリフレッシュ動作周期とは異なるものにすることができる。
そこで、請求項15の発明に係るメモリシステムによれば、他のメモリが放出する熱量が増加して一のメモリが記憶内容を保持する時間が変化する場合であっても、アクセス後のリフレッシュ動作周期を、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することが可能となる。
したがって、請求項15の発明に係るメモリシステムによれば、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することにより、一のメモリの記憶内容が消え去ることを防ぐことができる。このため、他のメモリが放出する熱の影響を受けて一のメモリのリフレッシュ動作の性能が劣ることを防止することができる。
According to the memory system of the fifteenth aspect of the present invention, in order to cope with an increase in the amount of heat released from the other memory by executing the operation corresponding to the access command to the other memory, the operation of the memory controller The cycle setting unit can make the refresh operation cycle after access different from the refresh operation cycle before access.
Therefore, according to the memory system of the fifteenth aspect of the present invention, even when the amount of heat released from another memory increases and the time during which one memory holds the stored contents changes, the refresh operation after access The cycle can be set to a refresh operation cycle necessary for one memory to hold the stored contents.
Therefore, according to the memory system of the fifteenth aspect of the present invention, it is possible to prevent the stored contents of one memory from disappearing by setting the refresh operation cycle necessary for the one memory to hold the stored contents. it can. For this reason, it is possible to prevent the performance of the refresh operation of one memory from being deteriorated due to the influence of heat released from another memory.
請求項32の発明に係るメモリコントローラのリフレッシュ動作制御方法は、所定の周期でメモリセルのデータ維持のためのリフレッシュ動作が必要なメモリを含む複数のメモリに接続されるメモリコントローラのリフレッシュ動作制御方法において、前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスを要求するデバイスからのメモリ要求信号を認識するステップ0と、前記他メモリへアクセスするステップ1と、前記ステップ1に対応して前記一のメモリのリフレッシュ動作周期を変更する動作周期設定のステップ2を備え、前記ステップ1後と前記ステップ2前とでは、前記一のメモリのリフレッシュ動作周期が異なることを特徴とする。
A refresh operation control method for a memory controller according to a thirty-second aspect of the invention is a refresh operation control method for a memory controller connected to a plurality of memories including a memory that requires a refresh operation for maintaining data in memory cells at a predetermined cycle. In step 0, recognizing a memory request signal from a device requesting access to another memory different from the one memory that requires the refresh operation,
請求項32の発明に係るメモリコントローラのリフレッシュ動作制御方法によれば、他のメモリへのアクセスに対応する動作を実行することにより、他のメモリが放出する熱量が増加することに対処するため、動作周期設定のステップ2によって、他のメモリへのアクセス後の一のメモリのリフレッシュ動作周期を、他のメモリへのアクセス前の一のメモリのリフレッシュ動作周期とは異なるものにすることができる。
そこで、請求項32の発明に係るメモリコントローラのリフレッシュ動作制御方法によれば、他のメモリが放出する熱量が増加して一のメモリが記憶内容を保持する時間が変化する場合であっても、他のメモリへのアクセス後の一のメモリのリフレッシュ動作周期を、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することが可能となる。
したがって、請求項32の発明に係るメモリコントローラのリフレッシュ動作制御方法によれば、一のメモリが記憶内容を保持するために必要なリフレッシュ動作周期に設定することにより、一のメモリの記憶内容が消え去ることを防ぐことができる。このため、他のメモリが放出する熱の影響を受けて一のメモリのリフレッシュ動作の性能が劣ることを防止することができる。
According to the refresh operation control method of the memory controller according to the invention of claim 32, in order to cope with an increase in the amount of heat released by the other memory by executing the operation corresponding to the access to the other memory, By the operation cycle setting step 2, the refresh operation cycle of one memory after accessing another memory can be made different from the refresh operation cycle of one memory before accessing another memory.
Therefore, according to the refresh operation control method of a memory controller according to the invention of claim 32, even when the amount of heat released by another memory increases and the time for which one memory holds the stored contents changes, The refresh operation cycle of one memory after access to another memory can be set to a refresh operation cycle necessary for one memory to hold the stored contents.
Therefore, according to the refresh operation control method for a memory controller according to the invention of claim 32, the memory content of one memory is erased by setting the refresh operation cycle necessary for one memory to hold the memory content. Can be prevented. For this reason, it is possible to prevent the performance of the refresh operation of one memory from being deteriorated due to the influence of heat released from another memory.
本発明のメモリシステム、メモリコントローラ及びメモリコントローラのリフレッシュ動作制御方法によれば、他のメモリが放出する熱の影響を受けて一のメモリのリフレッシュ動作の性能が劣ることを防止することができる。 According to the memory system, the memory controller, and the refresh operation control method of the memory controller of the present invention, it is possible to prevent the performance of the refresh operation of one memory from being deteriorated due to the influence of heat released from another memory.
<実施形態>
本発明の実施形態を、図1ないし図14を参照しつつ説明する。図1は、本実施形態のメモリシステム1の回路ブロック図である。メモリシステム1は、シンクロナスDRAMコントローラ10(SDRAMコントローラ10)と、シンクロナスDRAM20(SDRAM20)と、シンクロナスフラッシュメモリ30(SNVM30)とを備えている。
<Embodiment>
An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a circuit block diagram of the
SDRAM20とSNVM30とが積層構造で組み合わされて樹脂などで封止された図12に開示されるMCP(マルチチップパッケージ)デバイスで構成されている。更に、SDRAMコントローラ10が、前記MCPのチップ2(他の機能チップダイ)として組み込まれる。一方、樹脂などで封止されたSDRAM20(チップ1)部品1と、別の樹脂などで封止されたSNVM30(チップ3)とSDRAMコントローラ10(チップ2)とが積層構造で組み合わされて樹脂などで封止された部品2が、図13に開示されるPOP(パッケージオンパッケージ)デバイスで構成されている。尚、能動部品としてのSDRAMコントローラ10、それぞれの受動部品としてのSDRAM20とSNVM30の前記MCP/前記POP内の配置場所(チップ1〜3への割付け)は、任意である。しかし、動作周波数の高い消費電力が大きなSDRAM20とSNVM30は、他の機能チップ(チップ2)を介在して分散配置されることが望ましい。
The SDRAM 20 and the
メモリシステム1では、SDRAM20とSNVM30とがSDRAMコントローラ10に同一の制御線(CLK、CKE、RAS#、CAS#、WE#、AD、DQ)で接続され、同一のコマンド体系(リードやライトコマンド)でSDRAMコントローラ10から制御される。
In the
メモリシステム1では、制御用の信号線によって、SDRAMコントローラ10、SDRAM20及びシンクロナスフラッシュメモリ30が低抵抗で高熱伝導率(50〜400W/mK)な金属系の材料で互いに共通に接続されている。SDRAM20及びシンクロナスフラッシュメモリ30には、各種クロック信号、各種コマンド信号、アドレス信号及びデータ信号がそれぞれ共通に入出力される。
In the
SDRAM20及びシンクロナスフラッシュメモリ30には、クロック信号CLK、イネーブルクロック信号CKE、ロウアドレスセレクト信号RAS#、カラムアドレスセレクト信号CAS#、ライトイネーブル信号WE#、アドレス信号AD及びデータ信号DQが前記低抵抗で前記高熱伝導率な金属系の材料でそれぞれ共通に入出力される。
In the
チップセレクト信号CS1#は、SDRAM20に入力される。チップセレクト信号CS2#は、シンクロナスフラッシュメモリ30に入力される。
Chip select signal CS1 # is input to
低抵抗で高熱伝導率な同一の制御線(CLK、CKE、RAS#、CAS#、WE#、AD、DQ)で接続されたSDRAM20とSNVM30は、互いの動作による発熱を短時間で共有する。MCPデバイス(図12)やPOPデバイス(図13)内で共有接続する前記同一の制御線を通じて、熱を共有するからである。SDRAM20のメモリセルのデータ保持特性が熱要素により依存する場合、SDRAM20が動作していなくとも(所定時間の周期によるリフレッシュ動作のみ)SNVM30の高速な動作により短時間に熱を共有し、SDRAM20のメモリセルのデータ保持特性が劣化する。MCPデバイスやPOPデバイス内の発熱量が最も大きなケースは、SDRAM20とSNVM30とが同時に動作する時であり、例えばSDRAMコントローラ10の指令によりSDRAM20とSNVM30間でデータの通信を行う動作である。
The
図1のメモリシステム1では、SDRAMコントローラ10内に、要求認識部11、演算アルゴリズムプロセッサ12、動作周期設定部13を備える。要求認識部11は、CPUからSDRAMコントローラ10が支配下に置くSDRAM20とSNVM30のデータアクセスのためのメモリ要求信号を認識する機能を備える。要求認識部11は、SDRAM20へのアクセスの場合SD要求信号を出力し、SNVM30へのアクセスの場合SNVM要求信号を出力する。演算アルゴリズムプロセッサ12は、各メモリとの通信を行うにあたっての仕様(コマンド種類、レイテンシ、バースト長、アドレス、データ等)に準じて所定のルーチンで通信規則を発行する。動作周期設定部13は、SDRAM20のメモリセルのリフレッシュを管理する。具体的には、SDRAMコントローラ10がSDRAM20へ所定の周期でリフレッシュコマンドを発行する場合や、セルフリフレッシュ機能を備えるSDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する場合に、動作周期設定部13がリフレッシュ管理情報を管理する。これらの管理情報として動作周期設定部13は、演算アルゴリズムプロセッサ12へリフレッシュ要求信号を出力する。
The
要求認識部11のSD/SNVM要求信号(SD要求信号、SNVM要求信号)は、演算アルゴリズムプロセッサ12へ接続される。SNVM要求信号が、動作周期設定部13へ入力される。動作周期設定部13のリフレッシュ要求信号は、演算アルゴリズムプロセッサ12へ入力される。演算アルゴリズムプロセッサ12のターミネート信号は、動作周期設定部13へ入力される。
これらの信号の作用を説明する。
要求認識部11は、CPUからSNVM30へのメモリ要求信号を認識すると、演算アルゴリズムプロセッサ12と動作周期設定部13へSNVM要求信号を出力する。SDRAM20のメモリセルのリフレッシュを管理する動作周期設定部13は、現在のリフレッシュ管理情報を変更して、演算アルゴリズムプロセッサ12へリフレッシュ要求信号を出力する。具体的には、近い将来SNVM30のアクセスに伴い発生するMCP/POP内の発熱量増大に対応して、SDRAM20のリフレッシュ周期を、短周期に変更する。
前記短周期のリフレッシュにより、SDRAM20のメモリセルは、SNVM30が発する熱によるパッケージデバイス内の熱増加によらず、データを高い信頼性で保持できる。
演算アルゴリズムプロセッサ12は、前記仕様/前記通信規則に従ってSNVM30へのアクセスが終了する場合、動作周期設定部13へターミネート信号を出力する。動作周期設定部13は、ターミネート信号に従って前記短周期に変更されたSDRAM20のリフレッシュ周期を元の周期に戻す処理を行う。
The SD / SNVM request signal (SD request signal, SNVM request signal) of the request recognition unit 11 is connected to the arithmetic algorithm processor 12. The SNVM request signal is input to the operation cycle setting unit 13. The refresh request signal from the operation cycle setting unit 13 is input to the arithmetic algorithm processor 12. The termination signal of the arithmetic algorithm processor 12 is input to the operation cycle setting unit 13.
The operation of these signals will be described.
When the request recognition unit 11 recognizes the memory request signal from the CPU to the
By the refresh of the short cycle, the memory cell of the
The arithmetic algorithm processor 12 outputs a termination signal to the operation cycle setting unit 13 when access to the
尚、SDRAMコントローラ10は、必ずしもSNVM30へのアクセス(ステップN)に対してSDRAM20のリフレッシュ周期変更のためのアクセス(ステップN−1またはステップN+1)を直前/直後に設定する必要はない。この理由は、後述する時間調整により開示される。即ち、SNVM30へのアクセスが発生次第、その前後ですみやかに(遅滞なく)SDRAM20の周波数変更の処理をすることが本願発明の開示することである。
Note that the
図4〜図8は、SDRAMコントローラ10の制御方法を示すタイミングチャートである。図4は、SDRAMコントローラ10がSDRAM20へ所定の周期でリフレッシュコマンドを発行する場合の制御方法を示すタイミングチャートである。
図5は、SDRAMコントローラ10が、セルフリフレッシュ機能を備えるSDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
図6は、SDRAMコントローラ10が、プリチャージ機能付きアクティブコマンド(Active with autoprecharge command)を備えるSDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
図7は、DRAMコントローラ10が、プリチャージコマンド(Precharge command)を備えるSDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
図8は、SDRAMコントローラ10が、セルフリフレッシュ機能を備えるSDRAM20へSNVM30の活性化状態を中断または終了させるコマンドであるターミネートコマンドに応じて、SDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
図4のタイミングチャートを説明する。
電源投入後、SDRAMコントローラ10は、所定のリフレッシュ動作周期(16μs)でSDRAM20のメモリセルのリフレッシュを管理する。16μs毎にSDRAM20へSDRAMリフレッシュコマンドを発行する。CPUからの要求でSDRAMアクセスコマンドがある場合、前記演算アルゴリズムプロセッサ12がSDRAMリフレッシュコマンドとの優先度を調整する。
CPUからの要求でSNVM30へアクセス要求がある場合、SDRAMコントローラ10がSNVM30へシンクロナスフラッシュメモリアクセスコマンド(アクティブコマンド)を発行する。そして、この時からSDRAM20のメモリセルのリフレッシュ管理は、変更される。所定のリフレッシュ動作周期(16μs)から第2リフレッシュ動作周期(8μs)へと短い時間へ変更される。SDRAMコントローラ10―SNVM30間との通信中に、SDRAM20は第2リフレッシュ動作周期(8μs)が来るたびに、SDRAMコントローラ10がSDRAMリフレッシュコマンドを発行する。DRAMコントローラ10がSNVM30との通信を終了させるためのプリチャージコマンドを発行した場合、SDRAM20のメモリセルのリフレッシュ管理は、変更される。第2リフレッシュ動作周期(8μs)から所定のリフレッシュ動作周期(16μs)へと長い時間へ変更される。
4 to 8 are timing charts showing a control method of the
FIG. 5 is a timing chart showing a control method when the
FIG. 6 is a timing chart showing a control method when the
FIG. 7 is a timing chart showing a control method in the case where the
FIG. 8 shows that the
The timing chart of FIG. 4 will be described.
After power-on, the
When there is an access request to the
図5のタイミングチャートを説明する。図4と共通の部分は説明を省略する。
図5は、SDRAMコントローラ10が、セルフリフレッシュ機能を備えるSDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
電源投入後、SDRAMコントローラ10は、レイテンシ設定やモードレジスタ設定を行うSDRAM20のイニシャライズシーケンス中にリフレッシュ動作周期の設定も行う。これは、リフレッシュ動作周期設定コマンドでSDRAM20のモードレジスタに設定される。SDRAM20は、このレジスタ設定に従って自己のメモリのリフレッシュ制御を自己でバックグランド処理(所定のリフレッシュ動作周期(16μs))する。SDRAMコントローラ10は、レジスタ管理を行うのみである。
CPUからの要求でSNVM30へアクセス要求がある場合、SDRAMコントローラ10は、リフレッシュ動作周期設定コマンドでSDRAM20のモードレジスタ値を第2リフレッシュ動作周期(8μs)へ変更する。その後すみやかに、シンクロナスフラッシュメモリアクセスコマンド(アクティブコマンド)が発行される。SDRAMコントローラ10―SNVM30間との通信中に、SDRAM20は第2リフレッシュ動作周期(8μs)でセルフリフレッシュを行う。
SDRAMコントローラ10がSNVM30との通信を終了させるためのプリチャージコマンドを発行した場合、その後すみやかに、リフレッシュ動作周期設定コマンドでSDRAM20のモードレジスタ値を所定のリフレッシュ動作周期(16μs)へ変更する。SDRAM20のメモリセルのリフレッシュ管理は、変更される。
The timing chart of FIG. 5 will be described. Description of the same parts as those in FIG. 4 is omitted.
FIG. 5 is a timing chart showing a control method when the
After power-on, the
When there is an access request to the
When the
尚、前記アクティブコマンドまたは前記プリチャージコマンドと前記リフレッシュ動作周期設定コマンド(モードレジスタ設定コマンド)は、その前後関係が逆であっても良い。演算アルゴリズムプロセッサ12により、最適に前後関係が決定される。
具体的な例示として、SDRAMコントローラ10がSNVM30のアクセスを優先する場合、SNVM30のメモリバンクとワード線を活性する活性化コマンド(アクティブコマンド)を発行し、その後すみやかにSDRAM20のリフレッシュ動作周期設定コマンド(モードレジスタ設定コマンド)が発行され、その後所定のレイテンシでSNVM30のコラム線を活性する活性化コマンド(リードコマンドまたはライトコマンド)が発行される。この場合、「所定のリフレッシュ動作周期(16μs)から第2リフレッシュ動作周期(8μs)に設定されるまでの時間」であるアクティブコマンドからモードレジスタ設定コマンドが発行されるまでの時間が、所定の時間調整に相当する。
The active command or the precharge command and the refresh operation cycle setting command (mode register setting command) may be reversed in order. The arithmetic algorithm processor 12 optimally determines the context.
As a specific example, when the
図6のタイミングチャートを説明する。図5と共通の部分は説明を省略する。
図6は、CPUからの要求でSNVM30へアクセス要求がある場合、SDRAMコントローラ10が、プリチャージ機能付きアクティブコマンド(Active with autoprecharge command)を発行する。SDRAMコントローラ10は、プリチャージ機能付きアクティブコマンドの発行前にすみやかに、リフレッシュ動作周期設定コマンドでSDRAM20のモードレジスタ値を第2リフレッシュ動作周期(8μs)へ変更する。前記所定の時間調整は、CPUがSNVM30へアクセス要求したアドレス深さと前記演算アルゴリズムプロセッサ12が、SNVM30との通信を行うにあたっての仕様(レイテンシ、バースト長)に準じて決定される。
The timing chart of FIG. 6 will be described. Description of the same parts as those in FIG. 5 is omitted.
In FIG. 6, when there is an access request to the
図7のタイミングチャートを説明する。図5と共通の部分は説明を省略する。
図7は、SDRAMコントローラ10がSNVM30との通信を終了させるためのプリチャージコマンドを発行した後、所定の時間調整後にリフレッシュ動作周期設定コマンドでSDRAM20のモードレジスタ値を所定のリフレッシュ動作周期(16μs)へ変更する。前記所定の時間調整は、MCP/POPデバイスのヒードダウンまでの時間に準じて決定される。
The timing chart of FIG. 7 will be described. Description of the same parts as those in FIG. 5 is omitted.
FIG. 7 shows that after the
図8のタイミングチャートを説明する。図5と共通の部分は説明を省略する。
図8は、SDRAMコントローラ10がSNVM30との通信を終了させるためのプリチャージコマンド(図5)に代えて、SNVM30の活性化状態を中断または終了させるコマンドであるターミネートコマンドに応じて、SDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャートである。
SDRAMコントローラ10が、ターミネートコマンドを発行した後、その後すみやかに、リフレッシュ動作周期設定コマンドでSDRAM20のモードレジスタ値を所定のリフレッシュ動作周期(16μs)へ変更する。SDRAM20のメモリセルのリフレッシュ管理は、変更される。前記中断は、SNVM30のバーストリード/バーストライトの中断、SNVM30のプログラム/イレース処理の中断(サスペンドコマンド)などである。尚、前記中断の後、再びSNVM30へ再活性コマンド(レジュームコマンド)がSDRAMコントローラ10から発行される場合、SDRAMコントローラ10は、再活性コマンドの前後に速やかにリフレッシュ動作周期設定コマンドを発行し、SDRAM20のモードレジスタ値を第2リフレッシュ動作周期(8μs)へ変更する。
The timing chart of FIG. 8 will be described. Description of the same parts as those in FIG. 5 is omitted.
FIG. 8 shows the
After the
図9は、SDRAMコントローラ10の回路ブロック図である。
具体的には、SDRAMコントローラ10がSDRAM20へ所定の周期でリフレッシュコマンドを発行する機能を備えたSDRAMコントローラ10の回路ブロック図である。
SDRAMコントローラ10は、要求認識部100、リフレッシュ管理部101、リフレッシュ管理部101内にタイマ102とタイマ設定値変更部(動作周期設定部)110、演算アルゴリズムプロセッサ103、コマンド発生部104、アドレス発生部105、データ発生部106、メモリインタフェース部107を備える。要求認識部100は、CPUからSDRAMコントローラ10が支配下に置くSDRAM20とSNVM30のデータアクセスのためのメモリ要求信号を認識する機能を備える。要求認識部100は、SDRAM20へのアクセスの場合SD要求信号を出力し、SNVM30へのアクセスの場合SNVM要求信号を出力する。演算アルゴリズムプロセッサ103は、各メモリとの通信を行うにあたっての仕様(コマンド種類、レイテンシ、バースト長、アドレス、データ等)に準じて所定のルーチンで通信規則を発行する。リフレッシュ管理部101は、SDRAM20のリフレッシュ動作周期を計測するタイマ102と、そのタイマの設定を行うタイマ設定値変更部(動作周期設定部)110を備え、所定のリフレッシュ動作周期(16μs)毎に演算アルゴリズムプロセッサ103へリフレッシュ要求を行う。また、演算アルゴリズムプロセッサ103からの要求によりタイマ設定値変更部(動作周期設定部)110のタイマ102の設定値を変更する。コマンド発生部104、アドレス発生部105、データ発生部106は、演算アルゴリズムプロセッサ103からの指令に応じて所定のコマンド、アドレス、データを発生する。メモリインタフェース部107は、所定のコマンド、アドレス、データを、SDRAM20とSNVM30へ伝送する。尚、SDRAM20とSNVM30からのデータ等を受信し、CPU側へ伝送する回路ブロックは図示されない。
FIG. 9 is a circuit block diagram of the
Specifically, FIG. 2 is a circuit block diagram of the
The
要求認識部100のSD/SNVM要求信号(SD要求信号、SNVM要求信号)は、演算アルゴリズムプロセッサ103へ接続される。SNVM要求信号が、リフレッシュ管理部101内の動作周期設定部110へ入力される。動作周期設定部110はタイマ102へ接続される。リフレッシュ管理部101のリフレッシュ要求信号は、演算アルゴリズムプロセッサ103へ入力される。演算アルゴリズムプロセッサ103のターミネート信号は、リフレッシュ管理部101内の動作周期設定部110へ入力される。
これらの信号の作用を説明する。
要求認識部100は、CPUからSNVM30へのメモリ要求信号を認識すると、演算アルゴリズムプロセッサ103とリフレッシュ管理部101内の動作周期設定部110へSNVM要求信号を出力する。SDRAM20のメモリセルのリフレッシュを管理するリフレッシュ管理部101は、電源投入後から動作し続けるタイマ102の出力に対応してリフレッシュ管理情報を変更して、周期変更されたリフレッシュ動作周期(8μs)毎に演算アルゴリズムプロセッサ12へリフレッシュ要求信号を出力する。演算アルゴリズムプロセッサ12は、リフレッシュ要求信号に従ってコマンド発生部へリフレッシュコマンドを発生するように指令する。
The SD / SNVM request signal (SD request signal, SNVM request signal) of the
The operation of these signals will be described.
When the
図10は、SDRAMコントローラ10の回路ブロック図である。
具体的には、SDRAMコントローラ10がセルフリフレッシュ機能を備えるSDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する機能を備えたSDRAMコントローラ10の回路ブロック図である。図9との違いを説明し、共通の部分は説明を省略する。
リフレッシュ管理部101に代えてモードレジスタ201、タイマ設定値変更部(動作周期設定部)110に代えてモードレジスタ値変更部(動作周期設定部)210、リフレッシュ要求信号に代えてモードレジスタ信号が開示される。尚、リフレッシュ管理部101とタイマ102は、後述するSDRAM20側に備えられる。
SNVM要求信号が、モードレジスタ201内のモードレジスタ値変更部(動作周期設定部)210へ入力される。モードレジスタ201のモードレジスタ信号は、演算アルゴリズムプロセッサ103へ入力される。演算アルゴリズムプロセッサ103のターミネート信号は、モードレジスタ信号内のモードレジスタ値変更部(動作周期設定部)210へ入力される。
FIG. 10 is a circuit block diagram of the
Specifically, it is a circuit block diagram of the
A
The SNVM request signal is input to the mode register value changing unit (operation cycle setting unit) 210 in the
図10は、SDRAMコントローラ10の回路ブロック図である。
具体的には、SDRAMコントローラ10がセルフリフレッシュ機能を備えるSDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する機能を備えたSDRAMコントローラ10の回路ブロック図である。図9との違いを説明し、共通の部分は説明を省略する。
リフレッシュ管理部101に代えてモードレジスタ201、タイマ設定値変更部(動作周期設定部)110に代えてモードレジスタ値変更部(動作周期設定部)210、リフレッシュ要求信号に代えてモードレジスタ信号が開示される。尚、リフレッシュ管理部101とタイマ102は、後述するSDRAM20側に備えられる。
SNVM要求信号が、モードレジスタ201内のモードレジスタ値変更部(動作周期設定部)210へ入力される。モードレジスタ201のモードレジスタ信号は、演算アルゴリズムプロセッサ103へ入力される。演算アルゴリズムプロセッサ103のターミネート信号は、モードレジスタ信号内のモードレジスタ値変更部(動作周期設定部)210へ入力される。
これらの信号の作用を説明する。
要求認識部100は、CPUからSNVM30へのメモリ要求信号を認識すると、演算アルゴリズムプロセッサ103とモードレジスタ201内のモードレジスタ値変更部(動作周期設定部)210へSNVM要求信号を出力する。SDRAM20のメモリセルのリフレッシュを管理するモードレジスタ201は、電源投入後のSDRAM20のイニシャライズシーケンス時に設定したリフレッシュ動作周期管理情報(16μs)を変更して、変更されたリフレッシュ動作周期管理情報(8μs)をモードレジスタ信号として演算アルゴリズムプロセッサ103へ出力する。演算アルゴリズムプロセッサ103は、変更されたモードレジスタ信号に従ってコマンド発生部104へモードレジスタ設定コマンドを発生するように指令する。尚、変更されたリフレッシュ動作周期管理情報(8μs)を示すレジスタコードは、アドレス発生105またはデータ発生部106から発行される。
また、モードレジスタ201は、ターミネート信号に対応してリフレッシュ動作周期管理情報(8μs)を再変更する。リフレッシュ動作周期管理情報(8μs)を再変更して、再変更されたリフレッシュ動作周期管理情報(16μs)をモードレジスタ信号として演算アルゴリズムプロセッサ103へ出力する。演算アルゴリズムプロセッサ103は、再変更されたモードレジスタ信号に従ってコマンド発生部104へモードレジスタ設定コマンドを発生するように指令する。尚、再変更されたリフレッシュ動作周期管理情報(16μs)を示すレジスタコードは、アドレス発生105またはデータ発生部106から発行される。
FIG. 10 is a circuit block diagram of the
Specifically, it is a circuit block diagram of the
A
The SNVM request signal is input to the mode register value changing unit (operation cycle setting unit) 210 in the
The operation of these signals will be described.
When the
Further, the
図2は、図9(SDRAMコントローラ10)、図4(SDRAMコントローラ10がSDRAM20へ所定の周期でリフレッシュコマンドを発行する場合の制御方法を示すタイミングチャート)に対応するSDRAM20の回路ブロック図である。
図1及び図2に図示するように、SDRAM20は、コマンド判定回路21、リフレッシュ制御回路23、リフレッシュアドレスカウンタ26とメモリセル24を備えている。
FIG. 2 is a circuit block diagram of the
As shown in FIGS. 1 and 2, the
コマンド判定回路21は、コマンドデコーダ回路21Aを備えている。コマンドデコーダ回路21Aには、上記のクロック信号CLK及び上記の各種信号SIGNALSが入力される。各種信号SIGNALSとは、イネーブルクロック信号CKE、ロウアドレスセレクト信号RAS#、カラムアドレスセレクト信号CAS#、ライトイネーブル信号WE#である。コマンド判定回路21は、SDRAMコントローラ10が発行するリフレッシュコマンドをコマンドデコーダ回路21Aで認識し、リフレッシュ要求信号をリフレッシュ制御回路23へ出力する。
The
リフレッシュ制御回路23は、リフレッシュ要求信号を入力し、リフレッシュ要求信号に対応してリフレッシュアドレスカウンタ26でリフレッシュアドレスを生成する。また、リフレッシュ制御回路23は、前記リフレッシュアドレスと共にメモリセル24へメモリセル制御信号出力する。
The
メモリセル24は、前記前記リフレッシュアドレスと前記メモリセル制御信号に従ってメモリセルのリフレッシュ(データ保持のための再電荷注入)を行う。
The
図11は、図10(SDRAMコントローラ10)、図5〜図8(SDRAMコントローラ10が、セルフリフレッシュ機能を備えるSDRAM20へ前記所定の周期設定情報をモードレジスタ情報として発行する場合の制御方法を示すタイミングチャート)に対応するSDRAM20の回路ブロック図である。図2との違いを説明し、共通の部分は説明を省略する。
図11に図示するように、SDRAM20は、モードレジスタ22、リフレッシュ管理部27、タイマ25を備えている。
FIG. 11 is a timing chart showing a control method when FIG. 10 (SDRAM controller 10) and FIG. 5 to FIG. 8 (
As shown in FIG. 11, the
コマンド判定回路21は、コマンドデコーダ回路21Aを備えている。コマンドデコーダ回路21Aには、上記のクロック信号CLK及び上記の各種信号SIGNALSが入力される。各種信号SIGNALSとは、イネーブルクロック信号CKE、ロウアドレスセレクト信号RAS#、カラムアドレスセレクト信号CAS#、ライトイネーブル信号WE#である。コマンド判定回路21は、SDRAMコントローラ10が発行するモードレジスタ設定コマンドをコマンドデコーダ回路21Aで認識し、モードレジスタ設定信号をモードレジスタ22へ出力する。
The
モードレジスタ22は、モードレジスタ設定信号によりコマンドデコーダ回路21Aに接続されている。また、モードレジスタ22には、リフレッシュ動作周期管理情報であるレジスタコードを示すデータ信号DQが入力される。
モードレジスタ22は、モードレジスタ設定信号に従ってリフレッシュ動作周期管理情報を取り込み、リフレッシュ動作周期情報信号をリフレッシュ管理部27へ出力する。
The
The
リフレッシュ管理部27は、リフレッシュ動作周期情報信号によりモードレジスタ22に接続されている。リフレッシュ管理部27内には、メモリセル24のリフレッシュ動作周期を計測するタイマ25を備えている。リフレッシュ管理部27は、電源投入後から動作し続けるタイマ25の出力を、リフレッシュ動作周期情報に対応してリフレッシュ動作周期(8μsまたは16μs)毎にリフレッシュ制御回路23へリフレッシュ要求信号を出力する。
The
リフレッシュ制御回路23は、リフレッシュ要求信号を入力し、リフレッシュ要求信号に対応してリフレッシュアドレスカウンタ26でリフレッシュアドレスを生成する。また、リフレッシュ制御回路23は、前記リフレッシュアドレスと共にメモリセル24へメモリセル制御信号出力する。
The
メモリセル24は、前記前記リフレッシュアドレスと前記メモリセル制御信号に従ってメモリセルのリフレッシュ(データ保持のための再電荷注入)を行う。
The
次に、メモリシステム1の動作を説明する。図3には、リフレッシュ動作の周期変更を含むSDRAMコントローラ10からSDRAM20及びシンクロナスフラッシュメモリ30にアクセスする信号を送信する際のSDRAMコントローラ10の動作を示す。
Next, the operation of the
STARTでは、電源投入後、所定のリフレッシュ動作周期である第1リフレッシュ動作周期(16μs)でリフレッシュ周期の管理が行われる。具体的には、電源投入後、SDRAMコントローラ10は、レイテンシ設定やモードレジスタ設定を行うSDRAM20のイニシャライズシーケンス中にリフレッシュ動作周期(第1リフレッシュ動作周期(16μs))の設定も行う。これは、リフレッシュ動作周期設定コマンド(モードレジスタ設定コマンド)でSDRAM20のモードレジスタ22に設定される。以後、SDRAM20は、このレジスタ設定に従って自己のメモリのリフレッシュ制御を自己でバックグランド処理(所定のリフレッシュ動作周期(16μs))する。SDRAMコントローラ10は、レジスタ管理を行うのみである。
In START, after the power is turned on, the refresh cycle is managed in a first refresh operation cycle (16 μs) which is a predetermined refresh operation cycle. Specifically, after power-on, the
ステップ10(S10)では、CPUからの要求でSNVM30へアクセス要求がある場合、SDRAM20への第2リフレッシュ動作周期(8μs)設定処理を実行する。第2リフレッシュ動作周期(8μs)設定処理では、SDRAMコントローラ10が、SDRAM20のモードレジスタ22に、モードレジスタ設定コマンドを出力する。モードレジスタ設定コマンドとリフレッシュ動作周期管理情報であるレジスタコードを示すデータ信号DQは、リフレッシュ動作の周期を、初期設定値(16μs)よりも短い周期(8μs)に設定することを命令する信号である。SDRAM20は、第2リフレッシュ動作周期(8μs)に従って、ワード線に接続されたメモリセル24のコンデンサに電荷を注入し直すリフレッシュ動作を行う。これ以降のSDRAM20のリフレッシュ動作の周期は、初期設定時(START時)のリフレッシュ動作の周期よりも短縮されている。
In step 10 (S10), when there is an access request to the
ステップ20(S20)では、SNVM30活性化コマンド発行処理を実行する。SNVM30活性化コマンド発行処理では、上記のSNVM30に対するリードコマンドやライトコマンドを含む各種のアクセスコマンドを発行する。
SNVM30活性化コマンドに従って、SDRAMコントローラ10とSNVM30間で、データ通信が行われる。
In step 20 (S20), an SNVM30 activation command issuance process is executed. In the
Data communication is performed between the
ステップ30(S30)では、SNVM30非活性化コマンド発行処理を実行する。SNVM30非活性化コマンド発行処理では、上記のSNVM30に対するプリチャージコマンドや中断処理であるサスペンドコマンド、ターミネートコマンドを含む各種の非活性化コマンドを発行する。
SNVM30非活性化コマンドに従って、SDRAMコントローラ10とSNVM30間のデータ通信は、終了する。
In step 30 (S30), SNVM30 deactivation command issuance processing is executed. In the
In accordance with the
ステップ40(S40)では、SNVM30非活性化に対応して、SDRAM20への第1リフレッシュ動作周期(16μs)設定処理を実行する。第1リフレッシュ動作周期(16μs)設定処理では、SDRAMコントローラ10が、のモードレジスタ22に、モードレジスタ設定コマンドを出力する。モードレジスタ設定コマンドとリフレッシュ動作周期管理情報であるレジスタコードを示すデータ信号DQは、リフレッシュ動作の周期を、初期設定値(16μs)に戻す設定を命令する信号である。SDRAM20は、第1リフレッシュ動作周期(16μs)に従って、前記リフレッシュ動作を行う。これ以降のSDRAM20のリフレッシュ動作の周期は、ステップ10(S10)のリフレッシュ動作の周期(8μs)よりも延長されている。
In step 40 (S40), a first refresh operation cycle (16 μs) setting process for the
次に、別のメモリシステム1の動作を説明する。図14には、リフレッシュ動作の周期変更を含むSDRAMコントローラ10からSDRAM20及びシンクロナスフラッシュメモリ30にアクセスする信号を送信する際のSDRAMコントローラ10の動作を示す。
図3との違いを説明し、共通の部分は説明を省略する。
Next, the operation of another
Differences from FIG. 3 will be described, and description of common parts will be omitted.
ステップ200(S200)では、SNVM30プリチャージ機能付き活性化コマンド発行処理を実行する。プリチャージ機能付き活性化コマンドとは、「SNVM30を活性化するアクセスのコマンドによりSNVM30を活性化する活性化処理時間の終了に続き自動的にSNVM30の非活性化処理を含む」プリチャージ機能付きアクティブコマンドである。具体的には、プリチャージ機能付き活性化コマンド発行処理では、上記のSNVM30に対するリードコマンドやライトコマンドを含む各種のアクセスコマンドを発行し、所定のバースト長やCPUからのアドレス深さの要求に対応するデータ通信が終了次第、SNVM30自身が自動的に非活性処理する機能が付加された前記アクセスコマンドである。
SNVM30活性化コマンドに従って、SDRAMコントローラ10とSNVM30間で、データ通信が行われる。そして所定のデータ量の通信が終了次第、SNVM30は自動的に内部で非活性処理を開始する。
In step 200 (S200), an activation command issuing process with SNVM30 precharge function is executed. The activation command with a precharge function means “including an SNVM30 deactivation process automatically following the end of the activation process time for activating the SNVM30 by an access command for activating the SNVM30”. It is a command. Specifically, in the activation command issuing process with a precharge function, various access commands including a read command and a write command for the above-mentioned
Data communication is performed between the
ステップ300(S300)では、SDRAMコントローラ10が、リフレッシュ周期制御処理を実行する。リフレッシュ周期制御処理では、前記SNVM30自身の自動的な非活性処理に対応してSDRAMコントローラ10が、所定の時間調整の後、SDRAM20への第1リフレッシュ動作周期(16μs)設定処理を実行するまでを管理する。前記所定の時間は、リフレッシュ動作の周期を現在の設定値(8μs)から初期設定値(16μs)に戻すまでの時間を定めている。具体的な時間設定は、前記プリチャージ機能付き活性化コマンドから前記非活性処理の開始時間まで、または、前記SNVM30の活性動作による発熱がヒートダウンするまでの時間を更に加えた時間に設定しても良い。
In step 300 (S300), the
ステップ400(S400)では、所定の時間調整の後、第1リフレッシュ動作周期(16μs)設定処理を実行する。第1リフレッシュ動作周期(16μs)設定処理では、SDRAMコントローラ10が、SDRAM20のモードレジスタ22に、モードレジスタ設定コマンドを出力する。モードレジスタ設定コマンドとリフレッシュ動作周期管理情報であるレジスタコードを示すデータ信号DQは、リフレッシュ動作の周期を、初期設定値(16μs)に戻す設定を命令する信号である。SDRAM20は、第1リフレッシュ動作周期(16μs)に従って、前記リフレッシュ動作を行う。これ以降のSDRAM20のリフレッシュ動作の周期は、ステップ100(S100)のリフレッシュ動作の周期(8μs)よりも延長されている。
In step 400 (S400), after a predetermined time adjustment, a first refresh operation cycle (16 μs) setting process is executed. In the first refresh operation cycle (16 μs) setting process, the
尚、ステップ300(S300)をステップ100(S100)に付加することも可能である。この場合、SDRAMコントローラ10が発行する各種コマンドは、SNVM30のアクティブコマンド、SDRAM20のモードレジスタ設定変更コマンドの順となり、SNVM30のアクティブコマンドとSDRAM20のモードレジスタ設定変更コマンドまでの所定の時間調整は、SNVM30が活性化してからパッケージ内の熱がヒートアップするまでの時間に設定される。前記ヒートアップまでの時間は、リフレッシュ動作周期を変更しなければSDRAM20のメモリセルがデータ保持できない温度閾値に達するまでの時間である。つまり、SNVM30の活性化コマンドに対応してSNVM30が活性し、その活性動作により前記所定の温度閾値に達するまでの前記所定の調整時間に対応して、SDRAM20のモードレジスタ設定変更コマンドが発行され、SDRAM20のメモリセルは、変更された第1リフレッシュ動作周期(16μs)から短い第2リフレッシュ動作周期(8μs)でリフレッシュされる。
これを言い換えると、SNVM30の活性化コマンドに対応してSNVM30が活性し、前記所定の調整時間に達しない前にSNVM30の非活性化コマンドまたは前記オートプリチャージ(自動的なSNVM30の非活性化処理)になる場合、DRAM20のモードレジスタ設定変更コマンドは発行されない。MCP/POP内のSDRAM20温度が前記温度閾値に達しないからである。
Note that step 300 (S300) may be added to step 100 (S100). In this case, the various commands issued by the
In other words, the
本実施形態では、SDRAM20が、本発明の一のメモリに相当する。シンクロナスフラッシュメモリ30は、本発明の他のメモリに相当する。
In the present embodiment, the
本実施形態では、上記の第2リフレッシュ動作周期(8μs)設定処理(S10/S100)によって、リフレッシュ動作の周期を、初期設定値(第1リフレッシュ動作周期(16μs))よりも短い周期(8μs)に設定している。そこで、リフレッシュ動作の周期を設定する第2リフレッシュ動作周期(8μs)設定処理(S10/S100)は、本発明の動作周期設定部に相当する。また、SDRAMコントローラ10内のタイマ設定値変更部110、モードレジスタ値変更部210が、本発明の動作周期設定部に相当する。
In the present embodiment, the second refresh operation cycle (8 μs) setting process (S10 / S100) causes the refresh operation cycle to be shorter (8 μs) than the initial setting value (first refresh operation cycle (16 μs)). Is set. Therefore, the second refresh operation cycle (8 μs) setting process (S10 / S100) for setting the refresh operation cycle corresponds to the operation cycle setting unit of the present invention. Further, the timer set
本実施形態では、上記の第2リフレッシュ動作周期(8μs)設定処理(S10/S100)によって、リフレッシュ動作の周期を、初期設定値(第1リフレッシュ動作周期(16μs))よりも短い周期(8μs)に設定することが、本発明の動作周期設定のステップ2に相当する。 In the present embodiment, the second refresh operation cycle (8 μs) setting process (S10 / S100) causes the refresh operation cycle to be shorter (8 μs) than the initial setting value (first refresh operation cycle (16 μs)). Setting to 1 corresponds to step 2 of the operation cycle setting of the present invention.
本実施形態では、上記の第1リフレッシュ動作周期(16μs)設定処理(S40/S400)によって、リフレッシュ動作の周期(第2リフレッシュ動作周期(8μs))を、初期設定値(16μs)に戻している。そこで、リフレッシュ動作の周期を設定する第1リフレッシュ動作周期(16μs)設定処理(S40/S400)は、本発明の動作周期設定部に相当する。また、SDRAMコントローラ10内のタイマ設定値変更部110、モードレジスタ値変更部210が、本発明の動作周期設定部に相当する。
In the present embodiment, the refresh operation cycle (second refresh operation cycle (8 μs)) is returned to the initial set value (16 μs) by the first refresh operation cycle (16 μs) setting process (S40 / S400). . Accordingly, the first refresh operation cycle (16 μs) setting process (S40 / S400) for setting the refresh operation cycle corresponds to the operation cycle setting unit of the present invention. Further, the timer set
本実施形態では、上記の第1リフレッシュ動作周期(16μs)設定処理(S40/S400)によって、リフレッシュ動作の周期(第2リフレッシュ動作周期(8μs))を初期設定値(16μs)に戻すことが、本発明の動作周期設定のステップ2に相当する。 In the present embodiment, the refresh operation cycle (second refresh operation cycle (8 μs)) is returned to the initial setting value (16 μs) by the first refresh operation cycle (16 μs) setting process (S40 / S400). This corresponds to step 2 of the operation cycle setting of the present invention.
本実施形態では、SDRAMコントローラ10が活性化コマンド(アクティブコマンド)を発行し、その後すみやかにSDRAM20のリフレッシュ動作周期設定コマンド(モードレジスタ設定コマンド)を発行し、その後所定のレイテンシでSNVM30の活性化コマンド(リードコマンドまたはライトコマンド)が発行される。前記アクティブコマンドから前記モードレジスタ設定コマンドが発行されるまでの時間が、所定の時間調整に相当する。
In the present embodiment, the
本実施形態では、ステップ300(S300)をステップ100(S100)に付加し、SNVM30のアクティブコマンド、SDRAM20のモードレジスタ設定変更コマンドの順にすることが、所定の時間調整に相当する。
In the present embodiment, adding step 300 (S300) to step 100 (S100) and sequentially setting the active command of
本実施形態では、リフレッシュ周期制御処理(S300)によって、リフレッシュ動作の周期を現在の設定値(第2リフレッシュ動作周期(8μs))から初期設定値(第1リフレッシュ動作周期(16μs))に戻すまでの時間を調整している。そこで、リフレッシュ動作の周期を初期設定値に戻すまでの時間を調整するリフレッシュ周期制御処理(S300)は、本発明の演算アルゴリズムプロセッサ内の時間調整部に相当する。また、前記プリチャージコマンドまたは前記ターミネートコマンドまたは前記プリチャージ機能付きアクティブコマンド(Active with autoprecharge command)に対応して第1リフレッシュ動作周期(16μs)に戻す信号がターミネート信号に相当する。 In the present embodiment, the refresh operation cycle is returned from the current set value (second refresh operation cycle (8 μs)) to the initial set value (first refresh operation cycle (16 μs)) by the refresh cycle control process (S300). The time is adjusted. Therefore, the refresh cycle control process (S300) for adjusting the time until the refresh operation cycle is returned to the initial setting value corresponds to the time adjustment unit in the arithmetic algorithm processor of the present invention. A signal returned to the first refresh operation period (16 μs) corresponding to the precharge command, the terminate command, or the active command with precharge function (Active with autoprecharge command) corresponds to a terminate signal.
本実施形態では、リフレッシュ動作の周期を現在の設定値(第2リフレッシュ動作周期(8μs))から初期設定値(第1リフレッシュ動作周期(16μs))に戻すまでの時間を調整することが、本発明の時間調整ステップに相当する。 In the present embodiment, adjusting the time until the refresh operation cycle returns from the current set value (second refresh operation cycle (8 μs)) to the initial set value (first refresh operation cycle (16 μs)) This corresponds to the time adjustment step of the invention.
<実施形態の効果>
本実施形態から主な効果を開示する。
本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ30に対するアクセス要求に対応した動作を実行することにより、シンクロナスフラッシュメモリ30が放出する熱量が増加することに対処するため、SDRAM20のリフレッシュ動作の周期を前記アクセス要求前のリフレッシュ動作の周期から変更する。
そこで、本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、アクセス要求後のリフレッシュ動作周期を、メモリセル24のコンデンサに電荷を蓄積するために必要なリフレッシュ動作の周期に設定することが可能となる。
したがって、本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ30が放出する熱量が増加して、SDRAM20のメモリセル24のコンデンサに電荷を蓄積する維持時間が変化する場合であっても、メモリセル24のコンデンサに電荷を再蓄積するために必要なリフレッシュ動作の周期を設定することにより、メモリセル24のコンデンサから電荷が消え去ることを防ぐことができる。
このため、シンクロナスフラッシュメモリ30が放出する熱量の影響を受けて、SDRAM20のリフレッシュ動作の性能が劣ることを防止することができる。
<Effect of embodiment>
The main effects are disclosed from this embodiment.
According to the
Therefore, according to the
Therefore, according to the
For this reason, it is possible to prevent the performance of the refresh operation of the
本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、フラッシュメモリアクセスコマンド発行処理(S20/S200)に伴い連動して処理されるSDRAM20のリフレッシュ動作の周期は、第2リフレッシュ動作周期(8μs)設定処理(S10/S100)によって、前記アクセス要求前のリフレッシュ動作の周期(16μs)から短く(8μs)することができる。
そこで、本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、アクセスアクセス要求後のリフレッシュ動作周期を、アクセスアクセス要求前のリフレッシュ動作周期(16μs)よりも短くすることにより、アクセスアクセス要求後では、リフレッシュ動作を頻繁に行うことができる。
したがって、本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ30が放出する熱量が増加して、SDRAM20のメモリセル24のコンデンサに電荷を蓄積する維持時間が短縮する場合であっても、リフレッシュ動作を頻繁に行うことにより、メモリセル24のコンデンサから電荷が消え去ることを防ぐことができる。
According to the
Therefore, according to the
Therefore, according to the
本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ30の非活性化を示すターミネート信号により第2リフレッシュ動作周期(8μs)を、前記第1リフレッシュ動作周期(16μs)に戻すことができる。
そこで、本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ30の非活性化に伴いSDRAM20のリフレッシュ動作周期を、戻された第1リフレッシュ動作周期(16μs)でリフレッシュ動作を行うことができる。
したがって、本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ30が放出する熱量が低下して、SDRAM20のメモリセル24のコンデンサに電荷を蓄積する維持時間が延長する場合、リフレッシュ動作を戻された第1リフレッシュ動作周期(16μs)で行うことにより、低消費電力でメモリセル24のコンデンサから電荷が消え去ることを防ぐことができる。
According to the
Therefore, according to the
Therefore, according to the
本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、SDRAMコントローラ10が、SNVM30のアクティブコマンドを発行し、その後すみやかにSDRAM20のリフレッシュ動作周期設定コマンド(モードレジスタ設定コマンド)が発行され、その後所定のレイテンシでSNVM30のリードコマンドまたはライトコマンドが発行される。 これにより、SNVM30のアクセスの遅延なく、SDRAM20のリフレッシュ動作周期設定コマンド(モードレジスタ設定コマンド)を発行できる。
また、ステップ300(S300)をステップ100(S100)に付加することにより、SNVM30の活性化コマンドに対応してSNVM30が活性し、前記所定の調整時間に達しない前にSNVM30の非活性化コマンドまたは前記オートプリチャージ(自動的なSNVM30の非活性化処理)になる場合、SDRAM20のモードレジスタ設定変更コマンドは発行されない。 これにより、MCP/POP内のSDRAM20温度が前記温度閾値に達しない場合、SDRAM20のリフレッシュ動作周期設定コマンド(モードレジスタ設定コマンド)の発行を抑止でき、フラッシュメモリ30が放出する熱量に対応させて、アクセスコマンド発行後のリフレッシュ動作の周期を最適に制御することができる。
According to the
Further, by adding step 300 (S300) to step 100 (S100), the
本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、シンクロナスフラッシュメモリ30が非活性になるまでの時間または非活性後のヒートダウンまでの時間に対応し、リフレッシュ周期制御処理(S300)により、アクセスコマンド発行後のリフレッシュ動作の周期を現在の設定値から初期設定値に戻すまでの時間を、適宜に調整することが可能となる。
そこで、本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、アクセスコマンド発行後のリフレッシュ動作の周期を現在の設定値から初期設定値に戻すまでの時間を適宜に調整することにより、シンクロナスフラッシュメモリ30が放出する熱量に対応してSDRAM20の温度が降下した後に、短く変更されたリフレッシュ動作の周期を初期設定値に戻すことができる。
したがって、本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、SDRAM20の温度低下に対応して、短く変更されたリフレッシュ動作の周期を初期設定値に戻す。
このため、SDRAM20のメモリセル24のコンデンサに電荷を再蓄積するために必要でありSDRAM20の温度に適合させたリフレッシュ動作の周期によって、最適な消費電力でリフレッシュ動作を継続することができる。
これにより、メモリセル24のコンデンサから電荷が消え去ることを防ぐことができる。
According to the
Therefore, according to the
Therefore, according to the
For this reason, the refresh operation can be continued with the optimum power consumption according to the cycle of the refresh operation necessary for reaccumulating the charge in the capacitor of the
Thereby, it is possible to prevent the charge from disappearing from the capacitor of the
本実施形態のメモリシステム1、SDRAMコントローラ10及びそのリフレッシュ制御方法によれば、最も発熱量が最大になるSDRAM20とシンクロナスフラッシュメモリ30の同時活性(例えばSDRAM20とシンクロナスフラッシュメモリ30間のデータ転送)時に、SDRAM20のデータ保持は、最適なリフレッシュのための消費電流で保証される。
According to the
本実施形態のメモリシステム1、SDRAMコントローラ10によれば、シンクロナスフラッシュメモリ30の発熱量が同一パッケージ内に共有するSDRAM20へ最も影響を与えるデバイス構造であり、この時に、SDRAM20のデータ保持は、最適な消費電流で保証される。
また、シンクロナスフラッシュメモリ30とSDRAM20が備える複数の端子について、シンクロナスフラッシュメモリ30とSDRAM20間で同一接続される端子数が多いほど、シンクロナスフラッシュメモリ30の発熱量は、SDRAM20へ短い時間でその熱を伝達し、その総熱量をともに共有する。この時に、SDRAM20のデータ保持は、最適な消費電流で保証される。
According to the
Further, with respect to the plurality of terminals included in the
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。例えば、上述したリフレッシュ周期制御処理(S300)では、MCP内の発熱が最大になると予想される条件を勘案した上で、リフレッシュ動作の周期を初期設定値から短い設定値に変更するまでの時間/現在の設定値から初期設定値に戻すまでの時間を定めてもよい。MCPの発熱が最大になると予想される条件の一例としては、MCP内のシンクロナスフラッシュメモリから前記同一のMCP内のSDRAMにデータを転送し、MCPに実装された両者のメモリがアクセス動作を実行する場合が想定される。 The present invention is not limited to the embodiment described above, and can be implemented by appropriately changing a part of the configuration without departing from the spirit of the invention. For example, in the above-described refresh cycle control process (S300), the time / time until the cycle of the refresh operation is changed from the initial set value to a short set value in consideration of the condition that the heat generation in the MCP is expected to be maximized. You may define time until it returns from the present setting value to an initial setting value. As an example of the condition where the heat generation of the MCP is expected to be maximized, data is transferred from the synchronous flash memory in the MCP to the SDRAM in the same MCP, and both memories mounted in the MCP execute an access operation. It is assumed that
また、動作周期設定部13に入力されるSNVM要求信号に代えて、SDRAM20とSNVM30の両者が動作する条件に限定された信号に変更しても良い。MCPの発熱が最大になると予想される条件の一例であり、SDRAM20のメモリセル24のリフレッシュ特性を考慮して、MCP内の温度が最も厳しい条件となるに対応できる。
Further, in place of the SNVM request signal input to the operation cycle setting unit 13, the signal may be changed to a signal limited to conditions under which both the
また、上述した実施形態とは異なり、図3に図示したリフレッシュ周期制御処理(S30)を省略し、SDRAMコントローラ10によって、アクセスコマンドの発行後に、リフレッシュ動作の周期を変更させてもよい。
Unlike the above-described embodiment, the refresh cycle control process (S30) illustrated in FIG. 3 may be omitted, and the refresh cycle may be changed by the
また、MCP内の前記SDRAMのリフレッシュに代えて前記同一MCP内の不揮発性メモリのリフレッシュ周期を変更しても良い。 具体的には、前記不揮発性メモリは、不揮発性記憶部であるメモリセルの電荷保持特性(フローティングゲート構造やNROM構造のフラッシュメモリ)、抵抗保持特性(ReRAM)、相変化特性(PRAM)や磁気特性(MRAM)を備え、それら保持特性を考慮して、MCP内の前記不揮発性メモリのリフレッシュ周期は、前記同一MCP内の他の機能チップダイの活性/非活性アクセスに対応して、前記不揮発性メモリと前記他の機能チップダイを一括制御するコントローラよって、前記機能チップダイへの活性/非活性アクセスコマンドの発行前後に、前記不揮発性メモリのリフレッシュ動作の周期が変更または延長される。 Further, the refresh cycle of the nonvolatile memory in the same MCP may be changed instead of refreshing the SDRAM in the MCP. Specifically, the nonvolatile memory includes charge retention characteristics (floating gate structure or NROM structure flash memory), resistance retention characteristics (ReRAM), phase change characteristics (PRAM) and magnetic properties of a memory cell that is a nonvolatile storage unit. In consideration of the retention characteristics, the refresh cycle of the nonvolatile memory in the MCP corresponds to the active / inactive access of other functional chip dies in the same MCP. The controller that collectively controls the memory and the other function chip die changes or extends the refresh operation cycle of the nonvolatile memory before and after the activation / deactivation access command is issued to the function chip die.
また、複数のSDRAMのチップダイが1つにパッケージされたデバイスにも適用できる。 具体的には、第1SDRAMと第2SDRAMを一括制御するコントローラよって、前記第1SDRAMへの活性/非活性アクセスコマンドの発行前後に、前記第2SDRAMのリフレッシュ動作の周期が変更または延長される。 The present invention can also be applied to a device in which a plurality of SDRAM chip dies are packaged together. Specifically, the controller for controlling the first SDRAM and the second SDRAM collectively changes or extends the refresh operation cycle of the second SDRAM before and after the activation / inactivation access command is issued to the first SDRAM.
更に、MCP構造のデバイスに代えて、POP構造のデバイスにも本発明が適用できる。 Further, the present invention can be applied to a device having a POP structure instead of a device having an MCP structure.
更に、第2リフレッシュ動作周期(8μs)設定処理(S10/S100)とフラッシュメモリアクセスコマンド発行処理(S20/S200)の間には、メモリコントローラが制御支配するその他のデバイスへとの通信処理またはメモリコントローラとCPU間の通信処理のステップを含む。
つまり、シンクロナスフラッシュメモリ30へアクセスする処理(S20/S200)に対して、本願発明の前処理であるSDRAM20へのリフレッシュ周期の設定変更処理(S10/S100)が、相対的に前処理ステップであれば良い。 同様に、第1リフレッシュ動作周期(16μs)設定処理(S40/S400)とフラッシュメモリアクセスコマンド発行処理(S20/S200)の間には、メモリコントローラが制御支配するその他のデバイスへとの通信処理またはメモリコントローラとCPU間の通信処理のステップを含む。つまり、シンクロナスフラッシュメモリ30へアクセスする処理(S20/S200)に対して、本願発明の後処理であるSDRAM20へのリフレッシュ周期の設定変更処理(S40/S400)が、相対的に後処理ステップであれば良い。
Further, between the second refresh operation cycle (8 μs) setting process (S10 / S100) and the flash memory access command issuing process (S20 / S200), the communication process or memory to other devices controlled by the memory controller This includes communication processing steps between the controller and the CPU.
That is, in contrast to the process of accessing the synchronous flash memory 30 (S20 / S200), the refresh cycle setting change process (S10 / S100) to the
1 メモリシステム
10 SDRAMコントローラ
20 SDRAM
30 シンクロナスフラッシュメモリ
11、100 要求認識部
12、102 演算アルゴリズムプロセッサ
13、110、210 動作周期設定部
22、201 モードレジスタ
23 リフレッシュ制御回路
24 メモリセル
25、102 タイマ
26 リフレッシュアドレスカウンタ
27、101 リフレッシュ管理部
1
30
Claims (45)
メモリコントローラに前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスを要求するデバイスからのメモリ要求信号を認識する要求認識部と、
前記一のメモリのリフレッシュ動作周期を設定する動作周期設定部と、
前記要求信号認識部が出力する前記他のメモリへのアクセス要求信号に従って前記動作周期設定部の設定値を変更し、前記他のメモリへのアクセス要求受信前と該アクセス要求受信後とで前記一のメモリのリフレッシュ動作周期を異なる周期にすることを特徴とするメモリコントローラ。 In a memory controller connected to a plurality of memories including a memory that requires a refresh operation for maintaining data of memory cells in a predetermined cycle,
A request recognition unit for recognizing a memory request signal from a device that requests access to another memory different from the one memory that requires the refresh operation to the memory controller;
An operation cycle setting unit for setting a refresh operation cycle of the one memory;
The set value of the operation cycle setting unit is changed in accordance with the access request signal to the other memory output from the request signal recognition unit, and the one before and after the access request is received to the other memory. A memory controller characterized in that the refresh operation cycle of the memory is set to a different cycle.
前記メモリコントローラが同一のコマンド体系で前記一のメモリと前記他のメモリを制御すること特徴とする請求項1ないし3のいずれか1項に記載のメモリコントローラ。 Command control terminals, address terminals, and data terminals of the one memory and the other memory are commonly connected to the memory controller,
4. The memory controller according to claim 1, wherein the memory controller controls the one memory and the other memory with the same command system.
前記メモリコントローラが同一のコマンド体系で前記一のメモリと前記他のメモリを制御すること特徴とする請求項9または10に記載のメモリコントローラ。 The command control terminal, the address terminal, and the data terminal of the one memory and the other memory are connected to the memory controller after being connected in common in a device stacked on the same package or in the composite device. And
11. The memory controller according to claim 9, wherein the memory controller controls the one memory and the other memory with the same command system.
前記リフレッシュ動作が必要な一のメモリへ前記データ維持のためにアクセスし、且つ前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへアクセスする前記メモリコントローラと、
前記メモリコントローラからのアクセスに従って処理を実行する一のメモリと、
前記メモリコントローラからのアクセスに従って処理を実行する他のメモリとを備え、
前記メモリコントローラには、前記他のメモリへのアクセス前と該アクセス後とで、前記一のメモリのリフレッシュ動作周期を異ならせる動作周期設定部を備えることを特徴とするメモリシステム。 In a memory system having a plurality of memories including a memory that requires a refresh operation for maintaining data of memory cells in a predetermined cycle, and a memory controller connected to the plurality of memories,
The memory controller for accessing the one memory in need of the refresh operation for maintaining the data and accessing another memory different from the one memory in need of the refresh operation;
A memory that executes processing according to access from the memory controller;
And other memory that executes processing according to access from the memory controller,
2. The memory system according to claim 1, wherein the memory controller includes an operation cycle setting unit that changes a refresh operation cycle of the one memory before and after accessing the other memory.
前記他のメモリへのアクセスは、前記他のメモリを活性化するコマンドであることを特徴とする請求項16に記載のメモリシステム。 The access for maintaining the data is a refresh command or a command for setting the refresh operation cycle,
17. The memory system according to claim 16, wherein the access to the other memory is a command for activating the other memory.
前記他のメモリの非活性化は、プリチャージコマンドであることを特徴とする請求項18に記載のメモリシステム。 The access for maintaining the data is a refresh command or a command for setting the refresh operation cycle,
19. The memory system according to claim 18, wherein the deactivation of the other memory is a precharge command.
前記他のメモリへのアクセスは、前記他のメモリを活性化するアクセスを中断するターミネートコマンドであることを特徴とする請求項18に記載のメモリシステム。 The access for maintaining the data is a refresh command or a command for setting the refresh operation cycle,
19. The memory system according to claim 18, wherein the access to the other memory is a terminate command that interrupts the access that activates the other memory.
前記他のメモリへのアクセスは、前記他のメモリを活性化するアクセスのコマンドにより前記他のメモリを活性化する活性化処理時間の終了に続き自動的に前記他のメモリの非活性化処理を含むプリチャージ機能付きアクティブコマンドであることを特徴とする請求項18に記載のメモリシステム。 The access for maintaining the data is a refresh command or a command for setting the refresh operation cycle,
The access to the other memory is performed by automatically inactivating the other memory following the end of the activation processing time for activating the other memory by an access command for activating the other memory. 19. The memory system according to claim 18, wherein the memory system is an active command with a precharge function.
前記メモリコントローラが同一のコマンド体系で前記一のメモリと前記他のメモリを制御すること特徴とする請求項15に記載のメモリシステム。 Command control terminals, address terminals, and data terminals of the one memory and the other memory are commonly connected to the memory controller,
16. The memory system according to claim 15, wherein the memory controller controls the one memory and the other memory with the same command system.
前記メモリコントローラが同一のコマンド体系で前記一のメモリと前記他のメモリを制御すること特徴とする請求項28または29に記載のメモリシステム。 The command control terminal, the address terminal, and the data terminal of the one memory and the other memory are connected to the memory controller after being connected in common in a device stacked on the same package or in the composite device. And
30. The memory system according to claim 28, wherein the memory controller controls the one memory and the other memory with the same command system.
前記リフレッシュ動作が必要な一のメモリとは異なる他のメモリへのアクセスを要求するデバイスからのメモリ要求信号を認識するステップ0と、
前記他メモリへアクセスするステップ1と、
前記ステップ1に対応して前記一のメモリのリフレッシュ動作周期を変更する動作周期設定のステップ2を備え、
前記ステップ1後と前記ステップ2前とでは、前記一のメモリのリフレッシュ動作周期が異なることを特徴とするメモリコントローラのリフレッシュ動作制御方法。 In a refresh operation control method for a memory controller connected to a plurality of memories including a memory that requires a refresh operation for maintaining data of memory cells in a predetermined cycle,
Recognizing a memory request signal from a device requesting access to another memory different from the one memory requiring the refresh operation; and
Accessing the other memory;
Corresponding to the step 1, the operation cycle setting step 2 for changing the refresh operation cycle of the one memory,
A refresh operation control method for a memory controller, wherein the refresh operation cycle of the one memory is different after step 1 and before step 2.
前記第2リフレッシュ動作周期は、第1リフレッシュ動作周期よりも短いことを特徴とする請求項32に記載のメモリコントローラのリフレッシュ動作制御方法。 Step 1 is an access for activating the other memory,
33. The refresh operation control method of a memory controller according to claim 32, wherein the second refresh operation cycle is shorter than the first refresh operation cycle.
前記ステップ2は、前記変更されたリフレッシュ動作周期に従って前記メモリコントローラが前記一のメモリへリフレッシュコマンドを発行する処理を含むことを特徴とする請求項40ないし43のいずれか1項に記載のメモリコントローラのリフレッシュ動作制御方法。 Step 1 is an access command issuing process for activating the other memory,
44. The memory controller according to claim 40, wherein the step 2 includes a process in which the memory controller issues a refresh command to the one memory according to the changed refresh operation cycle. Refresh operation control method.
前記ステップ2は、前記メモリコントローラが前記一のメモリへ前記変更されたリフレッシュ動作周期情報を発行する処理を含む、
ことを特徴とする請求項40ないし43のいずれか1項に記載のメモリコントローラのリフレッシュ動作制御方法。 Step 1 is an access command issuing process for activating the other memory,
The step 2 includes a process in which the memory controller issues the changed refresh operation cycle information to the one memory.
44. The refresh operation control method for a memory controller according to any one of claims 40 to 43, wherein:
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008001758A JP4555956B2 (en) | 2008-01-09 | 2008-01-09 | Memory system, memory controller, and refresh operation control method for memory controller |
PCT/US2009/000126 WO2009089044A1 (en) | 2008-01-09 | 2009-01-08 | Memory system, memory controller and refresh operation control method of memory controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008001758A JP4555956B2 (en) | 2008-01-09 | 2008-01-09 | Memory system, memory controller, and refresh operation control method for memory controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009163585A true JP2009163585A (en) | 2009-07-23 |
JP4555956B2 JP4555956B2 (en) | 2010-10-06 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008001758A Expired - Fee Related JP4555956B2 (en) | 2008-01-09 | 2008-01-09 | Memory system, memory controller, and refresh operation control method for memory controller |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4555956B2 (en) |
WO (1) | WO2009089044A1 (en) |
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WO2009089044A1 (en) | 2009-07-16 |
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