JP2009158987A - Semiconductor integrated circuit device - Google Patents

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Takako Fujii
貴子 藤井
Hidekazu Murakami
英一 村上
Kazumasa Yanagisawa
一正 柳沢
Miki Takeuchi
幹 竹内
Hideo Aoki
英雄 青木
Hide Yamaguchi
日出 山口
Takafumi Oshima
隆文 大島
Kazuyuki Tsukuni
和之 津国
Kosuke Okuyama
幸祐 奥山
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device having a plurality of layers of buried wiring, a conduction defect prevented from occurring by stress migration on an interface between a plug connected to the buried wiring at a bottom and the buried wiring. <P>SOLUTION: For example, when the width of Cu wiring 33W is about 0.9 to about 1.44 μm and the width Cu of wiring 43 and the diameter of the plug 43P is about 0.18 μm, two or more plugs 43P for electrically connecting the Cu wiring 33W and Cu wiring 43 to each other on the Cu wiring 33W are arranged. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体集積回路装置およびその製造技術に関し、特に、絶縁膜に形成した配線形成用の溝部に導電性膜を埋め込むことにより形成された配線を有する半導体集積回路装置の製造に適用して有効な技術に関するものである。   The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly, to a semiconductor integrated circuit device having wiring formed by embedding a conductive film in a wiring forming groove formed in an insulating film. It relates to effective technology.

半導体集積回路装置の素子集積度の向上や半導体チップのサイズの縮小等に伴い、半導体集積回路装置を構成する配線の微細化および多層化が進められている。特に、多層配線構造を有するロジック系の半導体集積回路装置においては、配線遅延が半導体集積回路装置全体の信号遅延の支配的要因の１つとなっている。この配線を流れる信号の速度は、配線抵抗と配線容量とに比例していることから配線遅延を改善するために配線抵抗と配線容量とを低減することが重要である。   With the improvement of the degree of element integration of a semiconductor integrated circuit device and the reduction in the size of a semiconductor chip, the miniaturization and multilayering of wiring constituting the semiconductor integrated circuit device have been promoted. Particularly, in a logic semiconductor integrated circuit device having a multilayer wiring structure, wiring delay is one of the dominant factors of signal delay of the entire semiconductor integrated circuit device. Since the speed of the signal flowing through the wiring is proportional to the wiring resistance and the wiring capacitance, it is important to reduce the wiring resistance and the wiring capacitance in order to improve the wiring delay.

配線抵抗の低減に関しては、配線材料に銅系材料（Ｃｕ（銅）またはＣｕ合金）を用いたダマシン（Damascene）法の適用が進められている。この方法は、絶縁膜に配線溝または接続孔を形成した後、半導体基板の主面に配線形成用またはプラグ形成用の導電性膜を堆積し、さらに、その配線溝または接続孔以外の領域の導電性膜を化学機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）法によって除去することにより、配線溝内に埋め込み配線、または接続孔内にプラグを形成する方法である。この方法の場合は、特に、微細なエッチング加工が困難な銅系の導体材料からなる埋め込み配線の形成方法として適している。   Regarding the reduction of wiring resistance, application of a damascene method using a copper-based material (Cu (copper) or Cu alloy) as a wiring material is being promoted. In this method, after forming a wiring groove or a connection hole in the insulating film, a conductive film for wiring formation or plug formation is deposited on the main surface of the semiconductor substrate, and the region other than the wiring groove or the connection hole is further deposited. In this method, a conductive film is removed by a chemical mechanical polishing (CMP) method to form a buried wiring in a wiring groove or a plug in a connection hole. This method is particularly suitable as a method for forming an embedded wiring made of a copper-based conductor material that is difficult to be finely etched.

また、ダマシン法の応用としてデュアルダマシン（Dual-Damascene）法がある。この方法は、絶縁膜に配線形成用の溝（以下、配線溝という）および下層配線との接続を行なうための接続孔を形成した後、半導体基板の主面に配線形成用の導電性膜を堆積し、さらに、その溝以外の領域の導電性膜をＣＭＰによって除去することにより、配線形成用の溝内に埋め込み配線を形成し、かつ、接続孔内にプラグを形成する方法である。この方法の場合は、特に、多層配線構造を有する半導体集積回路において、工程数の削減が可能であり、配線コストの低減が可能である。   As an application of the damascene method, there is a dual-damascene method. In this method, a wiring formation groove (hereinafter referred to as a wiring groove) and a connection hole for connecting to a lower layer wiring are formed in an insulating film, and then a conductive film for wiring formation is formed on the main surface of the semiconductor substrate. In this method, the conductive film in the region other than the trench is deposited and the conductive film in the region other than the trench is removed by CMP, thereby forming a buried wiring in the trench for wiring formation and forming a plug in the connection hole. In the case of this method, particularly in a semiconductor integrated circuit having a multilayer wiring structure, the number of steps can be reduced, and the wiring cost can be reduced.

このようなダマシン法等を用いた配線形成技術については、たとえば特開平１０−１３５１５３号公報（特許文献１）に記載がある。   A wiring forming technique using such a damascene method is described in, for example, Japanese Patent Laid-Open No. 10-135153 (Patent Document 1).

また、特開２００１−１１８９２２号公報（特許文献２）においては、高融点金属または高融点金属窒化物をバリア導電膜とし、Ｃｕ、Ｃｕ合金、Ａｇ（銀）またはＡｇ合金を主導電層とする埋め込み配線と、その埋め込み配線上に堆積された絶縁膜に形成され、埋め込み配線の上面に達する接続孔とを有する半導体装置において、その接続孔の底部は埋め込み配線の幅方向を覆う程度の大きさとし、埋め込み配線と同一の層構成の多層膜を前記接続孔に埋め込むことでプラグを形成することによって、密着性の良いプラグおよび埋め込み配線の界面にてエレクトロマイグレーション現象によって生じた空隙の拡大を阻止する技術が開示されている。   In Japanese Patent Laid-Open No. 2001-118922 (Patent Document 2), a refractory metal or a refractory metal nitride is used as a barrier conductive film, and Cu, Cu alloy, Ag (silver), or Ag alloy is used as a main conductive layer. In a semiconductor device having a buried wiring and a connection hole formed in an insulating film deposited on the buried wiring and reaching the upper surface of the buried wiring, the bottom of the connection hole is sized to cover the width direction of the buried wiring. By forming a plug by embedding a multilayer film having the same layer configuration as that of the embedded wiring in the connection hole, expansion of the void caused by the electromigration phenomenon at the interface between the plug and the embedded wiring having good adhesion is prevented. Technology is disclosed.

特開平１０−１３５１５３号公報JP-A-10-135153 特開２００１−１１８９２２号公報JP 2001-118922 A

本発明者らは、配線形成用の溝内に埋め込み配線を形成する技術について検討し、以下のような新たな問題点を見出した。   The inventors of the present invention have studied a technique for forming a buried wiring in a groove for wiring formation, and have found the following new problems.

銅系材料を用いて複数層の埋め込み配線を形成する場合には、まず下層の埋め込み配線（以降、第１埋め込み配線という）を形成した後、隣接する第１埋め込み配線間における経時絶縁破壊（ＴＤＤＢ；Time Dependent Dielectric Breakdown ）特性の低下を防止するために第１埋め込み配線の表面に存在する銅系材料の研磨残骸を除去した後、アンモニアプラズマを用いて表面に付着している吸着ガス、水分および有機物の除去等により表面改質し、信頼性の高い埋め込み配線を形成する。続いて、上層の埋め込み配線（以降、第２埋め込み配線という）が形成される絶縁膜へ第１埋め込み配線を形成している銅系材料が拡散して素子特性に悪影響を及ぼすのを防ぐために、たとえば銅系材料の拡散防止膜として窒化シリコン膜などのキャップ絶縁膜を第１埋め込み配線上に形成する。次いで、その窒化シリコン膜上に酸化シリコン膜などの絶縁膜を堆積し、その絶縁膜およびキャップ絶縁膜をエッチングすることによって第２埋め込み配線が形成される配線溝および第１埋め込み配線に達する接続孔を形成する。その後、その配線溝および接続孔内に銅系材料を埋め込むことによって第２埋め込み配線および第１埋め込み配線と接続するプラグを形成する。ここで、第１埋め込み配線の膜中には多くの空孔（原子の抜けた孔）が点在し、これは特にめっき膜の場合に著しく多く存在する。このような空孔の点在下において、前記第１埋め込み配線および第２埋め込み配線などが形成された半導体ウェハに対して高温放置試験（ストレスマイグレーション試験）を施すと、前記空孔は、熱による応力を緩和するようにキャップ絶縁膜の存在しない領域、すなわち前記プラグと第１埋め込み配線との界面へ移動していく（以降、この現象をストレスマイグレーションという）。これら空孔がそのプラグと第１埋め込み配線との界面に集まって大きな空隙（ボイド）になると、プラグと第１埋め込み配線との間で導通不良となってしまう。   In the case of forming a plurality of layers of embedded wiring using a copper-based material, first, a lower-layer embedded wiring (hereinafter referred to as a first embedded wiring) is formed, and then a temporal dielectric breakdown (TDDB) between adjacent first embedded wirings. ; Time Dependent Dielectric Breakdown) After removing the polishing debris of the copper-based material present on the surface of the first embedded wiring in order to prevent the deterioration of the characteristics, the adsorbed gas, moisture and Surface modification is performed by removing organic substances, etc., and a highly reliable embedded wiring is formed. Subsequently, in order to prevent the copper-based material forming the first embedded wiring from diffusing into the insulating film in which the upper layer embedded wiring (hereinafter referred to as the second embedded wiring) is formed, the element characteristics are adversely affected. For example, a cap insulating film such as a silicon nitride film is formed on the first buried wiring as a copper-based material diffusion prevention film. Next, an insulating film such as a silicon oxide film is deposited on the silicon nitride film, and the insulating film and the cap insulating film are etched to form a wiring groove in which a second embedded wiring is formed and a connection hole reaching the first embedded wiring. Form. Thereafter, plugs connected to the second embedded wiring and the first embedded wiring are formed by embedding a copper-based material in the wiring trench and the connection hole. Here, many vacancies (holes from which atoms are removed) are scattered in the film of the first embedded wiring, and this is extremely large particularly in the case of the plating film. When a high temperature storage test (stress migration test) is performed on a semiconductor wafer on which the first embedded wiring and the second embedded wiring are formed in the presence of such holes, the holes are stressed by heat. In order to alleviate this, the region moves to a region where there is no cap insulating film, that is, the interface between the plug and the first buried wiring (this phenomenon is hereinafter referred to as stress migration). If these holes gather at the interface between the plug and the first embedded wiring to form a large void (void), conduction failure occurs between the plug and the first embedded wiring.

ここで、本発明者らは、埋め込み配線形成プロセスを改善することによって埋め込み配線を形成する銅系材料内部での応力の低減、および埋め込み配線中の多くの空孔の発生の低減はある程度実現することはできたが、１箇所のプラグに対してそれに接続する第１埋め込み配線の幅が大きい場合には、ストレスマイグレーションによる導通不良が発生し得ることを新たに見出した。また、この導通不良は、特に微細化に伴いプラグが形成される接続孔の径が小さくなるに従い発生しやすくなる。埋め込み配線の膜中に形成された空孔の移動は、埋め込み配線と接続したプラグの底部を中心とした全方向から同心円状に起こっていることから、その同心円内に存在する空孔が多いほどプラグと埋め込み配線を形成する膜中における多くの空孔の成長は早くなり、導通不良を起こすまでの時間（ストレスマイグレーション寿命）も短くなると本発明者らは推測している。つまり、１箇所のプラグに対してそれに接続する第１埋め込み配線の幅が大きい場合ほど、ストレスマイグレーションによる導通不良が発生しやすいのではないかと、本発明者らは推測している。   Here, the present inventors have realized to some extent the reduction of stress inside the copper-based material forming the embedded wiring and the generation of many vacancies in the embedded wiring by improving the embedded wiring forming process. However, when the width of the first embedded wiring connected to one plug is large, it has been newly found that conduction failure due to stress migration can occur. In addition, this conduction failure is likely to occur particularly as the diameter of the connection hole in which the plug is formed becomes smaller with the miniaturization. The movement of the vacancies formed in the embedded wiring film occurs concentrically from all directions centering on the bottom of the plug connected to the embedded wiring, so the more vacancies exist in the concentric circles. The inventors speculate that the growth of many vacancies in the film forming the plug and the embedded wiring is accelerated, and the time (stress migration life) until the failure of conduction is shortened. In other words, the present inventors speculate that the larger the width of the first embedded wiring connected to one plug is, the more likely a conduction failure due to stress migration occurs.

本発明の目的は、複数層の埋め込み配線を有する半導体集積回路装置において、埋め込み配線と底部にて接続するプラグとその埋め込み配線との界面でのストレスマイグレーションによる導通不良を防ぐ手段を提供することにある。   An object of the present invention is to provide means for preventing conduction failure due to stress migration at the interface between a buried wiring and a plug connected at the bottom and the buried wiring in a semiconductor integrated circuit device having a plurality of layers of buried wiring. is there.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

すなわち、本発明は、第１絶縁膜に形成された第１配線溝の内部に第１埋め込み配線が形成され、前記第１絶縁膜の上層に第２絶縁膜が形成され、前記第２絶縁膜に形成された第２配線溝の内部に第２埋め込み配線が形成され、前記第２絶縁膜に形成された第１孔部の内部に前記第１埋め込み配線と前記第２埋め込み配線とを電気的に接続する第１プラグが形成されたものであり、前記第１プラグと前記第１埋め込み配線とが接続する位置は、前記第１位置から前記第１埋め込み配線の幅方向における両端部までの距離が等しくならないように配置されているものである。   That is, according to the present invention, a first buried wiring is formed inside a first wiring groove formed in the first insulating film, a second insulating film is formed in an upper layer of the first insulating film, and the second insulating film A second embedded wiring is formed in the second wiring groove formed in the first insulating layer, and the first embedded wiring and the second embedded wiring are electrically connected to the first hole formed in the second insulating film. The position where the first plug and the first embedded wiring are connected is the distance from the first position to both ends in the width direction of the first embedded wiring. Are arranged so that they are not equal.

また、本発明は、第１絶縁膜に形成された第１配線溝の内部に第１埋め込み配線が形成され、前記第１絶縁膜の上層に第２絶縁膜が形成され、前記第２絶縁膜に形成された第２配線溝および第３配線溝の内部にそれぞれ第２埋め込み配線および第３埋め込み配線が形成され、前記第２絶縁膜に形成された第１孔部および第２孔部の内部に、それぞれ前記第１埋め込み配線と前記第２埋め込み配線とを電気的に接続する第１プラグおよび前記第１埋め込み配線と前記第３埋め込み配線とを電気的に接続する第２プラグが形成されたものであり、前記第１プラグの径は、前記第２プラグの径より大きいものである。   According to the present invention, a first buried wiring is formed inside a first wiring groove formed in the first insulating film, a second insulating film is formed on the first insulating film, and the second insulating film The second embedded wiring and the third embedded wiring are formed in the second wiring groove and the third wiring groove respectively formed in the first and second holes formed in the second insulating film. In addition, a first plug for electrically connecting the first embedded wiring and the second embedded wiring and a second plug for electrically connecting the first embedded wiring and the third embedded wiring are formed. The diameter of the first plug is larger than the diameter of the second plug.

また、本発明は、第１絶縁膜に形成された第１配線溝の内部に第１埋め込み配線が形成され、前記第１絶縁膜の上層に第２絶縁膜が形成され、前記第２絶縁膜に形成された第２配線溝の内部に第２埋め込み配線が形成され、前記第２絶縁膜に形成された複数の第１孔部の内部に前記第１埋め込み配線と前記第２埋め込み配線とを電気的に接続する複数の第１プラグが形成されているものである。   According to the present invention, a first buried wiring is formed inside a first wiring groove formed in the first insulating film, a second insulating film is formed on the first insulating film, and the second insulating film A second embedded wiring is formed in the second wiring groove formed in the first insulating layer, and the first embedded wiring and the second embedded wiring are formed in the plurality of first holes formed in the second insulating film. A plurality of first plugs to be electrically connected are formed.

また、本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に第１配線溝を形成する工程と、前記第１配線溝に第１導電性膜を埋め込んで第１埋め込み配線を形成する工程と、前記第１絶縁膜および前記第１埋め込み配線上に第２絶縁膜および第３絶縁膜を順次形成する工程と、前記第３絶縁膜および前記第２絶縁膜をエッチングして、第２配線溝と前記第２配線溝の底部で開孔し前記第１埋め込み配線に達する第１孔部とを形成する工程と、前記第１孔部および前記第２配線溝に第３導電性膜を埋め込んで、前記第１埋め込み配線と第１位置で接続する第１プラグと前記第１プラグと接続する第２埋め込み配線とを一体に形成する工程とを含み、前記第１位置は前記第１位置から前記第１埋め込み配線の幅方向における両端部までの距離が等しくならないように配置するものである。   The present invention also includes a step of forming a first insulating film on a semiconductor substrate, a step of forming a first wiring groove in the first insulating film, and a first conductive film embedded in the first wiring groove. Forming a first embedded wiring; sequentially forming a second insulating film and a third insulating film on the first insulating film and the first embedded wiring; and the third insulating film and the second insulating film. Etching to form a second wiring groove and a first hole that opens at the bottom of the second wiring groove to reach the first embedded wiring, and the first hole and the second wiring groove Embedded with a third conductive film, and integrally forming a first plug connected to the first embedded wiring at a first position and a second embedded wiring connected to the first plug. One position is from the first position in the width direction of the first embedded wiring. In which the distance to the end portion is arranged so as not to be equal.

また、本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜に第１配線溝を形成する工程と、前記第１配線溝に第１導電性膜を埋め込んで第１埋め込み配線を形成する工程と、前記第１絶縁膜および前記第１埋め込み配線上に第２絶縁膜および第３絶縁膜を順次形成する工程と、前記第３絶縁膜および前記第２絶縁膜をエッチングして、第２配線溝、第３配線溝、前記第２配線溝の底部で開孔し前記第１埋め込み配線に達する第１孔部および前記第３配線溝の底部で開孔し前記第１埋め込み配線に達する第２孔部を形成する工程と、前記第１孔部、前記第２孔部、前記第２配線溝および前記第３配線溝に第３導電性膜を埋め込んで、前記第１埋め込み配線と接続する第１プラグ、前記第１埋め込み配線と接続する第２プラグ、前記第１プラグと接続する第２埋め込み配線および前記第２プラグと接続する第３埋め込み配線を一体に形成する工程とを含み、前記第１プラグの径は前記第２プラグの径より大きく形成するものである。   The present invention also includes a step of forming a first insulating film on a semiconductor substrate, a step of forming a first wiring groove in the first insulating film, and a first conductive film embedded in the first wiring groove. Forming a first embedded wiring; sequentially forming a second insulating film and a third insulating film on the first insulating film and the first embedded wiring; and the third insulating film and the second insulating film. Are etched at the bottom of the second wiring groove, the third wiring groove, the second wiring groove, and the first hole reaching the first embedded wiring and the bottom of the third wiring groove. Forming a second hole reaching the first buried wiring; and embedding a third conductive film in the first hole, the second hole, the second wiring groove, and the third wiring groove, A first plug connected to the first embedded wiring and a second plug connected to the first embedded wiring; And a step of integrally forming a second embedded wiring connected to the first plug and a third embedded wiring connected to the second plug, wherein the diameter of the first plug is larger than the diameter of the second plug. To do.

また、本発明は、以下の工程を含むものである。
（ａ）半導体基板上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜に第１配線溝を形成する工程、
（ｃ）前記第１配線溝に第１導電性膜を埋め込んで第１埋め込み配線を形成する工程、
（ｄ）前記第１絶縁膜および前記第１埋め込み配線上に第２絶縁膜および第３絶縁膜を順次形成する工程、
（ｅ）前記第３絶縁膜および前記第２絶縁膜をエッチングして、第２配線溝と前記第２配線溝の底部で開孔し前記第１埋め込み配線に達する複数の第１孔部とを形成する工程、
（ｆ）複数の前記第１孔部および前記第２配線溝に第３導電性膜を埋め込んで、前記第１埋め込み配線と第１位置で接続する複数の第１プラグと複数の前記第１プラグと接続する第２埋め込み配線とを一体に形成する工程。 Moreover, this invention includes the following processes.
(A) forming a first insulating film on the semiconductor substrate;
(B) forming a first wiring groove in the first insulating film;
(C) forming a first buried wiring by embedding a first conductive film in the first wiring trench;
(D) sequentially forming a second insulating film and a third insulating film on the first insulating film and the first buried wiring;
(E) Etching the third insulating film and the second insulating film to form a second wiring groove and a plurality of first holes that open at the bottom of the second wiring groove and reach the first embedded wiring. Forming step,
(F) A plurality of first plugs and a plurality of first plugs embedded in a plurality of the first holes and the second wiring trenches and connected to the first embedded wirings at a first position. A step of integrally forming a second embedded wiring connected to the first wiring;

本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。   Among the inventions disclosed by the present application, effects obtained by typical ones will be briefly described as follows.

埋め込み配線と底部にて接続するプラグとその埋め込み配線との界面でのストレスマイグレーションによる導通不良を防ぐことができる。   It is possible to prevent conduction failure due to stress migration at the interface between the buried wiring and the plug connected at the bottom and the buried wiring.

本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部平面図である。It is a principal part top view explaining the manufacturing method of the semiconductor integrated circuit device which is Embodiment 1 of this invention. 本発明の実施の形態１である半導体集積回路装置の製造方法を説明する要部断面図である。It is principal part sectional drawing explaining the manufacturing method of the semiconductor integrated circuit device which is Embodiment 1 of this invention. 図１に続く半導体集積回路装置の製造工程中の要部平面図である。FIG. 2 is a plan view of relevant parts in the process of manufacturing the semiconductor integrated circuit device subsequent to FIG. 1; 図２に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 2; 図４に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 4; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor integrated circuit device which is Embodiment 1 of this invention. 図６に続く半導体集積回路装置の製造工程中の要部平面図である。FIG. 7 is a fragmentary plan view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 6; 図７に続く半導体集積回路装置の製造工程中の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor integrated circuit device during a manufacturing step following that of FIG. 7; 本発明者らが実験により求めた上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を下層配線の幅毎に示した説明図である。It is explanatory drawing which showed the relationship between the resistance variation rate between the upper layer wiring and lower layer wiring which the present inventors calculated | required by experiment, and the cumulative frequency of the measurement point of resistance variation rate for every width | variety of lower layer wiring. 本発明者らが計算により求めた上層配線と下層配線との間のストレスマイグレーション寿命と累積不良率との関係を上層配線と下層配線との間のプラグの数毎に示した説明図である。It is explanatory drawing which showed the relationship between the stress migration lifetime between the upper layer wiring and lower layer wiring calculated | required by the present inventors, and a cumulative defect rate for every number of plugs between upper layer wiring and lower layer wiring. 本発明者らが計算により求めた上層配線と下層配線との間の累積不良率と経過時間との関係を示した説明図である。It is explanatory drawing which showed the relationship between the accumulation defect rate between the upper layer wiring calculated | required by the present inventors and lower layer wiring, and elapsed time. 本発明者らが高温放置試験により求めた上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を上層配線と下層配線との間のプラグの数毎に示した説明図である。The relationship between the resistance fluctuation rate between the upper layer wiring and the lower layer wiring obtained by the high temperature standing test by the present inventors and the cumulative frequency of the measurement points of the resistance fluctuation rate is shown for each number of plugs between the upper layer wiring and the lower layer wiring. It is explanatory drawing shown in. 本発明者らが高温放置試験により求めた、上層配線と下層配線との間のプラグの配置位置に起因する上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を示した説明図である。Accumulated frequency of resistance fluctuation rate and resistance fluctuation rate measurement point between upper layer wiring and lower layer wiring due to the placement position of plug between upper layer wiring and lower layer wiring, obtained by high temperature standing test by the present inventors It is explanatory drawing which showed the relationship. 本発明者らが高温放置試験により求めた、上層配線と下層配線との間のプラグの配置位置に起因する上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を示した説明図である。Cumulative frequency of resistance fluctuation rate and resistance fluctuation rate measurement point between upper layer wiring and lower layer wiring due to the placement position of plug between upper layer wiring and lower layer wiring, obtained by high temperature standing test by the present inventors It is explanatory drawing which showed the relationship. 本発明者らが高温放置試験により求めた、上層配線と下層配線との間のプラグの径に起因する上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を示した説明図である。The cumulative frequency of the resistance fluctuation rate between the upper layer wiring and the lower layer wiring due to the diameter of the plug between the upper layer wiring and the lower layer wiring, and the cumulative frequency of the measurement points of the resistance fluctuation rate, obtained by the high temperature storage test by the present inventors. It is explanatory drawing which showed this relationship. 本発明者らが高温放置試験により求めた、上層配線と下層配線との間のプラグの径に起因する上層配線と下層配線との間の抵抗変動率と抵抗変動率の測定点の累積度数との関係を示した説明図である。The cumulative frequency of the resistance fluctuation rate between the upper layer wiring and the lower layer wiring due to the diameter of the plug between the upper layer wiring and the lower layer wiring, and the cumulative frequency of the measurement points of the resistance fluctuation rate, obtained by the high temperature storage test by the present inventors. It is explanatory drawing which showed this relationship. 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 図１８中のＤ−Ｄ線に沿った断面図である。It is sectional drawing along the DD line | wire in FIG. 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 図２１中のＤ−Ｄ線に沿った断面図である。It is sectional drawing along the DD line in FIG. 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態１である半導体集積回路装置の製造工程中の要部平面図である。1 is a plan view of a main part during a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の実施の形態２である半導体集積回路装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor integrated circuit device which is Embodiment 2 of this invention. 本発明の実施の形態２である半導体集積回路装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor integrated circuit device which is Embodiment 2 of this invention. 本発明の実施の形態２である半導体集積回路装置の要部等価回路図である。It is a principal part equivalent circuit diagram of the semiconductor integrated circuit device which is Embodiment 2 of this invention. 本発明の実施の形態３である半導体集積回路装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor integrated circuit device which is Embodiment 3 of this invention. 本発明の実施の形態４である半導体集積回路装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor integrated circuit device which is Embodiment 4 of this invention. 本発明の実施の形態４である半導体集積回路装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor integrated circuit device which is Embodiment 4 of this invention. 本発明の実施の形態５である半導体集積回路装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor integrated circuit device which is Embodiment 5 of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図面においては、各部材の構成をわかりやすくするために平面図であってもハッチングを付す場合がある。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. Further, in the drawings used for the description of the following embodiments, hatching may be given even in a plan view for easy understanding of the configuration of each member.

（実施の形態１）
本実施の形態１の半導体集積回路装置は、たとえばＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）−ＬＳＩであり、その製造方法を工程順に説明する。 (Embodiment 1)
The semiconductor integrated circuit device according to the first embodiment is, for example, a CMOS (Complementary-Metal-Oxide-Semiconductor) -LSI, and its manufacturing method will be described in the order of steps.

図１は本実施の形態１の半導体集積回路装置の製造方法を説明する要部平面図を示したものであり、図２は図１中に示すＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線のそれぞれに沿った断面図を示したものである。また、図１中において、低圧系デバイス形成領域は相対的に高い電圧が印加される回路が形成される領域であり、高圧系デバイス形成領域は相対的に低い電圧が印加される回路が形成される領域である。   FIG. 1 is a plan view of a principal part for explaining a method of manufacturing a semiconductor integrated circuit device according to the first embodiment, and FIG. 2 is an AA line, a BB line, and a C- line shown in FIG. Sectional drawing along each of the C lines is shown. Further, in FIG. 1, the low voltage system device formation region is a region where a circuit to which a relatively high voltage is applied is formed, and the high voltage system device formation region is formed with a circuit to which a relatively low voltage is applied. Area.

まず、図１および図２に示すように、たとえば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１に素子分離領域３を形成する。素子分離領域３は、たとえば素子分離領域の半導体基板１をエッチングして素子分離溝を形成した後、素子分離溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法で絶縁膜である酸化シリコン膜を堆積し、続いて素子分離溝の外部の酸化シリコン膜を化学機械的に研磨することによって除去することにより形成される。   First, as shown in FIGS. 1 and 2, element isolation regions 3 are formed in a semiconductor substrate 1 made of p-type single crystal silicon having a specific resistance of, for example, about 1 to 10 Ωcm. The element isolation region 3 is an insulating film by a CVD (Chemical Vapor Deposition) method on the semiconductor substrate 1 including the inside of the element isolation groove after, for example, etching the semiconductor substrate 1 in the element isolation region to form an element isolation groove. A silicon oxide film is deposited, and then the silicon oxide film outside the element isolation trench is removed by chemical mechanical polishing.

続いて、たとえば半導体基板１にｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン注入法等により導入した後、半導体基板１に熱処理を施し、そのｎ型不純物を拡散させることによりｎ型アイソレーション領域４を形成する。   Subsequently, for example, an impurity having an n-type conductivity (for example, P (phosphorus)) is introduced into the semiconductor substrate 1 by an ion implantation method or the like, and then the semiconductor substrate 1 is subjected to heat treatment to diffuse the n-type impurity. An n-type isolation region 4 is formed.

続いて、たとえば半導体基板１の一部にＢ（ホウ素）をイオン注入し、他の一部にＰをイオン注入することによって、ｐ型ウエル５およびｎ型ウエル６を形成した後、基板１をスチーム酸化することによって、ｐ型ウエル５およびｎ型ウエル６のそれぞれの表面にＭＩＳＦＥＴ（Metal-Insulator-Semiconductor-Field-Effect-Transistor）のゲート絶縁膜であるゲート酸化膜７を形成する。   Subsequently, for example, B (boron) is ion-implanted into a part of the semiconductor substrate 1 and P is ion-implanted into the other part to form the p-type well 5 and the n-type well 6. By performing steam oxidation, a gate oxide film 7 which is a gate insulating film of a MISFET (Metal-Insulator-Semiconductor-Field-Effect-Transistor) is formed on the surface of each of the p-type well 5 and the n-type well 6.

続いて、ｐ型ウエル５およびｎ型ウエル６のそれぞれの上部にゲート電極８を形成する。ゲート電極８を形成するには、たとえばゲート酸化膜７の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、ｐ型ウエル５の上部の多結晶シリコン膜にＰをイオン注入し、ｎ型ウエル６の上部の多結晶シリコン膜にＢをイオン注入した後、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングする。   Subsequently, a gate electrode 8 is formed on each of the p-type well 5 and the n-type well 6. In order to form the gate electrode 8, for example, a polycrystalline silicon film is deposited on the gate oxide film 7 by the CVD method, and then P is ion-implanted into the polycrystalline silicon film above the p-type well 5 to form an n-type well. After ion implantation of B into the polycrystalline silicon film on the upper portion of 6, the polycrystalline silicon film is patterned by dry etching using a photoresist film as a mask.

続いて、ｐ型ウエル５にＰまたはＡｓ（ヒ素）をイオン注入することによって低不純物濃度のｎ−型半導体領域を形成し、ｎ型ウエル６にＢをイオン注入することによって低不純物濃度のｐ−型半導体領域を形成する。次いで、半導体基板１上に絶縁膜としてＣＶＤ法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングすることによって、ゲート電極８の側壁にサイドウォールスペーサを形成した後、ｐ型ウエル５にＰまたはＡｓをイオン注入することによって高不純物濃度のｎ＋型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル６にホウ素をイオン注入することによって高不純物濃度のｐ＋型半導体領域１２（ソース、ドレイン）およびｐ型引き出し層１２Ａを形成する。 Subsequently, a p-type well 5 is ion-implanted with P or As (arsenic) to form a low impurity concentration n − type semiconductor region, and B is ion-implanted with a low impurity concentration p. - -type semiconductor regions. Next, a silicon nitride film is deposited as an insulating film on the semiconductor substrate 1 by a CVD method, and then the silicon nitride film is anisotropically etched to form sidewall spacers on the side walls of the gate electrode 8. P + As is ion-implanted into the p-type well 5 to form a high impurity concentration n + -type semiconductor region 11 (source, drain), and boron is ion-implanted into the n-type well 6 to increase the p impurity concentration. A + -type semiconductor region 12 (source and drain) and a p-type lead layer 12A are formed.

続いて、半導体基板１の表面を洗浄した後、ゲート電極８、ｎ＋型半導体領域１１（ソース、ドレイン）、ｐ＋型半導体領域１２（ソース、ドレイン）およびｐ型引き出し層１２Ａのそれぞれの表面にシリサイド層１３を形成する。シリサイド層１３は、たとえば半導体基板１上にスパッタリング法でＣｏ（コバルト）膜を堆積し、次いで窒素ガス雰囲気中で熱処理を行って半導体基板１およびゲート電極８とＣｏ膜とを反応させた後、未反応のＣｏ膜をウェットエッチングで除去することにより形成される。ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。なお、本実施の形態１では、高圧系デバイス形成領域には低圧系デバイス形成領域と同様に半導体素子および配線などが形成されるが、図１を含む平面図においては、本実施の形態１の半導体集積回路装置の要部平面構成をわかりやすくするために、高圧系デバイス形成領域におけるｎ型アイソレーション領域４、ｐ型ウェル５およびｎ型ウェル６以外の部材の図示は省略している。 Subsequently, after cleaning the surface of the semiconductor substrate 1, the respective surfaces of the gate electrode 8, the n + type semiconductor region 11 (source, drain), the p + type semiconductor region 12 (source, drain), and the p type extraction layer 12A. A silicide layer 13 is formed. The silicide layer 13 is formed by, for example, depositing a Co (cobalt) film on the semiconductor substrate 1 by a sputtering method and then performing a heat treatment in a nitrogen gas atmosphere to react the semiconductor substrate 1 and the gate electrode 8 with the Co film. It is formed by removing the unreacted Co film by wet etching. The n-channel type MISFET Qn and the p-channel type MISFET Qp are completed through the steps so far. In the first embodiment, semiconductor elements, wirings, and the like are formed in the high-voltage device forming region as in the low-voltage device forming region. However, in the plan view including FIG. In order to facilitate understanding of the planar configuration of the main part of the semiconductor integrated circuit device, members other than the n-type isolation region 4, the p-type well 5, and the n-type well 6 in the high-voltage device forming region are not shown.

次に、図３および図４に示すように、半導体基板１上にセルフアラインコンタクト用の絶縁膜として、たとえばＣＶＤ法で窒化シリコン膜１５を堆積し、窒化シリコン膜１５上に絶縁膜として酸化シリコン膜１６を堆積する。続いてｎ＋型半導体領域１１（ソース、ドレイン）、ｐ＋型半導体領域１２（ソース、ドレイン）、ｐ型引き出し層１２Ａ、ゲート電極８Ａ上のシリサイド層１３のそれぞれの上部の酸化シリコン膜１６および窒化シリコン膜１５をドライエッチングしてコンタクトホール１７を形成した後、コンタクトホール１７の内部に導電性膜からなるプラグ１８を形成する。なお、図４においては、ゲート電極８Ａ上のシリサイド層１３に達するコンタクトホール１７およびその内部に形成されたプラグ１８の図示は省略している。酸化シリコン膜１６をエッチングするときは、下層の窒化シリコン膜１５のエッチング速度を小さくするために、ＣＦ４、ＣＨＦ３、Ｃ４Ｆ８などのハイドロフルオロカーボン系ガスまたはフルオロカーボン系ガスを使用する。すなわち、窒化シリコン膜１５はエッチングストッパ膜として機能する。また、窒化シリコン膜１５をエッチングするときは、ハイドロフルオロカーボン系ガス（ＣＨＦ３やＣＨ２Ｆ２など）に酸素とＡｒとを加えた混合ガスを使用する。プラグ１８を形成するには、コンタクトホール１７の内部を含む酸化シリコン膜１６上にＣＶＤ法でＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とを堆積し、続いて酸化シリコン膜１６の上部の不要なＴｉＮ膜およびＷ膜を化学機械研磨（ＣＭＰ）法またはエッチバック法によって除去する。なお、酸化シリコン膜１６は、モノシラン（ＳｉＨ４）をソースガスに用いた通常のＣＶＤ法で形成する酸化シリコン膜の他、ＢＰＳＧ（Boron-doped Phospho Silicate Glass）膜、スピン塗布法によって形成されるＳＯＧ（Spin On Glass）膜あるいはこれらの積層膜などによって構成してもよい。 Next, as shown in FIGS. 3 and 4, a silicon nitride film 15 is deposited on the semiconductor substrate 1 as an insulating film for self-aligned contact, for example, by the CVD method, and silicon oxide is used as an insulating film on the silicon nitride film 15. A film 16 is deposited. Subsequently, the silicon oxide film 16 on each of the n + type semiconductor region 11 (source, drain), the p + type semiconductor region 12 (source, drain), the p type extraction layer 12A, the silicide layer 13 on the gate electrode 8A, and After the silicon nitride film 15 is dry etched to form a contact hole 17, a plug 18 made of a conductive film is formed inside the contact hole 17. In FIG. 4, illustration of the contact hole 17 reaching the silicide layer 13 on the gate electrode 8A and the plug 18 formed therein is omitted. When the silicon oxide film 16 is etched, a hydrofluorocarbon-based gas or a fluorocarbon-based gas such as CF 4 , CHF 3 , or C 4 F 8 is used in order to reduce the etching rate of the underlying silicon nitride film 15. That is, the silicon nitride film 15 functions as an etching stopper film. When the silicon nitride film 15 is etched, a mixed gas in which oxygen and Ar are added to a hydrofluorocarbon-based gas (such as CHF 3 or CH 2 F 2 ) is used. In order to form the plug 18, a TiN (titanium nitride) film and a W (tungsten) film are deposited on the silicon oxide film 16 including the inside of the contact hole 17 by the CVD method, and then the upper portion of the silicon oxide film 16 is formed. Unnecessary TiN film and W film are removed by chemical mechanical polishing (CMP) method or etch back method. The silicon oxide film 16 is formed by a BPSG (Boron-doped Phospho Silicate Glass) film or a spin coating method in addition to a silicon oxide film formed by a normal CVD method using monosilane (SiH 4 ) as a source gas. You may comprise by a SOG (Spin On Glass) film | membrane or these laminated films.

続いて、たとえば酸化シリコン膜１６の上部に絶縁膜として炭化シリコン膜１９を堆積した後、炭化シリコン膜１９上に、たとえば炭化シリコン膜よりも誘電率の低い絶縁膜としてＳｉＯＦ膜、酸化シリコン膜を順次堆積することによって層間絶縁膜２０を形成する。炭化シリコン膜１９は、次の工程で層間絶縁膜２０に配線溝を形成する際に下層の酸化シリコン膜１６がエッチングされるのを防ぐためのエッチングストッパ膜として機能するもので、たとえばモノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）などのシラン系ガスと、アンモニア（ＮＨ３）または窒素との混合ガスを用いたＣＶＤ法で堆積する。ＳｉＯＦ膜は、たとえばＳｉＨ４とＳｉＦ４と酸素との混合ガス、またはテトラエトキシシラン（（Ｃ２Ｈ５Ｏ）４Ｓｉ）とＳｉＦ４と酸素との混合ガスを用いたプラズマＣＶＤ法で堆積する。ＳｉＯＦ膜２０は、酸化シリコン（比誘電率＝４．７）よりも比誘電率が小さい（約３．７）後の工程で形成されるＣｕ配線の配線容量を低減することができる。 Subsequently, for example, after a silicon carbide film 19 is deposited as an insulating film on the silicon oxide film 16, for example, a SiOF film or a silicon oxide film is formed on the silicon carbide film 19 as an insulating film having a dielectric constant lower than that of the silicon carbide film. The interlayer insulating film 20 is formed by sequentially depositing. The silicon carbide film 19 functions as an etching stopper film for preventing the underlying silicon oxide film 16 from being etched when a wiring groove is formed in the interlayer insulating film 20 in the next step. 4 ) Deposition is performed by a CVD method using a mixed gas of a silane-based gas such as disilane (Si 2 H 6 ) and ammonia (NH 3 ) or nitrogen. The SiOF film is deposited, for example, by a plasma CVD method using a mixed gas of SiH 4 , SiF 4 and oxygen or a mixed gas of tetraethoxysilane ((C 2 H 5 O) 4 Si), SiF 4 and oxygen. . The SiOF film 20 can reduce the wiring capacity of the Cu wiring formed in the subsequent process having a relative dielectric constant smaller than that of silicon oxide (relative dielectric constant = 4.7) (about 3.7).

続いて、たとえばフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクにして層間絶縁膜２０、炭化シリコン膜１９を順次ドライエッチングすることによって、コンタクトホール１７の上部に配線溝２２を形成する。次いで、そのフォトレジスト膜を除去した後、配線溝２２の内部に第１層目の埋め込み配線２４を形成する。埋め込み配線２４は、バリアメタル膜２４Ａと、Ｃｕ膜あるいはＷ膜２４Ｂとの積層膜で構成し、たとえば次のような方法で形成する。まず、配線溝２２の内部を含む層間絶縁膜２０上にバリアメタル膜２４ＡとＣｕ膜（またはＷ膜２４Ｂ）とを堆積し、続いて、配線溝２２の外部の不要なＣｕ膜（またはＷ膜２４Ｂ）とバリアメタル膜２４Ａとを化学機械研磨法で除去する。Ｃｕ膜を用いた場合には、Ｃｕ膜の堆積後に、たとえば非酸化性雰囲気（たとえば水素雰囲気）中で熱処理（リフロー）を施すことによって、Ｃｕ膜を配線溝２２の内部に隙間なく埋め込む処理を施しても良い。   Subsequently, for example, the interlayer insulating film 20 and the silicon carbide film 19 are sequentially dry-etched using a photoresist film patterned by a photolithography technique as a mask, thereby forming a wiring groove 22 on the contact hole 17. Next, after removing the photoresist film, a first-layer buried wiring 24 is formed inside the wiring trench 22. The buried wiring 24 is composed of a laminated film of a barrier metal film 24A and a Cu film or a W film 24B, and is formed by the following method, for example. First, a barrier metal film 24A and a Cu film (or W film 24B) are deposited on the interlayer insulating film 20 including the inside of the wiring trench 22, and then an unnecessary Cu film (or W film outside the wiring trench 22 is deposited. 24B) and the barrier metal film 24A are removed by a chemical mechanical polishing method. In the case where the Cu film is used, after the Cu film is deposited, for example, a heat treatment (reflow) is performed in a non-oxidizing atmosphere (for example, a hydrogen atmosphere) to embed the Cu film in the wiring groove 22 without a gap. You may give it.

Ｃｕ膜２４Ｂとバリアメタル膜２４Ａとを研磨するには、たとえばアルミナなどの砥粒と過酸化水素水または硝酸第二鉄水溶液などの酸化剤とを主成分とし、これらを水に分散または溶解させた研磨スラリを使用する。このような化学機械研磨法による配線溝２２の外部の不要なＣｕ膜２４Ｂおよびバリアメタル膜２４Ａの除去工程後にＣｕの研磨残骸を除去し、その後、たとえばアンモニアプラズマを用いた処理によって埋め込み配線２４の表面改質する。これにより、隣接する埋め込み配線２４間における経時絶縁破壊特性が低下してしまうことを防ぐことができる。   In order to polish the Cu film 24B and the barrier metal film 24A, for example, abrasive grains such as alumina and an oxidizing agent such as hydrogen peroxide solution or ferric nitrate aqueous solution are the main components, and these are dispersed or dissolved in water. Use a polishing slurry. After removing the unnecessary Cu film 24B and barrier metal film 24A outside the wiring trench 22 by such a chemical mechanical polishing method, the Cu polishing debris is removed, and then the buried wiring 24 is processed by, for example, treatment using ammonia plasma. Surface modification. As a result, it is possible to prevent deterioration in the dielectric breakdown characteristics between the embedded wirings 24 adjacent to each other.

上記バリアメタル膜２４Ａは、たとえば埋め込み配線２４中のＣｕが層間絶縁膜２０中に拡散するのを防止する機能と共に、埋め込み配線２４と層間絶縁膜２０中との接着性を向上させる機能および上記Ｃｕ膜２４Ｂをリフローする際の濡れ性を向上させる機能を有している。このような機能を持ったバリアメタル膜としては、たとえばスパッタリング法あるいはＣＶＤ法で堆積したＴｉＮ膜、ＷＮ（窒化タングステン）膜、ＴａＮ（窒化タンタル）、ＴｉＳｉＮ膜、Ｔａ（タンタル）膜などの高融点金属または高融点金属窒化物からなる膜や、これらの積層膜などが例示される。   The barrier metal film 24A has, for example, a function of preventing Cu in the embedded wiring 24 from diffusing into the interlayer insulating film 20, a function of improving adhesion between the embedded wiring 24 and the interlayer insulating film 20, and the Cu It has a function of improving wettability when reflowing the film 24B. Examples of barrier metal films having such functions include high melting points such as TiN films, WN (tungsten nitride) films, TaN (tantalum nitride), TiSiN films, and Ta (tantalum) films deposited by sputtering or CVD. Examples thereof include a film made of a metal or a refractory metal nitride, or a laminated film thereof.

埋め込み配線２４を構成するＣｕ膜２４Ｂは、スパッタリング法、ＣＶＤ法、メッキ法（電解メッキ法または無電解メッキ法）のいずれかの方法で形成する。メッキ法でＣｕ膜２４Ｂを形成する場合は、あらかじめバリアメタル膜２４Ａの表面にスパッタリング法などを用いて薄いＣｕ膜からなるシード層を形成し、次に、このシード層の表面にＣｕ膜を成長させる。また、スパッタリング法でＣｕ膜を形成する場合は、ロングスロースパッタリング法やコリメートスパッタリング法のような指向性の高いスパッタリング法を用いることが好ましい。Ｃｕ膜２４Ｂは、単体のＣｕの他、Ｃｕを主成分として含むＣｕ合金で構成してもよい。   The Cu film 24B constituting the embedded wiring 24 is formed by any one of a sputtering method, a CVD method, and a plating method (electrolytic plating method or electroless plating method). When the Cu film 24B is formed by plating, a seed layer made of a thin Cu film is formed on the surface of the barrier metal film 24A in advance using a sputtering method, and then a Cu film is grown on the surface of the seed layer. Let Moreover, when forming Cu film | membrane by sputtering method, it is preferable to use sputtering method with high directivity like long throw sputtering method or collimated sputtering method. The Cu film 24B may be made of a Cu alloy containing Cu as a main component in addition to a single Cu.

なお、埋め込み配線２４をＷ膜で形成する場合には、たとえばスパッタリング法あるいはＣＶＤ法によって形成することができ、バリアメタル膜２４Ａとしては、たとえばスパッタリング法あるいはＣＶＤ法で形成したＴｉＮ膜、Ｔｉ（チタン）膜などの高融点金属膜または高融点金属窒化膜からなる膜や、これらの積層膜などを例示することができる。   When the buried wiring 24 is formed of a W film, it can be formed by, for example, a sputtering method or a CVD method. As the barrier metal film 24A, for example, a TiN film, Ti (titanium) formed by a sputtering method or a CVD method can be used. ) A film made of a refractory metal film or a refractory metal nitride film such as a film, or a laminated film of these.

次に、図５に示すように、たとえば埋め込み配線２４の上部にＣＶＤ法で絶縁膜として炭窒化シリコン膜２５を堆積した後、炭窒化シリコン膜２５上に絶縁膜としてＳｉＯＦ膜、酸化シリコン膜をＣＶＤ法で順次堆積することによって層間絶縁膜２６を形成する。炭窒化シリコン膜２５は、埋め込み配線２４中のＣｕが層間絶縁膜２６中に拡散するのを防止する拡散バリア層として機能するものである。続いて、たとえば層間絶縁膜２６の上部に絶縁膜としてＣＶＤ法で炭化シリコン膜（第１絶縁膜）２８を堆積した後、炭化シリコン膜２８上に絶縁膜としてＳｉＯＦ膜、酸化シリコン膜をＣＶＤ法で順次堆積することによって層間絶縁膜（第１絶縁膜）２９を形成する。次いで、その層間絶縁膜２９上に絶縁膜としてＣＶＤ法により窒化シリコン膜（図示は省略）を堆積する。炭化シリコン膜２８および層間絶縁膜２９上に堆積された窒化シリコン膜は、次の工程で配線溝（３２）を形成する際のエッチングストッパ層として機能するものである。   Next, as shown in FIG. 5, for example, a silicon carbonitride film 25 is deposited as an insulating film on the upper portion of the embedded wiring 24 by a CVD method, and then a SiOF film and a silicon oxide film are formed on the silicon carbonitride film 25 as insulating films. The interlayer insulating film 26 is formed by sequentially depositing by the CVD method. The silicon carbonitride film 25 functions as a diffusion barrier layer that prevents Cu in the embedded wiring 24 from diffusing into the interlayer insulating film 26. Subsequently, for example, after depositing a silicon carbide film (first insulating film) 28 as an insulating film on the interlayer insulating film 26 by a CVD method, an SiOF film and a silicon oxide film are formed as an insulating film on the silicon carbide film 28 by the CVD method. Then, an interlayer insulating film (first insulating film) 29 is formed by sequentially depositing. Next, a silicon nitride film (not shown) is deposited on the interlayer insulating film 29 as an insulating film by a CVD method. The silicon nitride film deposited on the silicon carbide film 28 and the interlayer insulating film 29 functions as an etching stopper layer when the wiring trench (32) is formed in the next step.

続いて、たとえばフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクに用いたドライエッチングで配線溝形成領域における層間絶縁膜２９上の窒化シリコン膜を除去する。次いで、そのフォトレジスト膜を除去した後、新たにパターニングされたフォトレジスト膜をマスクに用いたドライエッチングで配線溝形成領域の一部における層間絶縁膜２９上の窒化シリコン膜、層間絶縁膜２９、炭化シリコン膜２８および層間絶縁膜２６を除去し、炭窒化シリコン膜２５の表面でエッチングを停止する。続いて、上記フォトレジスト膜を除去した後、層間絶縁膜２９上の窒化シリコン膜をマスクに用いたドライエッチングで配線溝形成領域の層間絶縁膜２９を除去する。次いで、層間絶縁膜２９上の窒化シリコン膜、炭化シリコン膜２８および炭窒化シリコン膜２５をドライエッチングすることによって、埋め込み配線２４の上部に接続孔３１および配線溝（第１配線溝、第３配線溝）３２を形成する。   Subsequently, the silicon nitride film on the interlayer insulating film 29 in the wiring trench formation region is removed by dry etching using, for example, a photoresist film patterned by photolithography as a mask. Next, after removing the photoresist film, dry etching using the newly patterned photoresist film as a mask is performed to form a silicon nitride film on the interlayer insulating film 29 in a part of the wiring groove forming region, the interlayer insulating film 29, The silicon carbide film 28 and the interlayer insulating film 26 are removed, and etching is stopped on the surface of the silicon carbonitride film 25. Subsequently, after removing the photoresist film, the interlayer insulating film 29 in the wiring trench formation region is removed by dry etching using the silicon nitride film on the interlayer insulating film 29 as a mask. Next, the silicon nitride film, the silicon carbide film 28, and the silicon carbonitride film 25 on the interlayer insulating film 29 are dry-etched, so that a connection hole 31 and a wiring groove (first wiring groove, third wiring) are formed above the embedded wiring 24. Groove) 32 is formed.

次に、図６および図７に示すように、配線溝３２の内部にバリアメタル膜３３ＡおよびＣｕ膜（第１導電性膜）３３Ｂからなる第２層目の埋め込み配線であるＣｕ配線（第３埋め込み配線）３３ＮおよびＣｕ配線（第１埋め込み配線）３３Ｗを形成する。また、この時、接続孔３１内にはバリアメタル膜３３ＡおよびＣｕ膜３３Ｂからなるプラグ３３ＰがＣｕ配線３３Ｎ、３３Ｗと一体に形成される。第２層目のＣｕ配線３３Ｎ、３３Ｗは、前述した第１層目の埋め込み配線２４を形成するＣｕ膜２４Ｂの形成方法（図４参照）に準じて形成すればよい。本実施の形態１においては、Ｃｕ配線３３Ｗは、Ｃｕ配線３３Ｎに対して相対的に大きな配線幅で形成されるものである。また、本実施の形態１において、Ｃｕ配線３３Ｎはプラグ３３Ｐ、埋め込み配線２４、プラグ１８およびｐ型引き出し層１２Ａを介して半導体基板１の電位へ電気的に接続され、Ｃｕ配線３３Ｗは、基準（接地）電位（図示は省略）へ電気的に接続される。   Next, as shown in FIGS. 6 and 7, a Cu wiring (third wiring) which is a second-layer buried wiring made of a barrier metal film 33A and a Cu film (first conductive film) 33B inside the wiring groove 32 is formed. Embedded wiring) 33N and Cu wiring (first embedded wiring) 33W are formed. At this time, the plug 33P made of the barrier metal film 33A and the Cu film 33B is integrally formed with the Cu wirings 33N and 33W in the connection hole 31. The second-layer Cu wirings 33N and 33W may be formed in accordance with the method for forming the Cu film 24B (see FIG. 4) for forming the first-layer embedded wiring 24 described above. In the first embodiment, the Cu wiring 33W is formed with a relatively large wiring width with respect to the Cu wiring 33N. In the first embodiment, the Cu wiring 33N is electrically connected to the potential of the semiconductor substrate 1 via the plug 33P, the embedded wiring 24, the plug 18, and the p-type lead layer 12A, and the Cu wiring 33W is a reference ( It is electrically connected to a ground potential (not shown).

次に、図８および図９に示すように、Ｃｕ配線３３Ｎ、３３Ｗの上部に、たとえば上記炭窒化シリコン膜２５、層間絶縁膜２６、炭化シリコン膜２８および層間絶縁膜２９と同様の炭窒化シリコン膜（第２絶縁膜）３５、層間絶縁膜（第２絶縁膜）３６、炭化シリコン膜（第３絶縁膜）３８および層間絶縁膜（第３絶縁膜）３９を順次堆積する。続いて、たとえば層間絶縁膜３９上に窒化シリコン膜を堆積した後、上記接続孔３１および配線溝３２を形成した工程と同様の工程によりＣｕ配線３３Ｎ、３３Ｗの上部に接続孔（第１孔部）４１および配線溝（第２配線溝）４２を形成する。次いで、配線溝４２の内部にバリアメタル膜４３ＡおよびＣｕ膜（第３導電性膜）４３Ｂからなる第３層目の埋め込み配線であるＣｕ配線（第２埋め込み配線）４３を形成する。また、この時、接続孔４１内にはバリアメタル膜４３ＡおよびＣｕ膜４３Ｂからなるプラグ（第１プラグ、第２プラグ）４３ＰがＣｕ配線４３と一体に形成される。第３層目のＣｕ配線４３は、前述した第１層目の埋め込み配線２４を形成するＣｕ膜２４Ｂの形成方法（図４参照）に準じて形成すればよい。このＣｕ配線４３を介することによって、Ｃｕ配線３３ＮとＣｕ配線３３Ｗとは電気的に接続される。   Next, as shown in FIGS. 8 and 9, silicon carbonitride similar to the silicon carbonitride film 25, the interlayer insulating film 26, the silicon carbide film 28, and the interlayer insulating film 29 is formed on the Cu wirings 33N and 33W, for example. A film (second insulating film) 35, an interlayer insulating film (second insulating film) 36, a silicon carbide film (third insulating film) 38, and an interlayer insulating film (third insulating film) 39 are sequentially deposited. Subsequently, for example, after depositing a silicon nitride film on the interlayer insulating film 39, a connection hole (first hole portion) is formed above the Cu wirings 33N and 33W by a process similar to the process of forming the connection hole 31 and the wiring groove 32. ) 41 and a wiring groove (second wiring groove) 42 are formed. Next, a Cu wiring (second embedded wiring) 43 which is a third-layer embedded wiring made up of the barrier metal film 43A and the Cu film (third conductive film) 43B is formed inside the wiring trench 42. At this time, plugs (first plugs, second plugs) 43P made of the barrier metal film 43A and the Cu film 43B are formed integrally with the Cu wiring 43 in the connection hole 41. The third-layer Cu wiring 43 may be formed according to the method for forming the Cu film 24B (see FIG. 4) for forming the first-layer embedded wiring 24 described above. Through the Cu wiring 43, the Cu wiring 33N and the Cu wiring 33W are electrically connected.

上記したように、本実施の形態１においては、プラグ４３ＰとＣｕ配線４３とを一体に形成する場合について例示したが、層間絶縁膜３６を堆積した工程に続いて、層間絶縁膜３６および炭窒化シリコン膜３５をエッチングすることによって接続孔４１を形成し、その接続孔４１内にバリアメタル膜およびＣｕ膜（第２導電性膜）からなるプラグ４３Ｐを形成した後、炭化シリコン膜３８および層間絶縁膜３９を順次堆積し、層間絶縁膜３９および炭化シリコン膜３８をエッチングすることによって配線溝４２を形成し、その配線溝４２内にバリアメタル膜およびＣｕ膜（第３導電性膜）からなるＣｕ配線４３を形成してもよい。このような場合においても、プラグ４３ＰおよびＣｕ配線４３は、前述した第１層目の埋め込み配線２４を形成するＣｕ膜２４Ｂの形成方法（図４参照）に準じて形成すればよい。   As described above, in the first embodiment, the case where the plug 43P and the Cu wiring 43 are integrally formed is illustrated. However, following the step of depositing the interlayer insulating film 36, the interlayer insulating film 36 and the carbonitriding are performed. The silicon film 35 is etched to form a connection hole 41. A plug 43P made of a barrier metal film and a Cu film (second conductive film) is formed in the connection hole 41, and then the silicon carbide film 38 and the interlayer insulation are formed. A film 39 is sequentially deposited, and the wiring groove 42 is formed by etching the interlayer insulating film 39 and the silicon carbide film 38, and the Cu formed of a barrier metal film and a Cu film (third conductive film) is formed in the wiring groove 42. The wiring 43 may be formed. Even in such a case, the plug 43P and the Cu wiring 43 may be formed according to the method for forming the Cu film 24B (see FIG. 4) for forming the first-layer buried wiring 24 described above.

なお、図示はしないが、たとえば第３層目の埋め込み配線であるＣｕ配線４３の上部には、Ｃｕ配線４３と同様にしてＣｕを主導電層とする第４層目の埋め込み配線および第５層目の埋め込み配線が形成される。また、たとえば高集積化のため、第１層目〜第３層目の信号配線の配線幅は、第４層目および第５層目の信号配線の配線幅よりも細く形成される。これにより第４層目のＣｕ配線と第５層目のＣｕ配線とを電気的に接続するプラグの口径は、第２層目のＣｕ配線と第３層目のＣｕ配線とを電気的に接続するプラグ４３Ｐの口径よりも大きく形成される。   Although not shown, for example, on the upper part of the Cu wiring 43 which is the third-layer buried wiring, the fourth-layer buried wiring and the fifth layer having Cu as the main conductive layer in the same manner as the Cu wiring 43. An embedded wiring for the eye is formed. Further, for example, in order to achieve high integration, the wiring widths of the first to third signal wirings are narrower than the wiring widths of the fourth and fifth signal wirings. Accordingly, the diameter of the plug for electrically connecting the fourth layer Cu wiring and the fifth layer Cu wiring is electrically connected between the second layer Cu wiring and the third layer Cu wiring. It is formed larger than the diameter of the plug 43P.

上記埋め込み配線２４およびＣｕ配線３３Ｎ、３３Ｗ、４３の膜中には、多くの空孔（原子の抜けた孔）が点在している。このような空孔は、ストレスマイグレーションによってその表面に接続するプラグとの界面へ移動してくる。本発明者らは、上記埋め込み配線２４およびＣｕ配線３３Ｎ、３３Ｗ、４３などが形成された半導体基板１に対して高温放置試験（ストレスマイグレーション試験）を施し、Ｃｕ配線３３ＷおよびＣｕ配線４３を例に取り、Ｃｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率および抵抗変動率の測定点の累積度数を調べた。図１０は、その抵抗変動率と累積不良率との関係を示したものである。この時、Ｃｕ配線４３の配線幅は約０．１８μｍであり、Ｃｕ配線３３ＷとＣｕ配線４３との間のプラグ４３Ｐは１つのみである。Ｃｕ配線３３Ｗの表面に存在する空孔の量は、その配線幅（配線の表面積）に比例することから、図１０に示すように、下層のＣｕ配線３３Ｗの幅が上層のＣｕ配線４３と同程度（約０．１８μｍ）である場合に、これらの配線をプラグ４３Ｐ（口径は、約０．１８μｍ）で接続する場合に対して、Ｃｕ配線３３Ｗの幅がＣｕ配線４３よりも大きい（たとえば約５．２μｍ）場合には、抵抗変動率の測定点の累積度数の増加量に対して抵抗変動率の増加量が大幅に大きくなる。すなわち、Ｃｕ配線３３Ｗの幅がＣｕ配線４３よりも大きい場合には、Ｃｕ配線３３Ｗの膜中に点在する空孔がストレスマイグレーションによってＣｕ配線３３Ｗとプラグ４３Ｐとの界面に集まって大きな空隙（ボイド）になり、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）が発生しやすいことを示している。また、ここでは下層のＣｕ配線３３Ｗの幅が上層のＣｕ配線４３と同程度の場合と比較して、Ｃｕ配線３３Ｗの幅が上層のＣｕ配線４３の幅よりも広い場合としているが、これは特にこの条件に限られるものではない。すなわち、Ｃｕ配線３３Ｗの幅がプラグ４３Ｐの口径と同程度（約０．１８μｍ）であり、上層のＣｕ配線４３の幅（約５．２μｍ）よりも狭い場合、またはプラグ４３Ｐ（口径は約０．１８μｍ）に対してＣｕ配線３３Ｗの幅および上層のＣｕ配線４３の幅が広い場合（約５．２μｍ）についても同様に抵抗変動率の測定点の累積度数の増加量に対して抵抗変動率の増加量が大幅に大きくなる傾向があり、特にプラグ４３Ｐの口径に対して下層のＣｕ配線３３Ｗの幅が広い場合に顕著である。つまり、プラグ４３Ｐの口径に対して上層または下層の配線幅が広い場合においては、プラグ４３Ｐの底面部に空隙（ボイド）が集まりやすくなり、導通不良（断線）の発生を促す要因となることを示している。   In the film of the embedded wiring 24 and the Cu wirings 33N, 33W, 43, many vacancies (holes through which atoms are removed) are scattered. Such holes move to the interface with the plug connected to the surface by stress migration. The inventors perform a high temperature storage test (stress migration test) on the semiconductor substrate 1 on which the embedded wiring 24 and the Cu wirings 33N, 33W, 43, etc. are formed, and the Cu wiring 33W and the Cu wiring 43 are taken as an example. The resistance fluctuation rate between the Cu wiring 33W and the Cu wiring 43 and the cumulative frequency at the measurement point of the resistance fluctuation rate were examined. FIG. 10 shows the relationship between the resistance fluctuation rate and the cumulative failure rate. At this time, the wiring width of the Cu wiring 43 is about 0.18 μm, and there is only one plug 43P between the Cu wiring 33W and the Cu wiring 43. Since the amount of holes existing on the surface of the Cu wiring 33W is proportional to the wiring width (surface area of the wiring), the width of the lower Cu wiring 33W is the same as that of the upper Cu wiring 43 as shown in FIG. When the wiring is connected with a plug 43P (diameter is about 0.18 μm), the width of the Cu wiring 33W is larger than that of the Cu wiring 43 (for example, about 0.18 μm). In the case of 5.2 μm), the increase amount of the resistance variation rate is significantly larger than the increase amount of the cumulative frequency at the measurement point of the resistance variation rate. That is, when the width of the Cu wiring 33W is larger than that of the Cu wiring 43, vacancies scattered in the film of the Cu wiring 33W gather at the interface between the Cu wiring 33W and the plug 43P due to stress migration, resulting in a large void (void). This indicates that a continuity failure (disconnection) is likely to occur between the Cu wiring 33W and the Cu wiring 43. Further, here, the width of the Cu wiring 33W is wider than the width of the upper Cu wiring 43 as compared with the case where the width of the lower Cu wiring 33W is comparable to that of the upper Cu wiring 43. In particular, it is not limited to this condition. That is, when the width of the Cu wiring 33W is approximately the same as the diameter of the plug 43P (about 0.18 μm) and narrower than the width of the upper Cu wiring 43 (about 5.2 μm), or the plug 43P (the diameter is about 0). .18 μm), when the width of the Cu wiring 33 W and the upper Cu wiring 43 are wide (about 5.2 μm), the resistance fluctuation rate is similarly increased with respect to the increase in the cumulative frequency at the measurement point of the resistance fluctuation rate. There is a tendency that the amount of increase of the copper wire 33W increases significantly, particularly when the width of the underlying Cu wiring 33W is wider than the diameter of the plug 43P. In other words, when the upper layer or lower layer wiring width is wider than the diameter of the plug 43P, voids are likely to collect at the bottom surface of the plug 43P, and this may cause the occurrence of poor conduction (disconnection). Show.

プラグ４３Ｐの径をＣｕ配線４３の幅とほぼ同一とし、Ｃｕ配線３３ＷとＣｕ配線４３との間のプラグ４３Ｐにおける故障（導通不良）の発生が完全に独立事象であるとした場合には、確率の積の法則から、そのプラグ４３Ｐがｎ個である場合の故障確率は、そのプラグが１個である場合の故障確率のｎ乗となる。そのため、プラグ４３Ｐがｎ個である場合の累積不良率（故障確率）をプラグ４３Ｐの個数ｎと経過時間ｔの関数Ｆで表すと、Ｆ（ｎ，１；ｔ）＝Ｆ（１，１；ｔ）ｎと表すことができる。また、本実施の形態１の半導体集積回路装置が形成された半導体チップ内に前述したようなＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせがＮ個存在する場合には、関数Ｆにその組み合わせ数Ｎをパラメータとして加えることができ、その半導体チップの累積不良率とすることができる。すなわち、１−Ｆ（ｎ，Ｎ；ｔ）＝｛１−Ｆ（ｎ，１；ｔ）｝Ｎとなることから、１−Ｆ（ｎ，Ｎ；ｔ）＝｛１−Ｆ（１，１；ｔ）ｎ｝Ｎと表すことができる。図１１は、この式をもとに求めた、Ｎが５００である場合のＣｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良発生までの寿命（ストレスマイグレーション寿命という）と関数Ｆとの関係を示したものであり、ｎが１〜４である場合のそれぞれについて示している。図１１中において、ｎが１である場合とｎが２である場合とを関数Ｆが１×１０−３となるところで比較すると、ｎが２である場合のストレスマイグレーション寿命は、ｎが１である場合のストレスマイグレーション寿命から約１×１０２倍向上している。また、ｎが１である場合とｎが４である場合とを関数Ｆが１×１０−３となるところで比較すると、ｎが４である場合のストレスマイグレーション寿命は、ｎが１である場合のストレスマイグレーション寿命から約１×１０３倍向上しており、約１０年（８７６００時間）を実現することができる。 If the diameter of the plug 43P is substantially the same as the width of the Cu wiring 43 and the occurrence of a failure (conductivity failure) in the plug 43P between the Cu wiring 33W and the Cu wiring 43 is a completely independent event, the probability The failure probability when there are n plugs 43P is the nth power of the failure probability when there is one plug 43P. Therefore, when the cumulative failure rate (failure probability) when there are n plugs 43P is expressed by a function F of the number n of plugs 43P and the elapsed time t, F (n, 1; t) = F (1, 1; t) can be expressed as n . Further, when there are N combinations of the Cu wiring 33W and the Cu wiring 43 as described above in the semiconductor chip on which the semiconductor integrated circuit device according to the first embodiment is formed, the number N of the combinations is added to the function F. It can be added as a parameter and can be the cumulative defect rate of the semiconductor chip. That is, since 1−F (n, N; t) = {1−F (n, 1; t)} N , 1−F (n, N; t) = {1−F (1,1) T) n } N. FIG. 11 shows the function F obtained from this equation, the life until the occurrence of a conduction failure due to stress migration between the Cu wiring 33W and the Cu wiring 43 when N is 500, and the function F. These are shown for each of the cases where n is 1 to 4. In FIG. 11, comparing the case where n is 1 and the case where n is 2 where the function F is 1 × 10 −3 , the stress migration lifetime when n is 2 is n = 1. It is about 1 × 10 2 times higher than the stress migration lifetime in some cases. Further, comparing the case where n is 1 and the case where n is 4 where the function F is 1 × 10 −3 , the stress migration lifetime when n is 4 is the case where n is 1. The stress migration life is improved by about 1 × 10 3 times, and about 10 years (87600 hours) can be realized.

また、図１２は、上記ｎが１でありＮが２００００である場合の経過時間に対する累積不良率の実測値および上記の式をもとに求めた、ｎが２である場合の経過時間と関数Ｆとの関係を示したものである。この時、１枚の半導体ウェハ（半導体基板１）から、本実施の形態１の半導体集積回路装置が形成された半導体チップが１０８６個取得できるものとし、ＴＥＧ（Test Element Group）を用いた検査で測定できる−ｌｎ（１−Ｆ）の最小値は、１／１０８６（≒９×１０−４）としている。図１２に示すように、ｎが１である場合に、たとえばＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせのうちの約９０％以上においてストレスマイグレーションによる導通不良が発生していたとしても、ｎを２とすることによって、１枚の半導体ウェハ内においてはＣｕ配線３３ＷとＣｕ配線４３との間でのストレスマイグレーションによる導通不良発生の抑制が可能となる。 FIG. 12 shows the elapsed time and function when n is 2, which is obtained based on the measured value of the cumulative failure rate with respect to the elapsed time when n is 1 and N is 20000 and the above formula. The relationship with F is shown. At this time, it is assumed that 1086 semiconductor chips on which the semiconductor integrated circuit device of the first embodiment is formed can be obtained from one semiconductor wafer (semiconductor substrate 1), and an inspection using a TEG (Test Element Group) is performed. The minimum value of −ln (1-F) that can be measured is 1/1086 (≈9 × 10 −4 ). As shown in FIG. 12, when n is 1, for example, even if conduction failure due to stress migration occurs in about 90% or more of the combination of the Cu wiring 33W and the Cu wiring 43, n is set to 2. By doing so, it is possible to suppress the occurrence of conduction failure due to stress migration between the Cu wiring 33W and the Cu wiring 43 in one semiconductor wafer.

図１３は、主面（素子形成面）上に複数の上記Ｃｕ配線３３Ｗ、４３およびプラグ４３Ｐなどが形成された半導体基板１に対して、約２００℃の加熱を施すストレスマイグレーション試験を行った後におけるＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率と、抵抗変動率の測定点の累積度数との関係を示したものであり、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが１個配置された場合と２個配置された場合とのそれぞれについて示している。ここで、上記したＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせ数Ｎは、２００００であるとする。また、図１３〜図１７中では、プラグ４３Ｐについて２通りの形成パターン（パターンＡ、Ｂ）で形成した際の結果を示している。図１３に示すように、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが１個配置された場合（パターンＡ）には、抵抗変動率の測定点の累積度数の増加に対してＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率が大きく増加している。これは、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）が多数発生していることを示しているものである。一方、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが２個配置された場合（パターンＢ）には、抵抗変動率の測定点の累積度数の増加に対してＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率の変化は、プラグ４３Ｐが１個の場合に比べて大幅に小さい。これは、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）がほとんど発生していないことを示しているものである。すなわち、ストレスマイグレーション試験の結果からも、Ｃｕ配線３３ＷとＣｕ配線４３との間に複数個のプラグ４３Ｐを配置することにより、Ｃｕ配線３３ＷとＣｕ配線４３との間での導通不良（断線）を抑制できることがわかる。   FIG. 13 shows a state after performing a stress migration test in which the semiconductor substrate 1 on which a plurality of the Cu wirings 33W and 43, the plugs 43P and the like are formed on the main surface (element formation surface) is heated to about 200 ° C. 3 shows the relationship between the resistance variation rate between the Cu wiring 33W and the Cu wiring 43 and the cumulative frequency of the measurement points of the resistance variation rate. A plug 43P is provided between the Cu wiring 33W and the Cu wiring 43. The case where one is arranged and the case where two are arranged are shown. Here, it is assumed that the number N of combinations of the Cu wiring 33W and the Cu wiring 43 described above is 20000. 13 to 17 show the results when the plug 43P is formed with two formation patterns (patterns A and B). As shown in FIG. 13, when one plug 43P is arranged between the Cu wiring 33W and the Cu wiring 43 (pattern A), the Cu wiring is increased with respect to the increase in the cumulative frequency of the resistance fluctuation rate measurement points. The rate of resistance variation between 33W and the Cu wiring 43 is greatly increased. This indicates that many continuity failures (disconnections) occur between the Cu wiring 33W and the Cu wiring 43. On the other hand, when two plugs 43P are arranged between the Cu wiring 33W and the Cu wiring 43 (pattern B), the Cu wiring 33W and the Cu wiring 43 are increased with respect to an increase in the cumulative frequency of the resistance fluctuation rate measurement points. The change in the resistance fluctuation rate between the two is significantly smaller than that in the case of one plug 43P. This indicates that almost no conduction failure (disconnection) occurs between the Cu wiring 33W and the Cu wiring 43. That is, also from the result of the stress migration test, by disposing a plurality of plugs 43P between the Cu wiring 33W and the Cu wiring 43, conduction failure (disconnection) between the Cu wiring 33W and the Cu wiring 43 is prevented. It turns out that it can suppress.

図１４および図１５は、主面上に複数の上記Ｃｕ配線３３Ｗ、４３およびプラグ４３Ｐなどが形成された半導体基板１に対して、約２００℃の加熱を施すストレスマイグレーション試験を行った後におけるＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率と、抵抗変動率の測定点の累積度数との関係を示したものであり、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが１個配置された場合（パターンＡ）と２個配置された場合（パターンＢ）とのそれぞれについて示している。この時、Ｃｕ配線３３Ｗの幅は約５．２μｍであり、Ｃｕ配線４３の幅は０．１８μｍであり、上記したＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせ数Ｎは１２００である。また、図１４は、Ｃｕ配線３３Ｗの幅方向（Ｃｕ配線３３Ｗが延在する方向に直行する方向）の端部から約０．０９μｍのところにプラグ４３Ｐを配置した場合（パターンＡ）（プラグ４３Ｐが２個の場合には、Ｃｕ配線３３Ｗの幅方向の端部に近いプラグ４３Ｐまでの距離が約０．０９μｍの場合（パターンＢ））の結果について示したものである。一方、図１５は、Ｃｕ配線３３Ｗの幅方向の端部から約２．６μｍのところにプラグ４３Ｐを配置した場合（パターンＡ）（プラグ４３Ｐが２個の場合には、Ｃｕ配線３３Ｗの幅方向の端部に近いプラグ４３Ｐまでの距離が約２．６μｍの場合（パターンＢ））の結果について示したものである。図１５に示すように、Ｃｕ配線３３Ｗの幅方向の端部から約２．６μｍのところにプラグ４３Ｐを配置した場合には、抵抗変動率の測定点の累積度数の増加に対してＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率が大きく増加している。これは、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）が多数発生していることを示しているものである。一方、図１４に示すように、Ｃｕ配線３３Ｗの幅方向の端部から約０．０９μｍのところにプラグ４３Ｐを配置した場合には、図１５に示した場合に比べて抵抗変動率の測定点の累積度数の増加に対するＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率の増加量は大幅に小さくなっている。すなわち、図１４および図１５に示した結果より、プラグ４３Ｐの配置位置が、配線幅方向においてＣｕ配線３３Ｗの端部から離れ中央部に近づくに従って、Ｃｕ配線３３ＷとＣｕ配線４３との間でのストレスマイグレーションによる導通不良が増加することがわかる。   14 and 15 show the Cu after the stress migration test in which the semiconductor substrate 1 having a plurality of the Cu wirings 33W and 43 and the plugs 43P formed on the main surface is heated to about 200 ° C. The relationship between the resistance fluctuation rate between the wiring 33W and the Cu wiring 43 and the cumulative frequency at the measurement point of the resistance fluctuation rate is shown. One plug 43P is provided between the Cu wiring 33W and the Cu wiring 43. It shows each of the case of being arranged (pattern A) and the case of being arranged two (pattern B). At this time, the width of the Cu wiring 33W is about 5.2 μm, the width of the Cu wiring 43 is 0.18 μm, and the number N of combinations of the Cu wiring 33W and the Cu wiring 43 is 1200. FIG. 14 shows the case where the plug 43P is disposed at a position about 0.09 μm from the end in the width direction of the Cu wiring 33W (the direction orthogonal to the direction in which the Cu wiring 33W extends) (pattern A) (plug 43P In the case of two, the result when the distance to the plug 43P near the end in the width direction of the Cu wiring 33W is about 0.09 μm (pattern B)) is shown. On the other hand, FIG. 15 shows the case where the plug 43P is arranged at about 2.6 μm from the end in the width direction of the Cu wiring 33W (pattern A) (in the case of two plugs 43P, the width direction of the Cu wiring 33W). This shows the results when the distance to the plug 43P close to the end of this is about 2.6 μm (pattern B)). As shown in FIG. 15, when the plug 43P is arranged at about 2.6 μm from the end in the width direction of the Cu wiring 33W, the Cu wiring 33W is increased with respect to the increase in the cumulative frequency at the measurement point of the resistance variation rate. And the resistance fluctuation rate between the Cu wiring 43 are greatly increased. This indicates that many continuity failures (disconnections) occur between the Cu wiring 33W and the Cu wiring 43. On the other hand, as shown in FIG. 14, when the plug 43P is disposed at a position about 0.09 μm from the end in the width direction of the Cu wiring 33W, the measurement point of the resistance variation rate is compared with the case shown in FIG. The amount of increase in the resistance fluctuation rate between the Cu wiring 33W and the Cu wiring 43 with respect to the increase in the cumulative frequency is significantly reduced. That is, from the results shown in FIGS. 14 and 15, as the arrangement position of the plug 43 </ b> P moves away from the end of the Cu wiring 33 </ b> W in the wiring width direction and approaches the center, It can be seen that poor conduction due to stress migration increases.

図１６および図１７は、主面上に複数の上記Ｃｕ配線３３Ｗ、４３およびプラグ４３Ｐなどが形成された半導体基板１に対して、約２００℃の加熱を施すストレスマイグレーション試験を行った後におけるＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率と、抵抗変動率の測定点の累積度数との関係を示したものであり、Ｃｕ配線３３ＷとＣｕ配線４３との間にプラグ４３Ｐが１個配置された場合（パターンＡ）と２個配置された場合（パターンＢ）とのそれぞれについて示している。この時、Ｃｕ配線３３Ｗの幅は約５．２μｍであり、Ｃｕ配線４３の幅は０．１８μｍであり、上記したＣｕ配線３３ＷおよびＣｕ配線４３の組み合わせ数Ｎは１２００である。また、図１６はプラグ４３Ｐの径を約０．１８μｍとした場合の結果について示したものであり、図１７はプラグ４３Ｐの径を約０．３６μｍとした場合の結果について示したものである。図１６に示すように、プラグ４３Ｐの径を約０．１８μｍとした場合には、抵抗変動率の測定点の累積度数の増加に対してＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率が大きく増加している。これは、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良（断線）が多数発生していることを示しているものである。一方、図１７に示すように、プラグ４３Ｐの径を約０．３６μｍとした場合には、プラグ４３Ｐの径を約０．１８μｍとした場合に比べて抵抗変動率の測定点の累積度数の増加に対するＣｕ配線３３ＷとＣｕ配線４３との間の抵抗変動率の増加量は大幅に小さくなっている。すなわち、図１６および図１７に示した結果より、プラグ４３Ｐの径が大きくなるに従って、プラグ４３ＰとＣｕ配線３３Ｗとの接触面積が増大するので、Ｃｕ配線３３ＷとＣｕ配線４３との間においてストレスマイグレーションによる導通不良に対する耐性が強くなることがわかる。すなわち、プラグ４３Ｐの径が約０．３６μＭより小さくなるに従い、ストレスマイグレーションによる導通不良が発生しやすくなる。   FIGS. 16 and 17 show the Cu after the stress migration test in which the semiconductor substrate 1 having the plurality of Cu wirings 33W and 43 and the plugs 43P formed on the main surface is heated to about 200 ° C. The relationship between the resistance fluctuation rate between the wiring 33W and the Cu wiring 43 and the cumulative frequency at the measurement point of the resistance fluctuation rate is shown. One plug 43P is provided between the Cu wiring 33W and the Cu wiring 43. It shows each of the case of being arranged (pattern A) and the case of being arranged two (pattern B). At this time, the width of the Cu wiring 33W is about 5.2 μm, the width of the Cu wiring 43 is 0.18 μm, and the number N of combinations of the Cu wiring 33W and the Cu wiring 43 is 1200. FIG. 16 shows the result when the diameter of the plug 43P is about 0.18 μm, and FIG. 17 shows the result when the diameter of the plug 43P is about 0.36 μm. As shown in FIG. 16, when the diameter of the plug 43P is about 0.18 μm, the resistance fluctuation rate between the Cu wiring 33W and the Cu wiring 43 with respect to the increase of the cumulative frequency at the measurement point of the resistance fluctuation rate. Has increased significantly. This indicates that many continuity failures (disconnections) occur between the Cu wiring 33W and the Cu wiring 43. On the other hand, as shown in FIG. 17, when the diameter of the plug 43P is about 0.36 μm, the cumulative frequency of the measurement points of the resistance variation rate is increased compared to the case where the diameter of the plug 43P is about 0.18 μm. The amount of increase in the resistance fluctuation rate between the Cu wiring 33W and the Cu wiring 43 is significantly reduced. That is, from the results shown in FIG. 16 and FIG. 17, the contact area between the plug 43P and the Cu wiring 33W increases as the diameter of the plug 43P increases, so that stress migration occurs between the Cu wiring 33W and the Cu wiring 43. It turns out that the tolerance with respect to the conduction defect by becomes strong. That is, as the diameter of the plug 43P becomes smaller than about 0.36 μM, conduction failure due to stress migration tends to occur.

本実施の形態１においては、図１０〜図１７を用いて説明した各要素を考慮して、Ｃｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法について以下のような規定をする。なお、以下の規定中においては、特に断りのない限りＣｕ配線４３の幅は約０．１８μｍであり、プラグ４３Ｐの径も約０．１８μｍであるものとする。   In the first embodiment, in consideration of each element described with reference to FIGS. 10 to 17, the following definition is provided for a method of arranging the plug 43 </ b> P that connects the Cu wiring 33 </ b> W and the Cu wiring 43. In the following rules, the width of the Cu wiring 43 is about 0.18 μm and the diameter of the plug 43P is about 0.18 μm unless otherwise specified.

たとえば、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．９μｍ以下である場合には、プラグ４３Ｐは１個のみ配置する。前述したように、プラグ４３Ｐの径に対してＣｕ配線３３Ｗの幅が大きくなるに従って、ストレスマイグレーションによる導通不良が発生しやすくなるものであるから、Ｃｕ配線３３Ｗの幅が所定の値より小さい場合には、そのような導通不良の恐れも少ないことから、プラグ４３Ｐの配置数は１個のみとするものである。また、ストレスマイグレーションによる導通不良の原因となる空孔はＣｕ配線３３Ｗの膜中に多く存在し、プラグ４３ＰとＣｕ配線３３Ｗとの界面を中心として全方向から集まってくるものであるから、プラグ４３Ｐは、可能な限りＣｕ配線３３Ｗの幅方向における端部に近い位置（第１位置）で目外れのないようにＣｕ配線３３Ｗと接続するように配置する。これにより、そのプラグ４３Ｐの配置位置においては、Ｃｕ配線３３Ｗの幅方向における端部からの空隙の集中を防ぐことができるので、図１４および図１５を用いて前述したように、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。   For example, when the width of the Cu wiring 33W (including the Cu wiring 33N) is about 0.9 μm or less, only one plug 43P is disposed. As described above, since the conduction failure due to stress migration tends to occur as the width of the Cu wiring 33W increases with respect to the diameter of the plug 43P, when the width of the Cu wiring 33W is smaller than a predetermined value. Since there is little risk of such a conduction failure, the number of plugs 43P arranged is only one. Further, since there are many vacancies that cause conduction failure due to stress migration in the film of the Cu wiring 33W and gather from all directions around the interface between the plug 43P and the Cu wiring 33W, the plug 43P Are arranged so as to be connected to the Cu wiring 33W as close as possible to a position (first position) as close as possible to the end of the Cu wiring 33W in the width direction. As a result, in the arrangement position of the plug 43P, the concentration of voids from the end in the width direction of the Cu wiring 33W can be prevented. Therefore, as described above with reference to FIGS. Occurrence of poor conduction due to stress migration with the Cu wiring 43 can be suppressed.

たとえば、Ｃｕ配線３３Ｗの幅が約０．９μｍ以上かつ約１．４４μｍ未満である場合には、図１８および図１９に示すように、Ｃｕ配線３３Ｗ上にプラグ４３Ｐは２個以上配置する。なお、図１８および図１９は、プラグ４３Ｐを２個配置した場合について図示したものであり、図１９は、図１８中のＤ−Ｄ線に沿った断面を示したものである。また、図１８中において、Ｗ１はＣｕ配線４３の幅を示し、Ｗ２はプラグ４３Ｐの径を示し、Ｗ３は隣接するプラグ４３Ｐ間の距離を示し、Ｗ４はＣｕ配線４３の延在する方向（Ｘで示す方向）におけるプラグ４３ＰのＣｕ配線４３の端部からの配置余裕距離を示し、Ｗ５はＣｕ配線３３Ｗの幅を示し、Ｗ６はＣｕ配線３３Ｎの幅を示すものである。また、たとえばＷ３はプラグ４３Ｐの径と同様の約０．１８μｍとし、Ｗ４は約０．０６μｍとする。本実施の形態１において、Ｃｕ配線３３Ｗの幅が約０．９μｍ以上であり約１．４４μｍより小さい場合には、Ｃｕ配線３３Ｗと接続するプラグ４３Ｐを２個以上配置しても、本実施の形態１の半導体集積回路装置を形成するセルの大きさに与える影響は小さい。そのため、２個以上のＣｕ配線３３Ｗと接続するプラグ４３Ｐを容易に配置することができる。図１３を用いて前述したように、Ｃｕ配線３３Ｗの幅が大きくなり、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良（断線）が発生しやすくなることが懸念される場合でも、Ｃｕ配線３３ＷとＣｕ配線４３との間に２個以上のプラグ４３Ｐを配置することによって、ストレスマイグレーションによる導通不良の原因となる空隙の集合を複数のプラグ４３Ｐの配置箇所へ分散させることができるので、そのような導通不良の発生を防ぐことができる。すなわち、Ｃｕ配線３３ＷとＣｕ配線４３との間で導通不良を起こすまでの時間（ストレスマイグレーション寿命）を延ばすことができる。   For example, when the width of the Cu wiring 33W is about 0.9 μm or more and less than about 1.44 μm, two or more plugs 43P are arranged on the Cu wiring 33W as shown in FIGS. 18 and 19 show the case where two plugs 43P are arranged, and FIG. 19 shows a cross section taken along the line DD in FIG. In FIG. 18, W1 indicates the width of the Cu wiring 43, W2 indicates the diameter of the plug 43P, W3 indicates the distance between the adjacent plugs 43P, and W4 indicates the direction in which the Cu wiring 43 extends (X ) Indicates an arrangement margin distance of the plug 43P from the end of the Cu wiring 43, W5 indicates the width of the Cu wiring 33W, and W6 indicates the width of the Cu wiring 33N. For example, W3 is about 0.18 μm, which is the same as the diameter of the plug 43P, and W4 is about 0.06 μm. In the first embodiment, when the width of the Cu wiring 33W is about 0.9 μm or more and smaller than about 1.44 μm, even if two or more plugs 43P connected to the Cu wiring 33W are arranged, the present embodiment The influence on the size of the cell forming the semiconductor integrated circuit device of Mode 1 is small. Therefore, the plug 43P connected to two or more Cu wirings 33W can be easily arranged. As described above with reference to FIG. 13, even when there is a concern that the width of the Cu wiring 33 </ b> W becomes large and a conduction failure (disconnection) due to stress migration is likely to occur between the Cu wiring 33 </ b> W and the Cu wiring 43. By arranging two or more plugs 43P between the Cu wiring 33W and the Cu wiring 43, it is possible to disperse a set of gaps that cause conduction failure due to stress migration to a plurality of plug 43P arrangement positions. Therefore, occurrence of such a conduction failure can be prevented. That is, it is possible to extend the time (stress migration life) until a conduction failure occurs between the Cu wiring 33W and the Cu wiring 43.

また、ストレスマイグレーションによる導通不良の原因となる空孔は、プラグ４３ＰとＣｕ配線３３Ｗとの界面を中心としてＣｕ配線３３Ｗの膜中の全方向から集まってくるものであるから、プラグ４３Ｐのうちの１個は、可能な限りＣｕ配線３３Ｗの幅方向（Ｘで示す方向）における端部に近い位置で目外れのないようにＣｕ配線３３Ｗと接続するように配置する。すなわち、プラグ４３Ｐの口径の中心を、Ｃｕ配線３３Ｗの配線幅方向の中心部から合わせ余裕の１／２以上配線幅方向にずらして配置する。これにより、そのプラグ４３Ｐの配置位置においては、Ｃｕ配線３３Ｗの幅方向における端部からの空孔の集中を防ぐことができるので、図１４および図１５を用いて前述したように、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。   In addition, since the holes that cause conduction failure due to stress migration are gathered from all directions in the film of the Cu wiring 33W around the interface between the plug 43P and the Cu wiring 33W, One is arranged so as to be connected to the Cu wiring 33W as close as possible to a position near the end in the width direction (direction indicated by X) of the Cu wiring 33W as much as possible. That is, the center of the diameter of the plug 43P is shifted from the center in the wiring width direction of the Cu wiring 33W in the wiring width direction by a half or more of the alignment margin. Thereby, in the arrangement position of the plug 43P, the concentration of vacancies from the end in the width direction of the Cu wiring 33W can be prevented. Therefore, as described above with reference to FIGS. 14 and 15, the Cu wiring 33W It is possible to suppress the occurrence of conduction failure due to stress migration between the copper wiring 43 and the Cu wiring 43.

また、図２０に示すように、プラグ４３Ｐの両方を可能な限りＣｕ配線３３Ｗの配線幅方向（Ｘで示す方向）における両端部に近い位置で目外れのないようにＣｕ配線３３Ｗと接続するように配置する。すなわち、両方のプラグ４３Ｐのそれぞれの口径の中心をＣｕ配線３３Ｗの配線幅方向の中心部から合わせ余裕の１／２以上配線幅方向にずらして配置する。これにより、両方のプラグ４３Ｐの配置位置においては、Ｃｕ配線３３Ｗの配線幅方向における端部からの空孔の集中を防ぐことができるので、図１４および図１５を用いて前述したように、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。   In addition, as shown in FIG. 20, both plugs 43P are connected to the Cu wiring 33W so as to be as close as possible to the both ends in the wiring width direction (direction indicated by X) of the Cu wiring 33W as much as possible. To place. That is, the centers of the diameters of both plugs 43P are shifted from the center in the wiring width direction of the Cu wiring 33W in the wiring width direction by ½ or more of the alignment margin. Thereby, in the arrangement position of both the plugs 43P, the concentration of vacancies from the end in the wiring width direction of the Cu wiring 33W can be prevented. Therefore, as described above with reference to FIGS. It is possible to suppress the occurrence of a conduction failure due to stress migration between the wiring 33W and the Cu wiring 43.

図１８および図１９で図示したような２個のプラグ４３ＰをＣｕ配線３３Ｗ上に配置する代わりに、図２１および図２２に示すように、Ｃｕ配線３３Ｗ上に配置するプラグ４３Ｐは１個とし、そのプラグ４３ＰのＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１を拡大してもよい。この時、Ｗ２１については、Ｃｕ配線４３の幅Ｗ１の約２倍（約０．３６μｍ）とすることを例示できる。このように径を大きくしたプラグ４３Ｐを配置することにより、プラグ４３ＰとＣｕ配線３３Ｗとが接する面積を拡大できるので、図１６および図１７を用いて前述したように、プラグ４３ＰとＣｕ配線３３Ｗとの界面にストレスマイグレーションによって空孔が集中した場合でも、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を強くすることができる。それにより、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。図１８および図１９中においては、Ｗ２１をＷ１の約２倍とした場合について例示したが、Ｗ２１をさらに大きく設計してもよく、たとえば約３倍以上としてもよい（図２３参照）。   Instead of arranging the two plugs 43P as shown in FIGS. 18 and 19 on the Cu wiring 33W, as shown in FIGS. 21 and 22, the number of plugs 43P arranged on the Cu wiring 33W is one, The diameter W21 in the extending direction (direction indicated by X) of the Cu wiring 43 of the plug 43P may be enlarged. At this time, W21 can be exemplified as being about twice the width W1 of the Cu wiring 43 (about 0.36 μm). By arranging the plug 43P having a large diameter in this way, the area where the plug 43P and the Cu wiring 33W are in contact with each other can be increased. Therefore, as described above with reference to FIGS. 16 and 17, the plug 43P and the Cu wiring 33W Even when vacancies are concentrated at the interface due to stress migration, it is possible to increase the resistance against conduction failure due to stress migration between the Cu wiring 33W and the Cu wiring 43. Thereby, it is possible to suppress the occurrence of a conduction failure due to stress migration between the Cu wiring 33 </ b> W and the Cu wiring 43. 18 and 19 exemplify the case where W21 is about twice W1, but W21 may be designed to be larger, for example, about three times or more (see FIG. 23).

また、図２４に示すように、Ｃｕ配線３３Ｗ上において図２１〜図２３に示したようなＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１が拡大したプラグ４３ＰをＣｕ配線４３の延在する方向で複数個配置できる場合には、そのようにしてもよい。なお、図２３においては、プラグ４３Ｐを２個配置した場合について図示してある。この時、隣接するプラグ４３Ｐ間の距離は、図１８および図１９を用いて説明した場合と同様に約０．１８μｍとすることを例示できる。このように、Ｃｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１が拡大したプラグ４３ＰをＣｕ配線４３の延在する方向で複数個配置ことにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を、図２１〜図２３に示した場合よりさらに強くすることができる。   Further, as shown in FIG. 24, a plug 43P having an enlarged diameter W21 in the extending direction (direction indicated by X) of the Cu wiring 43 as shown in FIGS. In the case where a plurality of 43 can be arranged in the extending direction, it may be so. In FIG. 23, the case where two plugs 43P are arranged is shown. At this time, the distance between the adjacent plugs 43P can be exemplified as about 0.18 μm as in the case described with reference to FIGS. In this way, by arranging a plurality of plugs 43P having an enlarged diameter W21 in the direction in which the Cu wiring 43 extends (direction indicated by X) in the direction in which the Cu wiring 43 extends, the Cu wiring 33W and the Cu wiring 43 are arranged. The resistance against conduction failure due to stress migration between the two can be made even stronger than in the case shown in FIGS.

また、図２５に示すように、Ｃｕ配線３３Ｗ上においてＣｕ配線４３の幅を広げ、Ｃｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１が拡大したプラグ４３ＰをＣｕ配線４３の延在する方向で複数個配置したもの（図２３参照）を、さらにＣｕ配線３３Ｗの延在する方向（Ｙで示す方向）においても複数個配置してもよい。このようにＸで示す方向およびＹで示す方向のそれぞれについてプラグ４３Ｐを複数個配置する場合には、プラグ４３Ｐの配置位置の設計を手動で行うものとする。なお、図２５においては、Ｘで示す方向およびＹで示す方向のそれぞれについて、プラグ４３Ｐを２個ずつ配置した場合について図示してある。このようなプラグ４３Ｐの配置手段を用いることにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を、図２４に示した場合よりさらに強くすることができる。   Further, as shown in FIG. 25, the plug 43 </ b> P in which the width of the Cu wiring 43 is expanded on the Cu wiring 33 </ b> W and the diameter W <b> 21 in the extending direction of the Cu wiring 43 (direction indicated by X) is expanded. A plurality of elements arranged in the extending direction (see FIG. 23) may be further arranged in the extending direction (direction indicated by Y) of the Cu wiring 33W. When a plurality of plugs 43P are arranged in each of the direction indicated by X and the direction indicated by Y as described above, the arrangement position of the plug 43P is manually designed. In FIG. 25, two plugs 43P are arranged in each of the direction indicated by X and the direction indicated by Y. By using such an arrangement means of the plug 43P, the resistance against conduction failure due to stress migration between the Cu wiring 33W and the Cu wiring 43 can be further enhanced than the case shown in FIG.

また、図２６に示すように、Ｃｕ配線４３がＣｕ配線３３Ｗを跨ぐように延在するようにパターニングし、Ｃｕ配線４３の延在する方向（Ｘで示す方向）でのプラグ４３Ｐの径Ｗ２１をＣｕ配線３３Ｗの幅Ｗ５と同程度にまで拡大してもよい。このようなプラグ４３ＰをＣｕ配線３３Ｗ上に配置することにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を、図２１〜図２３に示した場合よりさらに強くすることができる。   Further, as shown in FIG. 26, patterning is performed so that the Cu wiring 43 extends across the Cu wiring 33W, and the diameter W21 of the plug 43P in the extending direction of the Cu wiring 43 (direction indicated by X) is set. You may expand to the same extent as the width W5 of Cu wiring 33W. By disposing such a plug 43P on the Cu wiring 33W, the resistance against conduction failure due to stress migration between the Cu wiring 33W and the Cu wiring 43 is made stronger than in the case shown in FIGS. Can do.

なお、本実施の形態１において、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．９μｍ以下である場合には、プラグ４３Ｐの配置数は１個のみとしているが、これに限定されるものではなく、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．６μｍ以上かつ０．９μｍ未満では、図１８および図１９に示すようにＣｕ配線３３Ｗ上にプラグ４３Ｐを２個配置してもよいし、図２１〜図２３に示すように、Ｃｕ配線３３Ｗ上に配置するプラグ４３Ｐは１個とし、そのプラグ４３ＰのＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１を拡大してもよい。   In the first embodiment, when the width of the Cu wiring 33W (including the Cu wiring 33N) is about 0.9 μm or less, the number of plugs 43P arranged is only one, but the present invention is not limited to this. If the width of the Cu wiring 33W (including the Cu wiring 33N) is about 0.6 μm or more and less than 0.9 μm, two plugs 43P are arranged on the Cu wiring 33W as shown in FIGS. Alternatively, as shown in FIGS. 21 to 23, the number of plugs 43P disposed on the Cu wiring 33W is one, and the plug 43P extends in the direction in which the Cu wiring 43 extends (direction indicated by X). The diameter W21 may be enlarged.

また、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．６μｍ未満では、図２７に示すようにＣｕ配線３３Ｗ上にプラグ４３ＰをＣｕ配線３３Ｗの延在する方向（Ｘで示す方向に垂直な方向）に２個以上配置してもよいし、図２８に示すようにＣｕ配線３３Ｗ上に配置するプラグ４３Ｐは１個とし、そのプラグ４３ＰのＣｕ配線３３Ｗの延在する方向（Ｘで示す方向に垂直な方向）での径Ｗ２１を拡大してもよい。なお、Ｃｕ配線３３Ｗ上を延在するＣｕ配線４３を、Ｃｕ配線３３Ｗの延在する方向にさらに延在して設け、３個以上複数のプラグ４３Ｐを配置してもよいし、プラグ４３Ｐは１個とし、そのプラグ４３ＰのＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１を拡大してもよい。それにより、Ｃｕ配線３３Ｗ（Ｃｕ配線３３Ｎも含む）の幅が約０．９μｍ以下である場合においても、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。   If the width of the Cu wiring 33W (including the Cu wiring 33N) is less than about 0.6 μm, the plug 43P is placed on the Cu wiring 33W in the direction in which the Cu wiring 33W extends (the direction indicated by X) as shown in FIG. Two or more may be arranged in the vertical direction), and as shown in FIG. 28, one plug 43P is arranged on the Cu wiring 33W, and the direction in which the Cu wiring 33W of the plug 43P extends (X The diameter W21 in the direction perpendicular to the direction shown may be enlarged. The Cu wiring 43 extending on the Cu wiring 33W may be further extended in the direction in which the Cu wiring 33W extends, and a plurality of plugs 43P may be arranged. The diameter W21 of the plug 43P in the direction in which the Cu wiring 43 extends (direction indicated by X) may be enlarged. Thereby, even when the width of the Cu wiring 33W (including the Cu wiring 33N) is about 0.9 μm or less, the occurrence of a conduction failure due to stress migration between the Cu wiring 33W and the Cu wiring 43 is suppressed. be able to.

Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合には、たとえば図２９に示すように、Ｃｕ配線３３Ｗ上にプラグ４３Ｐは４個以上配置する。なお、図２９は、プラグ４３Ｐを４個配置した場合について図示したものである。本実施の形態１において、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合には、Ｃｕ配線３３Ｗと接続するプラグ４３Ｐを４個以上配置しても、本実施の形態１の半導体集積回路装置を形成するセルの大きさに与える影響は小さい。そのため、４個以上のＣｕ配線３３Ｗと接続するプラグ４３Ｐを容易に配置することができる。このように、下層のＣｕ配線３３Ｗの幅が大きくなった場合には、それに合わせてＣｕ配線３３Ｗと接続するプラグ４３Ｐの配置数を増やすことにより、図１８および図１９を用いて前述した場合と同様の効果を得ることができる。   When the width of the Cu wiring 33W is about 1.44 μm or more, for example, as shown in FIG. 29, four or more plugs 43P are arranged on the Cu wiring 33W. FIG. 29 illustrates the case where four plugs 43P are arranged. In the first embodiment, when the width of the Cu wiring 33W is about 1.44 μm or more, the semiconductor integrated circuit of the first embodiment can be provided even if four or more plugs 43P connected to the Cu wiring 33W are arranged. The effect on the size of the cells forming the device is small. Therefore, the plug 43P connected to four or more Cu wirings 33W can be easily arranged. As described above, when the width of the lower layer Cu wiring 33W is increased, the number of plugs 43P connected to the Cu wiring 33W is increased in accordance with the width, and the case described above with reference to FIGS. Similar effects can be obtained.

また、図３０に示すように、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合にも、図２１〜図２３を用いて前述したようなＣｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１が拡大したプラグ４３ＰをＣｕ配線４３の延在する方向で複数個配置してもよい。それにより、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合にも、図２１〜図２３を用いて前述した場合と同様の効果を得ることができる。   Further, as shown in FIG. 30, even when the width of the Cu wiring 33W is about 1.44 μm or more, the extending direction (indicated by X) of the Cu wiring 43 as described above with reference to FIGS. A plurality of plugs 43 </ b> P having an enlarged diameter W <b> 21 in the direction) may be arranged in the direction in which the Cu wiring 43 extends. Thereby, even when the width of the Cu wiring 33W is about 1.44 μm or more, the same effect as that described above with reference to FIGS. 21 to 23 can be obtained.

Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合には、４個以上のプラグ４３ＰをＣｕ配線３３Ｗ上にてＣｕ配線４３の延在する方向（Ｘで示す方向）に沿って一列に配置する以外の手段を用いてもよい。たとえば、図３１に示すように、Ｃｕ配線３３Ｗ上においてＣｕ配線４３の幅を広げ、Ｃｕ配線４３の延在する方向およびＣｕ配線３３Ｗの延在する方向（Ｘで示す方向）のそれぞれにおいてプラグ４３Ｐを複数個配置するものである。なお、図３１においては、Ｘで示す方向およびＹで示す方向のそれぞれについて、プラグ４３Ｐを２個ずつ配置した場合について図示してある。この時、Ｘで示す方向における隣接するプラグ４３Ｐ間の距離Ｗ３はプラグ４３Ｐの径と同程度とし、Ｙで示す方向における隣接するプラグ４３Ｐ間の距離はＣｕ配線３３Ｎ上におけるＣｕ配線４３の幅と同程度とすることを例示できる。このようにプラグ４３Ｐを配置することによっても、図２９に示した場合と同様の効果を得ることができる。   When the width of the Cu wiring 33W is about 1.44 μm or more, four or more plugs 43P are arranged in a line on the Cu wiring 33W along the direction in which the Cu wiring 43 extends (direction indicated by X). Other means may be used. For example, as shown in FIG. 31, the width of the Cu wiring 43 is increased on the Cu wiring 33W, and the plug 43P is extended in each of the extending direction of the Cu wiring 43 and the extending direction of the Cu wiring 33W (direction indicated by X). Are arranged. FIG. 31 shows a case where two plugs 43P are arranged in each of the direction indicated by X and the direction indicated by Y. At this time, the distance W3 between the adjacent plugs 43P in the direction indicated by X is approximately the same as the diameter of the plug 43P, and the distance between the adjacent plugs 43P in the direction indicated by Y is the width of the Cu wiring 43 on the Cu wiring 33N. It can be illustrated to be the same level. By arranging the plug 43P in this way, the same effect as that shown in FIG. 29 can be obtained.

また、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合においても、図２５を用いて前述した場合と同様のプラグ４３Ｐの配置手段を用いることができる（図３２参照）。それにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良に対する耐性を、図３０に示した場合よりさらに強くすることができる。   Further, even when the width of the Cu wiring 33W is about 1.44 μm or more, the same plug 43P arrangement means as described above with reference to FIG. 25 can be used (see FIG. 32). Thereby, the resistance against the conduction failure due to the stress migration between the Cu wiring 33W and the Cu wiring 43 can be made stronger than the case shown in FIG.

また、Ｃｕ配線３３Ｗの幅が約１．４４μｍ以上である場合においては、図３３に示すように、Ｃｕ配線３３Ｗ上においてＣｕ配線４３の幅を広げ、Ｃｕ配線４３の延在する方向（Ｘで示す方向）での径Ｗ２１およびＣｕ配線３３Ｗの延在する方向（Ｙで示す方向）での径Ｗ２２が拡大したプラグ４３ＰをＣｕ配線３３Ｗ上に配置してもよい。この時、Ｗ２１およびＷ２２は、Ｃｕ配線３３Ｎ上に配置されたプラグ４３Ｐの径Ｗ２の約２倍以上とすることを例示できる。このようにプラグ４３Ｐを配置することによっても、図２９〜図３２を用いて前述した場合と同様の効果を得ることができる。   When the width of the Cu wiring 33W is about 1.44 μm or more, as shown in FIG. 33, the width of the Cu wiring 43 is increased on the Cu wiring 33W, and the direction in which the Cu wiring 43 extends (X A plug 43P having an enlarged diameter W21 in the direction (indicated direction) and a diameter W22 in the extending direction (indicated by Y) of the Cu wiring 33W may be disposed on the Cu wiring 33W. At this time, W21 and W22 can be exemplified as being about twice or more the diameter W2 of the plug 43P disposed on the Cu wiring 33N. By arranging the plug 43P in this way, the same effects as those described above with reference to FIGS. 29 to 32 can be obtained.

また、本発明者らが行った実験によれば、本実施の形態１におけるＣｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法は、プラグ４３Ｐの底部の径が０．２μｍ程度以下である場合に特に有効であることがわかった。   Further, according to the experiment conducted by the present inventors, the method for arranging the plug 43P for connecting the Cu wiring 33W and the Cu wiring 43 in the first embodiment has a bottom diameter of the plug 43P of about 0.2 μm or less. It was found to be particularly effective when.

ここで、本実施の形態１に示す図２１、２３、２４、２５、２６、３０、３２、３３のような接続孔の形状において、実際にこのような大きな径を形成する場合には、エッチングされる層（ここでは層間絶縁膜３６）とエッチングストッパとなる層（ここでは炭窒化シリコン膜３５）との間で選択比が小さくなる恐れがある。すなわち、図２６に示されるような径がＷ５とＷ２の接続孔を同時に形成する場合、Ｗ２の接続孔が開口する前にＷ５の接続孔が開口され、その後Ｗ２の接続孔が開口するまでエッチングを続けるとオーバーエッチとなり、Ｗ５の接続孔下、またはその周辺までもエッチングしてしまうという問題が発生する。このエッチングの選択比はエッチングされる層３６、エッチングストッパ層３５の材料やドライエッチングの条件にも起因するため、一般的に径の大きさのみでは定義できないが、この選択比は５以上が必要であり、この選択比が満たされる範囲で接続孔の径を大きくするならば、ストレスマイグレーションによる導通不良に対する耐性を高めるのに有効な手段であることは前述した通りである。   Here, in the case of actually forming such a large diameter in the shape of the connection hole as shown in FIGS. 21, 23, 24, 25, 26, 30, 32, and 33 shown in the first embodiment, the etching is performed. There is a possibility that the selection ratio between the layer to be formed (here, the interlayer insulating film 36) and the layer serving as an etching stopper (here, the silicon carbonitride film 35) becomes small. That is, when the connection holes having the diameters W5 and W2 as shown in FIG. 26 are formed at the same time, etching is performed until the connection hole of W5 is opened before the connection hole of W2 is opened, and then the connection hole of W2 is opened. If this is continued, overetching occurs, and there is a problem that etching is performed under the W5 connection hole or in the vicinity thereof. Since the etching selectivity depends on the material of the layer 36 and the etching stopper layer 35 to be etched and the dry etching conditions, it cannot generally be defined only by the size of the diameter, but this selectivity should be 5 or more. As described above, if the diameter of the connection hole is increased within a range in which this selection ratio is satisfied, it is an effective means for increasing the resistance to the conduction failure due to stress migration.

なお、図示は省略するが、図７および図８を用いて説明した工程の後、前述した工程を繰り返し、第３層目のＣｕ配線４３の上部に単層または複数層のＣｕ配線を形成することにより、本実施の形態１の半導体集積回路装置を製造する。   Although illustration is omitted, after the steps described with reference to FIGS. 7 and 8, the above-described steps are repeated to form a single layer or a plurality of layers of Cu wires on the third layer Cu wires 43. Thus, the semiconductor integrated circuit device of the first embodiment is manufactured.

なお、特に限定はされないが、第３層目のＣｕ配線よりも上層のＣｕ配線層において、それらの配線層間を接続するプラグの口径が０．５μｍ以上の場合、配線層間を接続するプラグは、電流密度等が許す範囲内等他の事情により複数個プラグを設ける必要がある場合以外は一つで構成される。   Although not particularly limited, in the Cu wiring layer that is an upper layer than the Cu wiring of the third layer, when the diameter of the plug that connects these wiring layers is 0.5 μm or more, the plug that connects the wiring layers is Unless there is a need to provide a plurality of plugs for other reasons, such as within the range allowed by the current density, etc., one plug is used.

また、特に限定はされないが、後述するように、たとえば第２および第３層目のＣｕ配線において、高集積化のために信号配線は約０．１８μｍの配線幅で形成され、約０．１８μｍ以上の太い配線幅を有する配線としては、基準電圧（Ｖｓｓ）または電源電圧（Ｖｄｄ）を供給する電源配線がある。   Although not particularly limited, as described later, for example, in the second and third layer Cu wirings, the signal wiring is formed with a wiring width of about 0.18 μm for high integration, and about 0.18 μm. As the wiring having the above-described thick wiring width, there is a power supply wiring for supplying a reference voltage (Vss) or a power supply voltage (Vdd).

（実施の形態２）
図３４は本実施の形態２の半導体集積回路装置の製造工程中の要部平面図であり、図３５は図３４中に示すＥ−Ｅ線およびＦ−Ｆ線のそれぞれに沿った断面図を示したものである。 (Embodiment 2)
FIG. 34 is a plan view of the main part of the semiconductor integrated circuit device according to the second embodiment during the manufacturing process, and FIG. 35 is a cross-sectional view taken along lines EE and FF shown in FIG. It is shown.

本実施の形態２の半導体集積回路装置の製造工程は、修正用の回路Ｒを有すること以外前記実施の形態１の半導体集積回路装置の製造工程とほぼ同様であるが、図３４および図３５に示すように、プラグ４３ＰおよびＣｕ配線４３を形成する工程時にプラグ（第１プラグ）４３ＰＲおよびＣｕ配線（第２埋め込み配線）４３Ｒも形成するものである。本実施の形態２においては、たとえば本実施の形態２の半導体集積回路装置を製造し回路動作のテストを行う一連の製造工程にて回路設計上の欠陥が発生した場合に、回路接続を修正するために修正用の回路Ｒが予め半導体集積回路装置に形成されている。すなわち、回路動作のテスト後にマスクパターンを変更し、配線に対して切断・接続処理することによってその欠陥によって不良となった回路（配線）を半導体集積回路装置から電気的に切り離したり、回路接続を修正するため修正用の回路Ｒを電気的に接続できるように、第３層目のＣｕ配線４３Ｒについては予め冗長な設計がなされている。また、そのような切断・接続処理を考慮して、Ｃｕ配線４３Ｒはできるだけ上層の配線として形成することが好ましく、第３層目の埋め込み配線であるＣｕ配線４３Ｒを用いている。たとえば、図３４および図３６に例示するように、修正用の回路Ｒは、使用しないときはフローティングになるのを避ける目的で、修正用の回路Ｒの入力（ＭＩＳＦＥＴＱｎ、Ｑｐのゲート電極）は、Ｃｕ配線４３ＲによりＣｕ配線３３Ｗ（電源配線（Ｖｄｄ））に電気的に接続され、電位が固定されている。   The manufacturing process of the semiconductor integrated circuit device of the second embodiment is almost the same as the manufacturing process of the semiconductor integrated circuit device of the first embodiment except that the correction circuit R is provided. As shown, a plug (first plug) 43PR and a Cu wiring (second embedded wiring) 43R are also formed during the process of forming the plug 43P and the Cu wiring 43. In the second embodiment, for example, when a circuit design defect occurs in a series of manufacturing processes in which the semiconductor integrated circuit device of the second embodiment is manufactured and the circuit operation is tested, the circuit connection is corrected. For this purpose, a correction circuit R is formed in advance in the semiconductor integrated circuit device. That is, by changing the mask pattern after the circuit operation test and cutting / connecting the wiring, the circuit (wiring) that is defective due to the defect is electrically disconnected from the semiconductor integrated circuit device, or the circuit connection is made. A redundant design is made in advance for the third-layer Cu wiring 43R so that the correction circuit R can be electrically connected for correction. In consideration of such disconnection / connection processing, the Cu wiring 43R is preferably formed as an upper layer wiring as much as possible, and a Cu wiring 43R which is a third-layer embedded wiring is used. For example, as illustrated in FIGS. 34 and 36, the correction circuit R has an input (gate electrodes of MISFETs Qn and Qp) for the purpose of avoiding floating when not in use. The Cu wiring 43R is electrically connected to the Cu wiring 33W (power supply wiring (Vdd)), and the potential is fixed.

Ｃｕ配線４３Ｒは、プラグ４３ＰＲを介してＣｕ配線３３Ｗと電気的に接続している。ここで、本実施の形態２においては、Ｃｕ配線３３Ｗは基準電位（Ｖｓｓ）または電源電位（Ｖｄｄ）をＭＩＳＦＥＴＱｐ、Ｑｎまたはｐ型ウェル５およびｎ型ウェル６に供給する電源配線を形成する。そのため、Ｃｕ配線３３Ｗと電気的に接続しているＣｕ配線４３Ｒの電位は固定される。それにより、たとえば本実施の形態２の半導体集積回路装置のスターティング時において、Ｃｕ配線４３Ｒに大電流が流れてしまうことを防ぐことができるので、Ｃｕ配線４３Ｒを可能な限り細い幅で形成することが可能となる。すなわち、Ｃｕ配線４３Ｒの幅はＣｕ配線３３Ｗの幅に比べて相対的に狭くなることから、本実施の形態２におけるＣｕ配線３３ＷとＣｕ配線４３Ｒとを接続するプラグ４３ＰＲの配置方法については、前記実施の形態１において図１８〜図３３を用いて説明したＣｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法と同様の規定を行う。それにより、本実施の形態２においても、前記実施の形態１と同様に、Ｃｕ配線３３ＷとＣｕ配線４３Ｒとの間におけるストレスマイグレーションによる導通不良（断線）の発生を抑制することが可能となる。   The Cu wiring 43R is electrically connected to the Cu wiring 33W through the plug 43PR. Here, in the second embodiment, the Cu wiring 33W forms a power supply wiring for supplying the reference potential (Vss) or the power supply potential (Vdd) to the MISFETs Qp, Qn or the p-type well 5 and the n-type well 6. Therefore, the potential of the Cu wiring 43R that is electrically connected to the Cu wiring 33W is fixed. Thereby, for example, at the time of starting the semiconductor integrated circuit device according to the second embodiment, it is possible to prevent a large current from flowing through the Cu wiring 43R. Therefore, the Cu wiring 43R is formed with the smallest possible width. It becomes possible. That is, since the width of the Cu wiring 43R is relatively narrower than the width of the Cu wiring 33W, the arrangement method of the plug 43PR for connecting the Cu wiring 33W and the Cu wiring 43R in the second embodiment is described above. The same definition as the method of arranging the plug 43P for connecting the Cu wiring 33W and the Cu wiring 43 described with reference to FIGS. 18 to 33 in the first embodiment is performed. Thereby, also in the second embodiment, as in the first embodiment, it is possible to suppress the occurrence of conduction failure (disconnection) due to stress migration between the Cu wiring 33W and the Cu wiring 43R.

（実施の形態３）
図３７は本実施の形態３の半導体集積回路装置の製造工程中の要部平面図である。 (Embodiment 3)
FIG. 37 is a fragmentary plan view of the semiconductor integrated circuit device according to the third embodiment during the manufacturing process.

本実施の形態３の半導体集積回路装置の製造工程は、前記実施の形態１および２の半導体集積回路装置の製造工程とほぼ同様である。本実施の形態３においては、たとえば本実施の形態３の半導体集積回路装置を形成するセルＣＥＬＬの配列上に配置され基準（接地）電位へ電気的に接続されている電源幹線である複数のＣｕ配線３３Ｗ間において電位差が生じてしまうことを防ぐために、Ｃｕ配線３３Ｗの上層に配置されたＣｕ配線４３を用いてそれら複数のＣｕ配線３３Ｗを電気的に接続する。すなわち、Ｃｕ配線４３を複数のＣｕ配線３３Ｗの補助電源配線として用いるものである。   The manufacturing process of the semiconductor integrated circuit device according to the third embodiment is substantially the same as the manufacturing process of the semiconductor integrated circuit device according to the first and second embodiments. In the third embodiment, for example, a plurality of Cus that are power supply trunks that are arranged on the array of cells CELL forming the semiconductor integrated circuit device of the third embodiment and are electrically connected to a reference (ground) potential. In order to prevent a potential difference from occurring between the wirings 33W, the Cu wirings 33W are electrically connected using the Cu wirings 43 disposed in the upper layer of the Cu wiring 33W. That is, the Cu wiring 43 is used as an auxiliary power wiring for the plurality of Cu wirings 33W.

上記したように、本実施の形態３における上記Ｃｕ配線４３は補助電源配線である。また、本実施の形態３の半導体集積回路装置が形成された半導体チップの面積を小さくする目的から、Ｃｕ配線４３を含む配線の配置密度を増加させる必要がある。そのため、補助電源配線となるＣｕ配線４３は、可能な限り細い幅で形成することになる。すなわち、Ｃｕ配線４３の幅はＣｕ配線３３Ｗの幅に比べて相対的に狭くなることから、本実施の形態３におけるＣｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法については、前記実施の形態１において図１８〜図３３を用いて説明したＣｕ配線３３ＷとＣｕ配線４３とを接続するプラグ４３Ｐの配置方法と同様の規定を行う。それにより、本実施の形態３においても、前記実施の形態１と同様に、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良（断線）の発生を抑制することが可能となる。   As described above, the Cu wiring 43 in the third embodiment is an auxiliary power supply wiring. Further, in order to reduce the area of the semiconductor chip on which the semiconductor integrated circuit device according to the third embodiment is formed, it is necessary to increase the arrangement density of the wiring including the Cu wiring 43. Therefore, the Cu wiring 43 serving as the auxiliary power supply wiring is formed with the smallest possible width. That is, since the width of the Cu wiring 43 is relatively narrower than the width of the Cu wiring 33W, the arrangement method of the plug 43P for connecting the Cu wiring 33W and the Cu wiring 43 in the third embodiment is described above. The same definition as the method of arranging the plug 43P for connecting the Cu wiring 33W and the Cu wiring 43 described with reference to FIGS. 18 to 33 in the first embodiment is performed. Thereby, also in the third embodiment, it is possible to suppress the occurrence of conduction failure (disconnection) due to stress migration between the Cu wiring 33W and the Cu wiring 43, as in the first embodiment.

上記のような本実施の形態３においても、前記実施の形態１および前記実施の形態２と同様の効果を得ることができる。   Also in the third embodiment as described above, the same effect as in the first embodiment and the second embodiment can be obtained.

（実施の形態４）
図３８は本実施の形態４の半導体集積回路装置の製造工程中の要部平面図である。 (Embodiment 4)
FIG. 38 is a fragmentary plan view of the semiconductor integrated circuit device according to the fourth embodiment during the manufacturing process.

本実施の形態４の半導体集積回路装置の製造工程は、前記実施の形態１〜３の半導体集積回路装置の製造工程とほぼ同様である。本実施の形態４においては、たとえば前記実施の形態１の場合に比べて相対的に大きな電流をＣｕ配線４３に導通させる目的で、Ｃｕ配線４３の幅を前記実施の形態１にて示したＣｕ配線４３（図８および図９参照）の幅より相対的に大きく形成するものである。ここで、本実施の形態４において、Ｃｕ配線３３Ｗ、４３の幅は、約３μｍとする。このような場合、Ｃｕ配線３３ＷとＣｕ配線４３とを電気的に接続するプラグ４３Ｐは、平面においてが重なる領域にて可能な限り狭い間隔で配置可能な個数分個配置する。たとえば、径が約０．６μｍのプラグ４３ＰをＣｕ配線４３の延在する方向（Ｘで示す方向）およびＣｕ配線３３Ｗの延在する方向（Ｙで示す方向）のそれぞれについて２個ずつ配置するものである。Ｃｕ配線３３ＷとＣｕ配線４３との間に、Ｃｕ配線３３ＷおよびＣｕ配線４３の幅に対して相対的に小さい径を有するプラグ４３Ｐを１個のみしか配置しない場合には、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良（断線）の発生が懸念されるが、上記のような本実施の形態４のプラグ４３Ｐの配置手段を用いることにより、そのような不具合を防ぐことが可能となる。   The manufacturing process of the semiconductor integrated circuit device according to the fourth embodiment is substantially the same as the manufacturing process of the semiconductor integrated circuit device according to the first to third embodiments. In the fourth embodiment, for example, the width of the Cu wiring 43 is set to the Cu shown in the first embodiment for the purpose of conducting a relatively large current to the Cu wiring 43 as compared with the first embodiment. The wiring 43 (see FIGS. 8 and 9) is formed to be relatively larger than the width. Here, in the fourth embodiment, the width of the Cu wirings 33W and 43 is about 3 μm. In such a case, as many plugs 43P that electrically connect the Cu wirings 33W and the Cu wirings 43 as the number of plugs 43P that can be arranged at the narrowest possible interval in the overlapping region on the plane. For example, two plugs 43P having a diameter of about 0.6 μm are arranged in each of the extending direction of Cu wiring 43 (direction indicated by X) and the extending direction of Cu wiring 33W (direction indicated by Y). It is. When only one plug 43P having a relatively small diameter relative to the width of the Cu wiring 33W and the Cu wiring 43 is disposed between the Cu wiring 33W and the Cu wiring 43, the Cu wiring 33W and the Cu wiring Although there is a concern about the occurrence of poor conduction (disconnection) due to stress migration with 43, such a problem can be prevented by using the means for arranging the plug 43P of the fourth embodiment as described above. It becomes.

また、図３９に示すように、Ｃｕ配線３３Ｗが電源幹線である場合には、Ｃｕ配線３３ＷおよびＣｕ配線４３の幅を図３８に示した場合よりもさらに大きく形成する。この時、そのＣｕ配線３３ＷおよびＣｕ配線４３の幅は、約１７μｍとすることを例示できる。このような場合、プラグ４３Ｐを図３８を用いて説明した場合よりもさらに多数個配置するものである。たとえば、径が約０．６μｍのプラグ４３ＰをＣｕ配線４３の延在する方向（Ｘで示す方向）およびＣｕ配線３３Ｗの延在する方向（Ｙで示す方向）のそれぞれについて１５個ずつ配置するものである。このように、Ｃｕ配線３３ＷおよびＣｕ配線４３の幅が大きくなった場合でも、それに合わせてＣｕ配線３３ＷとＣｕ配線４３とを電気的に接続するプラグ４３Ｐの配置個数を増やすことにより、Ｃｕ配線３３ＷとＣｕ配線４３との間におけるストレスマイグレーションによる導通不良（断線）の発生を抑制することができる。   As shown in FIG. 39, when the Cu wiring 33W is a power supply trunk line, the widths of the Cu wiring 33W and the Cu wiring 43 are made larger than those shown in FIG. At this time, the width of the Cu wiring 33W and the Cu wiring 43 can be exemplified as about 17 μm. In such a case, a larger number of plugs 43P are arranged than in the case described with reference to FIG. For example, 15 plugs 43P having a diameter of about 0.6 μm are arranged in each of the extending direction of the Cu wiring 43 (direction indicated by X) and the extending direction of the Cu wiring 33W (direction indicated by Y). It is. As described above, even when the widths of the Cu wiring 33W and the Cu wiring 43 are increased, the number of the plugs 43P that electrically connect the Cu wiring 33W and the Cu wiring 43 is increased accordingly, thereby increasing the Cu wiring 33W. Occurrence of poor conduction (disconnection) due to stress migration between the copper wiring 43 and the Cu wiring 43 can be suppressed.

上記のような本実施の形態４においても、前記実施の形態１〜３と同様の効果を得ることができる。   Also in the fourth embodiment as described above, the same effects as in the first to third embodiments can be obtained.

（実施の形態５）
図４０は本実施の形態５の半導体集積回路装置の製造工程中の要部平面図である。 (Embodiment 5)
FIG. 40 is a plan view of relevant parts of the semiconductor integrated circuit device according to the fifth embodiment during the manufacturing process.

本実施の形態５の半導体集積回路装置の製造工程は、前記実施の形態１〜４の半導体集積回路装置の製造工程とほぼ同様である。また、本実施の形態５においては、各配線およびプラグのレイアウト設計をコンピュータにより自動的に行うものである。たとえば、図４０中に示すＹ方向に延在し間隔ＰＸで配列された複数の配線格子線（第１配線格子線）ＬＬ１とＸ方向に延在し間隔ＰＹで配列された複数の配線格子線（第２配線格子線）ＬＬ２とが設定され、Ｃｕ配線３３Ｗ、３３Ｎはその幅方向の中心が配線格子線ＬＬ１上に配置されるように設計され、Ｃｕ配線４３はその幅方向の中心が配線格子線ＬＬ２上に配置されるように設計されるものである。この時、コンピュータを用いてプラグ４３Ｐの配置位置を自動的に設定すると、プラグ４３Ｐは、その中心が配線格子線ＬＬ１と配線格子線ＬＬ２との交点に配置されることになるが、本実施の形態５では、Ｃｕ配線３３Ｎに比べて相対的に幅の大きいＣｕ配線３３Ｗ上に配置されるプラグ４３Ｐの配置位置の設定については、コンピュータによる自動設定を行わずに手動で行うものとする。すなわち、プラグ４３Ｐの中心が配線格子線ＬＬ１上に配置されないようにプラグ４３Ｐの配置位置を設定するものである。この時、プラグ４３Ｐの中心と配線格子線ＬＬ１とを、プラグ４３Ｐの形成位置合わせ余裕となる必要最小限の距離以上（たとえばプラグ４３Ｐの径の１／２程度以上）離間させ、平面においてプラグ４３Ｐの配置位置をＣｕ配線３３Ｗの幅方向における端部へ近づける。また、プラグ４３Ｐは、可能な限りＣｕ配線３３Ｗの幅方向における端部に近い位置で目外れのないようにＣｕ配線３３Ｗと接続するように配置する。ストレスマイグレーションによる導通不良の原因となる空孔はＣｕ配線３３Ｗの膜中に多く存在し、プラグ４３ＰとＣｕ配線３３Ｗとの界面を中心として全方向から集まってくるものであるが、このようなプラグ４３Ｐの配置位置においては、Ｃｕ配線３３Ｗの幅方向における端部からの空孔の集中を防ぐことができる。それにより、Ｃｕ配線３３ＷとＣｕ配線４３との間でストレスマイグレーションによる導通不良が発生することを抑制することができる。   The manufacturing process of the semiconductor integrated circuit device according to the fifth embodiment is substantially the same as the manufacturing process of the semiconductor integrated circuit device according to the first to fourth embodiments. In the fifth embodiment, the layout design of each wiring and plug is automatically performed by a computer. For example, a plurality of wiring grid lines (first wiring grid lines) LL1 extending in the Y direction and arranged at intervals PX and a plurality of wiring grid lines extending in the X direction and arranged at intervals PY shown in FIG. (Second wiring grid line) LL2 is set, Cu wirings 33W and 33N are designed such that the center in the width direction is arranged on the wiring grid line LL1, and Cu wiring 43 is the wiring center in the width direction. It is designed to be arranged on the grid line LL2. At this time, if the arrangement position of the plug 43P is automatically set using a computer, the center of the plug 43P is arranged at the intersection of the wiring grid line LL1 and the wiring grid line LL2. In the fifth embodiment, the setting of the arrangement position of the plug 43P arranged on the Cu wiring 33W having a relatively larger width than the Cu wiring 33N is performed manually without performing automatic setting by a computer. That is, the arrangement position of the plug 43P is set so that the center of the plug 43P is not arranged on the wiring grid line LL1. At this time, the center of the plug 43P and the wiring grid line LL1 are separated from each other by a necessary minimum distance (for example, about ½ or more of the diameter of the plug 43P) to provide a margin for forming the plug 43P. Is placed closer to the end in the width direction of the Cu wiring 33W. Further, the plug 43P is arranged so as to be connected to the Cu wiring 33W so as to be as close as possible to a position as close as possible to the end in the width direction of the Cu wiring 33W. There are many vacancies that cause conduction failure due to stress migration in the film of the Cu wiring 33W and gather from all directions around the interface between the plug 43P and the Cu wiring 33W. At the position of 43P, it is possible to prevent the concentration of holes from the end in the width direction of the Cu wiring 33W. Thereby, it is possible to suppress the occurrence of a conduction failure due to stress migration between the Cu wiring 33 </ b> W and the Cu wiring 43.

上記のような本実施の形態５においても、前記実施の形態１〜４と同様の効果を得ることができる。   In the fifth embodiment as described above, the same effects as in the first to fourth embodiments can be obtained.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.

前記実施の形態１〜５のそれぞれを、他の実施の形態１〜５の一つまたは２以上の複数と組み合わせてもよい。   Each of the first to fifth embodiments may be combined with one or more of two or more of the first to fifth embodiments.

前記実施の形態においては、本発明をＣＭＯＳ−ＬＳＩにおける埋め込み配線（Ｃｕ配線）および埋め込み配線間を接続するプラグの製造工程に適用した場合について例示したが、ＣＭＯＳ−ＬＳＩ以外にもＳＲＡＭ（Static Random Access Memory）における埋め込み配線および埋め込み配線間を接続するプラグの製造工程に適用してもよい。   In the above-described embodiment, the case where the present invention is applied to the manufacturing process of the embedded wiring (Cu wiring) and the plug connecting the embedded wiring in the CMOS-LSI is exemplified. However, in addition to the CMOS-LSI, SRAM (Static Random The present invention may be applied to a manufacturing process of a buried wiring in an access memory) and a plug for connecting the buried wiring.

上記実施の形態によって得られる効果を簡単に説明すれば以下の通りである。
（１）絶縁膜をエッチングして形成した配線溝にＣｕを主成分とする導電性膜を埋め込んでなる埋め込み配線を複数層に渡って形成する際に、下層の埋め込み配線（第１埋め込み配線）と上層の埋め込み配線（第２埋め込み配線）とを電気的に接続するプラグ（第１プラグ）を複数個配置することにより、１個のプラグと下層の埋め込み配線との界面にストレスマイグレーションによる空孔の集中を防ぐことができるので、下層の埋め込み配線と上層の埋め込み配線との間での導通不良を防ぐことができる。
（２）絶縁膜をエッチングして形成した配線溝にＣｕを主成分とする導電性膜を埋め込んでなる埋め込み配線を複数層に渡って形成する際に、下層の埋め込み配線（第１埋め込み配線）と上層の埋め込み配線（第２埋め込み配線）とを電気的に接続するプラグ（第１プラグ）の径を拡大し、プラグと下層の配線とが接する面積を拡大することにより、プラグと下層の埋め込み配線との界面にストレスマイグレーションによって空孔が集中した場合でも、下層の埋め込み配線と上層の埋め込み配線との間での導通不良を防ぐことができる。
（３）絶縁膜をエッチングして形成した配線溝にＣｕを主成分とする導電性膜を埋め込んでなる埋め込み配線を複数層に渡って形成する際に、下層の埋め込み配線（第１埋め込み配線）と上層の埋め込み配線（第２埋め込み配線）とを電気的に接続するプラグ（第１プラグ）を下層の埋め込み配線の端部に近い位置で下層の埋め込み配線と接続させることによって、ストレスマイグレーションによってプラグと下層の埋め込み配線との界面に集中する空孔の量を低減できるので、下層の埋め込み配線と上層の埋め込み配線との間での導通不良を防ぐことができる。 The effect obtained by the above embodiment will be briefly described as follows.
(1) When a buried wiring formed by embedding a conductive film containing Cu as a main component in a wiring groove formed by etching an insulating film is formed over a plurality of layers, a lower buried wiring (first buried wiring) By placing a plurality of plugs (first plugs) for electrically connecting the upper layer embedded wiring (second embedded wiring) and the upper layer embedded wiring (second embedded wiring), pores due to stress migration are formed at the interface between one plug and the lower embedded wiring. Therefore, it is possible to prevent a conduction failure between the buried wiring in the lower layer and the buried wiring in the upper layer.
(2) When a buried wiring formed by embedding a conductive film containing Cu as a main component in a wiring groove formed by etching an insulating film is formed over a plurality of layers, a lower-layer buried wiring (first buried wiring) By enlarging the diameter of the plug (first plug) that electrically connects the upper-layer embedded wiring (second embedded wiring) and the area where the plug and the lower-layer wiring are in contact with each other, Even when vacancies are concentrated at the interface with the wiring due to stress migration, it is possible to prevent conduction failure between the lower-layer embedded wiring and the upper-layer embedded wiring.
(3) When a buried wiring formed by embedding a conductive film mainly composed of Cu in a wiring groove formed by etching an insulating film is formed over a plurality of layers, a buried wiring (first buried wiring) in a lower layer By connecting a plug (first plug) for electrically connecting the upper embedded wiring (second embedded wiring) to the lower embedded wiring at a position close to the end of the lower embedded wiring, the plug is formed by stress migration. Since the amount of vacancies concentrated at the interface between the lower embedded wiring and the lower embedded wiring can be reduced, it is possible to prevent poor conduction between the lower embedded wiring and the upper embedded wiring.

１ 半導体基板
３ 素子分離領域
４ ｎ型アイソレーション領域
５ ｐ型ウエル
６ ｎ型ウエル
７ ゲート酸化膜
８ ゲート電極
１１ ｎ＋型半導体領域（ソース、ドレイン）
１２ ｐ＋型半導体領域（ソース、ドレイン）
１２Ａ ｐ型引き出し層
１３ シリサイド層
１５ 窒化シリコン膜
１６ 酸化シリコン膜
１７ コンタクトホール
１８ プラグ
１９ 炭化シリコン膜
２０ 層間絶縁膜
２２ 配線溝
２４ 埋め込み配線
２４Ａ バリアメタル膜
２４Ｂ Ｗ膜
２５ 炭窒化シリコン膜
２６ 層間絶縁膜
２８ 炭化シリコン膜（第１絶縁膜）
２９ 層間絶縁膜（第１絶縁膜）
３１ 接続孔（第１孔部）
３２ 配線溝（第１配線溝、第３配線溝）
３３Ａ バリアメタル膜
３３Ｂ Ｃｕ膜（第１導電性膜）
３３Ｐ プラグ
３３Ｎ Ｃｕ配線（第３埋め込み配線）
３３Ｗ Ｃｕ配線（第１埋め込み配線）
３５ 炭窒化シリコン膜（第２絶縁膜）
３６ 層間絶縁膜（第２絶縁膜）
３８ 炭化シリコン膜（第３絶縁膜）
３９ 層間絶縁膜（第３絶縁膜）
４１ 接続孔（第１孔部）
４２ 配線溝（第２配線溝）
４３ Ｃｕ配線（第２埋め込み配線）
４３Ａ バリアメタル膜
４３Ｂ Ｃｕ膜（第３導電性膜）
４３Ｐ プラグ（第１プラグ、第２プラグ）
４３ＰＲ プラグ（第１プラグ）
４３Ｒ Ｃｕ配線（第２埋め込み配線）
ＣＥＬＬ セル
ＬＬ１ 配線格子線（第１配線格子線）
ＬＬ２ 配線格子線（第２配線格子線）
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｒ 修正用の回路 1 semiconductor substrate 3 element isolation region 4 n-type isolation region 5 p-type well 6 n-type well 7 gate oxide film 8 gate electrode 11 n + -type semiconductor region (source, drain)
12 p + type semiconductor region (source, drain)
12A p-type lead layer 13 silicide layer 15 silicon nitride film 16 silicon oxide film 17 contact hole 18 plug 19 silicon carbide film 20 interlayer insulating film 22 wiring trench 24 buried wiring 24A barrier metal film 24B W film 25 silicon carbonitride film 26 interlayer insulating Film 28 Silicon carbide film (first insulating film)
29 Interlayer insulation film (first insulation film)
31 Connection hole (first hole)
32 wiring groove (first wiring groove, third wiring groove)
33A barrier metal film 33B Cu film (first conductive film)
33P plug 33N Cu wiring (third embedded wiring)
33W Cu wiring (first embedded wiring)
35 Silicon carbonitride film (second insulating film)
36 Interlayer insulation film (second insulation film)
38 Silicon carbide film (third insulating film)
39 Interlayer insulation film (3rd insulation film)
41 Connection hole (first hole)
42 Wiring groove (second wiring groove)
43 Cu wiring (second embedded wiring)
43A barrier metal film 43B Cu film (third conductive film)
43P plug (first plug, second plug)
43PR plug (first plug)
43R Cu wiring (second embedded wiring)
CELL cell LL1 wiring grid line (first wiring grid line)
LL2 wiring grid line (second wiring grid line)
Qn n-channel MISFET
Qp p-channel MISFET
R Correction circuit

Claims (13)

半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜に形成され、且つ、第１方向に延在する第１配線溝および第３配線溝と、
前記第１配線溝の内部および前記第３配線溝の内部に、第１導体膜が埋め込まれて形成された第１配線および第３配線と、
前記第１層間絶縁膜上、前記第１配線上および前記第３配線上に形成され、且つ、前記第１配線および前記第３配線と接するように形成された第１キャップ絶縁膜と、
前記第１キャップ絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜に形成され、且つ、前記第１方向と直交する第２方向に延在する第２配線溝と、
前記第１キャップ絶縁膜および前記第２層間絶縁膜に形成され、且つ、前記第１配線と前記第２配線溝とを接続する第１孔部および前記第３配線と前記第２配線溝とを接続する第２孔部と、
前記第２配線溝の内部、前記第１孔部の内部および前記第２孔部の内部に第２導体膜が埋め込まれて一体化形成された第２配線、第１プラグおよび第２プラグと、
を有する半導体集積回路装置であって、
前記第１導体膜および前記第２導体膜は、メッキ法によって形成された銅を主成分とする膜を含んで形成されており、
前記第１キャップ絶縁膜は、前記第２層間絶縁膜中に銅の拡散を防止する機能を備えた膜であり、
前記第２方向において、前記第１配線は前記第３配線に近い一方の端部と、前記第３配線から遠い他方の端部とを有し、
前記第１プラグの径は、前記第１方向および前記第２方向における長さが等しく、
前記第２プラグの径は、前記第１方向および前記第２方向における長さが等しく、
前記第２方向において、前記第１プラグは、前記第１プラグの中心から前記第１配線の前記一方の端部までの距離が前記第１プラグの径の１／２以内である第１距離となるように配置されており、且つ、前記第１プラグの中心から前記第１配線の前記他方の端部までの距離が、前記第１距離よりも長い第２距離となるように配置されており、
前記第２方向において、前記第３配線は前記第１配線に近い一方の端部と、前記第１配線から遠い他方の端部とを有し、
前記第２方向において、前記第２プラグは、前記第２プラグの中心から前記第３配線の前記一方の端部までの距離が前記第２プラグの径の１／２以内である第３距離となるように配置されており、且つ、前記第２プラグの中心から前記第３配線の前記他方の端部までの距離が、前記第３距離よりも長い第４距離となるように配置されており、
前記第２配線の前記第１方向における幅は、前記第１プラグが１つのみ配置可能な幅であり、
前記第１配線の前記第２方向における幅は、前記第２配線の前記第１方向における前記幅よりも大きいことを特徴とする半導体集積回路装置。 A first interlayer insulating film formed on the semiconductor substrate;
A first wiring groove and a third wiring groove formed in the first interlayer insulating film and extending in the first direction;
A first wiring and a third wiring formed by embedding a first conductor film in the first wiring groove and in the third wiring groove;
A first cap insulating film formed on the first interlayer insulating film, on the first wiring and on the third wiring, and in contact with the first wiring and the third wiring;
A second interlayer insulating film formed on the first cap insulating film;
A second wiring groove formed in the second interlayer insulating film and extending in a second direction orthogonal to the first direction;
A first hole formed in the first cap insulating film and the second interlayer insulating film, and connecting the first wiring and the second wiring groove; the third wiring; and the second wiring groove. A second hole to be connected;
A second wiring, a first plug and a second plug, which are integrally formed by embedding a second conductor film in the second wiring groove, in the first hole, and in the second hole;
A semiconductor integrated circuit device comprising:
The first conductor film and the second conductor film are formed including a film mainly composed of copper formed by a plating method,
The first cap insulating film is a film having a function of preventing diffusion of copper in the second interlayer insulating film,
In the second direction, the first wiring has one end close to the third wiring and the other end far from the third wiring;
The diameter of the first plug is equal in length in the first direction and the second direction,
The diameter of the second plug is equal in length in the first direction and the second direction,
In the second direction, the first plug has a first distance in which a distance from the center of the first plug to the one end of the first wiring is within a half of the diameter of the first plug; And the distance from the center of the first plug to the other end of the first wiring is a second distance that is longer than the first distance. ,
In the second direction, the third wiring has one end close to the first wiring and the other end far from the first wiring;
In the second direction, the second plug has a third distance in which a distance from the center of the second plug to the one end of the third wiring is within a half of the diameter of the second plug; And the distance from the center of the second plug to the other end of the third wiring is a fourth distance that is longer than the third distance. ,
The width of the second wiring in the first direction is a width in which only one first plug can be arranged,
The width of the first wiring in the second direction is larger than the width of the second wiring in the first direction. 請求項１記載の半導体集積回路装置であって、
前記第２方向において、前記第１プラグの端部は、前記第１配線の一方の端部と同位置に配置されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1,
In the second direction, an end portion of the first plug is disposed at the same position as one end portion of the first wiring. 請求項１または２記載の半導体集積回路装置であって、
前記第１プラグの径は、前記第１方向における前記第２配線の幅と等しいことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1 or 2,
The semiconductor integrated circuit device according to claim 1, wherein a diameter of the first plug is equal to a width of the second wiring in the first direction. 半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜に形成され、且つ、第１方向に延在する第１配線溝および第３配線溝と、
前記第１配線溝の内部および前記第３配線溝の内部に、第１導体膜が埋め込まれて形成された第１配線および第３配線と、
前記第１層間絶縁膜上、前記第１配線上および前記第３配線上に形成された第１キャップ絶縁膜と、
前記第１キャップ絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜に形成され、且つ、前記第１方向と直交する第２方向に延在する第２配線溝と、
前記第１キャップ絶縁膜および前記第２層間絶縁膜に形成され、且つ、前記第１配線と前記第２配線溝とを接続する複数の第１孔部および前記第３配線と前記第２配線溝とを接続する第２孔部と、
前記第２配線溝の内部、前記複数の第１孔部の内部および前記第２孔部の内部に第２導体膜が埋め込まれて形成された第２配線、複数の第１プラグおよび第２プラグと、
を有する半導体集積回路装置であって、
前記第１導体膜および前記第２導体膜は、メッキ法によって形成された銅を主成分とする膜を含んで形成されており、
前記第１キャップ絶縁膜は、前記第２層間絶縁膜中に銅の拡散を防止する機能を備えた膜であり、
前記第２方向において、前記第１配線は前記第３配線に近い一方の端部と、前記第３配線から遠い他方の端部とを有し、
前記複数の第１プラグの径は、それぞれ、前記第１方向および前記第２方向における長さが等しく、
前記第２プラグの径は、それぞれ、前記第１方向および前記第２方向における長さが等しく、
前記第２方向において、前記複数の第１プラグのうち前記第１配線の一方の端部に最も近い第１プラグは、前記第１配線の前記一方の端部に最も近い第１プラグの中心から前記第１配線の前記一方の端部までの距離が前記第１プラグの径の１／２以内である第１距離となるように配置されており、
前記第２方向において、前記複数の第１プラグのうち前記第１配線の前記他方の端部に最も近い第１プラグは、前記第１配線の他方の端部に最も近い第１プラグの中心から前記第１配線の一方の端部までの距離が、前記第１距離よりも長い第２距離となるように配置されており、
前記第２方向において、前記第３配線は前記第１配線に近い一方の端部と、前記第１配線から遠い他方の端部とを有し、
前記第２方向において、前記第２プラグは、前記第２プラグの中心から前記第３配線の前記一方の端部までの距離が、前記第２プラグの径の１／２以内である第３距離となるように配置されており、且つ、前記第２プラグの中心から前記第３配線の前記他方の端部までの距離が、前記第３距離よりも長い第４距離となるように配置されており、
前記第２配線の前記第１方向における幅は、前記第１プラグが１つのみ配置可能な幅であり、
前記第１配線の前記第２方向における幅は、前記第２配線の前記第１方向における前記幅よりも大きく、且つ、前記第１プラグが２つ以上配置可能な幅であることを特徴とする半導体集積回路装置。 A first interlayer insulating film formed on the semiconductor substrate;
A first wiring groove and a third wiring groove formed in the first interlayer insulating film and extending in the first direction;
A first wiring and a third wiring formed by embedding a first conductor film in the first wiring groove and in the third wiring groove;
A first cap insulating film formed on the first interlayer insulating film, on the first wiring and on the third wiring;
A second interlayer insulating film formed on the first cap insulating film;
A second wiring groove formed in the second interlayer insulating film and extending in a second direction orthogonal to the first direction;
A plurality of first holes formed in the first cap insulating film and the second interlayer insulating film, and connecting the first wiring and the second wiring groove, and the third wiring and the second wiring groove. A second hole connecting the
A second wiring formed by embedding a second conductor film in the second wiring trench, in the plurality of first holes, and in the second hole, a plurality of first plugs, and a second plug; When,
A semiconductor integrated circuit device comprising:
The first conductor film and the second conductor film are formed including a film mainly composed of copper formed by a plating method,
The first cap insulating film is a film having a function of preventing diffusion of copper in the second interlayer insulating film,
In the second direction, the first wiring has one end close to the third wiring and the other end far from the third wiring;
The diameters of the plurality of first plugs are equal in length in the first direction and the second direction,
The diameters of the second plugs are equal in length in the first direction and the second direction,
In the second direction, of the plurality of first plugs, the first plug closest to one end of the first wiring is from the center of the first plug closest to the one end of the first wiring. The distance to the one end of the first wiring is arranged to be a first distance that is within a half of the diameter of the first plug,
In the second direction, of the plurality of first plugs, the first plug closest to the other end of the first wiring is from the center of the first plug closest to the other end of the first wiring. The distance to one end of the first wiring is arranged to be a second distance longer than the first distance,
In the second direction, the third wiring has one end close to the first wiring and the other end far from the first wiring;
In the second direction, the second plug has a third distance in which a distance from the center of the second plug to the one end of the third wiring is within a half of the diameter of the second plug. And the distance from the center of the second plug to the other end of the third wiring is a fourth distance that is longer than the third distance. And
The width of the second wiring in the first direction is a width in which only one first plug can be arranged,
The width of the first wiring in the second direction is larger than the width of the second wiring in the first direction, and the width is such that two or more first plugs can be arranged. Semiconductor integrated circuit device. 請求項４記載の半導体集積回路装置であって、
前記第１距離は、前記複数の第１プラグ間の間隔よりも短いことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 4,
The semiconductor integrated circuit device, wherein the first distance is shorter than an interval between the plurality of first plugs. 請求項４または５記載の半導体集積回路装置であって、
前記第２距離は、前記複数の第１プラグ間の間隔よりも長いことを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 4, wherein:
The semiconductor integrated circuit device, wherein the second distance is longer than an interval between the plurality of first plugs. 請求項４〜６のいずれか１項に記載の半導体集積回路装置であって、
前記複数の第１プラグ間の間隔は、前記第１プラグの径と等しいことを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device according to any one of claims 4 to 6,
2. A semiconductor integrated circuit device according to claim 1, wherein an interval between the plurality of first plugs is equal to a diameter of the first plug. 請求項４〜７のいずれか１項に記載の半導体集積回路装置であって、
前記第２方向において、前記複数の第１プラグのうち前記第１配線の前記一方の端部に最も近い前記第１プラグの端部は、前記第１配線の前記一方の端部と同位置に配置されていることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device according to any one of claims 4 to 7,
In the second direction, the end of the first plug that is closest to the one end of the first wiring among the plurality of first plugs is located at the same position as the one end of the first wiring. A semiconductor integrated circuit device which is arranged. 請求項４〜８のいずれか１項に記載の半導体集積回路装置であって、
前記複数の第１プラグの径は、それぞれ、前記第１方向における前記第２配線の前記幅と等しいことを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device according to any one of claims 4 to 8,
A diameter of each of the plurality of first plugs is equal to the width of the second wiring in the first direction. 請求項１〜９のいずれか１項に記載の半導体集積回路装置であって、
前記第１導電膜および前記第２導電膜は、前記銅を主成分とする膜と、バリアメタル膜との積層膜で形成されていることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device according to any one of claims 1 to 9,
The semiconductor integrated circuit device, wherein the first conductive film and the second conductive film are formed of a laminated film of a film containing copper as a main component and a barrier metal film. 請求項１０記載の半導体集積回路装置であって、
前記バリアメタル膜は、ＴｉＮ膜、ＷＮ膜、ＴａＮ膜、ＴｉＳｉＮ膜またはＴａ膜のいずれかで形成されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 10, comprising:
The semiconductor integrated circuit device, wherein the barrier metal film is formed of any one of a TiN film, a WN film, a TaN film, a TiSiN film, and a Ta film. 請求項１〜１１のいずれか１項に記載の半導体集積回路装置であって、
前記第１配線は電源配線であることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to any one of claims 1 to 11,
The semiconductor integrated circuit device, wherein the first wiring is a power supply wiring. 請求項１〜１２のいずれか１項に記載の半導体集積回路装置であって、
前記第１層間絶縁膜および前記第２層間絶縁膜は、酸化シリコンよりも誘電率の低い膜であることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device according to any one of claims 1 to 12,
The semiconductor integrated circuit device, wherein the first interlayer insulating film and the second interlayer insulating film are films having a dielectric constant lower than that of silicon oxide.
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