JP2009152389A

JP2009152389A - Semiconductor device and method of manufacturing the same

Info

Publication number: JP2009152389A
Application number: JP2007328880A
Authority: JP
Inventors: Soichi Yamazaki; 崎壮一山; Koji Yamakawa; 川晃司山; Yoshinori Kumura; 村芳典玖
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-12-20
Filing date: 2007-12-20
Publication date: 2009-07-09

Abstract

PROBLEM TO BE SOLVED: To provide a novel structure such that a capacitor is formed on a contact plug. SOLUTION: A semiconductor device includes a substrate, the contact plug buried in a contact hole above the substrate, a lower electrode formed on the contact plug and has a portion buried in the contact hole, a first capacitor insulating film formed on a portion of the lower electrode, a second capacitor insulating film formed on the other portion of the lower electrode, a first upper electrode formed on the first capacitor insulating film, and a second upper electrode formed on the second capacitor insulating film. COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

強誘電体キャパシタは、強誘電体を利用したキャパシタ絶縁膜を具備するキャパシタである。強誘電体キャパシタの例として、スタック型の強誘電体キャパシタが挙げられる。スタック型の強誘電体キャパシタは通常、上部電極と、下部電極と、キャパシタ絶縁膜である強誘電体膜とを具備する。また、強誘電体キャパシタを利用したメモリは、強誘電体メモリと呼ばれる。近年、ＦｅＲＡＭと呼ばれる強誘電体メモリの開発が進展している。ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、強誘電体キャパシタを利用したＲＡＭ（Random Access Memory）である。 A ferroelectric capacitor is a capacitor having a capacitor insulating film using a ferroelectric. An example of the ferroelectric capacitor is a stack type ferroelectric capacitor. A stacked ferroelectric capacitor usually includes an upper electrode, a lower electrode, and a ferroelectric film that is a capacitor insulating film. A memory using a ferroelectric capacitor is called a ferroelectric memory. In recent years, development of a ferroelectric memory called FeRAM has progressed. An FeRAM (Ferroelectric Random Access Memory) is a RAM (Random Access Memory) using a ferroelectric capacitor.

近年、ＦｅＲＡＭの大容量化、高集積化が進んでいる。これに伴い、ＦｅＲＡＭでは、強誘電体キャパシタセルの微細化が必要となっている。強誘電体キャパシタサイズをサブミクロンサイズ以下に縮小するためには、より精密なＲＩＥ加工を行う必要がある。 In recent years, FeRAM has been increased in capacity and integration. Accordingly, in FeRAM, it is necessary to miniaturize ferroelectric capacitor cells. In order to reduce the size of the ferroelectric capacitor to a submicron size or less, it is necessary to perform more precise RIE processing.

強誘電体キャパシタの上部電極と強誘電体膜と下部電極は、１マスクエッチングにより加工することができる。１マスクエッチングでは、上部電極と強誘電体膜と下部電極とを１つの共通のハードマスクを利用して一括的に加工する。よって、１マスクエッチングによれば、工程の複雑化やマスクのあわせずれの発生等を回避して、キャパシタの微細化を実現することができる。これは特に、Ｃｈａｉｎ−ＦｅＲＡＭ構造のＦｅＲＡＭに対して効果的である。Ｃｈａｉｎ−ＦｅＲＡＭ構造では、１つの下部電極を２つのキャパシタが共有するため、隣接するキャパシタ同士の距離を短くすることができる。よって、Ｃｈａｉｎ−ＦｅＲＡＭ構造によればさらに、キャパシタの高密度化を促進することができる。Ｃｈａｉｎ−ＦｅＲＡＭ構造を採用する場合には、コンタクトプラグ上に下部電極材料を堆積し、下部電極材料上に強誘電体材料を堆積し、強誘電体材料上に上部電極材料を堆積し、上部電極材料上にＡｌ酸化膜やＳｉ酸化膜等のハードマスクを形成し、上部電極材料と強誘電体材料と下部電極材料とをＲＩＥで一括的に加工することで、コンタクトプラグ上にキャパシタを形成することができる。コンタクトプラグ上にキャパシタが形成されるような構造を、ＣＯＰ（Capacitor On Plug）構造と呼ぶ。 The upper electrode, the ferroelectric film, and the lower electrode of the ferroelectric capacitor can be processed by one mask etching. In one-mask etching, the upper electrode, the ferroelectric film, and the lower electrode are collectively processed using one common hard mask. Therefore, according to the one-mask etching, it is possible to avoid the complication of the process and the occurrence of misalignment of the mask, and the miniaturization of the capacitor. This is particularly effective for an FeRAM having a Chain-FeRAM structure. In the Chain-FeRAM structure, since two capacitors share one lower electrode, the distance between adjacent capacitors can be shortened. Therefore, according to the Chain-FeRAM structure, it is possible to further increase the density of the capacitor. When the Chain-FeRAM structure is adopted, a lower electrode material is deposited on the contact plug, a ferroelectric material is deposited on the lower electrode material, an upper electrode material is deposited on the ferroelectric material, and the upper electrode is deposited. A hard mask such as an Al oxide film or Si oxide film is formed on the material, and the capacitor is formed on the contact plug by processing the upper electrode material, the ferroelectric material, and the lower electrode material together by RIE. be able to. A structure in which a capacitor is formed on a contact plug is called a COP (Capacitor On Plug) structure.

このように、１マスクエッチングをＣｈａｉｎ−ＦｅＲＡＭ構造に適用すれば、キャパシタの微細化、高密度化を達成することができる。しかしながら、１マスクエッチングをＣｈａｉｎ−ＦｅＲＡＭ構造に適用すると、ＣＯＰ構造において、コンタクトプラグ上の下部電極が薄くなるという問題が生じる。この場合、キャパシタ形成後の熱工程（キャパシタの特性回復アニール、各種膜の緻密化アニール等）で、コンタクトプラグが酸化してしまう可能性がある。コンタクトプラグの酸化は、コンタクト不良やＡｌ酸化膜等の水素保護膜のカバレッジ劣化等を引き起こし、デバイス動作不良をもたらす可能性がある。 Thus, if one-mask etching is applied to the Chain-FeRAM structure, it is possible to achieve miniaturization and higher density of the capacitor. However, when one-mask etching is applied to the Chain-FeRAM structure, there is a problem that the lower electrode on the contact plug becomes thin in the COP structure. In this case, the contact plug may be oxidized in a thermal process (capacitor characteristic recovery annealing, densification annealing of various films, etc.) after the capacitor is formed. Contact plug oxidation may cause contact failure, coverage deterioration of a hydrogen protective film such as an Al oxide film, and the like, leading to device operation failure.

特許文献１には、強誘電体メモリが開示されている。当該強誘電体メモリは、基板と、前記基板の上方に形成されたコンタクトプラグと、前記コンタクトプラグ上に形成された導電性水素バリア膜と、前記導電性水素バリア膜上に形成された第１及び第２の強誘電体キャパシタとを具備している。当該第１及び第２の強誘電体キャパシタは、スタック型の強誘電体キャパシタとなっている。
特開２００５−３３２８６５号公報 Patent Document 1 discloses a ferroelectric memory. The ferroelectric memory includes a substrate, a contact plug formed above the substrate, a conductive hydrogen barrier film formed on the contact plug, and a first formed on the conductive hydrogen barrier film. And a second ferroelectric capacitor. The first and second ferroelectric capacitors are stacked ferroelectric capacitors.
JP 2005-332865 A

本発明は、コンタクトプラグ上にキャパシタが形成されるような構造に関して、新たな構造を提供することを課題とする。 An object of the present invention is to provide a new structure for a structure in which a capacitor is formed on a contact plug.

本発明の実施例は例えば、基板と、前記基板の上方のコンタクトホールに埋め込まれたコンタクトプラグと、前記コンタクトプラグ上に形成されており、前記コンタクトホールに埋め込まれた部分を有する下部電極と、前記下部電極の一部分上に形成された第１のキャパシタ絶縁膜と、前記下部電極の他の部分上に形成された第２のキャパシタ絶縁膜と、前記第１のキャパシタ絶縁膜上に形成された第１の上部電極と、前記第２のキャパシタ絶縁膜上に形成された第２の上部電極と、を備えることを特徴とする半導体装置である。 Embodiments of the present invention include, for example, a substrate, a contact plug embedded in a contact hole above the substrate, a lower electrode formed on the contact plug and having a portion embedded in the contact hole, A first capacitor insulating film formed on a portion of the lower electrode; a second capacitor insulating film formed on another portion of the lower electrode; and formed on the first capacitor insulating film. A semiconductor device comprising: a first upper electrode; and a second upper electrode formed on the second capacitor insulating film.

本発明の実施例は例えば、基板の上方にコンタクトホールを形成し、前記コンタクトホールにコンタクトプラグを埋め込み、前記コンタクトホールに埋め込まれた前記コンタクトプラグをリセスし、前記コンタクトプラグ上に下部電極を形成するための下部電極材料を、前記コンタクトプラグ上に堆積し、前記下部電極上に第１及び第２のキャパシタ絶縁膜を形成するための絶縁材料を、前記下部電極材料上に堆積し、前記第１及び第２のキャパシタ絶縁膜上にそれぞれ第１及び第２の上部電極を形成するための上部電極材料を、前記絶縁材料上に堆積し、前記上部電極材料を加工して、前記第１及び第２の上部電極を形成し、前記絶縁材料を加工して、前記第１及び第２のキャパシタ絶縁膜を形成し、前記下部電極材料を加工して、前記コンタクトホールに埋め込まれた部分を有する前記下部電極を形成する、ことを特徴とする半導体装置の製造方法である。 In an embodiment of the present invention, for example, a contact hole is formed above a substrate, a contact plug is embedded in the contact hole, the contact plug embedded in the contact hole is recessed, and a lower electrode is formed on the contact plug. A lower electrode material is deposited on the contact plug, and an insulating material is formed on the lower electrode material to form first and second capacitor insulating films on the lower electrode; An upper electrode material for forming first and second upper electrodes on the first and second capacitor insulating films is deposited on the insulating material, the upper electrode material is processed, and the first and second upper electrodes are processed. Forming a second upper electrode; processing the insulating material; forming the first and second capacitor insulating films; processing the lower electrode material; Forming said lower electrode having a burried in contact holes, it is a manufacturing method of a semiconductor device according to claim.

本発明は、コンタクトプラグ上にキャパシタが形成されるような構造に関して、新たな構造を提供することを可能にする。 The present invention makes it possible to provide a new structure with respect to a structure in which a capacitor is formed on a contact plug.

図１は、本実施例の半導体装置１０１の側方断面図である。 FIG. 1 is a side sectional view of a semiconductor device 101 of this embodiment.

図１の半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、保護絶縁膜１１４と、拡散領域１１５とを備える。基板１１１はここでは、Ｐ型基板に相当する。基板１１１はここでは、シリコン基板である。ゲート絶縁膜１１２は、基板１１１上に形成されている。ゲート絶縁膜１１２はここでは、シリコン酸化膜（ＳｉＯ_２膜）である。ゲート電極１１３は、ゲート絶縁膜１１２上に形成されている。ゲート電極１１３はここでは、下位層であるポリシリコン層と上位層であるタングステンシリサイド層（ＷＳｉ_２層）とを含む積層膜である。保護絶縁膜１１４は、ゲート電極１１３の側面及び上面に形成されており、ゲート電極１１３の側壁膜及びキャップ膜として機能する。保護絶縁膜１１４はここでは、シリコン窒化膜（ＳｉＮ膜）である。拡散領域１１５は、基板１１１内に形成されている。拡散領域１１５はここでは、Ｎ型拡散領域に相当する。基板１１１、ゲート絶縁膜１１２、ゲート電極１１３、保護絶縁膜１１４、及び拡散領域１１５は、ＭＯＳＦＥＴ２０１を構成している。 The semiconductor device 101 in FIG. 1 includes a substrate 111, a gate insulating film 112, a gate electrode 113, a protective insulating film 114, and a diffusion region 115. Here, the substrate 111 corresponds to a P-type substrate. Here, the substrate 111 is a silicon substrate. The gate insulating film 112 is formed on the substrate 111. Here, the gate insulating film 112 is a silicon oxide film (SiO ₂ film). The gate electrode 113 is formed on the gate insulating film 112. Here, the gate electrode 113 is a stacked film including a polysilicon layer as a lower layer and a tungsten silicide layer (WSi ₂ layer) as an upper layer. The protective insulating film 114 is formed on the side surface and the upper surface of the gate electrode 113 and functions as a sidewall film and a cap film of the gate electrode 113. Here, the protective insulating film 114 is a silicon nitride film (SiN film). The diffusion region 115 is formed in the substrate 111. Here, the diffusion region 115 corresponds to an N-type diffusion region. The substrate 111, the gate insulating film 112, the gate electrode 113, the protective insulating film 114, and the diffusion region 115 constitute a MOSFET 201.

図１の半導体装置１０１は更に、第１，第２，第３，第４の層間絶縁膜１２１Ａ，Ｂ，Ｃ，Ｄを備える。第１の層間絶縁膜１２１Ａは、基板１１１上にＭＯＳＦＥＴ２０１を取り囲むように形成されている。第１の層間絶縁膜１２１Ａはここでは、シリコン酸化膜である。第２の層間絶縁膜１２１Ｂは、第１の層間絶縁膜１２１Ａ上に形成されている。第２の層間絶縁膜１２１Ｂはここでは、シリコン酸化膜である。第３の層間絶縁膜１２１Ｃは、第２の層間絶縁膜１２１Ｂ上に形成されている。第３の層間絶縁膜１２１Ｃはここでは、シリコン窒化膜である。第４の層間絶縁膜１２１Ｄは、第３の層間絶縁膜１２１Ｃ上に形成されている。第４の層間絶縁膜１２１Ｄはここでは、シリコン酸化膜である。 The semiconductor device 101 of FIG. 1 further includes first, second, third, and fourth interlayer insulating films 121A, B, C, and D. The first interlayer insulating film 121 A is formed on the substrate 111 so as to surround the MOSFET 201. Here, the first interlayer insulating film 121A is a silicon oxide film. The second interlayer insulating film 121B is formed on the first interlayer insulating film 121A. Here, the second interlayer insulating film 121B is a silicon oxide film. The third interlayer insulating film 121C is formed on the second interlayer insulating film 121B. Here, the third interlayer insulating film 121C is a silicon nitride film. The fourth interlayer insulating film 121D is formed on the third interlayer insulating film 121C. Here, the fourth interlayer insulating film 121D is a silicon oxide film.

図１の半導体装置１０１は更に、第１及び第２のコンタクトプラグ１３１Ａ及びＢと、バリア層１３２とを備える。第１のコンタクトプラグ１３１Ａは、基板１１１上のコンタクトホールＨ１に埋め込まれており、基板１１１上に形成されている。第１のコンタクトプラグ１３１Ａはここでは、ポリシリコンプラグである。第１のコンタクトプラグ１３１Ａは、拡散領域１１５上に形成されている。バリア層１３２は、基板１１１の上方のコンタクトホールＨ２に埋め込まれており、基板１１１の上方に形成されている。バリア層１３２はここでは、Ｔｉ（チタン）層、ＴｉＮ（チタンナイトライド）層、又は下位層であるＴｉ層と上位層であるＴｉＮ層とを含む積層膜である。バリア層１３２は、第１のコンタクトプラグ１３１Ａ上に形成されている。第２のコンタクトプラグ１３１Ｂは、基板１１１の上方のコンタクトホールＨ２に埋め込まれており、基板１１１の上方に形成されている。第２のコンタクトプラグ１３１Ｂはここでは、タングステンプラグ（Ｗプラグ）である。第２のコンタクトプラグ１３１Ｂは、バリア層１３２上に形成されている。 The semiconductor device 101 in FIG. 1 further includes first and second contact plugs 131A and B, and a barrier layer 132. The first contact plug 131 A is embedded in the contact hole H 1 on the substrate 111 and is formed on the substrate 111. Here, the first contact plug 131A is a polysilicon plug. The first contact plug 131A is formed on the diffusion region 115. The barrier layer 132 is embedded in the contact hole H 2 above the substrate 111 and is formed above the substrate 111. Here, the barrier layer 132 is a Ti (titanium) layer, a TiN (titanium nitride) layer, or a laminated film including a lower layer Ti layer and an upper layer TiN layer. The barrier layer 132 is formed on the first contact plug 131A. The second contact plug 131B is embedded in the contact hole H2 above the substrate 111 and is formed above the substrate 111. Here, the second contact plug 131B is a tungsten plug (W plug). The second contact plug 131B is formed on the barrier layer 132.

図１の半導体装置１０１は更に、下部電極１４１と、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢと、第１及び第２の上部電極１４３Ａ及びＢと、第１及び第２のマスク層１４４Ａ及びＢと、キャパシタカバー膜１４５とを備えている。下部電極１４１、第１のキャパシタ絶縁膜１４２Ａ、及び第１の上部電極１４３Ａは、第１の強誘電体キャパシタ３０１Ａを構成している。下部電極１４１、第２のキャパシタ絶縁膜１４２Ｂ、及び第２の上部電極１４３Ｂは、第２の強誘電体キャパシタ３０１Ｂを構成している。半導体装置１０１はここでは、ＦｅＲＡＭとなっており、第１及び第２のキャパシタ３０１Ａ及びＢについてはここでは、Ｃｈａｉｎ−ＦｅＲＡＭ構造及びＣＯＰ構造が採用されている。 1 further includes a lower electrode 141, first and second capacitor insulating films 142A and B, first and second upper electrodes 143A and B, and first and second mask layers 144A. And B, and a capacitor cover film 145. The lower electrode 141, the first capacitor insulating film 142A, and the first upper electrode 143A constitute a first ferroelectric capacitor 301A. The lower electrode 141, the second capacitor insulating film 142B, and the second upper electrode 143B constitute a second ferroelectric capacitor 301B. Here, the semiconductor device 101 is an FeRAM, and a Chain-FeRAM structure and a COP structure are employed here for the first and second capacitors 301A and 301B.

下部電極１４１は、第１及び第２のキャパシタ３０１Ａ及びＢに共通のキャパシタ下部電極である。下部電極１４１は、第２のコンタクトプラグ１３１Ｂ上に形成されている。下部電極１４１はここでは、Ｉｒ（イリジウム）膜である。本実施例では、第２のコンタクトプラグ１３１Ｂがリセスされており、下部電極１４１の一部がコンタクトホールＨ２に埋め込まれている。下部電極１４１は、埋め込み部分Ｐと第１の上方部分Ｐ１と第２の上方部分Ｐ２とを有している。埋め込み部分Ｐは、コンタクトホールＨ２に埋め込まれている部分である。第１の上方部分Ｐ１は、コンタクトホールＨ２の上方に位置し、第１のキャパシタ絶縁膜１４２Ａが積載されている部分である。第２の上方部分Ｐ２は、コンタクトホールＨ２の上方に位置し、第２のキャパシタ絶縁膜１４２Ｂが積載されている部分である。第１の上方部分Ｐ１と第２の上方部分Ｐ２は共に、埋め込み部分Ｐとつながっている。下部電極１４１の表面Ｓには、溝Ｔが形成されている。溝Ｔは、第１のキャパシタ絶縁膜１４２Ａが積載されている第１積載面Ｓ１と第２のキャパシタ絶縁膜１４２Ｂが積載されている第２積載面Ｓ２との間に形成されている。溝Ｔは、第２のコンタクトプラグ１３１Ｂ及び埋め込み部分Ｐの真上に位置している。下部電極１４１は、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。 The lower electrode 141 is a capacitor lower electrode common to the first and second capacitors 301A and 301B. The lower electrode 141 is formed on the second contact plug 131B. Here, the lower electrode 141 is an Ir (iridium) film. In this embodiment, the second contact plug 131B is recessed, and a part of the lower electrode 141 is embedded in the contact hole H2. The lower electrode 141 has a buried portion P, a first upper portion P1, and a second upper portion P2. The buried portion P is a portion buried in the contact hole H2. The first upper portion P1 is located above the contact hole H2 and is a portion on which the first capacitor insulating film 142A is stacked. The second upper portion P2 is located above the contact hole H2 and is a portion on which the second capacitor insulating film 142B is stacked. Both the first upper portion P1 and the second upper portion P2 are connected to the embedded portion P. A groove T is formed on the surface S of the lower electrode 141. The trench T is formed between the first loading surface S1 on which the first capacitor insulating film 142A is loaded and the second loading surface S2 on which the second capacitor insulating film 142B is loaded. The trench T is located immediately above the second contact plug 131B and the buried portion P. The lower electrode 141 may be a single layer film including a single layer film or a multilayer film including two or more layers.

第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはそれぞれ、第１及び第２のキャパシタ３０１Ａ及びＢ用のキャパシタ絶縁膜である。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはそれぞれ、下部電極１４１の一部分上及び他の部分上に形成されている。第１の上方部分Ｐ１は、当該一部分の例である。第２の上方部分Ｐ２は、当該他の部分の例である。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはここでは、強誘電体膜、例えば、ＭＯＣＶＤ法によるｉｎ−ｓｉｔｕ結晶化により形成された強誘電体膜である。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはここでは、ＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）膜である。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢは例えば、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）膜やＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）膜でもよい。第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢはそれぞれ、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。 The first and second capacitor insulating films 142A and 142B are capacitor insulating films for the first and second capacitors 301A and 301B, respectively. The first and second capacitor insulating films 142A and 142B are formed on a part of the lower electrode 141 and on other parts, respectively. The first upper portion P1 is an example of the portion. The second upper portion P2 is an example of the other portion. Here, the first and second capacitor insulating films 142A and 142B are ferroelectric films, for example, ferroelectric films formed by in-situ crystallization by MOCVD. Here, the first and second capacitor insulating films 142A and B are PZT (Pb (Zr _x Ti _1-x ) O ₃ ) films. The first and second capacitor insulating films 142A and 142B may be, for example, a BIT (Bi ₄ Ti ₃ O ₁₂ ) film or an SBT (SrBi ₂ Ta ₂ O ₉ ) film. Each of the first and second capacitor insulating films 142A and 142B may be a single layer film including one layer film or a multilayer film including two or more layers.

第１及び第２の上部電極１４３Ａ及びＢはそれぞれ、第１及び第２のキャパシタ３０１Ａ及びＢ用のキャパシタ上部電極である。第１及び第２の上部電極１４３Ａ及びＢはそれぞれ、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢ上に形成されている。第１及び第２の上部電極１４３Ａ及びＢはここでは、下位層であるＳＲＯ（ＳｒＲｕＯ_３）膜と上位層であるＩｒＯ_ｘ（イリジウムオキサイド）膜とを含む積層膜である。第１及び第２の上部電極１４３Ａ及びＢはそれぞれ、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。 The first and second upper electrodes 143A and 143B are capacitor upper electrodes for the first and second capacitors 301A and B, respectively. The first and second upper electrodes 143A and B are formed on the first and second capacitor insulating films 142A and 142B, respectively. Here, the first and second upper electrodes 143A and B are stacked films including a lower layer SRO (SrRuO ₃ ) film and an upper layer IrO _x (iridium oxide) film. Each of the first and second upper electrodes 143A and B may be a single layer film including one layer film or a multilayer film including two or more layers.

第１及び第２のマスク層１４４Ａ及びＢはそれぞれ、第１及び第２の上部電極１４３Ａ及びＢ上に形成されている。マスク層１４４Ａ及びＢは、上部電極１４３Ａ及びＢとキャパシタ絶縁膜１４２Ａ及びＢと下部電極１４１とをＲＩＥで一括的に加工するのに利用された共通のハードマスクである。第１及び第２のマスク層１４４Ａ及びＢはここでは、下位層であるアルミニウム酸化膜（Ａｌ_２Ｏ_３膜）と上位層であるシリコン酸化膜（ＳｉＯ_２膜）とを含む積層膜である。第１及び第２のマスク層１４４Ａ及びＢはそれぞれ、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。 The first and second mask layers 144A and B are formed on the first and second upper electrodes 143A and B, respectively. The mask layers 144A and 144B are common hard masks used for processing the upper electrodes 143A and B, the capacitor insulating films 142A and 142B, and the lower electrode 141 collectively by RIE. Here, the first and second mask layers 144A and B are laminated films including an aluminum oxide film (Al ₂ O ₃ film) as a lower layer and a silicon oxide film (SiO ₂ film) as an upper layer. Each of the first and second mask layers 144A and B may be a single layer film including one layer film or a multilayer film including two or more layers.

キャパシタカバー膜１４５は、第１及び第２のマスク層１４４Ａ及びＢ上に、第１及び第２のキャパシタ３０１Ａ及びＢを取り囲むように形成されている。キャパシタカバー膜１４５はここでは、アルミニウム酸化膜（Ａｌ_２Ｏ_３膜）又はシリコン窒化膜（ＳｉＮ膜）である。キャパシタカバー膜１４５は、１層の膜を含む単層膜でも２層以上の膜を含む多層膜でもよい。 The capacitor cover film 145 is formed on the first and second mask layers 144A and B so as to surround the first and second capacitors 301A and B. Here, the capacitor cover film 145 is an aluminum oxide film (Al ₂ O ₃ film) or a silicon nitride film (SiN film). The capacitor cover film 145 may be a single layer film including a single layer film or a multilayer film including two or more layers.

図１の半導体装置１０１は更に、第５の層間絶縁膜１２１Ｅを備える。第５の層間絶縁膜１２１Ｅは、キャパシタカバー膜１４５上に第１及び第２のキャパシタ３０１Ａ及びＢを取り囲むように形成されている。第５の層間絶縁膜１２１Ｅはここでは、シリコン酸化膜である。 The semiconductor device 101 of FIG. 1 further includes a fifth interlayer insulating film 121E. The fifth interlayer insulating film 121E is formed on the capacitor cover film 145 so as to surround the first and second capacitors 301A and B. Here, the fifth interlayer insulating film 121E is a silicon oxide film.

図１の半導体装置１０１は更に、第３及び第４のコンタクトプラグ１３１Ｃ及びＤと、配線層１３３とを備える。第３のコンタクトプラグ１３１Ｃは、基板１１１の上方のコンタクトホールＨ３に埋め込まれ、基板１１１の上方に形成されている。第４のコンタクトプラグ１３１Ｄは、基板１１１の上方のコンタクトホールＨ４に埋め込まれ、基板１１１の上方に形成されている。第３及び第４のコンタクトプラグ１３１Ｃ及びＤはここでは、Ａｌ（アルミニウム）層、Ｃｕ（銅）層、又はＡｌ−Ｃｕ合金層である。第３及び第４のコンタクトプラグ１３１Ｃ及びＤは例えば、Ｗ（タングステン）層でもよい。第３のコンタクトプラグ１３１Ｃは、第５の層間絶縁膜１２１Ｅとキャパシタカバー膜１４５と第１のマスク層１４４Ａとを貫通して、第１の上部電極１４３Ａ上に形成されている。第４のコンタクトプラグ１３１Ｄは、第５の層間絶縁膜１２１Ｅとキャパシタカバー膜１４５と第２のマスク層１４４Ｂとを貫通して、第２の上部電極１４３Ｂ上に形成されている。配線層１３３は、第３及び第４のコンタクトプラグ１３１Ｃ及びＤ上に形成されている。配線層１３３はここでは、Ａｌ（アルミニウム）層、Ｃｕ（銅）層、又はＡｌ−Ｃｕ合金層である。第３及び第４のコンタクトプラグ１３１Ｃ及びＤと配線層１３３についてはここでは、デュアルダマシン配線構造が採用されている。配線層１３３は、第３のコンタクトプラグ１３１Ｃと第４のコンタクトプラグ１３１Ｄとを電気的に接続している。 The semiconductor device 101 of FIG. 1 further includes third and fourth contact plugs 131C and 131D and a wiring layer 133. The third contact plug 131 C is embedded in the contact hole H 3 above the substrate 111 and formed above the substrate 111. The fourth contact plug 131D is embedded in the contact hole H4 above the substrate 111 and formed above the substrate 111. Here, the third and fourth contact plugs 131C and D are an Al (aluminum) layer, a Cu (copper) layer, or an Al—Cu alloy layer. For example, the third and fourth contact plugs 131C and D may be W (tungsten) layers. The third contact plug 131C is formed on the first upper electrode 143A through the fifth interlayer insulating film 121E, the capacitor cover film 145, and the first mask layer 144A. The fourth contact plug 131D is formed on the second upper electrode 143B through the fifth interlayer insulating film 121E, the capacitor cover film 145, and the second mask layer 144B. The wiring layer 133 is formed on the third and fourth contact plugs 131C and D. Here, the wiring layer 133 is an Al (aluminum) layer, a Cu (copper) layer, or an Al—Cu alloy layer. Here, for the third and fourth contact plugs 131C and 131 and the wiring layer 133, a dual damascene wiring structure is employed. The wiring layer 133 electrically connects the third contact plug 131C and the fourth contact plug 131D.

図２は、第１比較例の半導体装置１０１の側方断面図である。第１比較例では、図２に示すように、第１のキャパシタ３０１Ａの下部電極１４１Ａと第２のキャパシタ３０１Ｂの下部電極１４１Ｂとが別々に設けられている。これに対し、本実施例では、図１に示すように、第１のキャパシタ３０１Ａと第２のキャパシタ３０１Ｂとが同じ下部電極１４１を共有している。即ち、本実施例では、Ｃｈａｉｎ−ＦｅＲＡＭ構造が採用されている。これにより、本実施例では、第１キャパシタ３０１Ａと第２キャパシタ３０１Ｂとの距離を短くすることができる。 FIG. 2 is a side sectional view of the semiconductor device 101 of the first comparative example. In the first comparative example, as shown in FIG. 2, the lower electrode 141A of the first capacitor 301A and the lower electrode 141B of the second capacitor 301B are provided separately. In contrast, in this embodiment, as shown in FIG. 1, the first capacitor 301A and the second capacitor 301B share the same lower electrode 141. That is, in this embodiment, a Chain-FeRAM structure is employed. Thereby, in a present Example, the distance of the 1st capacitor 301A and the 2nd capacitor 301B can be shortened.

本実施例では更に、上部電極１４３Ａ及びＢとキャパシタ絶縁膜１４２Ａ及びＢと下部電極１４１とを、共通のマスク層１４４Ａ及びＢを利用して一括的に加工する。即ち、本実施例では、１マスクエッチングが採用されている。これにより、本実施例では、工程の複雑化やマスクのあわせずれの発生等を回避して、キャパシタの微細化を実現することができる。このように、本実施例では、１マスクエッチングがＣｈａｉｎ−ＦｅＲＡＭ構造に適用されている。これにより、本実施例では、キャパシタの微細化及び高集積化が可能となっている。 In the present embodiment, the upper electrodes 143A and B, the capacitor insulating films 142A and B, and the lower electrode 141 are collectively processed using the common mask layers 144A and B. That is, in this embodiment, one mask etching is adopted. As a result, in this embodiment, the miniaturization of the capacitor can be realized by avoiding the complexity of the process and the occurrence of misalignment of the mask. Thus, in this embodiment, one mask etching is applied to the Chain-FeRAM structure. Thus, in this embodiment, the capacitor can be miniaturized and highly integrated.

図３は、第２比較例の半導体装置１０１の側方断面図である。第２比較例では、図３に示すように、１マスクエッチングがＣｈａｉｎ−ＦｅＲＡＭ構造に適用されている。これにより、第２比較例では、第２のコンタクトプラグ１３１Ｂ上の下部電極１４１、即ち、溝Ｔの付近の下部電極１４１が薄くなるという問題が生じる。よって、第２比較例では、キャパシタ形成後の熱工程で、第２のコンタクトプラグ１３１Ｂが酸化してしまう可能性がある。第２のコンタクトプラグ１３１Ｂの酸化は、デバイス動作不良をもたらす可能性がある。 FIG. 3 is a side sectional view of the semiconductor device 101 of the second comparative example. In the second comparative example, as shown in FIG. 3, one mask etching is applied to the Chain-FeRAM structure. As a result, in the second comparative example, there is a problem that the lower electrode 141 on the second contact plug 131B, that is, the lower electrode 141 in the vicinity of the trench T becomes thin. Therefore, in the second comparative example, the second contact plug 131B may be oxidized in the thermal process after the capacitor is formed. The oxidation of the second contact plug 131B may cause device malfunction.

これに対し、本実施例では、図１に示すように、第２のコンタクトプラグ１３１Ｂがリセスされており、下部電極１４１の一部ＰがコンタクトホールＨ２に埋め込まれている。よって、本実施例では、第２のコンタクトプラグ１３１Ｂ上の下部電極１４１、即ち、溝Ｔの付近の下部電極１４１が厚くなっている。これにより、本実施例では、キャパシタ形成後の熱工程における第２のコンタクトプラグ１３１Ｂの酸化を抑制することができる。これにより、本実施例では、デバイス動作不良の発生頻度を低減させ、半導体装置１０１の歩留りや信頼性を向上させることができる。 In contrast, in the present embodiment, as shown in FIG. 1, the second contact plug 131B is recessed, and a part P of the lower electrode 141 is buried in the contact hole H2. Therefore, in this embodiment, the lower electrode 141 on the second contact plug 131B, that is, the lower electrode 141 in the vicinity of the trench T is thick. Thereby, in this embodiment, it is possible to suppress the oxidation of the second contact plug 131B in the thermal process after the capacitor is formed. Thereby, in the present embodiment, the frequency of occurrence of device malfunctions can be reduced, and the yield and reliability of the semiconductor device 101 can be improved.

以上のように、本実施例では、上記熱工程における第２のコンタクトプラグ１３１Ｂの酸化を回避しつつ、１マスクエッチングをＣｈａｉｎ−ＦｅＲＡＭ構造に適用することができる。よって、本実施例では、上記熱工程における第２のコンタクトプラグ１３１Ｂの酸化を回避しつつ、キャパシタの微細化及び高集積化を達成することができる。 As described above, in this embodiment, one mask etching can be applied to the Chain-FeRAM structure while avoiding the oxidation of the second contact plug 131B in the thermal process. Therefore, in this embodiment, miniaturization and high integration of the capacitor can be achieved while avoiding the oxidation of the second contact plug 131B in the thermal process.

本実施例では、第２のコンタクトプラグ１３１ＢはＷ（タングステン）プラグである。Ｗプラグは、コンタクトホールへの埋め込みが容易という利点がある反面、酸化しやすいという欠点がある。しかし、本実施例によれば、第２のコンタクトプラグ１３１Ｂの酸化を抑制することができる。そのため、本実施例では、第２のコンタクトプラグ１３１ＢとしてＷプラグを採用することができる。同様の利点及び欠点を有するプラグの例として、Ｃｕ（銅）プラグやＲｕ（ルテニウム）プラグが挙げられる。本実施例では、第２のコンタクトプラグ１３１ＢとしてＣｕプラグやＲｕプラグを採用することもできる。 In the present embodiment, the second contact plug 131B is a W (tungsten) plug. The W plug has the advantage of being easily embedded in the contact hole, but has the disadvantage of being easily oxidized. However, according to the present embodiment, the oxidation of the second contact plug 131B can be suppressed. Therefore, in this embodiment, a W plug can be adopted as the second contact plug 131B. Examples of plugs having similar advantages and disadvantages include Cu (copper) plugs and Ru (ruthenium) plugs. In the present embodiment, a Cu plug or a Ru plug may be employed as the second contact plug 131B.

本実施例では、下部電極１４１は単層膜でも多層膜でもよい。図４Ａに、単層膜である下部電極１４１の一例を示す。図４Ａの下部電極１４１は、Ｉｒ（イリジウム）膜を含む単層膜である。図４Ｂに、多層膜である下部電極１４１の一例を示す。図４Ｂの下部電極１４１は、下位層であるＴｉＡｌＮ膜またはＴａＳｉＮ膜と上位層であるＩｒ膜とを含む多層膜である。下部電極１４１は、ＴｉＡｌＮ膜とＴａＳｉＮ膜とＩｒ膜とを含む多層膜でもよい。 In this embodiment, the lower electrode 141 may be a single layer film or a multilayer film. FIG. 4A shows an example of the lower electrode 141 which is a single layer film. The lower electrode 141 in FIG. 4A is a single layer film including an Ir (iridium) film. FIG. 4B shows an example of the lower electrode 141 which is a multilayer film. The lower electrode 141 in FIG. 4B is a multilayer film including a lower layer TiAlN film or TaSiN film and an upper layer Ir film. The lower electrode 141 may be a multilayer film including a TiAlN film, a TaSiN film, and an Ir film.

図５Ａ乃至Ｎは、図１の半導体装置１０１に関する製造工程図である。図５Ａ乃至Ｎにより、図１の半導体装置１０１の製造方法について説明する。 5A to 5N are manufacturing process diagrams relating to the semiconductor device 101 of FIG. A method for manufacturing the semiconductor device 101 of FIG. 1 will be described with reference to FIGS.

先ず、図５Ａのように、基板１１１上にゲート絶縁膜１１２とゲート電極１１３と保護絶縁膜１１４とを既知の方法で形成すると共に、基板１１１内にソースドレイン拡散領域１１５を既知の方法で形成する。これにより、基板１１１上にＭＯＳＦＥＴ２０１が形成される。 First, as shown in FIG. 5A, a gate insulating film 112, a gate electrode 113, and a protective insulating film 114 are formed on a substrate 111 by a known method, and a source / drain diffusion region 115 is formed in the substrate 111 by a known method. To do. Thereby, the MOSFET 201 is formed on the substrate 111.

次に、図５Ｂのように、基板１１１上に第１の層間絶縁膜１２１Ａを形成する。次に、図５Ｃのように、第１の層間絶縁膜１２１ＡにコンタクトホールＨ１を形成する。これにより、第１の層間絶縁膜１２１Ａを貫通するコンタクトホールＨ１が基板１１１上に形成される。コンタクトホールＨ１内には、拡散領域１１５が露出する。 Next, as shown in FIG. 5B, a first interlayer insulating film 121 A is formed on the substrate 111. Next, as shown in FIG. 5C, a contact hole H1 is formed in the first interlayer insulating film 121A. Thus, a contact hole H1 penetrating the first interlayer insulating film 121A is formed on the substrate 111. A diffusion region 115 is exposed in the contact hole H1.

次に、ＣＶＤ（化学気相成長）により、第１のコンタクトプラグ１３１Ａのプラグ材料を全面に堆積する。これにより、拡散領域１１５上に第１のコンタクトプラグ１３１Ａのプラグ材料が堆積される。次に、ＣＭＰ（化学機械研磨）により、上記プラグ材料を平坦化する。これにより、図５Ｄのように、コンタクトホールＨ１に第１のコンタクトプラグ１３１Ａが埋め込まれる。このようにして、拡散領域１１５と電気的に接続された第１のコンタクトプラグ１３１Ａが形成される。 Next, the plug material of the first contact plug 131A is deposited on the entire surface by CVD (chemical vapor deposition). As a result, the plug material of the first contact plug 131 A is deposited on the diffusion region 115. Next, the plug material is planarized by CMP (Chemical Mechanical Polishing). As a result, as shown in FIG. 5D, the first contact plug 131A is embedded in the contact hole H1. In this way, the first contact plug 131A electrically connected to the diffusion region 115 is formed.

次に、図５Ｅのように、第１の層間絶縁膜１２１Ａ上に第２の層間絶縁膜１２１Ｂを、第２の層間絶縁膜１２１Ｂ上に第３の層間絶縁膜１２１Ｃを、第３の層間絶縁膜１２１Ｃ上に第４の層間絶縁膜１２１Ｄを形成する。次に、図５Ｆのように、第２乃至第４の層間絶縁膜１２１Ｂ乃至ＤにコンタクトホールＨ２を形成する。これにより、第２乃至第４の層間絶縁膜１２１Ｂ乃至Ｄを貫通するコンタクトホールＨ２が、基板１１１の上方に形成される。コンタクトホールＨ２内には、第１のコンタクトプラグ１３１Ａが露出する。 Next, as shown in FIG. 5E, a second interlayer insulating film 121B is formed on the first interlayer insulating film 121A, a third interlayer insulating film 121C is formed on the second interlayer insulating film 121B, and a third interlayer insulating film is formed. A fourth interlayer insulating film 121D is formed over the film 121C. Next, as shown in FIG. 5F, contact holes H2 are formed in the second to fourth interlayer insulating films 121B to 121D. As a result, a contact hole H2 penetrating the second to fourth interlayer insulating films 121B to 121D is formed above the substrate 111. The first contact plug 131A is exposed in the contact hole H2.

次に、ＣＶＤ及び／又はスパッタリングにより、バリア層１３２のバリア材料を全面に堆積する。これにより、第１のコンタクトプラグ１３１Ａ上にバリア層１３２のバリア材料が堆積される。次に、フォーミングガス中で基板１１１の熱処理を行う。次に、ＣＶＤにより、第２のコンタクトプラグ１３１Ｂのプラグ材料を全面に堆積する。これにより、バリア層１３２のバリア材料上に第２のコンタクトプラグ１３１Ｂのプラグ材料が堆積される。次に、ＣＭＰにより、上記バリア材料及び上記プラグ材料を平坦化する。これにより、図５Ｇのように、コンタクトホールＨ２にバリア層１３２と第２のコンタクトプラグ１３１Ｂとが埋め込まれる。 Next, the barrier material of the barrier layer 132 is deposited on the entire surface by CVD and / or sputtering. Thereby, the barrier material of the barrier layer 132 is deposited on the first contact plug 131A. Next, the substrate 111 is heat-treated in forming gas. Next, the plug material of the second contact plug 131B is deposited on the entire surface by CVD. Thereby, the plug material of the second contact plug 131B is deposited on the barrier material of the barrier layer 132. Next, the barrier material and the plug material are planarized by CMP. As a result, as shown in FIG. 5G, the barrier layer 132 and the second contact plug 131B are embedded in the contact hole H2.

次に、ＣＤＥ（Chemical Dry Etching）又はＲＩＥ（Reactive Ion Etching）により、図５Ｈのように、コンタクトホールＨ２に埋め込まれた第２のコンタクトプラグ１３１Ｂをリセスする。すなわち、第２のコンタクトプラグ１３１Ｂのエッチバックを行う。これにより、コンタクトホールＨ２の上部Ｘが再び開口する。このエッチバックの際、異方性エッチングを採用すれば、開口部Ｘの底は図６Ａのように平坦になり、等方性エッチングを採用すれば、開口部Ｘの底は図６Ｂのように凹形になる。後者のようなエッチバックをディッシングと呼ぶ。このようにして、第１のコンタクトプラグ１３１Ａと電気的に接続された第２のコンタクトプラグ１３１Ｂが形成される。 Next, as shown in FIG. 5H, the second contact plug 131B embedded in the contact hole H2 is recessed by CDE (Chemical Dry Etching) or RIE (Reactive Ion Etching). That is, the second contact plug 131B is etched back. As a result, the upper portion X of the contact hole H2 is opened again. In this etch back, if the anisotropic etching is adopted, the bottom of the opening X becomes flat as shown in FIG. 6A, and if the isotropic etching is adopted, the bottom of the opening X becomes as shown in FIG. 6B. It becomes concave. Etch back like the latter is called dishing. In this way, the second contact plug 131B electrically connected to the first contact plug 131A is formed.

次に、図５Ｉのように、ＣＶＤ及び／又はスパッタリングにより、下部電極材料１４１Ｘを全面に堆積する。これにより、下部電極材料１４１Ｘの一部が開口部Ｘに入り込み、第２のコンタクトプラグ１３１Ｂ上に下部電極材料１４１Ｘが堆積される。下部電極材料１４１Ｘは、第２のコンタクトプラグ１３１Ｂ上に下部電極１４１を形成するための材料である。下部電極材料１４１Ｘはここでは、Ｉｒ膜、ＩｒＯ２膜、Ｐｔ膜、又はこれらの膜の２つ以上を含む積層膜である。 Next, as shown in FIG. 5I, a lower electrode material 141X is deposited on the entire surface by CVD and / or sputtering. Thereby, a part of the lower electrode material 141X enters the opening X, and the lower electrode material 141X is deposited on the second contact plug 131B. The lower electrode material 141X is a material for forming the lower electrode 141 on the second contact plug 131B. Here, the lower electrode material 141X is an Ir film, an IrO 2 film, a Pt film, or a laminated film including two or more of these films.

次に、図５Ｉのように、ＭＯＣＶＤ（有機金属化学気相成長）により、絶縁材料１４２Ｘを全面に堆積する。これにより、下部電極材料１４１Ｘ上に絶縁材料１４２Ｘが堆積される。絶縁材料１４２Ｘは、下部電極１４１上に第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢを形成するための材料である。絶縁材料１４２Ｘはここでは、ＰＺＴ膜、ＢＩＴ膜、ＳＢＴ膜等の強誘電体膜である。上記ＭＯＣＶＤにおいては、有機金属錯体を液体に溶かした原料液体が使用される。 Next, as shown in FIG. 5I, an insulating material 142X is deposited on the entire surface by MOCVD (metal organic chemical vapor deposition). Thereby, the insulating material 142X is deposited on the lower electrode material 141X. The insulating material 142X is a material for forming the first and second capacitor insulating films 142A and 142B on the lower electrode 141. Here, the insulating material 142X is a ferroelectric film such as a PZT film, a BIT film, or an SBT film. In the MOCVD, a raw material liquid in which an organometallic complex is dissolved in a liquid is used.

次に、図５Ｉのように、ＣＶＤ及び／又はスパッタリングにより、上部電極材料１４３Ｘを全面に堆積する。これにより、絶縁材料１４２Ｘ上に上部電極材料１４３Ｘが堆積される。上部電極材料１４３Ｘは、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢ上にそれぞれ第１及び第２の上部電極１４３Ａ及びＢを形成するための材料である。上部電極材料１４３Ｘはここでは、下位層であるＳＲＯ膜と上位層であるＩｒＯ_ｘ膜とを含む積層膜である。本実施例では、ＳＲＯ膜のスパッタリングとＩｒＯ_ｘ膜のスパッタリングとの間に、ＳＲＯ膜を結晶化するためのアニール処理（ＲＴＡ等）を行う。本実施例では更に、ＩｒＯ_ｘ膜のスパッタリング後に、ＩｒＯ_ｘ膜の平坦化を行う。 Next, as shown in FIG. 5I, the upper electrode material 143X is deposited on the entire surface by CVD and / or sputtering. Thereby, the upper electrode material 143X is deposited on the insulating material 142X. The upper electrode material 143X is a material for forming the first and second upper electrodes 143A and B on the first and second capacitor insulating films 142A and B, respectively. Here, the upper electrode material 143X is a laminated film including an SRO film as a lower layer and an IrO _x film as an upper layer. In this embodiment, an annealing process (RTA or the like) for crystallizing the SRO film is performed between the sputtering of the SRO film and the sputtering of the IrO _x film. In this embodiment, after the IrO _x film is sputtered, the IrO _x film is planarized.

次に、図５Ｉのように、ＣＶＤ及び／又はスパッタリングにより、マスク材料１４４Ｘを全面に堆積する。これにより、上部電極材料１４３Ｘ上にマスク材料１４４Ｘが堆積される。マスク材料１４４Ｘは、第１及び第２の上部電極１４３Ａ及びＢ上にそれぞれ第１及び第２のマスク層１４４Ａ及びＢを形成するための材料である。マスク材料１４４Ｘはここでは、下位層であるＡｌ_２Ｏ_３膜と上位層であるＳｉＯ_２膜（例えばＴＥＯＳ膜）とを含む積層膜である。 Next, as shown in FIG. 5I, a mask material 144X is deposited on the entire surface by CVD and / or sputtering. Thereby, the mask material 144X is deposited on the upper electrode material 143X. The mask material 144X is a material for forming the first and second mask layers 144A and B on the first and second upper electrodes 143A and B, respectively. Here, the mask material 144X is a laminated film including an Al ₂ O ₃ film as a lower layer and an SiO ₂ film (for example, a TEOS film) as an upper layer.

次に、図５Ｊのように、フォトリソグラフィ及びＲＩＥにより、マスク材料１４４Ｘの上位層を加工する。これにより、第１及び第２のマスク層１４４Ａ及びＢの上位層が形成される。フォトリソグラフィ及びＲＩＥで使用されたレジストはここでは、アッシャー法により除去される。 Next, as shown in FIG. 5J, the upper layer of the mask material 144X is processed by photolithography and RIE. Thereby, the upper layers of the first and second mask layers 144A and B are formed. Here, the resist used in photolithography and RIE is removed by the asher method.

次に、図５Ｋのように、第１及び第２のマスク層１４４Ａ及びＢの上位層をマスクとして利用して、ＲＩＥにより、マスク材料１４４Ｘの下位層と上部電極材料１４３Ｘと絶縁材料１４２Ｘと下部電極材料１４１Ｘとを一括的に加工する。これにより、第１及び第２のマスク層１４４Ａ及びＢの下位層と、第１及び第２の上部電極１４３Ａ及びＢと、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢと、埋め込み部分Ｐと第１の上方部分Ｐ１と第２の上方部分Ｐ２とを有する下部電極１４１とが形成される。その結果、基板１１１の上方に第１及び第２のキャパシタ３０１Ａ及びＢが形成される。下部電極１４１の表面Ｓには、溝Ｔが形成される。第１及び第２のマスク層１４４Ａ及びＢの表面、第１及び第２の上部電極１４３Ａ及びＢの表面、第１及び第２のキャパシタ絶縁膜１４２Ａ及びＢの表面、第１及び第２の上方部分Ｐ１及びＰ２の表面Ｓ１及びＳ２はいずれも、埋め込み部分Ｐが開口部Ｘに埋め込まれた影響で、溝Ｔの付近において傾いている。これら表面の高さは、溝Ｔの付近において、溝Ｔに近付くにつれて低くなっている。このように、本実施例では、上部電極材料１４３Ｘと絶縁材料１４２Ｘと下部電極材料１４１Ｘとが、共通のハードマスク１４４Ａ及びＢを利用して一括的に加工される。 Next, as shown in FIG. 5K, the lower layer of the mask material 144X, the upper electrode material 143X, the insulating material 142X, and the lower layer are formed by RIE using the upper layers of the first and second mask layers 144A and B as a mask. The electrode material 141X is processed collectively. Thus, the lower layers of the first and second mask layers 144A and B, the first and second upper electrodes 143A and B, the first and second capacitor insulating films 142A and B, the buried portion P, and A lower electrode 141 having a first upper portion P1 and a second upper portion P2 is formed. As a result, the first and second capacitors 301A and 301B are formed above the substrate 111. A groove T is formed on the surface S of the lower electrode 141. The surfaces of the first and second mask layers 144A and B, the surfaces of the first and second upper electrodes 143A and B, the surfaces of the first and second capacitor insulating films 142A and B, the first and second upper portions Both the surfaces S1 and S2 of the portions P1 and P2 are inclined in the vicinity of the groove T due to the effect that the embedded portion P is embedded in the opening X. The height of these surfaces decreases in the vicinity of the groove T as it approaches the groove T. Thus, in this embodiment, the upper electrode material 143X, the insulating material 142X, and the lower electrode material 141X are collectively processed using the common hard masks 144A and B.

なお、図５Ｋの第１の上方部分Ｐ１と第２の上方部分Ｐ２は、完全に切り離さなくてもよい。これらを完全に切り離さなくても、セル間は電気的に分離されているからである。このように、本実施例では、同じノード上にあるキャパシタ間の下部電極同士は、完全に切り離さなくてもよい。これにより、本実施例では、キャパシタの高集積化が図れる。 Note that the first upper portion P1 and the second upper portion P2 in FIG. 5K may not be completely separated. This is because the cells are electrically separated without completely separating them. Thus, in this embodiment, the lower electrodes between capacitors on the same node do not have to be completely separated. Thereby, in this embodiment, the capacitor can be highly integrated.

次に、図５Ｌのように、ＣＶＤ又はスパッタリングにより、キャパシタカバー膜１４５を全面に堆積する。これにより、第１及び第２のマスク層１４４Ａ及びＢ上にキャパシタカバー膜１４５が形成される。キャパシタカバー膜１４５はここでは、Ａｌ_２Ｏ_３膜またはＳｉＮ膜である。キャパシタカバー膜１４５の表面は、埋め込み部分Ｐが開口部Ｘに埋め込まれた影響で、溝Ｔの付近において傾いている。キャパシタカバー膜１４５の表面の高さは、溝Ｔの付近において、溝Ｔに近付くにつれて低くなっている。次に、ＣＶＤ又はスパッタリングにより、第５の層間絶縁膜１２１Ｅを全面に堆積する。第５の層間絶縁膜１１５Ｅはここでは、ＳｉＯ_２膜である。次に、ＣＭＰにより、第５の層間絶縁膜１２１Ｅを平坦化する。これにより、図５Ｌのように、キャパシタカバー膜１４５上に第５の層間絶縁膜１２１Ｅが形成される。 Next, as shown in FIG. 5L, a capacitor cover film 145 is deposited on the entire surface by CVD or sputtering. Thereby, the capacitor cover film 145 is formed on the first and second mask layers 144A and B. Here, the capacitor cover film 145 is an Al ₂ O ₃ film or a SiN film. The surface of the capacitor cover film 145 is inclined in the vicinity of the trench T due to the effect that the embedded portion P is embedded in the opening X. The height of the surface of the capacitor cover film 145 decreases in the vicinity of the trench T as it approaches the trench T. Next, a fifth interlayer insulating film 121E is deposited on the entire surface by CVD or sputtering. Here, the fifth interlayer insulating film 115E is a SiO ₂ film. Next, the fifth interlayer insulating film 121E is planarized by CMP. As a result, a fifth interlayer insulating film 121E is formed on the capacitor cover film 145 as shown in FIG. 5L.

次に、図５Ｍのように、フォトリソグラフィ及びＲＩＥにより、コンタクトホールＨ３及びＨ４を形成する。コンタクトホールＨ３は、第５の層間絶縁膜１２１Ｅとキャパシタカバー膜１４５と第１のマスク層１４４Ａを貫通し、コンタクトホールＨ３内には、第１の上部電極１４３Ａが露出する。コンタクトホールＨ４は、第５の層間絶縁膜１２１Ｅとキャパシタカバー膜１４５と第２のマスク層１４４Ｂを貫通し、コンタクトホールＨ４内には、第２の上部電極１４３Ｂが露出する。次に、図５Ｍのように、フォトリソグラフィ及びＲＩＥにより、配線溝Ｗを形成する。次に、キャパシタ３０１Ａ及びＢのダメージを回復するためのアニール処理を行う。当該アニール処理の雰囲気、温度、時間は例えば、酸素雰囲気、摂氏６００乃至６５０度、３０乃至６０分間とする。 Next, as shown in FIG. 5M, contact holes H3 and H4 are formed by photolithography and RIE. The contact hole H3 penetrates the fifth interlayer insulating film 121E, the capacitor cover film 145, and the first mask layer 144A, and the first upper electrode 143A is exposed in the contact hole H3. The contact hole H4 passes through the fifth interlayer insulating film 121E, the capacitor cover film 145, and the second mask layer 144B, and the second upper electrode 143B is exposed in the contact hole H4. Next, as shown in FIG. 5M, the wiring trench W is formed by photolithography and RIE. Next, an annealing process is performed to recover the damage to the capacitors 301A and 301B. The atmosphere, temperature, and time of the annealing treatment are, for example, an oxygen atmosphere, 600 to 650 degrees Celsius, and 30 to 60 minutes.

次に、ＣＶＤ又はスパッタリングにより、第３及び第４のコンタクトプラグ１３１Ｃ及びＤと配線層１３３とに共通の配線材料を全面に堆積する。これにより、第１及び第２の上部電極１４３Ａ及びＢ上に当該配線材料が堆積される。共通の配線材料を堆積する前に共通のバリア材料を堆積してもよい。次に、ＣＭＰにより、当該配線材料を平坦化する。これにより、図５Ｎのように、コンタクトホールＨ３に第３のコンタクトプラグ１３１Ｃが埋め込まれ、コンタクトホールＨ４に第４のコンタクトプラグ１３１Ｄが埋め込まれ、配線溝Ｗに配線層１３３が埋め込まれる。このようにして、第１の上部電極１４３Ａと電気的に接続された第３のコンタクトプラグ１３１Ｃと、第２の上部電極１４３Ｂと電気的に接続された第４のコンタクトプラグ１３１Ｄと、第３のコンタクトプラグ１３１Ｃと第４のコンタクトプラグ１３１Ｄとを電気的に接続する配線層１３３とが形成される。第３及び第４のコンタクトプラグ１３１Ｃ及びＤのプラグ材料と配線層１３３の配線材料は、異なる材料でもよい。 Next, a wiring material common to the third and fourth contact plugs 131C and 131 and the wiring layer 133 is deposited on the entire surface by CVD or sputtering. Thus, the wiring material is deposited on the first and second upper electrodes 143A and B. A common barrier material may be deposited before the common wiring material is deposited. Next, the wiring material is planarized by CMP. As a result, as shown in FIG. 5N, the third contact plug 131C is embedded in the contact hole H3, the fourth contact plug 131D is embedded in the contact hole H4, and the wiring layer 133 is embedded in the wiring groove W. In this manner, the third contact plug 131C electrically connected to the first upper electrode 143A, the fourth contact plug 131D electrically connected to the second upper electrode 143B, the third contact plug 131C A wiring layer 133 that electrically connects the contact plug 131C and the fourth contact plug 131D is formed. The plug material of the third and fourth contact plugs 131C and 131 and the wiring material of the wiring layer 133 may be different materials.

本実施例の半導体装置の側方断面図である。It is side sectional drawing of the semiconductor device of a present Example. 第１比較例の半導体装置の側方断面図である。It is a sectional side view of the semiconductor device of the 1st comparative example. 第２比較例の半導体装置の側方断面図である。It is a sectional side view of the semiconductor device of the 2nd comparative example. 単層膜である下部電極の一例を示す。An example of the lower electrode which is a single layer film is shown. 多層膜である下部電極の一例を示す。An example of the lower electrode which is a multilayer film is shown. 本実施例の半導体装置に関する製造工程図（１／１４）である。It is a manufacturing process figure (1/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（２／１４）である。It is a manufacturing process figure (2/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（３／１４）である。It is a manufacturing process figure (3/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（４／１４）である。It is a manufacturing process figure (4/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（５／１４）である。It is a manufacturing process figure (5/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（６／１４）である。It is a manufacturing process figure (6/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（７／１４）である。It is a manufacturing-process figure (7/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（８／１４）である。It is a manufacturing process figure (8/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（９／１４）である。It is a manufacturing process figure (9/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（１０／１４）である。It is a manufacturing process figure (10/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（１１／１４）である。It is a manufacturing process figure (11/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（１２／１４）である。It is a manufacturing process figure (12/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（１３／１４）である。It is a manufacturing process figure (13/14) regarding the semiconductor device of a present Example. 本実施例の半導体装置に関する製造工程図（１４／１４）である。It is a manufacturing process figure (14/14) regarding the semiconductor device of a present Example. 底が平坦な開口部を表す。Represents an opening with a flat bottom. 底が凹形の開口部を表す。The bottom represents a concave opening.

Explanation of symbols

１０１半導体装置
１１１基板
１１２ゲート絶縁膜
１１３ゲート電極
１１４保護絶縁膜
１１５拡散領域
１２１層間絶縁膜
１３１コンタクトプラグ
１３２バリア層
１３３配線層
１４１下部電極
１４２キャパシタ絶縁膜
１４３上部電極
１４４マスク層
１４５キャパシタカバー膜
２０１ＭＯＳＦＥＴ
３０１強誘電体キャパシタ DESCRIPTION OF SYMBOLS 101 Semiconductor device 111 Substrate 112 Gate insulating film 113 Gate electrode 114 Protective insulating film 115 Diffusion region 121 Interlayer insulating film 131 Contact plug 132 Barrier layer 133 Wiring layer 141 Lower electrode 142 Capacitor insulating film 143 Upper electrode 144 Mask layer 145 Capacitor cover film 201 MOSFET
301 Ferroelectric capacitor

Claims

A substrate,
A contact plug embedded in a contact hole above the substrate;
A lower electrode formed on the contact plug and having a portion embedded in the contact hole;
A first capacitor insulating film formed on a portion of the lower electrode;
A second capacitor insulating film formed on another portion of the lower electrode;
A first upper electrode formed on the first capacitor insulating film;
And a second upper electrode formed on the second capacitor insulating film.

The lower electrode is
A buried portion that is a portion buried in the contact hole;
A first upper portion located above the contact hole and loaded with the first capacitor insulating film;
2. The semiconductor device according to claim 1, further comprising a second upper portion positioned above the contact hole and on which the second capacitor insulating film is stacked.

A groove is formed on the surface of the lower electrode, and the groove has a first loading surface on which the first capacitor insulating film is loaded and a second loading on which the second capacitor insulating film is loaded. The semiconductor device according to claim 1, wherein the semiconductor device is formed between the semiconductor device and the surface.

A contact hole is formed above the substrate,
A contact plug is embedded in the contact hole;
Recessing the contact plug embedded in the contact hole;
A lower electrode material for forming a lower electrode on the contact plug is deposited on the contact plug;
An insulating material for forming first and second capacitor insulating films on the lower electrode is deposited on the lower electrode material;
Depositing an upper electrode material on the insulating material to form first and second upper electrodes on the first and second capacitor insulating films, respectively;
Processing the upper electrode material to form the first and second upper electrodes;
Processing the insulating material to form the first and second capacitor insulating films;
A method of manufacturing a semiconductor device, comprising: processing the lower electrode material to form the lower electrode having a portion embedded in the contact hole.

5. The method of manufacturing a semiconductor device according to claim 4, wherein the upper electrode material, the insulating material, and the lower electrode material are collectively processed using a common hard mask.