JP2009150726A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To enable, in a semiconductor device including a multi-line multi-stage shift register circuit operated at an actual speed of, for example, several hundreds MHz, error detection in the shift register circuit at the actual speed even if increased scale (areas) of the shift register circuit involves apparent wiring delay. <P>SOLUTION: Input circuits 102 input a common test pattern to each of pairs of shift registers in, for example, two lines out of the N lines of the N-line M-stage shift register circuit 101. A plurality of outputs of the pairs of shift registers in the two lines are compared in comparators 103, and the comparison results are output. The N-line M-stage shift register circuit 101 and the comparators 103 are operated in synchronization with a clock signal CK at several hundreds MHz. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、多行並列配置多段シフトレジスタ回路を備えた半導体装置に関し、特に、その実速度での検査に関する。   The present invention relates to a semiconductor device including a multi-row parallel-arranged multi-stage shift register circuit, and more particularly to inspection at an actual speed thereof.

近年、半導体装置の動作が高速化している。その半導体装置を構成する機能回路のひとつに、実速度が例えば数百ＭＨｚで動作するフリップフロップ回路で構成された多行並列配置多段シフトレジスタ回路があり、そのシフトレジスタ回路を実速度で検査できる技術が望まれている。   In recent years, the operation of semiconductor devices has been accelerated. One of the functional circuits constituting the semiconductor device is a multi-row parallel-staged multi-stage shift register circuit composed of flip-flop circuits operating at an actual speed of, for example, several hundred MHz, and the shift register circuit can be inspected at an actual speed. Technology is desired.

従来、記憶回路の検査技術として、特許文献１に記載されたメモリエラーチェックシステムがある。このメモリエラーチェックシステムでは、上位半分のワードと下位半分のワードとに同一のデータを記憶したメモリと、第１のタイミングにて前記上位半分のデータを読み出して期待値として一時格納する期待値格納用レジスタと、前記第１のタイミングに続く第２のタイミングにて前記下位半分のデータを読み出す手段と、この読み出された下位半分のデータと前記期待値格納用レジスタに格納された上位半分のデータとを比較する比較手段とを備え、この比較結果をメモリエラーチェック情報としている。
特開平４−１０７７５７号公報 Conventionally, as a memory circuit inspection technique, there is a memory error check system described in Patent Document 1. In this memory error check system, the memory storing the same data in the upper half word and the lower half word, and the expected value storage for reading the upper half data at the first timing and temporarily storing it as the expected value A register for reading the lower half data at a second timing following the first timing, and the lower half data read out and the upper half stored in the expected value storage register. Comparing means for comparing with data is provided, and the comparison result is used as memory error check information.
JP-A-4-107757

しかしながら、前記従来の検査技術では、検査専用の部品として期待値格納用レジスタを備える必要があり、その分、回路規模が増大する欠点がある。また、前記従来の検査技術を前記多行並列配置多段シフトレジスタ回路に対する検査に適用する場合に、多行並列配置多段シフトレジスタ回路の回路規模（面積）が増大すると、それに伴い配線遅延が顕在化して、例えば数百ＭＨｚの実速度で高速動作させて検査することが困難になる欠点がある。   However, in the conventional inspection technique, it is necessary to provide an expected value storing register as a part dedicated to the inspection, and there is a disadvantage that the circuit scale increases correspondingly. Further, when the conventional inspection technique is applied to the inspection for the multi-row parallel arrangement multi-stage shift register circuit, if the circuit scale (area) of the multi-row parallel arrangement multi-stage shift register circuit increases, the wiring delay becomes apparent accordingly. Thus, for example, there is a drawback that it is difficult to perform an inspection by operating at a high speed of several hundred MHz.

本発明の目的は、例えば数百ＭＨｚで高速動作する多行並列配置多段のシフトレジスタ回路を備えた半導体装置において、そのシフトレジスタ回路の規模（面積）が増大して配線遅延が顕在化する場合であっても、それ等のシフトレジスタ回路を実速度でエラー検査することにある。   An object of the present invention is, for example, in a semiconductor device provided with a multi-row shift register circuit of multi-row parallel operation that operates at a high speed of several hundred MHz, and the scale (area) of the shift register circuit increases and wiring delay becomes obvious Even so, there is an error inspection of these shift register circuits at an actual speed.

前記目的を達成するため、本発明の半導体装置では、検査用のみに必要としていた期待値格納用レジスタを不要にすると共に、比較的簡易な検査構成を採用して、配線遅延対策を容易にする。   In order to achieve the above object, in the semiconductor device of the present invention, an expected value storage register that is necessary only for inspection is not required, and a relatively simple inspection configuration is adopted to facilitate wiring delay countermeasures. .

具体的に、請求項１記載の発明の半導体装置は、Ｎ行並列配置Ｍ段シフトレジスタ回路（Ｎ、Ｍは２以上の整数）を有し、前記Ｎ行並列配置Ｍ段シフトレジスタ回路のＮ行のうち複数行のシフトレジスタ回路を１組として、前記１組のシフトレジスタ回路に対して共通のテストパターンを入力する入力手段と、前記１組を構成する複数行のシフトレジスタ回路からの出力同士を比較する比較手段とを有することを特徴とする。   Specifically, the semiconductor device according to claim 1 has an N-row parallel arrangement M-stage shift register circuit (N and M are integers of 2 or more), and N of the N-row parallel arrangement M-stage shift register circuit. An input means for inputting a common test pattern to the one set of shift register circuits, and an output from the shift register circuits of a plurality of rows constituting the one set Comparing means for comparing each other is provided.

請求項２記載の発明は、前記請求項１に記載の半導体装置において、前記入力テストパターンが共通である前記１組のシフトレジスタ回路には、隣接する行同士のシフトレジスタ回路を含まないことを特徴とする。   According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the set of shift register circuits having the same input test pattern does not include a shift register circuit between adjacent rows. Features.

請求項３記載の発明は、前記請求項２記載の半導体装置において、前記Ｎ行のシフトレジスタ回路のうち隣接する２つの行のシフトレジスタ回路に各々入力される２つの前記テストパターンは、互いに、任意の期間で逆相パターンとなるパターンを持つことを特徴とする。   According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the two test patterns respectively input to the shift register circuits in two adjacent rows among the N row shift register circuits, It has a pattern that becomes a reverse phase pattern in an arbitrary period.

請求項４記載の発明は、前記請求項１記載の半導体装置において、基準信号としてクロック信号を発生する基準信号発生手段を有し、前記Ｎ行並列配置Ｍ段シフトレジスタ回路及び前記比較手段は、前記基準信号発生手段から供給されるクロック信号により動作することを特徴とする。   According to a fourth aspect of the present invention, in the semiconductor device according to the first aspect, the semiconductor device according to the first aspect further includes reference signal generating means for generating a clock signal as a reference signal, and the N-row parallel arrangement M-stage shift register circuit and the comparing means are It operates according to a clock signal supplied from the reference signal generating means.

請求項５記載の発明は、前記請求項４記載の半導体装置において、前記入力手段に前記テストパターンを入力するテストパターン発生手段を有し、前記テストパターン発生手段は、前記基準信号発生手段のクロック信号で動作することを特徴とする。   According to a fifth aspect of the present invention, in the semiconductor device according to the fourth aspect, the test device includes a test pattern generation unit that inputs the test pattern to the input unit, and the test pattern generation unit is a clock of the reference signal generation unit. It is characterized by operating with signals.

以上により、請求項１〜５記載の発明では、従来必要であった期待値格納用レジスタを削除できる。更に、複数行のシフトレジスタ回路の出力同士を比較するだけの簡単な検査構成であるので、配線遅延対策が容易となる。よって、チップサイズの削減及び実速度検査が可能となる。   As described above, according to the first to fifth aspects of the present invention, the expected value storage register which has been conventionally required can be deleted. Furthermore, since it is a simple test configuration in which the outputs of the shift register circuits in a plurality of rows are simply compared, it is easy to take measures against wiring delay. Therefore, the chip size can be reduced and the actual speed inspection can be performed.

以上説明したように、請求項１〜５記載の発明の半導体装置によれば、期待値格納用レジスタを不要にできると共に、配線遅延対策が容易となって、チップサイズの削減及び実速度検査が可能である。   As described above, according to the semiconductor device of the first to fifth aspects of the present invention, the expected value storage register can be made unnecessary, wiring delay measures can be easily taken, chip size reduction and actual speed inspection can be performed. Is possible.

以下、図面を参照しながら、本発明の実施形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は、本実施形態１による半導体装置の構成を示すブロック図である。 (First embodiment)
FIG. 1 is a block diagram showing the configuration of the semiconductor device according to the first embodiment.

図１において、半導体装置１００は、Ｎ（Ｎは２以上の整数）行に並列配置した１行につきＭ（Ｍも２以上の整数）段のシフトレジスタ回路１０１、Ｎ／２個の入力回路（入力手段）１０２、Ｎ／２個の比較回路（比較手段）１０３からなる。前記入力回路１０２は、各々、相隣る２つの行のＭ段シフトレジスタ回路に共通のテストパターンを入力する。また、比較回路１０３は、各々、前記相隣る２つの行のＭ段シフトレジスタ回路からの２つの出力信号をクロック信号ＣＬの比較タイミングで比較し、一致する場合にはＬ出力を、不一致の場合にはＨ出力となる。   In FIG. 1, a semiconductor device 100 includes M (M is also an integer of 2 or more) stages of shift register circuits 101 and N / 2 input circuits (N is an integer of 2 or more) arranged in parallel in N (N is an integer of 2 or more) rows. (Input means) 102 and N / 2 comparison circuits (comparison means) 103. Each of the input circuits 102 inputs a common test pattern to the M-stage shift register circuits in two adjacent rows. The comparison circuit 103 compares the two output signals from the M-stage shift register circuits in the two adjacent rows at the comparison timing of the clock signal CL. In this case, the output is H.

このように構成される本実施形態１による半導体装置について説明する。半導体装置１００において、各入力回路１０２は、Ｎ行並列配置Ｍ段シフトレジスタ回路１０１のＮ行のうちの相隣る２行のシフトレジスタ回路を１組として、この１組のシフトレジスタ回路に共通の同一テストパターンを入力する。このテストパターンはクロック信号ＣＫに同期して変化する。また、シフトレジスタ回路１０１及び比較回路１０３も、クロック信号ＣＫに同期して動作する。   The semiconductor device according to the first embodiment configured as described above will be described. In the semiconductor device 100, each input circuit 102 includes two shift register circuits adjacent to each other among the N rows of the N row parallel arrangement M-stage shift register circuit 101 as one set, and is common to the one set of shift register circuits. Enter the same test pattern. This test pattern changes in synchronization with the clock signal CK. The shift register circuit 101 and the comparison circuit 103 also operate in synchronization with the clock signal CK.

前記１組の２行のシフトレジスタ回路へ入力された同一テストパターンに対応する２行のＭ段シフトレジスタ回路の出力信号は、クロック信号ＣＫに同期して比較回路１０３に入力され、各比較回路１０３は両信号の比較結果を判定して、その判定結果を半導体装置１００の外部に出力する。   The output signals of the two rows of M-stage shift register circuits corresponding to the same test pattern input to the set of two rows of shift register circuits are input to the comparison circuit 103 in synchronization with the clock signal CK. 103 determines the comparison result of both signals, and outputs the determination result to the outside of the semiconductor device 100.

その結果、テストパターン入力開始からＭクロックサイクル以降の比較回路１０３の判定出力をＬＳＩテスターに入力して、Ｌ期待値判定することにより、Ｈ出力が発生した場合に回路故障と検出できる。   As a result, the determination output of the comparison circuit 103 after M clock cycles from the start of the test pattern input is input to the LSI tester and the L expected value is determined, so that a circuit failure can be detected when an H output occurs.

本実施形態では、従来技術のように検査専用の期待値格納用レジスタが不要であると共に、相隣る２行のシフトレジスタ回路の出力同士を比較するだけの簡単な検査構成であるので、配線遅延対策が容易となる。   In the present embodiment, the expected value storage register dedicated to the inspection is not required as in the prior art, and the simple inspection configuration simply compares the outputs of the two adjacent shift register circuits. Delay countermeasures are easy.

尚、本実施形態では、２行のシフトレジスタ回路を１組としたが、３行以上のシフトレジスタ回路で１組とする場合にも適用可能である。   In this embodiment, one set of shift register circuits of two rows is used, but the present invention can also be applied to a case of using one set of shift register circuits of three or more rows.

（第２の実施形態）
図２は、本実施形態２による半導体装置の構成を示すブロック図である。図１の半導体装置１００と同一構成要素に付いては同一符号を付して、その説明を省略する。 (Second Embodiment)
FIG. 2 is a block diagram showing the configuration of the semiconductor device according to the second embodiment. The same components as those of the semiconductor device 100 of FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.

本実施形態２が前記実施形態１と異なる点は、半導体装置１００に備えるＮ行並列配置Ｍ段シフトレジスタ回路１０１において、その相隣る２つの行のシフトレジスタ回路に対して共通の同一テストパターン信号が入力されないように、入力回路１０２は、共通の同一テストパターンを、所定の１つの行のシフトレジスタ回路と、この行のシフトレジスタ回路とは２行以上離れた行のシフトレジスタ回路とに入力するように物理レイアウトされる。   The second embodiment is different from the first embodiment in that the same test pattern is common to the shift register circuits in two adjacent rows in the N-row parallel arrangement M-stage shift register circuit 101 provided in the semiconductor device 100. In order to prevent a signal from being input, the input circuit 102 applies a common test pattern to a shift register circuit in a predetermined row and a shift register circuit in a row that is two or more rows away from the shift register circuit in this row. Physical layout as input.

従って、本実施形態では、同一のテストパターン信号では検出できない隣接するシフトレジスタ回路の配線間の故障が未検出となることを回避することができる。   Therefore, in this embodiment, it is possible to avoid a failure between adjacent shift register circuit wirings that cannot be detected by the same test pattern signal from being undetected.

（第３の実施形態）
図３は、本実施形態３による半導体装置の構成を示すブロック図である。本実施形態の半導体装置１００の構成自体は図２に示した半導体装置１００の構成と同一である。 (Third embodiment)
FIG. 3 is a block diagram showing the configuration of the semiconductor device according to the third embodiment. The configuration of the semiconductor device 100 of this embodiment is the same as that of the semiconductor device 100 shown in FIG.

本実施形態では、任意の２つのテストパターン間に特徴を持たせている。具体的には、図３の半導体装置１００において、任意の２つのテストパターン間は、任意の期間で逆相テストパターンとなるように構成される。図３の例示では、２つのテストパターン間は、第４及び第５クロック目で逆相テストパターンとなる構成を有する。   In this embodiment, a characteristic is given between any two test patterns. Specifically, the semiconductor device 100 of FIG. 3 is configured such that a reverse phase test pattern is formed in an arbitrary period between two arbitrary test patterns. In the example of FIG. 3, the two test patterns have a configuration that becomes a reverse phase test pattern at the fourth and fifth clocks.

従って、本実施形態では、前記２つのテストパターンのうち一方が所定行のシフトレジスタ回路に入力されると共に、他方のテストパターンが前記所定行のシフトレジスタ回路の隣りに位置する行のシフトレジスタ回路に入力される。よって、任意の隣接する２つの行のシフトレジスタ回路の配線間でブリッジ故障が発生した場合に、この故障の検出が可能となる。   Therefore, in the present embodiment, one of the two test patterns is input to the shift register circuit of the predetermined row, and the other test pattern is the shift register circuit of the row located adjacent to the shift register circuit of the predetermined row. Is input. Therefore, when a bridge failure occurs between the wirings of the shift register circuits in any two adjacent rows, this failure can be detected.

（第４の実施形態）
図４は、本実施形態４による半導体装置の構成を示すブロック図である。尚、図１の半導体装置１００と同一構成要素に付いては同一符号を付して、その説明を省略する。 (Fourth embodiment)
FIG. 4 is a block diagram showing the configuration of the semiconductor device according to the fourth embodiment. The same components as those of the semiconductor device 100 of FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.

本実施形態の半導体装置が図１の半導体装置と異なる点は、テストパターン発生回路４０４と、ＰＬＬ回路４０５とが配置される点である。前記テストパターン発生回路（テストパターン発生手段）４０４は、各入力回路１０２に入力するテストパターンを生成する。また、前記ＰＬＬ回路（基準信号発生手段）４０５は、基準信号として実速度（例えば数百ＭＨｚ）のクロック信号ＣＬを発生する。尚、前記テストパターン発生回路４０４は、予めテストパターンを格納するメモリを含む概念である。   The semiconductor device of this embodiment is different from the semiconductor device of FIG. 1 in that a test pattern generation circuit 404 and a PLL circuit 405 are arranged. The test pattern generation circuit (test pattern generation means) 404 generates a test pattern to be input to each input circuit 102. The PLL circuit (reference signal generating means) 405 generates a clock signal CL having an actual speed (for example, several hundred MHz) as a reference signal. The test pattern generation circuit 404 is a concept including a memory for storing a test pattern in advance.

本実施形態では、特に、比較回路４０３は、数百ＭＨｚの高速動作の判定出力を低速のテスターでも判定できるようにするため、比較回路４０３の初期出力をＬ出力としておき、テストパターン入力開始からＭクロックサイクル以降で、１度でも比較回路４０３が不一致を検出した場合のみ、Ｈ出力固定となる回路構成を有する。   In the present embodiment, in particular, the comparison circuit 403 sets the initial output of the comparison circuit 403 as the L output so that the determination output of the high-speed operation of several hundred MHz can be determined even by a low-speed tester. After the M clock cycles, the circuit configuration is such that the H output is fixed only when the comparison circuit 403 detects a mismatch even once.

図４の半導体装置１００では、内蔵のＰＬＬ回路４０５で発生した実速度（例えば数百ＭＨｚ）のクロック信号ＣＫによって、テストパターン発生回路４０４、シフトレジスタ回路１０１及び比較回路４０３が動作する。   In the semiconductor device 100 of FIG. 4, the test pattern generation circuit 404, the shift register circuit 101, and the comparison circuit 403 are operated by a clock signal CK of an actual speed (for example, several hundred MHz) generated by the built-in PLL circuit 405.

従って、本実施形態では、数百ＭＨｚの実速度で回路故障を検出でき、また低速テスターでも検査できるので、検査コストを抑制できる。   Therefore, in this embodiment, a circuit failure can be detected at an actual speed of several hundred MHz, and the inspection cost can be suppressed because the inspection can be performed by a low-speed tester.

以上説明したように、本発明は、期待値格納用レジスタを不要にできると共に、配線遅延対策が容易であって、チップサイズの削減及び実速度検査が可能であるので、大規模且つ高速な多行並列配置多段シフトレジスタ回路を有する半導体装置のテスト回路として有用である。   As described above, the present invention eliminates the need for an expected value storage register, facilitates wiring delay countermeasures, and enables chip size reduction and actual speed inspection. This is useful as a test circuit for a semiconductor device having a multi-stage shift register circuit arranged in parallel.

本発明の実施形態１の半導体装置を示す全体概略ブロック図である。1 is an overall schematic block diagram illustrating a semiconductor device according to a first embodiment of the present invention. 本発明の実施形態２の半導体装置を示す全体概略ブロック図である。It is a whole schematic block diagram which shows the semiconductor device of Embodiment 2 of this invention. 本発明の実施形態３の半導体装置を示す全体概略ブロック図である。It is a whole schematic block diagram which shows the semiconductor device of Embodiment 3 of this invention. 本発明の実施形態４の半導体装置を示す全体概略ブロック図である。It is a whole schematic block diagram which shows the semiconductor device of Embodiment 4 of this invention.

符号の説明Explanation of symbols

１００ 半導体装置
１０１ Ｎ行並列配置Ｍ段シフトレジスタ回路
１０２ 入力回路（入力手段）
１０３、４０３ 比較回路（比較手段）
４０４ テストパターン発生回路（テストパターン発生手段）
４０５ ＰＬＬ回路（基準信号発生手段） DESCRIPTION OF SYMBOLS 100 Semiconductor device 101 N row parallel arrangement | positioning M stage shift register circuit 102 Input circuit (input means)
103, 403 comparison circuit (comparison means)
404 Test pattern generation circuit (test pattern generation means)
405 PLL circuit (reference signal generating means)

Claims (5)

Ｎ行並列配置Ｍ段シフトレジスタ回路（Ｎ、Ｍは２以上の整数）を有し、
前記Ｎ行並列配置Ｍ段シフトレジスタ回路のＮ行のうち複数行のシフトレジスタ回路を１組として、
前記１組のシフトレジスタ回路に対して共通のテストパターンを入力する入力手段と、
前記１組を構成する複数行のシフトレジスタ回路からの出力同士を比較する比較手段とを有する
ことを特徴とする半導体装置。 N row parallel arrangement M stage shift register circuit (N and M are integers of 2 or more),
A set of shift register circuits of a plurality of rows among N rows of the M row shift register circuit arranged in parallel in N rows,
Input means for inputting a common test pattern to the set of shift register circuits;
Comparing means for comparing outputs from a plurality of rows of shift register circuits constituting the set. The semiconductor device. 前記請求項１に記載の半導体装置において、
前記入力テストパターンが共通である前記１組のシフトレジスタ回路には、
隣接する行同士のシフトレジスタ回路を含まない
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The set of shift register circuits having a common input test pattern includes:
A semiconductor device characterized by not including a shift register circuit between adjacent rows. 前記請求項２記載の半導体装置において、
前記Ｎ行のシフトレジスタ回路のうち隣接する２つの行のシフトレジスタ回路に各々入力される２つの前記テストパターンは、
互いに、任意の期間で逆相パターンとなるパターンを持つ
ことを特徴とする半導体装置。 3. The semiconductor device according to claim 2, wherein
The two test patterns respectively input to the shift register circuits of two adjacent rows among the N rows of shift register circuits are:
A semiconductor device characterized by having patterns that are in reverse phase with each other for an arbitrary period. 前記請求項１記載の半導体装置において、
基準信号としてクロック信号を発生する基準信号発生手段を有し、
前記Ｎ行並列配置Ｍ段シフトレジスタ回路及び前記比較手段は、
前記基準信号発生手段から供給されるクロック信号により動作する
ことを特徴とする半導体装置。 The semiconductor device according to claim 1,
Reference signal generating means for generating a clock signal as a reference signal,
The N-row parallel arrangement M-stage shift register circuit and the comparison means include:
The semiconductor device operates by a clock signal supplied from the reference signal generating means. 前記請求項４記載の半導体装置において、
前記入力手段に前記テストパターンを入力するテストパターン発生手段を有し、
前記テストパターン発生手段は、前記基準信号発生手段のクロック信号で動作する
ことを特徴とする半導体装置。 5. The semiconductor device according to claim 4, wherein
Test pattern generating means for inputting the test pattern to the input means;
The test pattern generating means operates with a clock signal of the reference signal generating means.
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