JP2009145767A - Display control circuit, driving method of display control circuit and display device - Google Patents
Display control circuit, driving method of display control circuit and display device Download PDFInfo
- Publication number
- JP2009145767A JP2009145767A JP2007324963A JP2007324963A JP2009145767A JP 2009145767 A JP2009145767 A JP 2009145767A JP 2007324963 A JP2007324963 A JP 2007324963A JP 2007324963 A JP2007324963 A JP 2007324963A JP 2009145767 A JP2009145767 A JP 2009145767A
- Authority
- JP
- Japan
- Prior art keywords
- data
- correction
- memory
- display
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
Description
本発明は、表示制御回路及びその表示制御回路の駆動方法、並びに、その表示制御回路を用いた表示装置に関する。 The present invention relates to a display control circuit, a method for driving the display control circuit, and a display device using the display control circuit.
液晶表示装置は、薄型、低消費電力という特徴を生かし、携帯型の情報端末に多く使用されている。そして特に、近年においては、携帯電話機が大いに普及し、表示のカラー化・高画質化が要求されてきて、ＳＴＮ−ＬＣＤからＴＦＴ−ＬＣＤと呼ばれるアクティブマトリクス型液晶表示装置が多く採用されるようになってきている。 Liquid crystal display devices are often used in portable information terminals by taking advantage of their thinness and low power consumption. In particular, in recent years, mobile phones have become very popular, and there has been a demand for color display and high image quality, so that active matrix liquid crystal display devices called STN-LCDs and TFT-LCDs are often adopted. It has become to.
一方、近年、カメラの搭載や地上携帯機器向けデジタル放送（携帯電話・移動体端末向けの１セグメント部分受信サービス：所謂、ワンセグ放送）の開始等があり、携帯電話機のような携帯型の情報端末においても動画を表示する機会が多くなっている。そのような動画表示において、課題になるのが「液晶表示素子の応答速度の遅さ」であり、動画表示時に、残像が発生し、表示品位を劣化させている。 On the other hand, in recent years, with the installation of cameras and the start of digital broadcasting for terrestrial mobile devices (one-segment partial reception service for mobile phones and mobile terminals: so-called one-segment broadcasting), portable information terminals such as mobile phones There are many opportunities to display moving images. In such moving image display, a problem is “slow response speed of the liquid crystal display element”, and an afterimage is generated during moving image display, degrading display quality.
ところで、液晶モードとしては種々存在するが、近年、視野角特性が良好であることから“ＩＰＳ（In Plane Switching：横電界）モード”や“ＶＡ（Vertical Alignment：垂直配向）モード”と呼ばれる液晶モードが多く採用されている。これらは通常、画素にかかる電圧大きい程、透過率が上がる（明るくなる）ノーマリブラックモードで駆動される。このようなノーマリブラックモードで駆動される液晶表示装置では、特に黒表示データから中間調へデータが切り替わった際の応答速度が比較的遅いことが知られている。 By the way, there are various liquid crystal modes. In recent years, however, the viewing angle characteristics are good, so that liquid crystal modes called “IPS (In Plane Switching) mode” and “VA (Vertical Alignment) mode” are known. Is often adopted. These are normally driven in a normally black mode in which the transmittance increases (lightens) as the voltage applied to the pixel increases. In such a liquid crystal display device driven in the normally black mode, it is known that the response speed is particularly slow when data is switched from black display data to halftone.
表示装置の駆動において、表示パネルの各表示画素をスキャンして、各表示画素に表示データに対応した信号を印加して、１画面の表示を行う期間を１フレームといい、１秒間のフレーム数をフレーム周波数という。 In driving the display device, each display pixel of the display panel is scanned, a signal corresponding to the display data is applied to each display pixel, and a period for displaying one screen is called one frame, and the number of frames per second Is called the frame frequency.
従来の液晶表示装置では、例えば特許文献１に開示されているようなオーバドライブ処理方式を採用して応答速度を速めることが行われている。オーバドライブ処理とは、画像データが動画の場合、現フレームの表示データと前フレームの表示データとの比較を行って、液晶に印加される電圧を、前フレームから現フレームへの表示データの変化方向が正方向の場合、通常の場合に比べて高くし、前フレームから現フレームへの表示データの変化方向が負方向の場合、通常の場合に比べて低くする処理方法である。この方法により、動画の表示品位を高めることができる。
In a conventional liquid crystal display device, for example, an overdrive processing method as disclosed in
図６は、そのようなオーバドライブ処理方式を採用した従来の液晶表示装置の概略構成図である。 FIG. 6 is a schematic configuration diagram of a conventional liquid crystal display device adopting such an overdrive processing method.
図６に示すように、液晶表示装置は、液晶表示パネル１と表示駆動回路２とから構成される。
As shown in FIG. 6, the liquid crystal display device includes a liquid
前記液晶表示パネル１は、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極（対向電極；コモン電圧Ｖｃｏｍ）、画素電極と共通電極の間に充填された液晶からなる液晶容量Ｃｌｃと、蓄積容量Ｃｓと、画素電極にソースが接続された薄膜トランジスタ（ＴＦＴ）（以下、「画素トランジスタＩＴＦＴ」と記す）からなる液晶画素（表示画素）１１と、マトリクスの行方向に延伸し、複数の画素トランジスタＩＴＦＴのゲートに接続された走査線Ｌｇと、マトリクスの列方向に延伸し、複数の画素トランジスタＩＴＦＴのドレインに接続された信号線Ｌｄと、を有して構成され、後述するゲートドライバ（ゲート駆動回路）２４及びソースドライバ（ソース駆動回路）２５により選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。
The liquid
一方、前記表示駆動回路２は、制御回路２１、グラフィックＲＡＭ（ＧＲＡＭ）２２、データ補正回路２３、ゲートドライバ２４、ソースドライバ２５、階調電圧回路２６から構成されて、制御回路２１、グラフィックＲＡＭ（ＧＲＡＭ）２２及びデータ補正回路２３は表示制御回路２０をなす。ここで、前記制御回路２１は、該液晶表示装置が適用される情報端末の主制御部である図示しないＣＰＵからタイミング制御信号を受け、それに従って該表示駆動回路２を構成する各部を制御する動作制御信号や、該液晶表示装置におけるフレームの切り替わりタイミングを示す信号であるタイミング制御信号ＦＲＡＭＥを生成して、各部に供給する。ここで、前記ＣＰＵから入力されるタイミング制御信号としては、前記ＣＰＵから該液晶表示装置への表示データ（例えば６ビットＤ５：Ｄ０）の書き込みタイミングを示す信号や、液晶表示パネル１への表示開始タイミングを示す信号等を含む。また、前記タイミング制御信号ＦＲＡＭＥは、１／６０秒毎にローレベル（“０”）になる信号である。
On the other hand, the
更に、前記制御回路２１は、前記タイミング制御信号ＦＲＡＭＥを前記ＣＰＵにも供給する。これにより、前記ＣＰＵは、該液晶表示装置へ供給する前記表示データＤ５：Ｄ０の書き込みタイミングを、表示と同期させることができる。
Further, the
前記ＧＲＡＭ２２は、前記ＣＰＵから書き込まれる前記表示データＤ５：Ｄ０を記憶するメモリである。このＧＲＡＭ２２へは、前記制御回路２１より、アドレス指定信号ＡＤＤ、書き込みクロックＷＲ及び読み出しクロックＲＤが与えられている。前記書き込みクロックＷＲに従って、前記アドレス指定信号ＡＤＤで指定されるアドレスに、前記ＣＰＵからの前記表示データＤ５：Ｄ０が書き込まれ、また、前記読み出しクロックＲＤに従って、前記アドレス指定信号ＡＤＤで指定されるアドレスに書き込まれている前記表示データＤ５：Ｄ０がデータｄ５：ｄ０として読み出されて、データ補正回路２３に入力される。
The
前記データ補正回路２３は、ルックアップテーブル（以下、ＬＵＴと記す）を用いてオーバドライブ量を算出するものである。例えば、画像データが６ｂｉｔ（６４階調）の場合は、現フレームのデータＤ５：Ｄ０の６４階調とＧＲＡＭ２２から読み出されたデータｄ５：ｄ０の６４階調との組み合わせで４０９６個のデータを格納するＬＵＴとなっている。
The
前記ゲートドライバ２４は、図示しない電源回路によって発生した所定電圧の走査信号を、制御回路２１から供給される垂直制御信号（図示せず）に基づいて、各走査線Ｌｇに順次印加して選択状態とし、前記信号線Ｌｄと交差する位置に配置された画素電極（表示画素１１）に対して、前記ソースドライバ２５により信号線Ｌｄに供給された信号電圧を印加する（書き込む）線順次駆動が行われる。ここで、該ゲートドライバ２４は、特に図示はしないが、概略、シフトレジスタとバッファとを有して構成され、シフトレジスタにより一定方向に順次シフトして出力された信号がバッファを介して所定電圧の走査信号として液晶表示パネル１の各走査線Ｌｇに印加されることにより、各画素トランジスタＩＴＦＴがオン状態とされ、前記ソースドライバ２５により各信号線Ｌｄに印加された信号電圧が、画素トランジスタＩＴＦＴを介して、各画素電極に印加される。
前述したように、ノーマリブラックモードで駆動される液晶表示装置では、データの変化があまり大きくない場合、特に黒（ノーマリブラックの場合“０”）から中間調へ変化した場合などにおいては、液晶の応答が遅く、“残像”が発生してしまう。 As described above, in the liquid crystal display device driven in the normally black mode, when the change in data is not so large, particularly when changing from black (“0” for normally black) to halftone, The response of the liquid crystal is slow and “afterimage” occurs.
前記特許文献１に開示された駆動方法により、この応答性を改善することができるが、フレーム毎に前フレームの階調値と現フレームの階調値を比較演算して、補正データを生成して印加する、という処理を行うため、フレーム毎にＣＰＵからデータを転送してフレーム毎に比較演算を行わなければならず、データ処理に係わるＣＰＵの負担が比較的多く、ＣＰＵの性能がそれほど高くない携帯電話機等の携帯型の情報端末に適用するには、不向きである。
This responsiveness can be improved by the driving method disclosed in
本発明は、前記の点に鑑みてなされたもので、比較的簡易な構成でデータ処理に係わる負担が比較的少なく、携帯電話機等の携帯型の情報端末にも適用可能で、応答速度を改善可能な表示制御回路及びその表示制御回路の駆動方法、並びに、その表示制御回路を用いた表示装置を提供することを目的とする。 The present invention has been made in view of the above points, and has a relatively simple configuration and a relatively small burden on data processing. The present invention can be applied to a portable information terminal such as a cellular phone, and improves response speed. It is an object of the present invention to provide a display control circuit capable of driving the display control circuit and a display device using the display control circuit.
請求項１に記載の表示制御回路は、複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路であって、前記表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、を具備し、前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする。
請求項２に記載の表示制御回路は、請求項１に記載の表示制御回路において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする。
請求項３に記載の表示制御回路は、請求項１に記載の表示制御回路において、前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする。
請求項４に記載の表示制御回路は、請求項３に記載の表示制御回路において、前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする。
請求項５に記載の表示制御回路は、請求項４に記載の表示制御回路において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、
前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする。
請求項６に記載の表示制御回路は、請求項３乃至５のいずれかに記載の表示制御回路において、前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする。
請求項７に記載の表示制御回路の駆動方法は、複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルの前記複数の信号線を駆動する信号線駆動回路に、表示データに基づく駆動信号を供給する表示制御回路の駆動方法であって、前記表示データが複数フレーム毎に更新され、更新された前記表示データを該複数フレーム毎にメモリに書き込むステップと、前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出すステップと、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出したデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給するステップと、前記複数フレームの残りのフレームにおいて、前記メモリから読み出した前記データを、前記駆動信号として前記信号線駆動回路に供給するステップと、を含むことを特徴とする。
請求項８に記載の表示制御回路の駆動方法は、請求項７に記載の表示制御回路の駆動方法において、前記補正データの生成は、前記補正データを、前記メモリから読み出された前記データに所定の補正量を加算した信号とするステップを含むことを特徴とする。
請求項９に記載の表示制御回路の駆動方法は、請求項７に記載の表示制御回路の駆動方法において、前記補正データを生成して前記信号線駆動回路に供給するステップは、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出した前記データを補正した前記補正データを生成するステップを含むことを特徴とする。
請求項１０に記載の表示制御回路の駆動方法は、請求項９に記載の表示制御回路の駆動方法において、前記補正データを生成するステップは、前記２フレームの各フレームにおいて前記メモリから読み出されたそれぞれの前記データに、それぞれ異なる補正量を加算した信号を前記補正データとするステップを含み、前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さい値に設定されることを特徴とする。
請求項１１に記載の表示装置は、複数の走査線及び複数の信号線の各交点近傍に複数の表示画素が配列された表示パネルと、前記液晶表示パネルの前記各走査線を順次選択する走査線駆動回路と、前記液晶表示パネルの前記各信号線に、供給される駆動信号に応じた信号を出力する信号線駆動回路と、表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、を具備し、前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする。
請求項１２に記載の表示装置は、請求項１１に記載の表示装置において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であることを特徴とする。
請求項１３に記載の表示装置は、請求項１１に記載の表示装置において、前記制御手段は、前記メモリへ前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出された前記データを、前記補正回路により補正して、前記補正データを生成するよう制御する制御回路を更に備えることを特徴とする。
請求項１４に記載の表示装置は、請求項１３に記載の表示装置において、前記制御回路は、前記メモリへ前記表示データが書き込まれた直後の２フレームにおいて、前記メモリから読み出された前記データを前記補正回路により補正するよう制御することを特徴とする。
請求項１５に記載の表示装置は、請求項１４に記載の表示装置において、前記補正データは、前記メモリから読み出された前記データに所定の補正量が加算された信号であり、前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする。
請求項１６に記載の表示装置は、請求項１３乃至１５のいずれかに記載の表示装置において、前記制御回路は、前記補正回路において前記補正を行うか否かを制御する補正制御信号を出力し、前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする。
The display control circuit according to
The display control circuit according to
A display control circuit according to a third aspect is the display control circuit according to the first aspect, wherein the control means is read from the memory in at least one frame immediately after the display data is written to the memory. The control circuit further includes a control circuit that corrects the data by the correction circuit and controls to generate the correction data.
The display control circuit according to
The display control circuit according to
The correction amount for the data read from the memory in the second frame immediately after the display data is written to the memory is from the memory in the frame immediately after the display data is written to the memory. It is smaller than the correction amount for the read data.
A display control circuit according to a sixth aspect is the display control circuit according to any one of the third to fifth aspects, wherein the control circuit receives a correction control signal for controlling whether or not the correction is performed in the correction circuit. The correction circuit includes a lookup table that outputs the correction data according to a combination of the data read from the memory and the state of the correction control signal.
The display control circuit driving method according to
The display control circuit drive method according to
The display control circuit driving method according to claim 9 is the display control circuit driving method according to
The display control circuit drive method according to
The display device according to
The display device according to
The display device according to claim 13 is the display device according to
The display device according to
In the display device according to claim 15, in the display device according to
A display device according to a sixteenth aspect is the display device according to any one of the thirteenth to fifteenth aspects, wherein the control circuit outputs a correction control signal for controlling whether or not the correction circuit performs the correction. The correction circuit includes a lookup table that outputs the correction data according to a combination of the data read from the memory and the state of the correction control signal.
本発明によれば、複数フレーム毎に表示データが更新されてメモリに書き込まれ、該メモリに書き込まれている表示データを１フレーム毎に読み出して表示パネルに供給する構成において、表示データが更新された直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを表示パネルに供給することで、より変化の大きい電圧が表示パネルに印加されるので、液晶の応答速度を改善することが可能となる。 According to the present invention, display data is updated in a configuration in which display data is updated every plural frames and written to the memory, and the display data written in the memory is read out every frame and supplied to the display panel. In at least one frame immediately after that, the correction data obtained by correcting the data read from the memory is supplied to the display panel, so that a voltage with a larger change is applied to the display panel, thereby improving the response speed of the liquid crystal. It becomes possible to do.
しかも、メモリへの表示データの書き込みは１回で良いので、ＣＰＵの性能がそれほど高くない携帯電話機等の携帯型の情報端末に適用することが可能となる。 In addition, the display data can be written into the memory only once, so that the present invention can be applied to a portable information terminal such as a cellular phone whose CPU performance is not so high.
以下、本発明を実施するための最良の形態を、図面を参照して説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.
［第１実施形態］
図１（Ａ）は、本発明の第１実施形態に係る液晶表示装置の全体構成を示す概略構成図であり、図１（Ｂ）は、図１（Ａ）中のデータ補正回路を説明するための図である。
[First Embodiment]
FIG. 1A is a schematic configuration diagram showing an overall configuration of the liquid crystal display device according to the first embodiment of the present invention, and FIG. 1B illustrates a data correction circuit in FIG. FIG.
図１（Ａ）に示すように、本実施形態に係る液晶表示装置は、液晶表示パネル１と表示駆動回路２００とから構成される。
As shown in FIG. 1A, the liquid crystal display device according to this embodiment includes a liquid
ここで、前記液晶表示パネル１は、従来の液晶表示装置のそれと同様のものであるので、その説明は省略する。
Here, since the liquid
一方、本実施形態に係る表示駆動回路２００は、従来の液晶表示装置における表示駆動回路２の制御回路２１を制御回路２０１に、データ補正回路２３をデータ補正回路２０２に、それぞれ置換したものであり、グラフィックＲＡＭ（ＧＲＡＭ）２２、制御回路２０１及びデータ補正回路２０２は表示制御回路２５０をなす。すなわち、前記制御回路２０１は、図示しないＣＰＵからタイミング制御信号を受け、それに従って該表示駆動回路２００を構成する各部を制御する動作制御信号や、該液晶表示装置におけるフレームの切り替わりタイミングを示す信号である、１／６０秒毎にローレベル（“０”）になるタイミング制御信号ＦＲＡＭＥを生成して、各部に供給する。前記ＧＲＡＭ２２は、前記ＣＰＵから書き込まれる前記表示データＤ５：Ｄ０を記憶するメモリであり、このＧＲＡＭ２２へは、前記制御回路２０１より、動作制御信号として、アドレス指定信号ＡＤＤ、書き込みクロックＷＲ及び読み出しクロックＲＤが与えられ、前記書き込みクロックＷＲに従って、前記アドレス指定信号ＡＤＤで指定されるアドレスに、前記ＣＰＵからの前記表示データＤ５：Ｄ０が書き込まれ、前記読み出しクロックＲＤに従って、前記アドレス指定信号ＡＤＤで指定されるアドレスに書き込まれている前記表示データＤ５：Ｄ０がデータｄ５：ｄ０として読み出されて、データ補正回路２０２に入力される。
On the other hand, the display drive circuit 200 according to the present embodiment is obtained by replacing the
加えて、本実施形態における制御回路２０１は、前述したようなタイミング制御信号ＦＲＡＭＥに加えて、５フレームに１回、ハイレベル（“１”）となる補正制御信号ＨＯＳＥＩを生成して、データ補正回路２０２に印加する。
In addition, in addition to the timing control signal FRAME as described above, the
また、データ補正回路２０２は、図１（Ｂ）に示すように、ＧＲＡＭ２２から読み出された６ビットのデータｄ５：ｄ０の６４階調と、前記補正制御信号ＨＯＳＥＩのローレベル（“０”），ハイレベル（“１”）との組み合わせによる１２８個のデータを格納するＬＵＴとして構成されている。なお、これは、６ビットで６４階調の表示を行う場合の例であり、表示データのビット数が異なる場合は、それに応じたデータ数となる。本実施形態では、データ補正回路２０２は、現フレームの表示データと前フレームの表示データを比較するものではなく、表示データとしては、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０のみを用いるものである。このため、ＣＰＵから供給される表示データＤ５：Ｄ０はＧＲＡＭ２２にのみ転送される。なお、ＣＰＵからのデータ転送は、フレーム周波数とは無関係に、カメラや地上デジタル放送等におけるデータの変更速度に応じた１／１２秒毎に行われる。
Further, as shown in FIG. 1B, the
図１（Ｂ）に示すように、データ補正回路２０２は、前記補正制御信号ＨＯＳＥＩがローレベル（“０”）の場合には、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０をそのまま補正せずにソースドライバ２５に出力する。これに対して、前記補正制御信号ＨＯＳＥＩがハイレベル（“１”）の場合には、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０に所定の補正量を加算する補正を行い、これによって生成した補正データをソースドライバ２５に出力する。図１（Ｂ）では、この補正量の値を、一例として、“＋４“としている。この補正量の値は、任意であり、必要とされる応答性能に応じて適宜設定される。なお、この補正は、データｄ５：ｄ０がどのような値であっても行うものであってもよいし、また、例えば、データｄ５：ｄ０の値が“０”から所定の値までの間は補正をかけ、該所定の値以上の場合には補正をかけないようにしてもよい。これは、ノーマリブラックモードで駆動される液晶表示装置では、データの変化があまり大きくない場合、特に黒（ノーマリブラックの場合“０”）から中間調へ変化した場合などにおいては、液晶の応答が遅く、“残像”が発生してしまうことがあるが、データの変化が大きい場合には補正を行わずとも、充分な応答性が得られるからである。
As shown in FIG. 1B, when the correction control signal HOSEI is at a low level (“0”), the
なおここで、表示制御回路２５０が特許請求の範囲の記載における制御手段に、制御回路２０１が制御回路に、ゲートドライバ２４が走査線駆動回路に、ソースドライバ２５と階調電圧回路２６が信号線駆動回路に、ＧＲＡＭ２２がメモリに、データ補正回路２０２が補正回路に、それぞれ対応する。
Here, the
図２は、このような第１実施形態に係る液晶表示装置の制御回路２０１の動作フローチャートを示す図であり、図３は、該液晶表示装置のタイミングチャートを示す図である。なお、これらは、ＣＰＵからＧＲＡＭ２２へは１２Ｈｚ周期で表示データＤ５：Ｄ０が転送され、液晶表示パネル１はフレーム周波数６０Ｈｚで駆動されるとした場合を示している。また、図２は、Ａ＝“０”、Ｂ＝“４”、Ｃ＝“８”の場合である。以下、これら図２及び図３を参照して、前記制御回路２０１の動作を説明する。
FIG. 2 is a diagram showing an operation flowchart of the
即ち、図２に示すように、制御回路２０１は、動作を開始すると、まず、１／６０秒ごとにローレベル（“０”）となる信号である前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待つ（ステップＳ１）。これは、以降の処理のタイミングを前記タイミング制御信号ＦＲＡＭＥで示されるフレーム周波数に合わせるためである。
That is, as shown in FIG. 2, when the
そして、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となったならば、内部カウンタｎのカウント値を“０”にセットするとともに、図３に示すように、前記補正制御信号ＨＯＳＥＩをローレベル（“０”）とする（ステップＳ２）。 When the timing control signal FRAME becomes low level (“0”), the count value of the internal counter n is set to “0”, and the correction control signal HOSEI is set to low level as shown in FIG. The level (“0”) is set (step S2).
その後、図示しないＣＰＵからのデータＤ５：Ｄ０（Ｂ＝“４”）の転送開始を示す前記ＣＰＵからのタイミング制御信号に応じて、書き込みクロックＷＲを前記ＧＲＡＭ２２に出力して、次のデータＤ５：Ｄ０（ここでは、Ｂ＝“４”）をＧＲＡＭ２２に書き込む（ステップＳ３）。
Thereafter, in response to a timing control signal from the CPU indicating the start of transfer of data D5: D0 (B = “4”) from the CPU (not shown), the write clock WR is output to the
また、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０を読み出し、データ補正回路２０２を介してソースドライバ２５に出力し、ソースドライバ２５を介して液晶表示パネル１に書き込む（ステップＳ４）。ここで、前記ステップＳ２では前記補正制御信号ＨＯＳＥＩをローレベル（“０”）としているので、ＦＲＡＭ２２から読み出されたデータｄ５：ｄ０が補正されることなく、そのままソースドライバ２５に出力されることとなる。なお、動作開始時には、それ以前にＧＲＡＭ２２には前記ＣＰＵからのデータは書き込まれていないため、そのままでは読み出されるデータｄ５：ｄ０は不定となり、画素毎にデータ値がバラバラになり見苦しい状態となる可能性があるため、初期設定として、例えば“０”等の同一の任意のデータをＧＲＡＭ２２に予め書き込んでおくことが好ましい。図３の例では、Ａ＝“０”としており、黒表示データに対応した電圧Ｖ０が液晶表示パネル１の対応する画素に印加される。なお、このとき、図３に示すように、前記ＣＰＵからＧＲＡＭ２２にデータＤ５：Ｄ０が転送されてきているが、ＧＲＡＭ２２からは、書き込み中のデータは読み出されず、それ以前に書き込まれていたデータが読み出される。また、前記ＣＰＵからＧＲＡＭ２２へのデータＤ５：Ｄ０の転送が１フレーム期間内に行われるとしたが、これに限らず、ＧＲＡＭ２２からデータｄ５：ｄ０が読み出される複数のフレーム期間内に次のデータＤ５：Ｄ０を書き込みものであればよい。
Further, the read clock RD is output to the
そして、その後、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待つ（ステップＳ５）。即ち、１フレーム期間の終了を待つ。なお、動作開始時点をｔ＝０として、１／６０秒の時間を計時する（例えばクロックパルスをカウントする）ことによって１フレーム期間を判定するようにしても良いことは勿論である。 After that, it waits for the timing control signal FRAME to become low level (“0”) (step S5). That is, it waits for the end of one frame period. Of course, one frame period may be determined by measuring the time of 1/60 seconds (for example, counting clock pulses), with the operation start time point being t = 0.
そして、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となったならば、即ち、１フレーム期間が終了したならば、内部カウンタｎのカウント値を“＋１”にインクリメントする（ステップＳ６）。 When the timing control signal FRAME becomes low level (“0”), that is, when one frame period ends, the count value of the internal counter n is incremented to “+1” (step S6).
その後、その内部カウンタｎのカウント値が“１”であるか否かを判別する（ステップＳ７）。これは、現フレームが、データ更新直後のフレームであるか否かを判別するものである。 Thereafter, it is determined whether or not the count value of the internal counter n is “1” (step S7). This is to determine whether or not the current frame is a frame immediately after data update.
ここで、内部カウンタｎのカウント値が“１”であると判別した場合、即ち、データ更新直後のフレームであると判別した場合には、図３に示すように、前記補正制御信号ＨＯＳＥＩをハイレベル（“１”）とする（ステップＳ８）。即ち、データ更新直後の１フレームだけデータ補正するためにハイレベルの補正制御信号ＨＯＳＥＩをデータ補正回路２０２に出力する。
Here, when it is determined that the count value of the internal counter n is “1”, that is, when it is determined that the frame is immediately after the data update, the correction control signal HOSEI is set to the high level as shown in FIG. The level (“1”) is set (step S8). That is, a high-level correction control signal HOSEI is output to the
その後、読み出しクロックＲＤをＧＲＡＭ２２に出力して、前フレームでＧＲＡＭ２２に書き込まれていたデータＤ５：Ｄ０（Ｂ＝“４”）をデータｄ５：ｄ０として読み出す（ステップＳ９）。
Thereafter, the read clock RD is output to the
ここで、前記ステップＳ８において前記補正制御信号ＨＯＳＥＩをハイレベル（“１”）としているので、データ補正回路２０２は、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０（例えばＢ＝“４”）を補正した上でソースドライバ２５に出力して、液晶表示パネル１に書き込む（ステップＳ１０）。これにより、内部カウンタｎのカウント値が“１”となるフレーム（即ちｎ＝１となるフレーム）では、図３に示すように、Ｂ＝“４”に対応する電圧Ｖ４ではなく、“＋４”に補正された“８”に対応する電圧Ｖ８が液晶表示パネル１の対応する画素に印加される。
Here, since the correction control signal HOSEI is set to the high level (“1”) in the step S8, the
そしてその後、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待って（ステップＳ１１）、前記ステップＳ６に戻る。 Then, after waiting for the timing control signal FRAME to become low level (“0”) (step S11), the process returns to step S6.
すると、前記ステップＳ６で内部カウンタｎのカウント値が“＋１”されるので、次のステップＳ７では、その内部カウンタｎのカウント値は“１”でないと判別される。 Then, since the count value of the internal counter n is “+1” in the step S6, it is determined in the next step S7 that the count value of the internal counter n is not “1”.
このように内部カウンタｎのカウント値が“１”でないと判別した場合、即ち、データ更新直後のフレームではないと判別した場合には、更に、前記内部カウンタｎのカウント値が“５”であるか否かを判別する（ステップＳ１２）。これは、現フレームが、データ更新すべきフレームであるか否かを判別するものである。 As described above, when it is determined that the count value of the internal counter n is not “1”, that is, when it is determined that the frame is not immediately after the data update, the count value of the internal counter n is further “5”. Whether or not (step S12). This is to determine whether or not the current frame is a frame whose data is to be updated.
ここで、内部カウンタｎのカウント値が“５”ではない判別した場合、即ち、データ更新すべきフレームではないと判別した場合には、図３に示すように、前記補正制御信号ＨＯＳＥＩをローレベル（“０”）に戻す（ステップＳ１３）。 Here, when it is determined that the count value of the internal counter n is not “5”, that is, when it is determined that the frame is not a data update frame, as shown in FIG. 3, the correction control signal HOSEI is set to the low level. It returns to (“0”) (step S13).
そして、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（ここでは例えばＢ＝“４”）を読み出し、データ補正回路２０２を介してソースドライバ２５に出力して、液晶表示パネル１に書き込む（ステップＳ１４）。この場合、前記ステップＳ１３で前記補正制御信号ＨＯＳＥＩをローレベル（“０”）としているので、ＦＲＡＭ２２から読み出されたデータｄ５：ｄ０が補正されることなく、そのままソースドライバ２５に出力されることとなる。従って、図３に示すように、Ｂ＝“４”に対応する電圧Ｖ４が液晶表示パネル１の対応する画素に印加される。
Then, the read clock RD is output to the
その後、前記ステップＳ１１に進み、前述の処理が繰り返される。 Thereafter, the process proceeds to step S11, and the above-described processing is repeated.
これにより、内部カウンタｎのカウント値が“２”乃至“４”となるフレーム（即ちｎ＝２〜４となるフレーム）では、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（例えばＢ＝“４”）が補正されることなく、そのままソースドライバ２５に出力されて、図３に示すように、そのデータに対応する電圧（例えばＶ４）が液晶表示パネル１の対応する画素に印加されることとなる。
Thereby, in a frame in which the count value of the internal counter n is “2” to “4” (that is, a frame in which n = 2 to 4), the data d5: d0 (for example, B = “4”) written in the GRAM 22 ) Is output to the
そして、内部カウンタｎのカウント値が“５”となると、前記ステップＳ１２においてそれが判別される。この場合には、前記ステップＳ２に戻って、前述の動作が繰り返される。従って、前記ステップＳ２で内部カウンタｎのカウント値が“５”から“０“に書き替えられて、前記ステップＳ３で新たなデータＤ５：Ｄ０（図３の例では例えばＣ＝“８”）をＧＲＡＭ２２に書き込むと共に、ステップＳ４でＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（例えばＢ＝“４”）を読み出すことで、Ｂ＝“４”に対応する電圧Ｖ４が液晶表示パネル１の対応する画素に印加される。
When the count value of the internal counter n reaches “5”, it is determined in step S12. In this case, the process returns to step S2 and the above operation is repeated. Accordingly, the count value of the internal counter n is rewritten from “5” to “0” in step S2, and new data D5: D0 (for example, C = “8” in the example of FIG. 3) is updated in step S3. In addition to writing to the
そして、次のフレームでは、前述したようにステップＳ１０でデータ補正が行われるので、図３に示すように、“＋４”補正された“１２”に対応する電圧Ｖ１２が液晶表示パネル１の対応する画素に印加され、その後のフレームではＣ＝“８”に対応する電圧Ｖ８が液晶表示パネル１の対応する画素に印加されていく。
In the next frame, as described above, data correction is performed in step S10. Therefore, as shown in FIG. 3, the voltage V12 corresponding to “12” corrected by “+4” corresponds to the liquid
以上のように、本第１実施形態によれば、ＧＲＡＭ２２への表示データの１回の書き込みに対し、該ＧＲＡＭ２２に書き込まれている表示データに応じた電圧を複数回、液晶表示パネル１に印加するに当たり、それら複数回の内、ＧＲＡＭ２２への表示データの書き込み直後の１フレームのみ補正することで、より変化の大きい電圧が液晶表示パネル１に印加されるので、液晶の応答速度を改善することが可能となる。
As described above, according to the first embodiment, a voltage corresponding to the display data written in the
しかも、ＧＲＡＭ２２への表示データの書き込みは１回で良いので、ＣＰＵの性能がそれほど高くない携帯電話機等の携帯型の情報端末に適用することが可能となる。
Moreover, since the display data can be written into the
また、本第１実施形態におけるデータ補正回路２０２では、従来のデータ補正回路２３のような前フレームの表示データと現フレームの表示データとの比較を行わないので、無駄な処理を行うことはなく、電力的にも無駄が生じることはなく、更に、データ補正回路２０２としてのＬＵＴのデータ量も少なくて済み、コスト的に有利である。
Further, the
［第２実施形態］
本発明の第２実施形態に係る液晶表示装置の全体構成は、図１（Ａ）に示した第１実施形態に係る液晶表示装置のそれとほぼ同一である。従って、前記第１実施形態と異なる部分のみを説明する。
[Second Embodiment]
The overall configuration of the liquid crystal display device according to the second embodiment of the present invention is substantially the same as that of the liquid crystal display device according to the first embodiment shown in FIG. Therefore, only the parts different from the first embodiment will be described.
本第２実施形態においては、制御回路２０１が出力する補正制御信号ＨＯＳＥＩは、前記第１実施形態のような１ビットデータではなく、２ビットデータであり、それを受けるデータ補正回路２０２は、図４（Ａ）に示すように、ＧＲＡＭ２２に記憶されたデータｄ５：ｄ０の６４階調と、前記補正制御信号ＨＯＳＥＩの“００”，“１０”、“０１”の組み合わせで１９２個のデータを格納するＬＵＴとして構成されている。なお、これは、６４階調の表示を行う場合の例であり、表示データのビット数が異なる場合は、それに応じたデータ数となる。
In the second embodiment, the correction control signal HOSEI output from the
このデータ補正回路２０２は、前記補正制御信号ＨＯＳＥＩが“００”の場合には、ＧＲＡＭ２２に記憶されたデータｄ５：ｄ０をそのまま補正せずにソースドライバ２５に出力する。これに対して、前記補正制御信号ＨＯＳＥＩが“１０”の場合には、ＧＲＡＭ２２に記憶されたデータｄ５：ｄ０に“＋８“の補正をかけた補正データをソースドライバ２５に出力する。また、前記補正制御信号ＨＯＳＥＩが“０１”の場合には、ＧＲＡＭ２２に記憶されたデータｄ５：ｄ０に“＋４“の補正をかけた補正データをソースドライバ２５に出力する。なお、これらの補正は、データｄ５：ｄ０がどのような値であっても行うものであってもよいし、また、例えば、データｄ５：ｄ０が“０”から所定の値までの間は補正をかけ、該所定の値以上の場合には補正をかけないようにしてもよい。これは、ノーマリブラックモードで駆動される液晶表示装置では、データの変化があまり大きくない場合、特に黒（ノーマリブラックの場合“０”）から中間調へ変化した場合などにおいては、液晶の応答が遅く、“残像”が発生してしまうことがあるが、データの変化が大きい場合には補正を行わずとも、充分な応答性が得られるからである。前記所定の値は、任意であり、必要とされる応答性能に応じて適宜設定される。
When the correction control signal HOSEI is “00”, the
図４（Ｂ）は、このような第２実施形態に係る液晶表示装置の制御回路２０１の動作フローチャートを示す図であり、図５は、該液晶表示装置のタイミングチャートを示す図である。なお、これらは、ＣＰＵからＧＲＡＭ２２へは１２Ｈｚ周期で表示データＤ５：Ｄ０が転送され、液晶表示パネル１はフレーム周波数６０Ｈｚで駆動されるとした場合を示している。また、図５は、Ａ＝“０”、Ｂ＝“４”、Ｃ＝“８”の場合である。以下、これら図４（Ｂ）及び図５を参照して、本第２実施形態における前記制御回路２０１の動作を説明する。
FIG. 4B is a diagram showing an operation flowchart of the
即ち、図４（Ａ）に示すように、制御回路２０１は、動作を開始すると、まず、１／６０秒ごとにローレベル（“０”）となる信号である前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待つ（ステップＳ１）。これは、以降の処理のタイミングを前記タイミング制御信号ＦＲＡＭＥで示されるフレーム周波数に合わせるためである。
That is, as shown in FIG. 4A, when the
そして、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となったならば、内部カウンタｎのカウント値を“０”にセットするとともに、図５に示すように、前記補正制御信号ＨＯＳＥＩを“００”とする（ステップＳ２０）。 When the timing control signal FRAME becomes low level (“0”), the count value of the internal counter n is set to “0”, and the correction control signal HOSEI is set to “0” as shown in FIG. 00 "(step S20).
その後、図示しないＣＰＵからのデータＤ５：Ｄ０の転送開始を示す前記ＣＰＵからのタイミング制御信号に応じて、書き込みクロックＷＲを前記ＧＲＡＭ２２に出力して、前記データＤ５：Ｄ０（ここでは、Ｂ＝“４”）をＧＲＡＭ２２に書き込む（ステップＳ３）。
Thereafter, in response to a timing control signal from the CPU indicating the start of transfer of data D5: D0 from the CPU (not shown), a write clock WR is output to the
また、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０を読み出し、データ補正回路２０２を介してソースドライバ２５に出力して、液晶表示パネル１に書き込む（ステップＳ４）。ここで、前記ステップＳ２０で前記補正制御信号ＨＯＳＥＩを“００”としているので、ＦＲＡＭ２２から読み出されたデータｄ５：ｄ０が補正されることなく、そのままソースドライバ２５に出力されることとなる。なお、動作開始時には、それ以前にＧＲＡＭ２２には前記ＣＰＵからのデータは書き込まれていないため、そのままでは読み出されるデータｄ５：ｄ０は不定となり、画素毎にデータ値がバラバラになり見苦しい状態となる可能性があるため、初期設定として、例えば“０”等の同一の任意のデータをＧＲＡＭ２２に予め書き込んでおくことが好ましい。図５の例では、Ａ＝“０”としており、黒表示データに対応した電圧Ｖ０が液晶表示パネル１の対応する画素に印加される。
Further, the read clock RD is output to the
そしてその後、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待つ（ステップＳ５）。即ち、１フレーム期間の終了を待つ。なお、動作開始時点をｔ＝０として、１／６０秒の時間を計時する（例えばクロックパルスをカウントする）ことによって１フレーム期間を判定するようにしても良いことは勿論である。 Thereafter, it waits for the timing control signal FRAME to become low level (“0”) (step S5). That is, it waits for the end of one frame period. Of course, one frame period may be determined by measuring the time of 1/60 seconds (for example, counting clock pulses), with the operation start time point being t = 0.
そして、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となったならば、即ち、１フレーム期間が終了したならば、内部カウンタｎのカウント値を“＋１”にインクリメントする（ステップＳ６）。 When the timing control signal FRAME becomes low level (“0”), that is, when one frame period ends, the count value of the internal counter n is incremented to “+1” (step S6).
その後、その内部カウンタｎのカウント値が“１”であるか否かを判別する（ステップＳ７）。これは、現フレームが、データ更新直後のフレームであるか否かを判別するものである。 Thereafter, it is determined whether or not the count value of the internal counter n is “1” (step S7). This is to determine whether or not the current frame is a frame immediately after data update.
ここで、内部カウンタｎのカウント値が“１”であると判別した場合、即ち、データ更新直後のフレームであると判別した場合には、図５に示すように、前記補正制御信号ＨＯＳＥＩを“１０”とする（ステップＳ２１）。即ち、データ更新直後の１フレームにおいてデータ補正することを指示する“１０”の補正制御信号ＨＯＳＥＩをデータ補正回路２０２に出力する。
Here, when it is determined that the count value of the internal counter n is “1”, that is, when it is determined that the frame is immediately after the data update, as shown in FIG. 5, the correction control signal HOSEI is set to “ 10 ″ (step S21). That is, a correction control signal HOSEI of “10” instructing data correction in one frame immediately after the data update is output to the
その後、読み出しクロックＲＤをＧＲＡＭ２２に出力して、前フレームでＧＲＡＭ２２に書き込まれていたデータＤ５：Ｄ０（Ｂ＝“４”）をデータｄ５：ｄ０として読み出す（ステップＳ２２）。
Thereafter, the read clock RD is output to the
ここで、前記ステップＳ２１において前記補正制御信号ＨＯＳＥＩを“１０”としているので、データ補正回路２０２は、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０（例えばＢ＝“４”）を“＋８”補正するデータ補正１を行ってソースドライバ２５に出力することで、その補正したデータに対応する電圧を液晶表示パネル１に書き込む（ステップＳ２３）。これにより、内部カウンタｎのカウント値が“１”となるフレーム（即ちｎ＝１となるフレーム）では、図５に示すように、Ｂ＝“４”に対応する電圧Ｖ４ではなく、“＋８”に補正された“１２”に対応する電圧Ｖ１２が液晶表示パネル１の対応する画素に印加される。
Here, since the correction control signal HOSEI is set to “10” in the step S21, the
そしてその後、前記タイミング制御信号ＦＲＡＭＥがローレベル（“０”）となるのを待って（ステップＳ１１）、前記ステップＳ６に戻る。 Then, after waiting for the timing control signal FRAME to become low level (“0”) (step S11), the process returns to step S6.
すると、前記ステップＳ６で内部カウンタｎのカウント値が“＋１”されるので、次のステップＳ７では、その内部カウンタｎのカウント値は“１”でないと判別される。 Then, since the count value of the internal counter n is “+1” in the step S6, it is determined in the next step S7 that the count value of the internal counter n is not “1”.
内部カウンタｎのカウント値が“１”でないと判別した場合、即ち、データ更新直後のフレームではないと判別した場合に、次に、前記内部カウンタｎのカウント値が“２”であるか否かを判別する（ステップＳ２５）。これは、現フレームが、データ更新直後の２フレーム目であるか否かを判別するものである。 If it is determined that the count value of the internal counter n is not “1”, that is, if it is determined that the frame is not immediately after data update, then whether or not the count value of the internal counter n is “2”. Is discriminated (step S25). This is to determine whether or not the current frame is the second frame immediately after the data update.
ここで、内部カウンタｎのカウント値が“２”であると判別した場合、即ち、データ更新直後の２フレーム目であると判別した場合には、図５に示すように、前記補正制御信号ＨＯＳＥＩを“０１”とする（ステップＳ２６）。即ち、データ更新直後の２フレーム目においてデータ補正することを指示する“０１”の補正制御信号ＨＯＳＥＩをデータ補正回路２０２に出力する。
Here, when it is determined that the count value of the internal counter n is “2”, that is, when it is determined that it is the second frame immediately after the data update, as shown in FIG. 5, the correction control signal HOSEI is shown. Is set to “01” (step S26). That is, a correction control signal HOSEI of “01” instructing data correction is output to the
その後、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０を読み出す（ステップＳ２７）。
Thereafter, the read clock RD is output to the
ここで、前記ステップＳ２６において前記補正制御信号ＨＯＳＥＩを“０１”としているので、データ補正回路２０２は、ＧＲＡＭ２２から読み出されたデータｄ５：ｄ０（例えばＢ＝“４”）を“＋４”補正するデータ補正２を行ってソースドライバ２５に出力することで、その補正したデータに対応する電圧を液晶表示パネル１に書き込む（ステップＳ２８）。これにより、内部カウンタｎのカウント値が“２”となるフレーム（即ちｎ＝２となるフレーム）では、図５に示すように、Ｂ＝“４”に対応する電圧Ｖ４ではなく、“＋４”に補正された“８”に対応する電圧Ｖ８が液晶表示パネル１の対応する画素に印加される。
Here, since the correction control signal HOSEI is set to “01” in the step S26, the
その後、前記ステップＳ１１に進み、前述の処理が繰り返される。 Thereafter, the process proceeds to step S11, and the above-described processing is repeated.
すると、前記ステップＳ６で内部カウンタｎのカウント値が“＋１”されるので、次のステップＳ７では、その内部カウンタｎのカウント値は“１”でないと判別され、更に、次のステップＳ７でも、その内部カウンタｎのカウント値は“２”でないと判別される。 Then, since the count value of the internal counter n is “+1” in the step S6, it is determined in the next step S7 that the count value of the internal counter n is not “1”. Further, in the next step S7, It is determined that the count value of the internal counter n is not “2”.
このように内部カウンタｎのカウント値が“１”でも“２”でもないと判別した場合、即ち、データ更新直後のフレームでもその次のフレームでもないと判別した場合には、更に、前記内部カウンタｎのカウント値が“５”であるか否かを判別する（ステップＳ１２）。これは、現フレームが、データ更新すべきフレームであるか否かを判別するものである。 As described above, when it is determined that the count value of the internal counter n is neither “1” nor “2”, that is, when it is determined that it is neither the frame immediately after the data update nor the next frame, the internal counter It is determined whether or not the count value of n is “5” (step S12). This is to determine whether or not the current frame is a frame whose data is to be updated.
ここで、内部カウンタｎのカウント値が“５”ではない判別した場合、即ち、データ更新すべきフレームではないと判別した場合には、図５に示すように、前記補正制御信号ＨＯＳＥＩを“００”に戻す（ステップＳ２９）。 Here, when it is determined that the count value of the internal counter n is not “5”, that is, when it is determined that the frame is not a data update frame, the correction control signal HOSEI is set to “00” as shown in FIG. (Step S29).
そして、読み出しクロックＲＤをＧＲＡＭ２２に出力して、ＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（ここでは例えばＢ＝“４”）を読み出し、データ補正回路２０２を介してソースドライバ２５に出力して、液晶表示パネル１に書き込む（ステップＳ１４）。この場合、前記ステップＳ２９で前記補正制御信号ＨＯＳＥＩを“００”としているので、ＦＲＡＭ２２から読み出されたデータｄ５：ｄ０が補正されることなく、そのままソースドライバ２５に出力されることとなる。従って、図５に示すように、Ｂ＝“４”に対応する電圧Ｖ４が液晶表示パネル１の対応する画素に印加される。
Then, the read clock RD is output to the
その後、前記ステップＳ１１に進み、前述の処理が繰り返される。 Thereafter, the process proceeds to step S11, and the above-described processing is repeated.
これにより、内部カウンタｎのカウント値が“３”及び“４”となるフレーム（即ちｎ＝３、４となるフレーム）では、データｄ５：ｄ０（例えばＢ＝“４”）が補正されることなく、そのままソースドライバ２５に出力されて、図５に示すように、そのデータに対応する電圧（例えばＶ４）が液晶表示パネル１の対応する画素に印加されることとなる。
As a result, the data d5: d0 (for example, B = “4”) is corrected in the frames where the count value of the internal counter n is “3” and “4” (that is, the frames where n = 3, 4). Instead, it is output to the
そして、内部カウンタｎのカウント値が“５”となると、前記ステップＳ１２においてそれが判別される。この場合には、前記ステップＳ２０に戻って、前述の動作が繰り返される。従って、前記ステップＳ２０で内部カウンタｎのカウント値が“５”から“０“に書き替えられて、前記ステップＳ３で新たなデータＤ５：Ｄ０（図５の例では例えばＣ＝“８”）をＧＲＡＭ２２に書き込むと共に、ステップＳ４でＧＲＡＭ２２に書き込まれていたデータｄ５：ｄ０（例えばＢ＝“４”）を読み出すことで、Ｂ＝“４”に対応する電圧Ｖ４が液晶表示パネル１の対応する画素に印加される。
When the count value of the internal counter n reaches “5”, it is determined in step S12. In this case, the process returns to step S20 and the above-described operation is repeated. Accordingly, the count value of the internal counter n is rewritten from “5” to “0” in step S20, and new data D5: D0 (eg, C = “8” in the example of FIG. 5) is updated in step S3. In addition to writing to the
そして、次のフレームでは、前述したようにステップＳ２２でデータ補正が行われるので、図５に示すように、“＋８”補正された“１６”に対応する電圧Ｖ１６が液晶表示パネル１の対応する画素に印加され、その次のフレームでは、前述したようにステップＳ２７でデータ補正が行われて、“＋４”補正された“８”に対応する電圧Ｖ１２が液晶表示パネル１の対応する画素に印加される。そして、その後のフレームではＣ＝“８”に対応する電圧Ｖ８が液晶表示パネル１の対応する画素に印加されていく。
In the next frame, data correction is performed in step S22 as described above. Therefore, as shown in FIG. 5, the voltage V16 corresponding to “16” corrected by “+8” corresponds to the liquid
以上のように、本第２実施形態によれば、前記第１実施形態と同様に、ＧＲＡＭ２２への表示データの１回の書き込みに対し、該ＧＲＡＭ２２に書き込まれている表示データに応じた電圧を複数回、液晶表示パネル１に印加するに当たり、それら複数回の内、ＧＲＡＭ２２への表示データの書き込み直後の２フレームのみ補正することで、より変化の大きい電圧が液晶表示パネル１に印加されるので、液晶の応答速度を改善することが可能となる。
As described above, according to the second embodiment, as in the first embodiment, a voltage corresponding to the display data written in the
しかも、本第２実施形態では、ＧＲＡＭ２２への表示データの書き込み直後のフレームにおいて、前記第１実施形態よりも変化の大きい電圧が液晶表示パネル１に印加されるので、液晶の応答速度をより改善することが可能となる。
In addition, in the second embodiment, since a voltage having a larger change than that in the first embodiment is applied to the liquid
また、本第２実施形態においても、データ補正回路２０２としてのＬＵＴのデータ量は従来に比して少なくて済み、コスト的に有利である。
Also in the second embodiment, the data amount of the LUT as the
以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。 The present invention has been described above based on the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications and applications are possible within the scope of the gist of the present invention. .
例えば、前記実施形態は６４階調表示を行う場合を例に説明したが、それに限定されるものではない。使用する階調数に応じて、前記データ補正回路２０２としてのＬＵＴを構成すれば良い。
For example, the embodiment has been described by taking the case of performing 64-gradation display as an example, but is not limited thereto. An LUT as the
更に、前記データ補正回路２０２は、実施形態で説明したようなＬＵＴによる構成に限定するものではなく、加算器や演算回路等で構成しても良い。
Further, the
また、前記第１実施形態ではＧＲＡＭ２２への表示データの書き込み直後の１フレーム、前記第２実施形態ではＧＲＡＭ２２への表示データの書き込み直後の２フレームでデータ補正を行うものとしたが、更にデータ補正回数を増やしても構わない。
In the first embodiment, the data correction is performed in one frame immediately after the display data is written into the
１…液晶表示パネル
１１…液晶画素（表示画素）
２２…グラフィックＲＡＭ（ＧＲＡＭ）
２４…ゲートドライバ（ゲート駆動回路）
２５…ソースドライバ（ソース駆動回路）
２６…階調電圧回路
２００…表示駆動回路
２０１…制御回路
２０２…データ補正回路
２５０…表示制御回路
Ｃｌｃ…液晶容量
ＩＴＦＴ…画素トランジスタ
Ｌｇ…走査線
Ｌｄ…信号線
Ｃｓ…蓄積容量
Ｄ５：Ｄ０，ｄ５：ｄ０…表示データ
ＷＲ…書き込みクロック
ＲＤ…読み出しクロック
ＦＲＡＭＥ…タイミング制御信号
ＨＯＳＥＩ…補正制御信号
DESCRIPTION OF
22 ... Graphic RAM (GRAM)
24 ... Gate driver (gate drive circuit)
25 ... Source driver (source drive circuit)
26 ... gradation voltage circuit 200 ...
Claims (16)
前記表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、
を具備し、
前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする表示制御回路。 Display control for supplying a driving signal based on display data to a signal line driving circuit for driving the plurality of signal lines of a display panel in which a plurality of display pixels are arranged in the vicinity of intersections of the plurality of scanning lines and the plurality of signal lines. A circuit,
A memory in which the display data is updated every plural frames, and the updated display data is written every plural frames;
Control means for reading the display data written in the memory a plurality of times for each frame of the plurality of frames and supplying the display data to the signal line driver circuit;
Comprising
The control means generates correction data obtained by correcting data read from the memory in at least one frame immediately after the display data updated to the memory is written, and uses the signal line as the drive signal. A display control circuit comprising a correction circuit for supplying to a drive circuit.
前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする請求項４に記載の表示制御回路。 The correction data is a signal obtained by adding a predetermined correction amount to the data read from the memory,
The correction amount for the data read from the memory in the second frame immediately after the display data is written to the memory is from the memory in the frame immediately after the display data is written to the memory. The display control circuit according to claim 4, wherein the display control circuit is smaller than the correction amount for the read data.
前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする請求項３乃至５のいずれかに記載の表示制御回路。 The control circuit outputs a correction control signal for controlling whether or not the correction circuit performs the correction;
6. The correction circuit according to claim 3, further comprising a lookup table that outputs the correction data in accordance with a combination of the data read from the memory and a state of the correction control signal. The display control circuit according to any one of the above.
前記表示データが複数フレーム毎に更新され、更新された前記表示データを該複数フレーム毎にメモリに書き込むステップと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出すステップと、
前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出したデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給するステップと、
前記複数フレームの残りのフレームにおいて、前記メモリから読み出した前記データを、前記駆動信号として前記信号線駆動回路に供給するステップと、
を含むことを特徴とする表示制御回路の駆動方法。 Display control for supplying a driving signal based on display data to a signal line driving circuit for driving the plurality of signal lines of a display panel in which a plurality of display pixels are arranged in the vicinity of intersections of the plurality of scanning lines and the plurality of signal lines. A circuit driving method comprising:
The display data is updated for each of a plurality of frames, and the updated display data is written to a memory for each of the plurality of frames;
Reading the display data written in the memory a plurality of times for each frame in the plurality of frames;
Generating correction data obtained by correcting data read from the memory in at least one frame immediately after the display data updated to the memory is written, and supplying the correction data to the signal line driving circuit as the driving signal; ,
Supplying the data read from the memory to the signal line driver circuit as the drive signal in the remaining frames of the plurality of frames;
A method for driving a display control circuit, comprising:
前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さい値に設定されることを特徴とする請求項９に記載の表示制御回路の駆動方法。 The step of generating the correction data includes the step of using, as the correction data, a signal obtained by adding a different correction amount to each of the data read from the memory in each of the two frames.
The correction amount for the data read from the memory in the second frame immediately after the display data is written to the memory is from the memory in the frame immediately after the display data is written to the memory. The display control circuit driving method according to claim 9, wherein the read control data is set to a value smaller than the correction amount for the read data.
前記液晶表示パネルの前記各走査線を順次選択する走査線駆動回路と、
前記液晶表示パネルの前記各信号線に、供給される駆動信号に応じた信号を出力する信号線駆動回路と、
表示データが複数フレーム毎に更新され、更新された前記表示データが該複数フレーム毎に書き込まれるメモリと、
前記メモリに書き込まれている前記表示データを前記複数フレームにおける１フレーム毎に複数回読み出し、前記信号線駆動回路に供給する制御手段と、
を具備し、
前記制御手段は、前記メモリへ更新された前記表示データが書き込まれた直後の少なくとも１フレームにおいて、前記メモリから読み出されたデータを補正した補正データを生成して、前記駆動信号として前記信号線駆動回路に供給する補正回路を備えることを特徴とする表示装置。 A display panel in which a plurality of display pixels are arranged in the vicinity of each intersection of a plurality of scanning lines and a plurality of signal lines;
A scanning line driving circuit for sequentially selecting the scanning lines of the liquid crystal display panel;
A signal line drive circuit that outputs a signal corresponding to a drive signal supplied to each signal line of the liquid crystal display panel;
Display data is updated every plural frames, and the updated display data is written in every plural frames;
Control means for reading the display data written in the memory a plurality of times for each frame of the plurality of frames and supplying the display data to the signal line driver circuit;
Comprising
The control means generates correction data obtained by correcting data read from the memory in at least one frame immediately after the display data updated to the memory is written, and uses the signal line as the drive signal. A display device comprising a correction circuit for supplying to a drive circuit.
前記メモリへ前記表示データが書き込まれた直後から２フレーム目のフレームにおいて前記メモリから読み出された前記データに対する前記補正量は、前記メモリへ前記表示データが書き込まれた直後のフレームにおいて前記メモリから読み出された前記データに対する前記補正量より小さいことを特徴とする請求項１４に記載の表示装置。 The correction data is a signal obtained by adding a predetermined correction amount to the data read from the memory,
The correction amount for the data read from the memory in the second frame immediately after the display data is written to the memory is from the memory in the frame immediately after the display data is written to the memory. The display device according to claim 14, wherein the correction amount is smaller than the correction amount for the read data.
前記補正回路は、前記メモリから読み出された前記データと、前記補正制御信号の状態との組み合わせに応じて前記補正データを出力するルックアップテーブルを備えることを特徴とする請求項１３乃至１５のいずれかに記載の表示装置。 The control circuit outputs a correction control signal for controlling whether or not the correction circuit performs the correction;
16. The correction circuit according to claim 13, further comprising a lookup table that outputs the correction data according to a combination of the data read from the memory and a state of the correction control signal. The display apparatus in any one.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007324963A JP2009145767A (en) | 2007-12-17 | 2007-12-17 | Display control circuit, driving method of display control circuit and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007324963A JP2009145767A (en) | 2007-12-17 | 2007-12-17 | Display control circuit, driving method of display control circuit and display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009145767A true JP2009145767A (en) | 2009-07-02 |
| JP2009145767A5 JP2009145767A5 (en) | 2010-09-24 |
Family
ID=40916399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007324963A Pending JP2009145767A (en) | 2007-12-17 | 2007-12-17 | Display control circuit, driving method of display control circuit and display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2009145767A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100094355A (en) * | 2009-02-18 | 2010-08-26 | 소니 주식회사 | Liquid crystal display device |
| US9460685B2 (en) | 2013-03-04 | 2016-10-04 | Samsung Electronics Co., Ltd. | Display driver integrated circuit with multiple data paths |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002271809A (en) * | 2001-03-09 | 2002-09-20 | Matsushita Electric Ind Co Ltd | Moving picture decoding display device and moving picture decoding display method |
| JP2004246312A (en) * | 2002-12-19 | 2004-09-02 | Sharp Corp | Liquid crystal display device |
| JP2005352315A (en) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | Driving circuit for optoelectronic apparatus, driving method for optoelectronic apparatus, optoelectronic apparatus and electronic appliance |
| WO2006038158A1 (en) * | 2004-10-04 | 2006-04-13 | Koninklijke Philips Electronics N.V. | Overdrive technique for display drivers |
| JP2006267360A (en) * | 2005-03-23 | 2006-10-05 | Seiko Epson Corp | Liquid crystal display device, liquid crystal driving circuit, and driving method of liquid crystal display device |
| WO2006112110A1 (en) * | 2005-03-31 | 2006-10-26 | Sharp Kabushiki Kaisha | Method for driving liquid crystal display apparatus |
| JP2007233102A (en) * | 2006-03-01 | 2007-09-13 | Nec Lcd Technologies Ltd | Liquid crystal display device, and drive control circuit and driving method used for the same liquid crystal display device |
| JP2009069311A (en) * | 2007-09-11 | 2009-04-02 | Canon Inc | Image display device, control method thereof, and imaging apparatus |
-
2007
- 2007-12-17 JP JP2007324963A patent/JP2009145767A/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002271809A (en) * | 2001-03-09 | 2002-09-20 | Matsushita Electric Ind Co Ltd | Moving picture decoding display device and moving picture decoding display method |
| JP2004246312A (en) * | 2002-12-19 | 2004-09-02 | Sharp Corp | Liquid crystal display device |
| JP2005352315A (en) * | 2004-06-11 | 2005-12-22 | Seiko Epson Corp | Driving circuit for optoelectronic apparatus, driving method for optoelectronic apparatus, optoelectronic apparatus and electronic appliance |
| WO2006038158A1 (en) * | 2004-10-04 | 2006-04-13 | Koninklijke Philips Electronics N.V. | Overdrive technique for display drivers |
| JP2006267360A (en) * | 2005-03-23 | 2006-10-05 | Seiko Epson Corp | Liquid crystal display device, liquid crystal driving circuit, and driving method of liquid crystal display device |
| WO2006112110A1 (en) * | 2005-03-31 | 2006-10-26 | Sharp Kabushiki Kaisha | Method for driving liquid crystal display apparatus |
| JP2007233102A (en) * | 2006-03-01 | 2007-09-13 | Nec Lcd Technologies Ltd | Liquid crystal display device, and drive control circuit and driving method used for the same liquid crystal display device |
| JP2009069311A (en) * | 2007-09-11 | 2009-04-02 | Canon Inc | Image display device, control method thereof, and imaging apparatus |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100094355A (en) * | 2009-02-18 | 2010-08-26 | 소니 주식회사 | Liquid crystal display device |
| KR101652522B1 (en) | 2009-02-18 | 2016-08-30 | 소니 주식회사 | Liquid crystal display device |
| US9460685B2 (en) | 2013-03-04 | 2016-10-04 | Samsung Electronics Co., Ltd. | Display driver integrated circuit with multiple data paths |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5299741B2 (en) | Display panel control device, liquid crystal display device, electronic apparatus, display device driving method, and control program | |
| US8957883B2 (en) | Display device | |
| KR101657023B1 (en) | Display device and method for driving same | |
| US8760476B2 (en) | Liquid crystal display devices and methods for driving the same | |
| JP2007286588A (en) | Display device and its driving method | |
| US8593382B2 (en) | Liquid crystal display device | |
| JP2009086076A (en) | Display device | |
| JP4523348B2 (en) | Display device and driving method thereof | |
| US20140210872A1 (en) | Display control circuit, liquid crystal display apparatus having the same, and display control method | |
| JP4515503B2 (en) | Driving method of liquid crystal display device | |
| JP2007156474A (en) | Liquid crystal display and modifying method of image signal thereof | |
| JP2009058684A (en) | Liquid crystal display device | |
| JP5098619B2 (en) | Display driving device and display device including the same | |
| US20110001754A1 (en) | Display apparatus and image displaying method | |
| US20070195046A1 (en) | Data processing device, method of driving the same and display device having the same | |
| JP2009145767A (en) | Display control circuit, driving method of display control circuit and display device | |
| JP4896961B2 (en) | Liquid crystal panel driving device, liquid crystal panel driving method, and liquid crystal display device | |
| JP4884381B2 (en) | Display device | |
| KR20090007165A (en) | Apparatus and method for improving response speed of liquid crystal display | |
| JP5391475B2 (en) | Signal processing device, liquid crystal display device including the same, and driving method of the liquid crystal display device | |
| JP5369431B2 (en) | Driving circuit, driving method, and display device | |
| JP4678344B2 (en) | Electro-optical device, display data processing circuit, processing method, and electronic apparatus | |
| WO2011033888A1 (en) | Image display device and image display method | |
| JP2005241817A (en) | Liquid crystal driving device | |
| US20080079672A1 (en) | Driving method for a liquid crystal display device and related device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Effective date: 20100810 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100810 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20120417 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120418 |
|
| RD04 | Notification of resignation of power of attorney |
Effective date: 20120529 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |
|
| A521 | Written amendment |
Effective date: 20120618 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120807 |
|
| A02 | Decision of refusal |
Effective date: 20130108 Free format text: JAPANESE INTERMEDIATE CODE: A02 |