JP2009134787A - Nand型フラッシュメモリ - Google Patents
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Abstract
【課題】メモリセルから読み出されたデータに対する、メモリセル間の干渉の影響を低減することが可能なNAND型フラッシュメモリを提供する。
【解決手段】NAND型フラッシュメモリは、第1のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶する第1のメモリセルと、第1のメモリセルに隣接し、第2のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶し、第1のメモリセルにデータが書き込まれた後にデータが書き込まれる第2のメモリセルと、ビット線に接続された第1のセンスアンプ回路と、ビット線および第1のセンスアンプ回路に接続された第2のセンスアンプ回路と、を備える。
【選択図】図1
【解決手段】NAND型フラッシュメモリは、第1のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶する第1のメモリセルと、第1のメモリセルに隣接し、第2のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶し、第1のメモリセルにデータが書き込まれた後にデータが書き込まれる第2のメモリセルと、ビット線に接続された第1のセンスアンプ回路と、ビット線および第1のセンスアンプ回路に接続された第2のセンスアンプ回路と、を備える。
【選択図】図1
Description
本発明は、センスアンプ装置を備えたNAND型フラッシュメモリに関する。
近年、不揮発性半導体メモリの1つであるNAND型フラッシュメモリでは、微細化に伴い、設定されたしきい値電圧が見かけ上変動する現象が顕著になってきている。
このしきい値の変動には、隣接セル間のカップリングによりしきい値が上昇する隣接セルの干渉効果や、電子蓄積量が減少ししきい値変動する電荷抜けや、酸化膜にトラップができそこに電子が捕獲されてしきい値電圧が変動するRTN(Random Telegraph Noise)等がある。
上記メモリセル間の相互干渉の影響を抑えるためには、例えば、メモリセルのしきい値電圧分布をできるだけ狭くするように、書き込むという対策が必要になる。
しかし、この対策は、NAND型フラッシュメモリの書き込み時間を長くしてしまう。すなわち、NAND型フラッシュメモリでは、データ書き込みは、書き込み電圧印加動作とその後の書き込みベリファイ動作を、書き込み電圧を少しずつ上げながら繰り返し実行される。これは、メモリセルの書き込み特性のばらつきを考慮した結果である。しきい値電圧の分布を狭くするためには、書き込み電圧の上昇分を小さくする必要がある。これにより、書き込みサイクル数が増加し、NAND型フラッシュメモリの書き込み時間が増加することになる。
ここで、従来の不揮発性半導体メモリは、例えば、電気的書き換え可能な浮遊ゲート型メモリセルが配列されたメモリセルアレイと、このメモリセルアレイのデータ読み出しを行うための複数のセンスアンプ回路とを有する。該センスアンプ回路は、該メモリセルアレイから選択された第1のメモリセルについて、これに隣接し且つ第1のより後に書き込みがなされる第2のメモリセルのデータに応じて決まる読み出し条件下で、記憶されたセルデータをセンスするものがある(例えば、特許文献1参照。)。
これにより、上記従来の不揮発性半導体メモリは、読み出し条件によってメモリセル間の干渉の影響を低減する。
しかし、上記従来の不揮発性半導体メモリは、該センスアンプ回路を制御するための多くの制御信号線(例えば、15本)を必要とする。
特開2004−326866号公報
本発明は、メモリセルから読み出されたデータに対する、メモリセル間の干渉の影響を低減することが可能なNAND型フラッシュメモリを提供することを目的とする。
本発明の一態様に係るNAND型フラッシュメモリは、
第1のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶する第1のメモリセルと、
前記第1のメモリセルに隣接し、第2のワード線および前記ビット線に接続され、しきい値電圧が設定されることによりデータを記憶し、前記第1のメモリセルにデータが書き込まれた後にデータが書き込まれる第2のメモリセルと、
前記ビット線に接続された第1のセンスアンプ回路と、
前記ビット線および前記第1のセンスアンプ回路に接続された第2のセンスアンプ回路と、を備え、
第1のセンスアンプ回路は、
前記ビット線を介して、前記第2のメモリセルに記憶されたデータを読み出して保持し、
前記第2のセンスアンプ回路は、
前記第1のセンスアンプ回路に保持されたデータが、読み出し電圧よりもメモリセルのしきい値が高い状態に対応する第1の論理値の場合において、
第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが、前記第1の論理値であり、前記第1の読み出し電圧よりも高い第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが、読み出し電圧よりもメモリセルのしきい値が低い状態に対応する第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータが前記第2の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第2の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第2のセンスアンプ回路は、
前記第1のセンスアンプ回路に保持されたデータが、前記第2の論理値の場合において、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータが前記第2の論理値であるとして保持する
ことを特徴とする。
第1のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶する第1のメモリセルと、
前記第1のメモリセルに隣接し、第2のワード線および前記ビット線に接続され、しきい値電圧が設定されることによりデータを記憶し、前記第1のメモリセルにデータが書き込まれた後にデータが書き込まれる第2のメモリセルと、
前記ビット線に接続された第1のセンスアンプ回路と、
前記ビット線および前記第1のセンスアンプ回路に接続された第2のセンスアンプ回路と、を備え、
第1のセンスアンプ回路は、
前記ビット線を介して、前記第2のメモリセルに記憶されたデータを読み出して保持し、
前記第2のセンスアンプ回路は、
前記第1のセンスアンプ回路に保持されたデータが、読み出し電圧よりもメモリセルのしきい値が高い状態に対応する第1の論理値の場合において、
第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが、前記第1の論理値であり、前記第1の読み出し電圧よりも高い第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが、読み出し電圧よりもメモリセルのしきい値が低い状態に対応する第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータが前記第2の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第2の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第2のセンスアンプ回路は、
前記第1のセンスアンプ回路に保持されたデータが、前記第2の論理値の場合において、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータが前記第2の論理値であるとして保持する
ことを特徴とする。
本発明の一態様に係るNAND型フラッシュメモリによれば、メモリセルから読み出されたデータに対する、メモリセル間の干渉の影響を低減することができる。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
図1は、本発明の一態様である実施例1に係るNAND型フラッシュメモリ100の要部構成を示す図である。
図1に示すように、NAND型フラッシュメモリ100は、充電回路1と、第1のメモリセル2と、第2のメモリセル3と、第1のセンスアンプ回路4と、第2のセンスアンプ回路5と、を備える。
充電回路1は、例えば、電源とビット線BLとの間に接続されたMOSトランジスタで構成される。このMOSトランジスタがオンすることにより、ビット線BLに所定の電圧(例えば、電源電圧)が印加されるようになっている。
第1のメモリセル2は、第1のワード線WLnおよびビット線BLに接続された不揮発性トランジスタ(例えば、EEPROMセル)により構成されている。この第1のメモリセル2は、しきい値電圧が設定されることにより多値のデータを記憶するようになっている。
第2のメモリセル3は、第1のメモリセル2に隣接し、第2のワード線WLn+1およびビット線BLに接続された不揮発性トランジスタ(例えば、EEPROMセル)により構成されている。この第2のメモリセル3は、しきい値電圧が設定されることにより多値のデータを記憶するようになっている。
さらに、この第2のメモリセル3は、第1のメモリセル2にデータが書き込まれた後にデータが書き込まれるようになっている。また、この第2のメモリセル3に記憶されたデータを読み出した後、第1のメモリセル2に記憶されたデータを読み出されるようになっている。
第1のセンスアンプ回路4は、ビット線BLに接続されている。この第1のセンスアンプ回路4は、第1、第2のメモリセル2、3に記憶されたデータを、ビット線BLの電位に応じて、保持、出力するようになっている。
この第1のセンスアンプ回路4は、第1のラッチ回路4aと、第1のMOSトランジスタ4bと、第2のMOSトランジスタ4cと、第3のMOSトランジスタ4dと、第4のMOSトランジスタ4eと、を有する。
第1のラッチ回路4aは、第1のデータ端子4a1とこの第1のデータ端子4a1とは反転したデータを出力する第2のデータ端子4a2を有する。
第1のMOSトランジスタ4bは、第1のデータ端子4a1と第1、第2のメモリセル2、3が接続されたビット線BLとの間に接続されたnMOSトランジスタである。
第2のMOSトランジスタ4cは、第1のデータ端子4a1と接地との間に接続されたnMOSトランジスタである。
第3のMOSトランジスタ4dは、第2のデータ端子4a2と接地との間に接続されたnMOSトランジスタである。
第4のMOSトランジスタ4eは、第2のデータ端子4a2と接地との間で、第3のMOSトランジスタ4dと直列に接続され、ビット線BLにゲートが接続されたnMOSトランジスタである。
第2のセンスアンプ回路5は、ビット線BLおよび第1のセンスアンプ回路4に接続されている。
この第2のセンスアンプ回路5は、第2のラッチ回路5aと、第5のMOSトランジスタ5bと、第6のMOSトランジスタ5cと、第7のMOSトランジスタ5dと、第8のMOSトランジスタ5eと、第9のMOSトランジスタ5fと、第10のMOSトランジスタ5gと、第11のMOSトランジスタ5hと、第12のMOSトランジスタ5iと、第13のMOSトランジスタ5jと、第14のMOSトランジスタ5kと、第15のMOSトランジスタ5lと、を有する。
第2のラッチ回路5aは、第3のデータ端子5a1と、この第3のデータ端子5a1とは反転したデータを出力する第4のデータ端子5a2と、を有する。
第5のMOSトランジスタ5bは、ビット線BLと第3のデータ端子5a1と間に接続されたnMOSトランジスタである。
第6のMOSトランジスタ5cは、第4のデータ端子5a2と接地との間に接続され、ビット線BLにゲートが接続されたnMOSトランジスタである。
第7のMOSトランジスタ5dは、第4のデータ端子5a2と接地との間で、第6のMOSトランジスタ5cと直列に接続され、第2のデータ端子4a2にゲートが接続されたnMOSトランジスタである。
第8のMOSトランジスタ5eは、第4のデータ端子5a2と接地との間で、第6のMOSトランジスタ5cおよび第7のMOSトランジスタ5dと直列に接続されたnMOSトランジスタである。
第9のMOSトランジスタ5fは、第3のデータ端子5a1と接地との間に接続され、第2のデータ端子4a2にゲートが接続されたnMOSトランジスタである。
第10のMOSトランジスタ5gは、第3のデータ端子5a1と接地との間で、第9のMOSトランジスタ5fと直列に接続されたnMOSトランジスタである。
第11のMOSトランジスタ5hは、第4のデータ端子5a2と電源との間に接続され、ビット線BL(第4のMOSトランジスタのゲート)にゲートが接続されたpMOSトランジスタである。
第12のMOSトランジスタ5iは、第4のデータ端子5a2と電源との間で、第11のMOSトランジスタ5hと直列に接続され、第2のデータ端子4a2にゲートが接続されたpMOSトランジスタである。
第13のMOSトランジスタ5jは、第4のデータ端子5a2と電源との間で、第11のMOSトランジスタ5hおよび第12のMOSトランジスタ5iと直列に接続されたpMOSトランジスタである。
第14のMOSトランジスタ5kは、第3のデータ端子5a1と電源との間に接続され、第2のデータ端子4a2にゲートが接続されたpMOSトランジスタである。
第15のMOSトランジスタ5lは、第3のデータ端子5a1と電源との間で、第14のMOSトランジスタ5kと直列に接続されたpMOSトランジスタである。
また、NAND型フラッシュメモリ100は、第4のデータ端子5a2と共通バス線8との間に接続された第16のMOSトランジスタ(スイッチ回路)6と、第3のデータ端子5a1と共通バス線9との間に接続された第17のMOSトランジスタ(スイッチ回路)7と、を備える。
Sel_iが“High”になることにより、各スイッチ回路6、7がオンし、共通バス線8、9に第3、第4のデータ端子5a1、5a2からデータが供給されるようになっている。
なお、図1に示すΦT0=“0”(“Low”)、ΦT1=“0”(“Low”)の状態で、第1、第5のMOSトランジスタ4b、5bは、オフである。したがって、この状態では、ビット線BLと、第1のデータ端子4a1および第3のデータ端子5a1との間は、遮断されている。また、必要に応じて、ΦT0=“1”(“High”)またはΦT1=“1”(“High”)の状態になり、ビット線BLの電位が、第1のデータ端子4a1または第3のデータ端子5a1に、入力されるようになっている。
ここで、図2は、図1に示す第1、第2のメモリセル2、3が適用されるNAND型フラッシュメモリのセル構造を示す回路図である。また、図3は、図1に示すメモリセルのしきい値電圧の個数分布を示す分布図である。
図2に示すように、浮遊ゲートを有するMOSトランジスタからなる複数のメモリセルが直列に接続されている。この直列に接続されたメモリセルは、一端が第1の選択トランジスタ1a(図1では省略)を介してビット線BLに接続され、他端が第2の選択トランジスタ1b(図1では省略)を介して共通ソース線に接続されている。
それぞれのメモリセルのゲートは、ワード線WL1〜WL4に接続されている。第1の選択トランジスタ1aのゲートは、選択線SL1に接続されている。第2の選択トランジスタ1bのゲートは、選択線SL2に接続されている。
図3に示すように、各メモリセルは、記憶する情報に応じたしきい値電圧を有する。このしきい値電圧は、例えば”0”データを記憶している場合には、所定の電圧(例えば、0V)以上に設定され、”1”データを記憶している場合には、該所定の電圧未満に設定される。
情報の読み出し動作時には、ビット線BLを始めに充電回路1により、第1の設定電位Vset1に充電(プリチャージ)し、さらに、ビット線BLを浮遊状態にする。これに引き続いて、選択線SL1、SL2に電圧を印加して第1、第2の選択トランジスタ1a、1bをオン状態にする。さらに、選択されたメモリセルのワード線WL3に選択ワード線電圧VR(ベリファイ時のワード線電位と異なってもよい)を印加し、選択されていないメモリセルのワード線WL1、2、4に非選択ワード線電圧Vreadを印加し、共通ソース線を0Vする。
これにより、選択されたメモリセル以外のメモリセルがすべてオンする。
したがって、選択されたメモリセルに”0”が記憶されている場合は、このメモリセル1は非導通となり、ビット線BLの電位は第1の設定電位Vset1に維持される。
一方、選択されたメモリセルに”1”が記憶されている場合は、この選択されたメモリセルは導通し、ビット線BLが放電し、ビット線BLの電位が低下する。
したがって、読み出し時のビット線BLの電位を検出することにより、記憶された情報(データ)を取得することができる。
なお、本実施例では、読み出し電圧(選択ワード線電圧)よりもメモリセルのしきい値が高い状態に対応する第1の論理値を“0”と定義する。また、本実施例では、読み出し電圧よりもメモリセルのしきい値が低い状態に対応する第2の論理値を“1”と定義する。
ここで、図4Aは、電荷抜け、隣接セルの干渉効果、RTN等により、メモリセルのしきい値電圧がシフトする例を示す図である。
図4Aに示すように、既述のように、デバイスの微細化に伴い、設定されたしきい値電圧が変動する場合がある。
既述のように、本実施例では、図1の第1のメモリセル2から第2のメモリセル3の順にデータが書き込まれ、第2のメモリセル3から第1のメモリセル2の順に記憶されたデータが読み出される。
この場合、第1のメモリセル2のしきい値が変動し得る。特に、隣接セルの干渉効果の影響がある場合、第1のメモリセル2のしきい値は上昇する。
ここで、図4Bは、隣接セルの干渉効果の影響を説明するための図である。
図4Bにおいては、簡単のために、Ccが支配的で、第1のメモリセル2に対する斜め方向の隣接セルの干渉効果は少ないと仮定する。
第1のメモリセル2から読み出されたデータの論理は、以下のように決められる。
読み出し電圧(選択ワード線電圧)VRの印加により読み出されたデータと、読み出し電圧VRよりも高い読み出し電圧(選択ワード線電圧)VR+Δの印加により読み出されたデータとが一致している場合、隣接セルの干渉効果は読み出しデータに影響を与えないとみなす。そして、一致した該データを最終的に読み出されたデータとする。
一方、読み出し電圧VRの印加により読み出されたデータと、読み出し電圧VR+Δの印加により読み出されたデータとが異なっている場合、読み出し電圧VRの印加により読み出されたデータが“1”で、読み出し電圧VR+Δの印加により読み出されたデータが“0”である場合はありえない。
したがって、ここでは、読み出し電圧VRの印加により読み出されたデータが“0”で、読み出し電圧VR+Δの印加により読み出されたデータが“1”である場合を考える。この場合、以下の二通りのケースが考えられる。
ケース1.もともと第1のメモリセル2のしきい値がデータ“0”に対応するしきい値分布の端に存在し、読み出し電圧をVR+Δにしたことにより“1”に化けてしまった場合。
ケース2.もともと第1のメモリセル2のしきい値がデータ“1”に対応するものであったが、隣接セルの干渉効果により、読み出し電圧VRの印加により“0”と読めてしまった場合。
本発明では、上記2つのケースを予め読んでおいた第2のメモリセル3のデータによって判定する。
すなわち、第2のメモリセル3から読み出されたデータが“0”であれば、これはケース2と想定し、最終的に第1のメモリセル2に記憶されたデータを“1”として読み出す。
一方、第2のメモリセル3から読み出されたデータが“1”であれば、隣接セルの干渉効果は無いので、ケース1と想定し、最終的に第1のメモリセル2に記憶されたデータを“0”として読み出す。
ここで、以上のような構成を有するNAND型フラッシュメモリ100の動作について説明する。なお、既述のように、本実施例では、図1の第1のメモリセル2から第2のメモリセル3の順にデータが書き込まれ、第2のメモリセル3から第1のメモリセル2の順に記憶されたデータが読み出されるものとする。
先ず、第1のセンスアンプ回路4が、第2のメモリセル3に記憶されたデータを読み出して保持する動作について説明する。
図5は、図1に示すNAND型フラッシュメモリ100の第1のセンスアンプ回路4により第2のメモリセル3に記憶されたデータを読み出すための信号波形を示す波形図である。なお、選択ワード線電圧(読み出し電圧)VRが第2のメモリセル3のワード線に印加されているものとする。
図5に示すように、ΦPre_chargeおよびΦReset_0が“High”になることにより、ビット線BLが充電されるとともに、第2のデータ端子4a2のn0が“High”になる。
そして、ΦPre_chargeおよびΦReset_0が“Low”になる。これにより、第2のメモリセル3に記憶されているデータが“1”の場合は、ビット線BLが放電され電位が低下する。一方、第2のメモリセル3に記憶されているデータが“0”の場合は、ビット線BLの電位は維持される。
そして、時間t0の経過後、ΦRead_0が“High”になる。これにより、第3のMOSトランジスタ4dは、オンする。
したがって、第2のメモリセル3に記憶されているデータが“1”の場合は、ビット線BLの電位が低下し、第4のMOSトランジスタ4eがオフするので、第2のデータ端子4a2のn0は“High”に維持される。
一方、第2のメモリセル3に記憶されているデータが“0”の場合は、ビット線BLの電位が維持され、第4のMOSトランジスタ4eがオンするので、第2のデータ端子4a2のn0は“Low”(接地)になる。
すなわち、第1のセンスアンプ回路4は、ビット線BLを介して、第2のメモリセル3に記憶されたデータを読み出して保持する。
次に、第2のセンスアンプ回路5が、第2のメモリセル3に記憶されたデータに応じて、第1のメモリセル2に記憶されたデータを読み出して保持する動作について説明する。既述のように、第2のセンスアンプ回路5は、2つの読み出し電圧VR、VR+Δの第1のメモリセルへの印加により読み出されたデータに基づいて、最終的に第1のメモリセル2に記憶されていたデータを判別する。
ここでは、第1のセンスアンプ回路4に保持されたデータが、第2の論理値“1”(n0=“High”)の場合について述べる。
1)先ず、読み出し電圧VRで第1のメモリセル2のデータを読み出す。
図6は、図1に示すNAND型フラッシュメモリ100の第2のメモリセル3に記憶されているデータが“1”の場合に、選択ワード線電圧(読み出し電圧)VRを第1のメモリセル2のワード線に印加し、第1のメモリセル2に記憶されたデータを読み出すための信号波形を示す波形図である。
ここで、n0=“High”であるので、第7のMOSトランジスタ5dと第9のMOSトランジスタ5fとがオンし、第12のMOSトランジスタ5jと第14のMOSトランジスタ5kとがオフしている。
図6に示すように、ΦPre_chargeが“High”になることにより、ビット線BLが充電される。さらに、ΦReset_1が“High”(/ΦReset_1が“Low”)になることにより、第4のデータ端子5a2のn1が“High”になる。
そして、ΦPre_chargeおよびΦReset_1が“Low”になる。これにより、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“1”の場合は、ビット線BLが放電され電位が低下する。一方、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“0”の場合は、ビット線BLの電位は維持される。
そして、時間t1の経過後、ΦRead_1が“High”(/ΦRead_1が“Low”)になる。これにより、第8のMOSトランジスタ5eがオンするとともに、第13のMOSトランジスタ5iがオンする。
したがって、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“1”の場合は、ビット線BLの電位が低下し、第6のMOSトランジスタ5cがオフし、第11のMOSトランジスタ5hがオンする。これにより、第4のデータ端子5a2のn1は“High”に維持される。
一方、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“0”の場合は、ビット線BLの電位が維持され、第6のMOSトランジスタ5cがオンし、第11のMOSトランジスタ5hがオフする。これにより、第4のデータ端子5a2のn1は“Low”(接地)になる。
2)続けて、読み出し電圧VR+Δで第1のメモリセル2のデータを読み出す。
図7は、図1に示すNAND型フラッシュメモリ100の第2のメモリセル3に記憶されているデータが“1”の場合に、選択ワード線電圧(読み出し電圧)VR+Δを第1のメモリセル2のワード線に印加し、第1のメモリセル2に記憶されたデータを読み出すための信号波形を示す波形図である。
図7に示すように、ΦPre_chargeが“High”になることにより、ビット線BLが充電される。また、ΦReset_1は“Low”(/ΦReset_1が“High”)に維持されることにより、第4のデータ端子5a2のn1は電位を維持する。
そして、ΦPre_chargeが“Low”になる。これにより、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“1”の場合は、ビット線BLが放電され電位が低下する。
一方、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“0”の場合は、ビット線BLの電位は維持される。
そして、時間t1の経過後、ΦRead_1が“High”(/ΦRead_1が“Low”)になる。これにより、第8のMOSトランジスタ5eがオンするとともに、第13のMOSトランジスタ5iがオンする。
既述のように、n0=“High”であるので、第7のMOSトランジスタ5dと第9のMOSトランジスタ5fとがオンし、第12のMOSトランジスタ5jと第14のMOSトランジスタ5kとがオフしている。また、既述のように、ΦReset_1は“Low”(/ΦReset_1が“High”)に維持されることにより、第4のデータ端子5a2のn1は電位を維持する。
したがって、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“0”の場合は、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“1”か“0”であるかに拘わらず、第4のデータ端子5a2のn1は“Low”に維持される。
すなわち、第2のセンスアンプ回路5は、第1の読み出し電圧VRで第1のメモリセル2から読み出されたデータが第1の論理値“0”であり、第2の読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが第2の論理値“1”であるときには、第1のメモリセル2に記憶されていたデータを第1の論理値“0”であるとして保持する。
また、第2のセンスアンプ回路5は、第1の読み出し電圧VRで第1のメモリセル2から読み出されたデータが第1の論理値“0”であり、第2の読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが第1の論理値“0”であるときには、第1のメモリセル2に記憶されていたデータを第1の論理値“0”であるとして保持する。
一方、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“1”の場合は、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“1”のとき、第4のデータ端子5a2のn1は“High”に維持される。
すなわち、第2のセンスアンプ回路5は、第1の読み出し電圧VRで第1のメモリセル2から読み出されたデータが第2の論理値“1”であり、第2の読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが第2の論理値“1”であるときには、第1のメモリセル2に記憶されていたデータが第2の論理値“1”であるとして保持する。
なお、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“1”の場合に、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“0”になることはない。これは、MOSトランジスタのゲート電圧を上昇させた場合に、コンダクタンスが減少することがないためである。
次に、第1のセンスアンプ回路4に保持されたデータが、第1の論理値“0”の場合について述べる。
1)先ず、読み出し電圧VRで第1のメモリセル2のデータを読み出す。
図8は、図1に示すNAND型フラッシュメモリ100の第2のメモリセル3に記憶されているデータが“0”の場合に、選択ワード線電圧(読み出し電圧)VRを第1のメモリセル2のワード線に印加し、第1のメモリセル2に記憶されたデータを読み出すための信号波形を示す波形図である。
ここで、n0=“Low”であるので、第7のMOSトランジスタ5dと第9のMOSトランジスタ5fとがオフし、第12のMOSトランジスタ5jと第14のMOSトランジスタ5kとがオンしている。
図8に示すように、ΦPre_chargeが“High”になることにより、ビット線BLが充電される。さらに、ΦReset_1が“High”(/ΦReset_1が“Low”)になることにより、第4のデータ端子5a2のn1が“Low”になる。
そして、ΦPre_chargeおよびΦReset_1が“Low”になる。これにより、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“1”の場合は、ビット線BLが放電され電位が低下する。一方、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“0”の場合は、ビット線BLの電位は維持される。
そして、時間t1の経過後、ΦRead_1が“High”(/ΦRead_1が“Low”)になる。これにより、第8のMOSトランジスタ5eがオンするとともに、第13のMOSトランジスタ5iがオンする。
したがって、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“1”の場合は、ビット線BLの電位が低下し、第6のMOSトランジスタ5cがオフし、第11のMOSトランジスタ5hがオンする。これにより、第4のデータ端子5a2のn1は“High”になる。
一方、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“0”の場合は、ビット線BLの電位が維持され、第6のMOSトランジスタ5cがオンし、第11のMOSトランジスタ5hがオフする。これにより、第4のデータ端子5a2のn1は“Low”(接地)に維持される。
2)続けて、読み出し電圧VR+Δで第1のメモリセル2のデータを読み出す。
図9は、図1に示すNAND型フラッシュメモリ100の第2のメモリセル3に記憶されているデータが“0”の場合に、選択ワード線電圧(読み出し電圧)VR+Δを第1のメモリセル2のワード線に印加し、第1のメモリセル2に記憶されたデータを読み出すための信号波形を示す波形図である。
図9に示すように、ΦPre_chargeが“High”になることにより、ビット線BLが充電される。また、ΦReset_1は“Low”(/ΦReset_1が“High”)に維持されることにより、第4のデータ端子5a2のn1は電位を維持する。
そして、ΦPre_chargeが“Low”になる。これにより、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“1”の場合は、ビット線BLが放電され電位が低下する。
一方、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“0”の場合は、ビット線BLの電位は維持される。
そして、時間t1の経過後、ΦRead_1が“High”(/ΦRead_1が“Low”)になる。これにより、第8のMOSトランジスタ5eがオンするとともに、第13のMOSトランジスタ5iがオンする。
既述のように、n0=“Low”であるので、第7のMOSトランジスタ5dと第9のMOSトランジスタ5fとがオフし、第12のMOSトランジスタ5jと第14のMOSトランジスタ5kとがオンしている。また、既述のように、ΦReset_1は“Low”(/ΦReset_1が“High”)に維持されることにより、第10のMOSトランジスタ5gと第15のMOSトランジスタ5lとはオフしている。
したがって、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“0”の場合は、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“1”のとき、第6のMOSトランジスタ5cはオフし、第11のMOSトランジスタ5hがオンする。これにより、第4のデータ端子5a2のn1は“High”に遷移する。
このように、第2のセンスアンプ回路5は、第1の読み出し電圧VRで第1のメモリセル2から読み出されたデータが、第1の論理値“0”であり、第2の読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが、第2の論理値“1”であるときには、第1のメモリセル2に記憶されていたデータが第2の論理値“1”であるとして保持する。
また、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“0”の場合は、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“0”のとき、第6のMOSトランジスタ5cがオンし、第11のMOSトランジスタ5hがオフする。 これにより、第4のデータ端子5a2のn1は“Low”に維持される。
このように、第2のセンスアンプ回路5は、第1の読み出し電圧VRで第1のメモリセル2から読み出されたデータが第1の論理値“0”であり、第2の読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが第1の論理値“0”であるときには、第1のメモリセル2に記憶されていたデータを第1の論理値“0”であるとして保持する。
一方、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“1”の場合は、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“1”のとき、第6のMOSトランジスタ5cはオフし、第11のMOSトランジスタ5hがオンする。これにより、第4のデータ端子5a2のn1は“High”に維持される。
このように、第2のセンスアンプ回路5は、第1の読み出し電圧VRで第1のメモリセル2から読み出されたデータが第2の論理値“1”であり、第2の読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが第2の論理値“1”であるときには、第1のメモリセル2に記憶されていたデータを第2の論理値“1”であるとして保持する。
既述のように、読み出し電圧VRで第1のメモリセル2から読み出されたデータが“1”の場合に、読み出し電圧VR+Δで第1のメモリセル2から読み出されたデータが“0”になることはない。これは、MOSトランジスタのゲート電圧を上昇させた場合に、コンダクタンスが減少することがないためである。
以上のNAND型フラッシュメモリ100の動作により、隣接セル間の干渉効果の影響を低減した状態で、第1のメモリセル2に記憶されたデータを読み出し、第2のセンスアンプ回路3に保持することができる。
また、以上の動作により得られる第1のセンスアンプ回路4と第2のセンスアンプ回路5の出力(n0、n1の電位)に基づいて、既述のケース1とケース2を判断することができる。
ここで、共通バス線8、9から入力されたデータを第2のセンスアンプ回路3に保持させ、この保持されたデータを第1のセンスアンプ回路2にロードする動作について説明する。
図10Aおよび図10Bは、図1に示すNAND型フラッシュメモリ100が第2のセンスアンプ回路3に保持されたデータを第1のセンスアンプ回路2にロードするための各信号波形を示す波形図である。なお、図10Aの時間taと図10Bの時間taは、同じ時間である。
図10Aに示すように、ΦSel_iが“High”になることにより、第16、第17のMOSトランジスタ6、7がオンする(時間ta1)。これにより、共通バス線6、7からデータが転送され、第2のセンスアンプ回路5の第2のラッチ回路5aのn1の電位が確定する。
そして、ΦSel_iが“Low”に遷移した後、ΦPrechargeが“High”になりビット線BLが充電される(時間ta2)。
ここで、ΦT1が“High”になることにより、第2のラッチ回路5aの第3のデータ端子5a1の電位がビット線BLの電位に転送される(時間ta)。
その後、図10Bに示すように、ΦReset_0が“High”になり、第2のMOSトランジスタ4cがオンする。これにより、第1のラッチ回路4aのn0が“High”になる。
そして、ΦReset_0が“Low”に遷移した後、ΦRead_0が“High”になり、第3のMOSトランジスタ4dがオンする。これにより、ビット線BLの電位に応じて、第4のMOSトランジスタ4eがオン/オフし、第1のラッチ回路4aのn0の電位が確定する(時間ta4)。
このように、NAND型フラッシュメモリ100は、ビット線BLと第2のセンスアンプ回路5との間を電気的に接続する。そして、NAND型フラッシュメモリ100は、第2のセンスアンプ回路5から、データを、ビット線BLを介して、第1のセンスアンプ回路4に伝送する。
以上のNAND型フラッシュメモリ100の動作により、共通バス線8、9から入力されたデータを第2のセンスアンプ回路3に保持させ、この保持されたデータを第1のセンスアンプ回路2にロードすることができる。
なお、図1において、ΦT1=“0”(“Low”)、ΦReset_1=“0”(“Low”)、ΦRead_1=“0”(“Low”)に設定すると、第1のセンスアンプ回路4と第2のセンスアンプ回路5とは、電気的に分離される。したがって、第1のセンスアンプ回路4と第2のセンスアンプ回路5とは、干渉することない。
すなわち、NAND型フラッシュメモリ100は、ビット線BLと第2のセンスアンプ回路5との間を電気的に遮断する。さらに、NAND型フラッシュメモリ100は、データを伝送する共通バス線8、9と第2のセンスアンプ回路5との間を電気的に接続する。
そして、第2のセンスアンプ回路5は、第1のセンスアンプ回路4に保持されたデータとは無関係に、前記共通バス線を介して入力されたデータを保持する。このとき、第1のセンスアンプ回路4は、第1、2のメモリセル2、3にデータを書き込み、または、ベリファイ動作を行う。
すなわち、第1のセンスアンプ回路4が第1、2のメモリセル2、3に書き込み・ベリファイ動作を行っているとき、第2のセンスアンプ回路5は共通バス線8、9からのデータロードを並行に行うことができる。この並行動作により、データロードの時間を削減することが可能となる。
同様に、読み出し動作についても、第2のセンスアンプ回路5を使用した読み出し動作をしないのならば、第1のセンスアンプ回路4でメモリセルのデータをセンスし、既述のローディング方法で第2のセンスアンプ回路5にデータを格納する。
そして、次のワード線のセルデータをセンスしている間に、第2のセンスアンプ回路5からデータを外部に読み出す。
この動作により、外部からのデータ転送時間分だけ、読み出しのスループットを向上することができる。
上述のように、第2のセンスアンプ回路5は、ΦRead_1=“0”(“Low”)であれば、センスアンプとしての機能は無く、そのままデータキャッシュとして使用可能である。
ここで、図11は、ビット線BLの電位と、第1のセンスアンプ回路および第2のセンスアンプ回路のフリップ電位と、の関係を示す図である。
図11に示すように、ベリファイ直後のビット線BLの電位(1)は、t_sense後の第1のセンスアンプ回路4のフリップ電位V0に等しくなる。
また、例えば、n0=“High”の場合の第2のセンスアンプ回路3のフリップ電位V1はフリップ電位V0よりも高く設定される。これにより、第2のセンスアンプ回路5は、より優先的にデータ“0”と判定し易くなる。t_sense後のビット線BLの電位(2)は、リップ電位V1よりも高い。すなわち、十分なマージンがある。
また、例えば、n0=“Low”の場合の第2のセンスアンプ回路3のフリップ電位V2はフリップ電位V0よりも低く設定される。これにより、第2のセンスアンプ回路5は、より優先的にデータ“1”と判定し易くなる。t_sense後のビット線BLの電位(3)は、リップ電位V2よりも低い。すなわち、十分なマージンがある。
なお、フリップ電位V1、V2は、例えば、第2のセンスアンプ回路5の第6、第11のMOSトランジスタ5c、5hのしきい値電圧を調整することにより、調整される。
例えば、コントローラ(図示せず)で、第1、2のセンスアンプ回路4、5に保持されるn0、n1の電位を解析し、十分なマージンが有るか否かをチェックすることができる。
さらに、このチェック結果に基づいて、該コントローラが、データのECC訂正をすることができる。これにより、ECC救済が不可能となったブロックについても、再度マージンをチェックすることにより、救済可能となる場合がある。
これらの機能は、特に多値のデータを記憶するNAND型フラッシュメモリにおいて有効である。
以上のように、本実施例に係るNAND型フラッシュメモリによれば、メモリセルから読み出されたデータに対する、メモリセル間の干渉の影響を低減することができる。
1 充電回路
2 第1のメモリセル
3 第2のメモリセル
4 第1のセンスアンプ回路
4a 第1のラッチ回路
4a1 第1のデータ端子
4a2 第2のデータ端子
4b 第1のMOSトランジスタ
4c 第2のMOSトランジスタ
4d 第3のMOSトランジスタ
4e 第4のMOSトランジスタ
5 第2のセンスアンプ回路
5a 第2のラッチ回路
5a1 第3のデータ端子
5a2 第4のデータ端子
5b 第5のMOSトランジスタ
5c 第6のMOSトランジスタ
5d 第7のMOSトランジスタ
5e 第8のMOSトランジスタ
5f 第9のMOSトランジスタ
5g 第10のMOSトランジスタ
5h 第11のMOSトランジスタ
5i 第12のMOSトランジスタ
5j 第13のMOSトランジスタ
5k 第14のMOSトランジスタ
5l 第15のMOSトランジスタ
6 第16のMOSトランジスタ
7 第17のMOSトランジスタ
8、9 共通バス線
100 NAND型フラッシュメモリ
2 第1のメモリセル
3 第2のメモリセル
4 第1のセンスアンプ回路
4a 第1のラッチ回路
4a1 第1のデータ端子
4a2 第2のデータ端子
4b 第1のMOSトランジスタ
4c 第2のMOSトランジスタ
4d 第3のMOSトランジスタ
4e 第4のMOSトランジスタ
5 第2のセンスアンプ回路
5a 第2のラッチ回路
5a1 第3のデータ端子
5a2 第4のデータ端子
5b 第5のMOSトランジスタ
5c 第6のMOSトランジスタ
5d 第7のMOSトランジスタ
5e 第8のMOSトランジスタ
5f 第9のMOSトランジスタ
5g 第10のMOSトランジスタ
5h 第11のMOSトランジスタ
5i 第12のMOSトランジスタ
5j 第13のMOSトランジスタ
5k 第14のMOSトランジスタ
5l 第15のMOSトランジスタ
6 第16のMOSトランジスタ
7 第17のMOSトランジスタ
8、9 共通バス線
100 NAND型フラッシュメモリ
Claims (5)
- 第1のワード線およびビット線に接続され、しきい値電圧が設定されることによりデータを記憶する第1のメモリセルと、
前記第1のメモリセルに隣接し、第2のワード線および前記ビット線に接続され、しきい値電圧が設定されることによりデータを記憶し、前記第1のメモリセルにデータが書き込まれた後にデータが書き込まれる第2のメモリセルと、
前記ビット線に接続された第1のセンスアンプ回路と、
前記ビット線および前記第1のセンスアンプ回路に接続された第2のセンスアンプ回路と、を備え、
第1のセンスアンプ回路は、
前記ビット線を介して、前記第2のメモリセルに記憶されたデータを読み出して保持し、
前記第2のセンスアンプ回路は、
前記第1のセンスアンプ回路に保持されたデータが、読み出し電圧よりもメモリセルのしきい値が高い状態に対応する第1の論理値の場合において、
第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが、前記第1の論理値であり、前記第1の読み出し電圧よりも高い第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが、読み出し電圧よりもメモリセルのしきい値が低い状態に対応する第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータが前記第2の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第2の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第2のセンスアンプ回路は、
前記第1のセンスアンプ回路に保持されたデータが、前記第2の論理値の場合において、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第1の論理値であるときには、前記第1のメモリセルに記憶されていたデータを前記第1の論理値であるとして保持し、
前記第1の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であり、前記第2の読み出し電圧で前記第1のメモリセルから読み出されたデータが前記第2の論理値であるときには、前記第1のメモリセルに記憶されていたデータが前記第2の論理値であるとして保持する
ことを特徴とするNAND型フラッシュメモリ。 - 前記NAND型フラッシュメモリは、
前記ビット線と前記第2のセンスアンプ回路との間を電気的に遮断し、
データを伝送する共通バス線と前記第2のセンスアンプ回路との間を電気的に接続し、
前記第2のセンスアンプ回路は、
前記第1のセンスアンプ回路に保持されたデータとは無関係に、前記共通バス線を介して入力されたデータを保持する
ことを特徴とする請求項1に記載のNAND型フラッシュメモリ。 - 前記第1のセンスアンプ回路は、前記第1、2のメモリセルにデータを書き込み、または、ベリファイ動作を行う
ことを特徴とする請求項2に記載のNAND型フラッシュメモリ。 - 前記NAND型フラッシュメモリは、
前記ビット線と前記第2のセンスアンプ回路との間を電気的に接続し、
前記第2のセンスアンプ回路から、データを、前記ビット線を介して、前記第1のセンスアンプ回路に伝送する
ことを特徴とする請求項2または3に記載のNAND型フラッシュメモリ。 - 前記第1のメモリセルおよび第2のメモリセルは、しきい値電圧が設定されることにより多値のデータを記憶する
ことを特徴とする請求項1ないし4の何れかに記載のNAND型フラッシュメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007308237A JP2009134787A (ja) | 2007-11-29 | 2007-11-29 | Nand型フラッシュメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007308237A JP2009134787A (ja) | 2007-11-29 | 2007-11-29 | Nand型フラッシュメモリ |
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Publication Number | Publication Date |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR20220161983A (ko) * | 2021-05-31 | 2022-12-07 | 연세대학교 산학협력단 | 강유전체 메모리 소자를 포함하는 감지 증폭기 기반 비휘발성 플립플롭 |
-
2007
- 2007-11-29 JP JP2007308237A patent/JP2009134787A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220161983A (ko) * | 2021-05-31 | 2022-12-07 | 연세대학교 산학협력단 | 강유전체 메모리 소자를 포함하는 감지 증폭기 기반 비휘발성 플립플롭 |
KR102537392B1 (ko) * | 2021-05-31 | 2023-05-26 | 연세대학교 산학협력단 | 강유전체 메모리 소자를 포함하는 감지 증폭기 기반 비휘발성 플립플롭 |
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