JP2009130171A

JP2009130171A - Semiconductor device and its manufacturing method

Info

Publication number: JP2009130171A
Application number: JP2007304259A
Authority: JP
Inventors: Norihiro Tsujioka; 典洋辻岡
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-11-26
Filing date: 2007-11-26
Publication date: 2009-06-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device provided with an MIS transistor having a silicide film capable of suppressing disconnection of a silicide layer on a gate electrode (a Pch region, an Nch region, and a PN junction part) without worsening junction leak. <P>SOLUTION: The semiconductor device includes a semiconductor substrate 101, a gate insulating film 103 formed on the semiconductor substrate 101, the gate electrode 104 formed on the gate insulating film 103 and having metal silicide layers 108a, 108b formed above, and active regions 106a, 106b as a source region and a drain region formed on both sides of the gate electrode 104 on the semiconductor substrate 101. The gate electrode 104 includes a P-type part 104a with a P-type impurity introduced, and a predetermined impurity element heavier than the P-type impurity is selectively introduced in the gate electrode 104 including the P-type part 104a. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＭＩＳトランジスタを備えた半導体装置及びその製造方法に関し、特に、ゲート電極及び活性領域の表面に高融点金属のシリサイド層が形成された半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device including a MIS transistor and a manufacturing method thereof, and more particularly to a semiconductor device in which a refractory metal silicide layer is formed on surfaces of a gate electrode and an active region and a manufacturing method thereof.

近年、半導体装置の高集積化、高性能化のため、ＭＩＳ（Metal Insulator Semiconductor ）トランジスタに関してゲート長の微細化及び活性領域の浅接合化が重要となっている。これに伴い、ゲート電極及び活性領域の低抵抗化が求められ、高融点金属のシリサイドを用いたサリサイドプロセスが頻繁に用いられてきている。サリサイドプロセスは写真製版工程を用いずにゲート電極上及び活性領域上に高融点金属のシリサイドを自己整合的に形成することができ、これによりゲート電極及び活性領域の低抵抗化を達成することができる。 In recent years, miniaturization of the gate length and shallow junction of the active region are important for MIS (Metal Insulator Semiconductor) transistors for high integration and high performance of semiconductor devices. Accordingly, the resistance of the gate electrode and the active region is required to be reduced, and a salicide process using a refractory metal silicide has been frequently used. The salicide process can form a refractory metal silicide on the gate electrode and the active region in a self-aligned manner without using a photoengraving process, thereby achieving low resistance of the gate electrode and the active region. it can.

しかしながら、金属シリサイド膜は、配線幅が細くなると凝集により断線しやすくなる。特に、デュアルゲート構造の場合に、ポリシリコン膜の上部をシリサイド化して形成されたシリサイド膜について、ポリシリコン膜のＰＮ接合部上において顕著に断線しやすいことが報告されている。これは、次のような理由に起因すると考えられている。 However, the metal silicide film easily breaks due to aggregation when the wiring width is narrowed. In particular, it has been reported that in the case of a dual gate structure, a silicide film formed by silicidizing the upper part of a polysilicon film is likely to be significantly disconnected on the PN junction of the polysilicon film. This is considered to be caused by the following reasons.

まず、図７に示すように、一般的にゲート電極に用いられているポリシリコンのＰｃｈ型ＭＩＳ領域における粒径は、Ｎｃｈ型ＭＩＳ領域における粒径に比べて大きくなっている。これは、ゲート中に注入される元素がＰｃｈ型ＭＩＳ領域とＮｃｈ型ＭＩＳ領域とでは違うことによる。つまり、Ｐｃｈ型ＭＩＳ領域にはボロン（Ｂ）のように原子量の小さな元素を注入するため、注入時にあまりアモルファス化されない。これに対し、Ｎｃｈ型ＭＩＳ領域にはリン（Ｐ）や砒素（Ａｓ）のようにＰｃｈ型ＭＩＳ領域の場合に比べて（原子量の大きな元素を注入するため、注入時にアモルファス化されやすい。 First, as shown in FIG. 7, the grain size in the Pch type MIS region of polysilicon generally used for the gate electrode is larger than the grain size in the Nch type MIS region. This is because the elements implanted into the gate are different between the Pch type MIS region and the Nch type MIS region. That is, since an element with a small atomic weight such as boron (B) is implanted into the Pch-type MIS region, the Pch-type MIS region is not so amorphous at the time of implantation. On the other hand, compared to the Pch type MIS region such as phosphorus (P) and arsenic (As), since an element having a large atomic weight is implanted, the Nch type MIS region is likely to be amorphous at the time of implantation.

このような極性によるポリシリコンの粒径の違いから、シリサイド化反応時に反応速度に差が生じ、結果としてＰＮ接合部においてシリサイドの凝集が発生しやすいと考えられる。 It is considered that due to the difference in the grain size of polysilicon due to such polarity, a difference in reaction rate occurs during the silicidation reaction, and as a result, agglomeration of silicide is likely to occur at the PN junction.

このシリサイドの凝集を抑制するための従来技術には、シリサイド形成前にゲート電極上及び活性領域上をアモルファス化する技術（プリアモルファス化技術）がある（特許文献１）。アモルファス化により、ミクロ的に見て特別な方向に対する特異性がなく、完全に不規則な結晶粒界をとることができる。従って、アモルファス化された領域は不純物の偏析も減少しているので、不純物濃度も均一化された金属シリサイド層を形成することができる。
特開平５−２２６６４７号公報 As a conventional technique for suppressing the agglomeration of silicide, there is a technique (pre-amorphization technique) in which the gate electrode and the active region are made amorphous before the silicide is formed (Patent Document 1). Due to the amorphization, there is no specificity in a special direction from a microscopic viewpoint, and a completely irregular grain boundary can be obtained. Accordingly, since the segregation of impurities is reduced in the amorphized region, a metal silicide layer having a uniform impurity concentration can be formed.
JP-A-5-226647

しかしながら、前記のプリアモルファス化技術について、次のような問題が出てきている。 However, the following problems have arisen with the pre-amorphization technique.

ゲート電極のアモルファス化を行う為には十分な量の元素の注入を行なう必要があり、且つ、微細化に伴って活性領域（拡散領域）の浅接合化も進んでいるため、大きな元素を用いてアモルファス化すると浅い接合の活性領域において基板ダメージが残存し、接合リーク電流が発生する。特に、近年では接合深さは５０ｎｍ以下となっており、シリサイド形成前の基板ダメージは接合リーク電流発生に直結する。 In order to make the gate electrode amorphous, it is necessary to implant a sufficient amount of elements, and since the active region (diffusion region) is becoming shallower with miniaturization, a larger element is used. If it becomes amorphous, substrate damage remains in the active region of the shallow junction, and junction leakage current is generated. In particular, in recent years, the junction depth has become 50 nm or less, and substrate damage prior to silicide formation is directly connected to junction leakage current generation.

このような接合リークを低減するためには、アモルファス化した後に基板ダメージ回復のための活性化アニールを行う必要がある。しかし、シリサイド形成前に活性化アニールを行うとアモルファス層が結晶化してしまい、アモルファス化によりシリサイドの凝集を抑制するという効果は得られなくなる。 In order to reduce such junction leakage, it is necessary to perform activation annealing for recovering the substrate damage after being amorphized. However, if activation annealing is performed before the silicide is formed, the amorphous layer is crystallized, and the effect of suppressing the aggregation of the silicide due to the amorphization cannot be obtained.

以上のことから、本発明の目的は、接合リークを悪化させることなくゲート電極のＰＮ接合部と、ゲート電極のＰｃｈ領域及びＮｃｈ領域の各々とにおけるシリサイドの断線を抑制することができる半導体装置及びそのような半導体装置の製造方法を提供することである。 From the above, an object of the present invention is to provide a semiconductor device capable of suppressing disconnection of silicide in the PN junction portion of the gate electrode and each of the Pch region and the Nch region of the gate electrode without deteriorating the junction leakage, and It is to provide a method for manufacturing such a semiconductor device.

前記の目的を達成するため、本発明の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、絶縁膜上に形成され、上部に金属シリサイド層を有するゲート電極と、半導体基板のうちのゲート電極の両側に形成され、ソース領域及びドレイン領域となる活性領域とを備え、ゲート電極は、Ｐ型不純物が導入されたＰ型部分を有し、Ｐ型不純物よりも重い所定の不純物元素がＰ型部分を含むゲート電極に選択的に導入されている。 In order to achieve the above object, a semiconductor device of the present invention includes a semiconductor substrate, a gate insulating film formed on the semiconductor substrate, a gate electrode formed on the insulating film and having a metal silicide layer thereon, a semiconductor An active region which is formed on both sides of the gate electrode of the substrate and serves as a source region and a drain region, the gate electrode has a P-type portion into which a P-type impurity is introduced, and is heavier than the P-type impurity. The impurity element is selectively introduced into the gate electrode including the P-type portion.

また、ゲート電極において金属シリサイド層よりも深くアモルファス層が形成されていることが望ましい。 Further, it is desirable that an amorphous layer is formed deeper than the metal silicide layer in the gate electrode.

本発明の半導体装置によると、以下の理由により、接合リーク電流を増加させることなくゲート電極上におけるシリサイド層の断線を防ぐことができる。 According to the semiconductor device of the present invention, disconnection of the silicide layer on the gate electrode can be prevented without increasing the junction leakage current for the following reason.

つまり、本発明の半導体装置は、ＭＩＳトランジスタを備えており、そのゲート電極の少なくとも一部分はＰ型不純物が導入されたＰ型部分となっていると共に、該Ｐ型部分を含むゲート電極に対して選択的に前記Ｐ型不純物よりも重い（つまり、原子量が大きい）所定の不純物元素が導入されている。このためゲート電極の上部のみに選択的にアモルファス層となった部分を有しており、ゲート電極の導電型に関わらずゲート電極上部に形成される金属シリサイド層の断線が抑制されている。 That is, the semiconductor device of the present invention includes a MIS transistor, and at least a part of the gate electrode is a P-type portion into which a P-type impurity is introduced, and the gate electrode including the P-type portion is used. A predetermined impurity element that is heavier (that is, has a larger atomic weight) than the P-type impurity is selectively introduced. For this reason, only the upper portion of the gate electrode has a portion that selectively becomes an amorphous layer, and disconnection of the metal silicide layer formed on the upper portion of the gate electrode is suppressed regardless of the conductivity type of the gate electrode.

ここで、一般に、Ｐｃｈ型ＭＩＳトランジスタにおいて導入されるＰ型不純物はＮｃｈ型ＭＩＳトランジスタにおいて導入されるＮ型不純物に比べて軽い。このため、従来の半導体装置では、ゲート電極のＰ型部分におけるポリシリコンの粒径が、ゲート電極のＮ型不純物が導入されたＮ型部分におけるポリシリコンの粒径に比べて大きくなる。このような粒径の違いが金属シリサイド層の断線の原因となる。これに対し、Ｐ型不純物よりも重い不純物元素をゲート電極に注入することにより、Ｐ型部分についてもＮ型部分同様に確実にアモルファス層が形成され、金属シリサイド層の断線の原因を排除することができる。特に、金属が拡散して金属シリサイド層となる深さまでアモルファス層を設けることにより、金属シリサイド層の断線をより確実に防ぐことができる。 Here, in general, the P-type impurity introduced in the Pch-type MIS transistor is lighter than the N-type impurity introduced in the Nch-type MIS transistor. For this reason, in the conventional semiconductor device, the grain size of polysilicon in the P-type portion of the gate electrode is larger than the grain size of polysilicon in the N-type portion where the N-type impurity of the gate electrode is introduced. Such a difference in particle size causes disconnection of the metal silicide layer. On the other hand, by injecting an impurity element heavier than the P-type impurity into the gate electrode, an amorphous layer is reliably formed in the P-type portion as in the N-type portion, and the cause of disconnection of the metal silicide layer is eliminated. Can do. In particular, by providing an amorphous layer up to a depth at which metal diffuses to form a metal silicide layer, disconnection of the metal silicide layer can be prevented more reliably.

更に、ゲート電極上部に選択的にアモルファス層を設けており、活性領域についてはアモルファス層は設けていないのであるから、活性領域における接合リーク電流を悪化させることはない。 Furthermore, since an amorphous layer is selectively provided on the gate electrode and no amorphous layer is provided in the active region, junction leakage current in the active region is not deteriorated.

また、ゲート電極は、Ｐ型部分と連続するように主面方向に延び且つＮ型不純物が導入されたＮ型部分を有するデュアルゲート構造であって、Ｐ型部分とＮ型部分との境界であるＰＮ境界部を有するゲート構造である場合にも本発明を適用することができる。 The gate electrode has a dual gate structure having an N-type portion that extends in the main surface direction so as to be continuous with the P-type portion and into which an N-type impurity is introduced, at the boundary between the P-type portion and the N-type portion. The present invention can also be applied to a gate structure having a certain PN boundary.

つまり、ゲート電極がＰｃｈ型ＭＩＳトランジスタとＮｃｈ型ＭＩＳトランジスタとに亘って連続して形成され、それぞれＰ型部分とＮ型部分とがゲートとして機能するデュアルゲート構造を考える。このとき、ゲート電極のうちのＰ型部分におけるポリシリコンの粒径とＮ型部分におけるポリシリコンの粒径との違いが金属シリサイド層の断線の原因となるのであるから、Ｐ型部分とＮ型部分との境界が存在するデュアルゲート構造の場合、特にＰＮ境界部上において金属シリサイド層の断線が生じやすい。本発明の半導体装置によると、このようなデュアルゲート構造の場合にも金属シリサイド層の断線を防ぐことができる。 That is, a dual gate structure is considered in which the gate electrode is continuously formed across the Pch MIS transistor and the Nch MIS transistor, and the P type portion and the N type portion function as gates, respectively. At this time, the difference between the polysilicon grain size in the P-type portion of the gate electrode and the polysilicon grain size in the N-type portion causes disconnection of the metal silicide layer. In the case of a dual gate structure where a boundary with a portion exists, disconnection of the metal silicide layer is likely to occur particularly on the PN boundary portion. According to the semiconductor device of the present invention, disconnection of the metal silicide layer can be prevented even in such a dual gate structure.

また、所定の不純物元素は、金属シリサイド層よりも深くなり且つゲート絶縁膜を突き抜けない深さに注入されていることが好ましい。 The predetermined impurity element is preferably implanted to a depth that is deeper than the metal silicide layer and does not penetrate the gate insulating film.

所定の不純物元素がゲート絶縁膜を突き抜けると、ゲートリーク電流が発生して所望の性能のＭＩＳトランジスタを得ることができなくなる。そこで、所定の不純物元素はゲート絶縁膜を突き抜けない深さに注入されているのがよい。 If a predetermined impurity element penetrates through the gate insulating film, a gate leakage current is generated, making it impossible to obtain a MIS transistor having a desired performance. Therefore, the predetermined impurity element is preferably implanted to a depth that does not penetrate the gate insulating film.

また、金属シリサイド層は、１５ｎｍ以上で且つ４０ｎｍ以下の厚さを有することが好ましい。従って、アモルファス層は、これよりも深く形成されているのが良い。また、所定の不純物元素はこれよりも深く注入されているのがよい。 The metal silicide layer preferably has a thickness of 15 nm or more and 40 nm or less. Therefore, the amorphous layer is preferably formed deeper than this. The predetermined impurity element is preferably implanted deeper than this.

また、所定の不純物元素は、IV属元素、III 族元素、V 族元素、希ガス元素及び酸素のうちの少なくとも１つであると共に、ゲート電極の少なくとも表面をアモルファス化することができる濃度に注入されていることが好ましい。 The predetermined impurity element is at least one of group IV element, group III element, group V element, rare gas element, and oxygen, and is implanted at a concentration capable of amorphizing at least the surface of the gate electrode. It is preferable that

更に、IV元素はゲルマニウム、スズ及びシリコンの少なくとも１つであり、III 族元素はガリウム及びインジウムの少なくとも１つであり、V 族元素は砒素及びアンチモンの少なくとも１つであり、希ガス元素はアルゴン及びクリプトンの少なくとも１つであることが好ましい。 Furthermore, the element IV is at least one of germanium, tin and silicon, the group III element is at least one of gallium and indium, the group V element is at least one of arsenic and antimony, and the noble gas element is argon. And at least one of krypton.

Ｐ型不純物よりも重い所定の不純物元素としては、以上のような元素を使用することができる。 As the predetermined impurity element heavier than the P-type impurity, the above elements can be used.

前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、半導体基板のうちのゲート電極の両側に、ソース領域及びドレイン領域となる活性領域を形成する工程（ｃ）と、ゲート電極の上部を選択的にアモルファス化する工程（ｄ）と、工程（ｄ）の後に、ゲート電極上に高融点金属を堆積した後に熱処理を行うことにより、ゲート電極の上部を金属シリサイド層とする工程（ｅ）とを備え、工程（ｃ）において、ゲート電極の少なくとも一部にＰ型不純物を導入してＰ型部分を設けると共に、工程（ｄ）において、Ｐ型部分を含むゲート電極にＰ型不純物よりも重い所定の不純物元素を注入することによりアモルファス化を行なう。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step (a) of forming a gate insulating film on a semiconductor substrate and a step (b) of forming a gate electrode on the gate insulating film. A step (c) of forming active regions to be a source region and a drain region on both sides of the gate electrode of the semiconductor substrate, a step (d) of selectively amorphizing the upper portion of the gate electrode, and a step ( a step (e) of forming a metal silicide layer on the upper portion of the gate electrode by performing a heat treatment after depositing a refractory metal on the gate electrode after d), and in step (c) A P-type impurity is partially introduced to provide a P-type portion, and in step (d), a predetermined impurity element heavier than the P-type impurity is implanted into the gate electrode including the P-type portion, thereby forming an amorphous layer. Perform the gasification.

本発明の半導体装置の製造方法によると、ゲート電極にＰ型部分を設けるためのＰ型不純物よりも重い不純物元素によりゲート電極をアモルファス化した後に金属シリサイド層を設けることにより、金属シリサイド層の断線を抑制することができる。つまり、一般にＰ型不純物はシリコンよりも小さいため、Ｐ型部分のポリシリコンは注入時にアモルファス化されにくい。このため、ポリシリコンの不規則な粒界に沿って金属シリサイドが成長しやすい。これが金属シリサイド層の断線の原因であるから、シリコンよりも大きな不純物元素の注入によりゲート電極のポリシリコンをアモルファス化して粒径を小さく均一化することにより、金属シリサイド層の断線を抑制することができる。 According to the method for manufacturing a semiconductor device of the present invention, the metal silicide layer is disconnected by providing the metal silicide layer after the gate electrode is amorphized with an impurity element heavier than the P-type impurity for providing the P-type portion in the gate electrode. Can be suppressed. That is, since the P-type impurity is generally smaller than silicon, the P-type portion polysilicon is not easily made amorphous at the time of implantation. For this reason, metal silicide tends to grow along irregular grain boundaries of polysilicon. Since this is the cause of the disconnection of the metal silicide layer, it is possible to suppress the disconnection of the metal silicide layer by making the polysilicon of the gate electrode amorphous by injecting an impurity element larger than silicon to make the particle size uniform. it can.

更に、ゲート電極について選択的にアモルファス化を行うのであるから、活性領域においてリーク電流が増加することはない。 Furthermore, since the gate electrode is selectively amorphized, the leakage current does not increase in the active region.

尚、工程（ｄ）は、半導体基板上に、ゲート電極及び活性領域を被覆するように保護膜を形成し且つ該保護膜を平坦化する工程と、保護膜をエッチングし、活性領域は被覆されたままゲート電極を露出させる工程と、保護膜から露出させたゲート電極に所定の不純物元素を注入してアモルファス化を行なう工程と、アモルファス化を行なう工程の後に、保護膜をエッチングにより除去する工程とを備えることが好ましい。 In the step (d), a protective film is formed on the semiconductor substrate so as to cover the gate electrode and the active region, and the protective film is planarized, and the protective film is etched to cover the active region. A step of exposing the gate electrode as it is, a step of injecting a predetermined impurity element into the gate electrode exposed from the protective film to make it amorphous, and a step of removing the protective film by etching after the step of making amorphous It is preferable to comprise.

また、工程（ｄ）は、半導体基板上に、ゲート電極及び活性領域を被覆するように保護膜を形成する工程と、リソグラフィ及びエッチングにより、ゲート電極上の部分の保護膜を開口する工程と、開口に露出させたゲート電極に所定の不純物元素を注入してアモルファス化を行なう工程と、アモルファス化を行なう工程の後に、保護膜をエッチングにより除去する工程とを備えることが好ましい。 The step (d) includes a step of forming a protective film on the semiconductor substrate so as to cover the gate electrode and the active region, a step of opening a protective film on a portion of the gate electrode by lithography and etching, It is preferable to include a step of injecting a predetermined impurity element into the gate electrode exposed in the opening to make it amorphous, and a step of removing the protective film by etching after the step of making amorphous.

これらの方法により、ゲート電極について選択的にアモルファス化を行なうことができる。 By these methods, the gate electrode can be selectively amorphized.

また、保護膜は、活性領域及びゲート電極における不純物の拡散及び不活性化が起きる温度よりも低い成膜温度において形成することが好ましい。更に、成膜温度は、５００℃以下であることが好ましい。 The protective film is preferably formed at a deposition temperature lower than the temperature at which the diffusion and inactivation of impurities in the active region and the gate electrode occur. Further, the film forming temperature is preferably 500 ° C. or lower.

また、保護膜は、酸化膜又は窒化膜であっても良い。 The protective film may be an oxide film or a nitride film.

また、保護膜の平坦化は、化学的機械研磨又はリフローにより行なっても良い。 Further, the protective film may be planarized by chemical mechanical polishing or reflow.

また、保護膜の平坦化は、リフローにより行ない、リフローは、活性領域及びゲート電極における不純物の拡散及び不活性化が起きる温度よりも低い処理温度において行なうことが好ましい。更に、処理温度は、５００℃以下であることが好ましい。 Further, the protective film is preferably planarized by reflow, and the reflow is preferably performed at a processing temperature lower than a temperature at which diffusion and inactivation of impurities in the active region and the gate electrode occur. Furthermore, the treatment temperature is preferably 500 ° C. or lower.

このようにすると、接合リークを増加させることなくゲート電極上部（Ｐ型部分、Ｎ型部分及びＰＮ境界部のそれぞれ）にアモルファス層を形成することができる。これにより、金属シリサイド層の断線をより確実に抑制することができる。 In this way, an amorphous layer can be formed on the gate electrode (each of the P-type portion, N-type portion, and PN boundary portion) without increasing junction leakage. Thereby, disconnection of the metal silicide layer can be more reliably suppressed.

以上説明したように、活性領域を保護してゲート電極を選択的に全面アモルファス化することにより、基板ダメージの防止による接合リーク悪化の抑制と、ゲート電極上部の金属シリサイドの均一な形成とを両立することができる。また、ポリシリコンからなるゲート電極のＰＮ接合部におけるシリサイドの断線をも抑制することもできる。 As described above, by protecting the active region and selectively amorphizing the entire gate electrode, it is possible to suppress the deterioration of junction leakage by preventing substrate damage and to uniformly form the metal silicide above the gate electrode. can do. Further, disconnection of silicide at the PN junction of the gate electrode made of polysilicon can be suppressed.

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態の半導体装置１００が備えるＭＩＳトランジスタの構造を示す模式的な断面図である。 (First embodiment)
The semiconductor device according to the first embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic cross-sectional view showing the structure of a MIS transistor included in the semiconductor device 100 of the present embodiment.

図１に示すように、半導体装置１００はシリコン基板１０１を用いて形成されている。シリコン基板１０１の表面は素子分離１０２によって区画され、該区画にＰｃｈ型ＭＩＳ構造１０７ａ及びＮｃｈ型ＭＩＳ構造１０７ｂが構成されている。 As shown in FIG. 1, the semiconductor device 100 is formed using a silicon substrate 101. The surface of the silicon substrate 101 is partitioned by element isolation 102, and a Pch MIS structure 107a and an Nch MIS structure 107b are formed in the partition.

Ｐｃｈ型ＭＩＳ構造１０７ａにおいて、シリコン基板１０１上にゲート絶縁膜１０３を介してポリシリコンからなるゲート電極１０４が形成されている。ここで、Ｐｃｈ型ＭＩＳ構造１０７ａにおけるゲート電極１０４ａは、ボロン（Ｂ）等のＰ型不純物が注入されたＰ型部分となっている。 In the Pch type MIS structure 107a, a gate electrode 104 made of polysilicon is formed on a silicon substrate 101 with a gate insulating film 103 interposed therebetween. Here, the gate electrode 104a in the Pch-type MIS structure 107a is a P-type portion into which a P-type impurity such as boron (B) is implanted.

また、ゲート電極１０４ａの両側壁を覆うようにサイドウォールスペーサー１０５が形成されている。シリコン基板１０１のうちのゲート電極１０４ａから見てサイドウォールスペーサー１０５の外側に、Ｐ型不純物を含みソース領域及びドレイン領域となる領域活性領域である１０６ａが形成されている。 Sidewall spacers 105 are formed so as to cover both side walls of the gate electrode 104a. A region active region 106 a that includes a P-type impurity and serves as a source region and a drain region is formed outside the sidewall spacer 105 as viewed from the gate electrode 104 a in the silicon substrate 101.

ゲート電極１０４ａの上部はアモルファス層１１０ａとなっていると共に、更にその上部は第１の金属シリサイド層１０８ａとなっている。このように、本明細書においては、ゲート電極１０４ａとの表記によりアモルファス層１１０ａ及び第１の金属シリサイド層１０８ａを含めて呼んでいる。 The upper portion of the gate electrode 104a is an amorphous layer 110a, and the upper portion thereof is a first metal silicide layer 108a. As described above, in this specification, the term “gate electrode 104a” includes the amorphous layer 110a and the first metal silicide layer 108a.

また、活性領域１０６ａの表面部分には、第２の金属シリサイド層１０９ａが形成されている。 A second metal silicide layer 109a is formed on the surface portion of the active region 106a.

Ｎｃｈ型ＭＩＳ構造１０７ｂは、概ねＰｃｈ型ＭＩＳ構造１０７ａと同様の構成を有する。つまり、シリコン基板１０１上に、ゲート電極１０４がゲート絶縁膜１０３を介して形成されている。Ｎｃｈ型ＭＩＳ構造１０７ｂにおけるゲート電極１０４ｂは、リン（Ｐ）、砒素（Ａｓ）のようなＮ型不純物の注入されたＮ型部分となっている。また、ゲート電極１０４ｂの両側壁にサイドウォールスペーサー１０５が設けられている。更に、ゲート電極１０４ｂの両側の部分のシリコン基板１０１に、Ｎ型部分を含む活性領域１０６ｂが設けられている。ゲート電極１０４ｂの上部はアモルファス層１１０ｂとなっていると共に、更にその上部は第１の金属シリサイド層１０８ｂとなっている。やはり、ゲート電極１０４ｂと言うとき、アモルファス層１１０ｂ及び第１の金属シリサイド層１０８ｂを含めて呼んでいる。 The Nch type MIS structure 107b has substantially the same configuration as the Pch type MIS structure 107a. That is, the gate electrode 104 is formed on the silicon substrate 101 with the gate insulating film 103 interposed therebetween. The gate electrode 104b in the Nch MIS structure 107b is an N-type portion into which N-type impurities such as phosphorus (P) and arsenic (As) are implanted. Side wall spacers 105 are provided on both side walls of the gate electrode 104b. Furthermore, an active region 106b including an N-type portion is provided on the silicon substrate 101 on both sides of the gate electrode 104b. The upper portion of the gate electrode 104b is an amorphous layer 110b, and the upper portion thereof is a first metal silicide layer 108b. Again, the gate electrode 104b includes the amorphous layer 110b and the first metal silicide layer 108b.

また、活性領域１０６ｂの表面部分には、第２の金属シリサイド層１０９ｂが形成されている。 A second metal silicide layer 109b is formed on the surface portion of the active region 106b.

以上のようなＰｃｈ型ＭＩＳ構造１０７ａのゲート電極１０４ａ及びＮｃｈ型ＭＩＳ構造１０７ｂのゲート電極１０４ｂの両方について、Ｐｃｈ型ＭＩＳ構造１０７ａにおける注入に用いられているＰ型不純物よりも重い所定の不純物元素が含まれている。 For both the gate electrode 104a of the Pch type MIS structure 107a and the gate electrode 104b of the Nch type MIS structure 107b as described above, a predetermined impurity element heavier than the P type impurity used for implantation in the Pch type MIS structure 107a is present. include.

該Ｐ型不純物よりも重い所定の不純物元素は、ポリシリコンからなるゲート電極１０４ａ及び１０４ｂのみの上部をアモルファス化してアモルファス層１１０ａ及び１１０ｂを形成するために選択的にイオン注入されている。後に説明する通り、該イオン注入は、第１の金属シリサイド層１０８ａ及び１０８ｂ、第２の金属シリサイド層１０９ａ及び１０９ａを形成するよりも前に行う。 A predetermined impurity element heavier than the P-type impurity is selectively ion-implanted to amorphize the upper portions of only the gate electrodes 104a and 104b made of polysilicon to form the amorphous layers 110a and 110b. As will be described later, the ion implantation is performed before the first metal silicide layers 108a and 108b and the second metal silicide layers 109a and 109a are formed.

また、該不純物元素は、ゲート電極１０４ａ及び１０４ｂの導電性に大きな影響を与えないような元素であればよい。具体的には、極性の無いIV属元素（例えばゲルマニウム、スズ、シリコン）、III 族元素（例えばガリウム、インジウム）、Ｖ族元素（例えば砒素、アンチモン）、窒素、炭素、希ガス（例えばアルゴン、クリプトン）等のうちの少なくとも１つであればよい。尚、極性を有する元素を用いる場合は、ゲートの導電性に影響しない程度の注入量とする。質量の大きい元素ほど少ない注入量をもってアモルファス化を実現することができるため、この点からは、極性を有する元素については、より質量の大きな元素を用いるのが好ましい。 The impurity element may be any element that does not significantly affect the conductivity of the gate electrodes 104a and 104b. Specifically, non-polar group IV elements (eg, germanium, tin, silicon), group III elements (eg, gallium, indium), group V elements (eg, arsenic, antimony), nitrogen, carbon, noble gases (eg, argon, Krypton) or the like. Note that when an element having polarity is used, the injection amount is set so as not to affect the conductivity of the gate. In view of this point, it is preferable to use an element having a larger mass for an element having a polarity because an element having a larger mass can be made amorphous with a smaller injection amount.

更に、このような所定の不純物元素の注入は、第１の金属シリサイド層１０８ａ及び１０８ｂが形成される深さ（例えば１５〜４０ｎｍ）よりも深い領域までゲート電極１０４ａ及び１０４ｂをアモルファス化することができると共に、ゲート絶縁膜１０３を不純物元素が突き抜けることのない条件にて行うことが要求される。具体的な条件は注入種にも依存するが、例えば、注入エネルギーが５〜５０ｋｅＶであり、注入量が１×１０¹⁴〜１×１０¹⁵ｃｍ^-2であることが好ましい。 Furthermore, such implantation of the predetermined impurity element may amorphize the gate electrodes 104a and 104b to a region deeper than the depth (for example, 15 to 40 nm) where the first metal silicide layers 108a and 108b are formed. In addition, the gate insulating film 103 is required to be formed under a condition that does not penetrate through the impurity element. Although specific conditions depend on the implantation type, for example, the implantation energy is preferably 5 to 50 keV, and the implantation amount is preferably 1 × 10 ¹⁴ to 1 × 10 ¹⁵ cm ⁻² .

また、第１の金属シリサイド層１０８ａ及び１０８ｂと、第２の金属シリサイド層１０９ａ及び１０９ｂとについて、例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｔ等のような高融点金属の金属シリサイドであることが好ましい。特に、６５ｎｍよりも微細化したプロセスの場合、Ｎｉ、ＮｉＰｔ、Ｐｔ等の金属シリサイドを用いることが好ましい。 In addition, the first metal silicide layers 108a and 108b and the second metal silicide layers 109a and 109b are preferably metal silicides of a refractory metal such as Ti, Co, Ni, Pt, or the like. In particular, in the case of a process made finer than 65 nm, it is preferable to use a metal silicide such as Ni, NiPt, or Pt.

以上に説明した本実施形態の半導体装置１００には、所定の不純物元素の注入によりゲート電極１０４ａ及び１０４ｂ上部に選択的にアモルファス層１１０ａ及び１１０ｂが設けられている。活性領域１０６ａ及び１０６ｂには所定の不純物元素の注入は行われず、アモルファス層も形成されていない。このため、第１の金属シリサイド層１０８ａ及び１０８ｂが均一に形成されて凝集による断線の発生が抑制されていると共に、活性領域１０６ａ及び１０６ｂにおいてアモルファス化を行った場合には生じる接合リーク電流の増加が回避されている。 In the semiconductor device 100 of this embodiment described above, the amorphous layers 110a and 110b are selectively provided on the gate electrodes 104a and 104b by implantation of a predetermined impurity element. A predetermined impurity element is not implanted into the active regions 106a and 106b, and an amorphous layer is not formed. For this reason, the first metal silicide layers 108a and 108b are uniformly formed to suppress the occurrence of disconnection due to aggregation, and an increase in junction leakage current that occurs when amorphization is performed in the active regions 106a and 106b. Has been avoided.

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図２は、本実施形態の半導体装置２００の構造を模式的に示す図である。また、図２におけるIII-III 線（ゲート電極２０４が延びる方向に沿った線）による断面を図３に示す。 (Second Embodiment)
A semiconductor device according to the second embodiment of the present invention will be described below with reference to the drawings. FIG. 2 is a diagram schematically showing the structure of the semiconductor device 200 of the present embodiment. 3 shows a cross section taken along line III-III in FIG. 2 (a line along the direction in which the gate electrode 204 extends).

図２及び図３に示す通り、半導体装置２００は、デュアルゲート構造を有するＭＩＳトランジスタを備えている。つまり、Ｐｃｈ型ＭＩＳ構造２０７ａ及びＮｃｈ型ＭＩＳ構造２０７ｂに連続して共通のゲート電極２０４が形成され、Ｐｃｈ型ＭＩＳ構造２０７ａにおいてはＰ型不純物が注入されたＰ型部分２０４ａ、Ｎｃｈ型ＭＩＳ構造２０７ｂにおいてはＮ型不純物が注入されたＮ型部分２０４ｂとなっている。このため、ゲート電極２０４は、ＰＮ境界部２１１を有する。 As shown in FIGS. 2 and 3, the semiconductor device 200 includes a MIS transistor having a dual gate structure. That is, a common gate electrode 204 is formed continuously to the Pch type MIS structure 207a and the Nch type MIS structure 207b. In the Pch type MIS structure 207a, the P type portion 204a into which the P type impurity is implanted and the Nch type MIS structure 207b. Is an N-type portion 204b into which N-type impurities are implanted. For this reason, the gate electrode 204 has a PN boundary 211.

Ｐｃｈ型ＭＩＳ構造２０７ａ及びＮｃｈ型ＭＩＳ構造２０７ｂのそれぞれにおける構造は、第１の実施形態の半導体装置１００におけるＰｃｈ型ＭＩＳ構造１０７ａ及びＮｃｈ型ＭＩＳ構造１０７ｂと概ね同様である。つまり、シリコン基板２０１上に素子分離２０２による区画が行われ、ゲート絶縁膜２０３を介してゲート電極２０４が形成されている。ゲート電極２０４の上部はアモルファス層２１０ａ及び２１０ｂとなっていると共に、更にその上部は第１の金属シリサイド層２０８ａ及び２０８ｂとなっている。また、ゲート電極２０４の両壁面を覆うようにサイドウォールスペーサー２０５が設けられている。シリコン基板２０１のうちサイドウォールスペーサー２０５の両側の部分にはＰ型不純物又はＮ型不純物が注入されて、ソース領域及びドレイン領域である活性領域２０６ａ及び２０６ｂがそれぞれ形成されている。活性領域２０６ａ及び２０６ｂ上には第２の金属シリサイド層２０９ａ及び２０９ｂが設けられている。 The structures of the Pch MIS structure 207a and the Nch MIS structure 207b are substantially the same as the Pch MIS structure 107a and the Nch MIS structure 107b in the semiconductor device 100 of the first embodiment. That is, partitioning by element isolation 202 is performed on the silicon substrate 201, and the gate electrode 204 is formed through the gate insulating film 203. The upper portions of the gate electrode 204 are amorphous layers 210a and 210b, and the upper portions thereof are first metal silicide layers 208a and 208b. Sidewall spacers 205 are provided so as to cover both wall surfaces of the gate electrode 204. P-type impurities or N-type impurities are implanted into portions of the silicon substrate 201 on both sides of the sidewall spacer 205 to form active regions 206a and 206b, which are a source region and a drain region, respectively. Second metal silicide layers 209a and 209b are provided on the active regions 206a and 206b.

尚、ここでも、ゲート電極と言うときアモルファス層及び第１の金属シリサイド層を含めて呼んでいる。 In this case as well, the gate electrode includes the amorphous layer and the first metal silicide layer.

また、Ｐ型部分２０４ａに注入されているＰ型不純物よりも重い所定の不純物元素が、ゲート電極２０４の全体に選択的に注入されている。これによって、ゲート電極２０４上部にアモルファス層２１０ａ及び２１０ｂが設けられている。第１の実施形態と同様、所定の不純物元素は、ゲート電極２０４の極性に大きな影響を与えない元素であればよい。具体例及び注入の条件についても、第１の実施形態の場合と同様である。 Further, a predetermined impurity element heavier than the P-type impurity implanted in the P-type portion 204 a is selectively implanted into the entire gate electrode 204. Thus, amorphous layers 210a and 210b are provided on the gate electrode 204. As in the first embodiment, the predetermined impurity element may be any element that does not significantly affect the polarity of the gate electrode 204. The specific example and the implantation conditions are also the same as in the first embodiment.

また、第１の金属シリサイド層２０８ａ及び２０８ｂと、第２の金属シリサイド層２０９ａ及び２０９ｂとについて、例えばＴｉ、Ｃｏ、Ｎｉ、Ｐｔ等のような高融点金属の金属シリサイドであることが好ましい。特に、６５ｎｍよりも微細化したプロセスの場合、Ｎｉ、ＮｉＰｔ、Ｐｔ等の金属シリサイドを用いることが好ましい。 The first metal silicide layers 208a and 208b and the second metal silicide layers 209a and 209b are preferably metal silicides of a refractory metal such as Ti, Co, Ni, and Pt. In particular, in the case of a process made finer than 65 nm, it is preferable to use a metal silicide such as Ni, NiPt, or Pt.

以上に説明した本実施形態の半導体装置２００には、Ｐ型不純物よりも重い不純物元素の注入によりゲート電極２０４（Ｐ型部分２０４ａ及びＮ型部分２０４ｂ）上部に選択的にアモルファス層２１０ａ及び２１０ｂが設けられている。このため、第１の金属シリサイド層２０８ａ及び２０８ｂが均一に形成されて凝集による断線の発生が抑制されていると共に、活性領域２０６ａ及び２０６ｂにおいてアモルファス化を行った場合には生じる接合リーク電流の増加が回避されている。 In the semiconductor device 200 of the present embodiment described above, the amorphous layers 210a and 210b are selectively formed on the gate electrode 204 (P-type portion 204a and N-type portion 204b) by implantation of an impurity element heavier than the P-type impurity. Is provided. For this reason, the first metal silicide layers 208a and 208b are uniformly formed to suppress the occurrence of disconnection due to aggregation, and an increase in junction leakage current that occurs when amorphization is performed in the active regions 206a and 206b. Has been avoided.

更に、デュアルゲート構造であるゲート電極２０４にはＰ型部分２０４ａとＮ型部分２０４ｂとの境界にＰＮ境界部２１１を有する。従来、Ｐ型部分２０４ａとＮ型部分２０４ｂとではゲート電極２０４を構成するポリシリコンの粒径が異なり、これが金属シリサイド層の断線の原因となっていた。しかし、本実施形態の半導体装置２００の場合、ゲート電極２０４全体に所定の不純物元素が注入されてポリシリコンの粒径が同等であるアモルファス層２１０ａ及び２１０ｂが形成されている。このため、Ｐ型部分２０４ａ上とＮ型部分２０４ｂ上とに亘って均一に第１の金属シリサイド層２０８ａ及び２０８ｂが形成され、ＰＮ境界部２１１上においても断線の発生は抑制されている。 Further, the gate electrode 204 having a dual gate structure has a PN boundary 211 at the boundary between the P-type portion 204a and the N-type portion 204b. Conventionally, the P-type portion 204a and the N-type portion 204b have different grain sizes of polysilicon constituting the gate electrode 204, and this has been a cause of disconnection of the metal silicide layer. However, in the case of the semiconductor device 200 of this embodiment, amorphous layers 210a and 210b in which a predetermined impurity element is implanted into the entire gate electrode 204 to have the same grain size of polysilicon are formed. For this reason, the first metal silicide layers 208a and 208b are formed uniformly over the P-type portion 204a and the N-type portion 204b, and the occurrence of disconnection is also suppressed on the PN boundary portion 211.

（第３の実施形態）
以下に、第３の実施形態として、本発明に係る半導体装置の製造方法について図面を参照しながら説明する。図４（ａ）〜（ｄ）と、図５（ａ）〜（ｃ）とは、各製造工程を説明するための図である。完成した半導体装置は図５（ｃ）に示されている。尚、ここで製造するのは、それぞれ別個のゲート電極１０４ａ及び１０４ｂを有するＰｃｈ型ＭＩＳ構造１０７ａ及びＮｃｈ型ＭＩＳ構造１０７ｂを有する構造である、第１の実施形態の半導体装置１００と同様の構造であっても良い。また、一つのゲート電極２０４がＰ型部分２０４ａとＮ型部分２０４ｂとを有するデュアルゲート構造である、第２の実施形態の半導体装置２００と同様の構造であっても良い。 (Third embodiment)
Hereinafter, a semiconductor device manufacturing method according to the present invention will be described as a third embodiment with reference to the drawings. 4 (a) to 4 (d) and FIGS. 5 (a) to 5 (c) are diagrams for explaining each manufacturing process. The completed semiconductor device is shown in FIG. The structure manufactured here is the same structure as the semiconductor device 100 of the first embodiment, which is a structure having a Pch type MIS structure 107a and an Nch type MIS structure 107b each having separate gate electrodes 104a and 104b. There may be. Further, the same structure as that of the semiconductor device 200 of the second embodiment may be adopted, in which one gate electrode 204 has a dual gate structure having a P-type portion 204a and an N-type portion 204b.

初めに図４（ａ）に示す構造を形成する。これは、Ｐｃｈ型ＭＩＳ構造３０７ａ及びＮｃｈ型ＭＩＳ構造３０７ｂに含まれるゲート絶縁膜３０３、ゲート電極３０４ａ及び３０４ｂ、サイドウォールスペーサー３０５、活性領域３０６ａ及び３０６ｂが形成された構造である。この後に工程にて、まだ形成されていないアモルファス層３１０ａ及び３１０ｂ、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂを形成する。 First, the structure shown in FIG. This is a structure in which a gate insulating film 303, gate electrodes 304a and 304b, sidewall spacers 305, and active regions 306a and 306b included in the Pch MIS structure 307a and the Nch MIS structure 307b are formed. Thereafter, amorphous layers 310a and 310b, first metal silicide layers 308a and 308b, and second metal silicide layers 309a and 309b that are not yet formed are formed in a process.

まず、シリコン基板３０１上に素子分離３０２を形成して区画を行う。次に、シリコン基板３０１上に、酸化膜、窒化膜等からなるゲート絶縁膜３０３を形成する。更に、その上にポリシリコン膜を形成した後、ポリシリコン膜上にゲート注入を行い、Ｐｃｈ型ＭＩＳ領域のゲート電極にはＰ型不純物を、Ｎｃｈ型ＭＩＳ領域のゲート電極にはＮ型不純物を添加する。その後、ゲート絶縁膜３０３及び該ポリシリコン膜をパターニングする。これにより、シリコン基板３０１上にゲート絶縁膜３０３を介して形成されたゲート電極３０４（３０４ａ及び３０４ｂ）を得る。 First, an element isolation 302 is formed on a silicon substrate 301 to perform partitioning. Next, a gate insulating film 303 made of an oxide film, a nitride film, or the like is formed on the silicon substrate 301. Further, after forming a polysilicon film thereon, gate implantation is performed on the polysilicon film, and a P-type impurity is applied to the gate electrode of the Pch-type MIS region, and an N-type impurity is applied to the gate electrode of the Nch-type MIS region. Added. Thereafter, the gate insulating film 303 and the polysilicon film are patterned. Thereby, gate electrodes 304 (304a and 304b) formed on the silicon substrate 301 via the gate insulating film 303 are obtained.

次に、ゲート電極３０４の両側壁を覆うようにサイドウォールスペーサー３０５を形成する。 Next, sidewall spacers 305 are formed so as to cover both side walls of the gate electrode 304.

続いて、Ｐｃｈ型ＭＩＳ構造３０７ａにおいてＰ型不純物の注入を行い、ゲート電極３０４ａにＰ型不純物を注入すると共に、ゲート電極３０４ａから見てサイドウォールスペーサー３０５の外側の部分のシリコン基板３０１に、Ｐ型のソース領域及びドレイン領域となる活性領域３０６ａを形成する。同様に、Ｎｃｈ型ＭＩＳ構造３０７ｂにおいてＮ型不純物の注入を行い、ゲート電極３０４ｂにＮ型不純物を添加すると共に、ゲート電極３０４ｂから見てサイドウォールスペーサー３０５の外側の部分のシリコン基板３０１に、Ｎ型のソース領域及びドレイン領域となる活性領域３０６ｂを形成する。 Subsequently, P-type impurities are implanted in the Pch-type MIS structure 307a, P-type impurities are implanted into the gate electrode 304a, and P-type impurities are implanted into the silicon substrate 301 outside the sidewall spacer 305 as viewed from the gate electrode 304a. An active region 306a to be a source region and a drain region of the mold is formed. Similarly, N-type impurities are implanted in the Nch-type MIS structure 307b, N-type impurities are added to the gate electrode 304b, and N-type impurities are added to the silicon substrate 301 outside the sidewall spacer 305 as viewed from the gate electrode 304b. An active region 306b to be a source region and a drain region of the mold is formed.

続いて、図４（ｂ）に示すように、シリコン基板３０１上に保護膜３１１を形成し、活性領域３０６ａ及び３０６ｂ、ゲート電極３０４ａ及び３０４ｂ、サイドウォールスペーサー３０５等を覆う。 Subsequently, as shown in FIG. 4B, a protective film 311 is formed on the silicon substrate 301 to cover the active regions 306a and 306b, the gate electrodes 304a and 304b, the sidewall spacer 305, and the like.

続いて、図４（ｃ）に示すように保護膜３１１をＣＭＰ法、リフロー等の平坦化技術により加工する。その後、図４（ｄ）に示すように、エッチングによりゲート電極３０４ａ及び３０４ｂ上の部分の保護膜３１１を除去して開口を設ける。これにより、活性領域３０６ａ及び３０６ｂについては保護膜３１１によって被覆されたまま、ゲート電極３０４ａ及び３０４ｂについては露出させる。 Subsequently, as shown in FIG. 4C, the protective film 311 is processed by a planarization technique such as CMP or reflow. Thereafter, as shown in FIG. 4D, the protective film 311 on the gate electrodes 304a and 304b is removed by etching to provide an opening. Thus, the gate electrodes 304a and 304b are exposed while the active regions 306a and 306b are covered with the protective film 311.

次に、図５（ａ）に示すように、Ｐｃｈ型ＭＩＳ構造３０７ａにおけるゲート電極３０４ａに注入されているＰ型不純物よりも重い不純物元素の注入を行う。これにより、該不純物元素は、露出しているゲート電極３０４ａ及び３０４ｂに対して選択的に注入され、ゲート電極３０４ａ及び３０４ｂの上部をアモルファス化してそれぞれアモルファス層３１０ａ及び３１０ｂを設ける。活性領域３０６ａ及び３０６ｂは、保護膜３１１によって被覆されているため不純物元素が注入されず、アモルファス化も起らない。 Next, as shown in FIG. 5A, an impurity element heavier than the P-type impurity implanted in the gate electrode 304a in the Pch-type MIS structure 307a is implanted. Thus, the impurity element is selectively implanted into the exposed gate electrodes 304a and 304b, and the upper portions of the gate electrodes 304a and 304b are amorphized to provide amorphous layers 310a and 310b, respectively. Since the active regions 306a and 306b are covered with the protective film 311, the impurity element is not implanted and the amorphous region does not occur.

この工程において注入する不純物元素は、ゲート電極３０４ａ及び３０４ｂの導電性に大きくは影響を与えない元素であることが好ましい。具体的には、極性の無いIV属元素（例えばゲルマニウム、スズ、シリコン）、III 族元素（例えばガリウム、インジウム）、Ｖ族元素（例えば砒素、アンチモン）、窒素、炭素、希ガス（例えばアルゴン、クリプトン）等のうちの少なくとも１つを用いるのが好ましい。 The impurity element implanted in this step is preferably an element that does not significantly affect the conductivity of the gate electrodes 304a and 304b. Specifically, non-polar group IV elements (eg, germanium, tin, silicon), group III elements (eg, gallium, indium), group V elements (eg, arsenic, antimony), nitrogen, carbon, noble gases (eg, argon, Krypton) or the like is preferably used.

更に、このような不純物元素の注入は、第１の金属シリサイド層３０８ａ及び３０８ｂが形成される深さ（例えば１５〜４０ｎｍ）よりも深い領域までゲート電極３０４ａ及び３０４ｂをアモルファス化することができると共に、ゲート絶縁膜３０３を不純物元素が突き抜けることのない条件にて行うことが要求される。具体的な条件は注入種にも依存するが、例えば、注入エネルギーが５〜５０ｋｅＶであり、注入量が１×１０¹⁴〜１×１０¹⁵ｃｍ^-2であることが好ましい。 Further, such implantation of the impurity element can amorphize the gate electrodes 304a and 304b to a region deeper than the depth (for example, 15 to 40 nm) where the first metal silicide layers 308a and 308b are formed. Therefore, it is required that the gate insulating film 303 be formed under a condition that does not allow the impurity element to penetrate. Although specific conditions depend on the implantation type, for example, the implantation energy is preferably 5 to 50 keV, and the implantation amount is preferably 1 × 10 ¹⁴ to 1 × 10 ¹⁵ cm ⁻² .

続いて、図５（ｂ）に示すように、エッチングにより保護膜３１１を全て除去する。 Subsequently, as shown in FIG. 5B, the entire protective film 311 is removed by etching.

次に、図５（ｃ）に示すように、ゲート電極３０４ａ及び３０４ｂ上部に第１の金属シリサイド層３０８ａ及び３０８ｂを設けると共に、活性領域３０６ａ及び３０６ｂ上部に、第２の金属シリサイド層３０９ａ及び３０９ｂを設ける。これにより、半導体装置が製造される。 Next, as shown in FIG. 5C, first metal silicide layers 308a and 308b are provided on the gate electrodes 304a and 304b, and second metal silicide layers 309a and 309b are provided on the active regions 306a and 306b. Is provided. Thereby, a semiconductor device is manufactured.

以上に説明した半導体装置の製造方法によると、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂを形成するよりも前に、Ｐ型不純物よりも重い所定の不純物元素を注入し、ゲート電極３０４ａ及び３０４ｂ上部に選択的にアモルファス層３１０ａ及び３１０ｂを設ける。これにより、Ｐ型部分であるゲート電極３０４ａ及びＮ型部分であるゲート電極３０４ｂについて、ポリシリコンの粒径が均一になり、金属シリサイド層が均一に形成される。この結果、第１の金属シリサイド層３０８ａ及び３０８ｂについての断線を抑制することができる。 According to the semiconductor device manufacturing method described above, the predetermined impurity element heavier than the P-type impurity is formed before the first metal silicide layers 308a and 308b and the second metal silicide layers 309a and 309b are formed. The amorphous layers 310a and 310b are selectively provided on the gate electrodes 304a and 304b. As a result, for the gate electrode 304a that is the P-type portion and the gate electrode 304b that is the N-type portion, the grain size of the polysilicon becomes uniform, and the metal silicide layer is formed uniformly. As a result, disconnection of the first metal silicide layers 308a and 308b can be suppressed.

また、第２の実施形態の半導体装置２００のようなＰ型部分とＮ型部分とを有するデュアルゲート構造のゲート電極について、そのＰＮ境界部上の断線も抑制することができる。 Moreover, disconnection on the PN boundary portion of the gate electrode having a dual gate structure having a P-type portion and an N-type portion like the semiconductor device 200 of the second embodiment can be suppressed.

また、活性領域３０６ａ及び３０６ｂについてはアモルファス化を行わないため、基板ダメージに起因する接合リークを増加させることがない。 Further, since the active regions 306a and 306b are not amorphized, junction leakage due to substrate damage is not increased.

尚、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂは、以下のように形成する。まず、ゲート電極３０４ａ及び３０４ｂと、活性領域３０６ａ及び３０６ｂとの上に酸化膜等が存在するとシリサイド反応阻害層となるため、これを除去する。次に、高融点金属膜をシリコン基板３０１上に５〜１５ｎｍの薄膜として堆積させる。その後、第１のアニールを行い、該高融点金属膜と、ゲート電極３０４ａ及び３０４ｂ、活性領域３０６ａ及び３０６ｂのシリコンとを反応させてそれぞれの箇所に金属シリサイドを形成させる。続いて、未反応の高融点金属を選択的に除去した後、第２のアニールを行う。これにより、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂを形成する。 The first metal silicide layers 308a and 308b and the second metal silicide layers 309a and 309b are formed as follows. First, if an oxide film or the like is present on the gate electrodes 304a and 304b and the active regions 306a and 306b, a silicide reaction inhibition layer is formed, which is removed. Next, a refractory metal film is deposited on the silicon substrate 301 as a 5-15 nm thin film. Thereafter, first annealing is performed to react the refractory metal film with the silicon in the gate electrodes 304a and 304b and the active regions 306a and 306b to form metal silicide at the respective portions. Subsequently, after the unreacted refractory metal is selectively removed, second annealing is performed. As a result, first metal silicide layers 308a and 308b and second metal silicide layers 309a and 309b are formed.

ここで、高融点金属としては、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔのような金属が望ましい。特に、６５ｎｍよりも微細化したプロセスの場合、Ｎｉ、ＮｉＰｔ、Ｐｔ等の金属を用いることが望ましい。 Here, the refractory metal is preferably a metal such as Ti, Co, Ni, or Pt. In particular, in the case of a process made finer than 65 nm, it is desirable to use a metal such as Ni, NiPt, or Pt.

また、高融点金属膜を形成した際に、該高融点金属膜上にＴｉＮ等をキャップとして堆積しても良い。このようなキャップ層は、第１のアニールの際に高融点金属上に酸化膜が形成されるのを防ぐために形成される。また、高融点金属とシリコンとの界面に存在する自然酸化膜等の反応阻害層を還元するためにも形成される。尚、キャップ層は、未反応の高融点金属を除去する際に同時に除去される。 Further, when a refractory metal film is formed, TiN or the like may be deposited as a cap on the refractory metal film. Such a cap layer is formed in order to prevent an oxide film from being formed on the refractory metal during the first annealing. It is also formed to reduce a reaction inhibition layer such as a natural oxide film present at the interface between the refractory metal and silicon. The cap layer is removed at the same time as the unreacted refractory metal is removed.

また、第１のアニールは２５０〜３５０℃程度の温度であることが好ましく、第２のアニールは４００〜６００℃程度の温度であることが好ましい。 The first annealing is preferably performed at a temperature of about 250 to 350 ° C., and the second annealing is preferably performed at a temperature of about 400 to 600 ° C.

また、図４（ｂ）において保護膜３１１を形成する際、成膜温度が高すぎると、ゲート電極３０４ａ及び３０４ｂ、活性領域３０６ａ及び３０６ｂにおいて不純物の拡散や不活性化が起きる原因となる。更に、図４（ｃ）における保護膜３１１の平坦化をリフローによって行う場合についても、処理温度が高すぎると同様の問題が生じる。そこで、このような不純物の拡散や不活性化を避けることができる比較的低い温度（例えば５００℃以下）にて成膜やリフローを行うのがよい。 In addition, when the protective film 311 is formed in FIG. 4B, if the deposition temperature is too high, impurity diffusion and inactivation may occur in the gate electrodes 304a and 304b and the active regions 306a and 306b. Further, in the case where the protective film 311 in FIG. 4C is planarized by reflow, the same problem occurs when the processing temperature is too high. Therefore, it is preferable to perform film formation and reflow at a relatively low temperature (for example, 500 ° C. or less) at which such impurity diffusion and inactivation can be avoided.

（第４の実施形態）
以下に、第４の実施形態として、本発明に係る半導体装置の別の製造方法について、図面を参照しながら説明する。図６（ａ）〜（ｄ）は、各製造工程を説明するための図である。完成した半導体装置は図６（ｄ）に示されている。尚、第３の実施形態と同様に、第１の実施形態の半導体装置１００及び第２の実施形態の半導体装置２００のどちらについても本実施形態の方法により製造することができる。 (Fourth embodiment)
Hereinafter, as a fourth embodiment, another method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings. 6A to 6D are diagrams for explaining each manufacturing process. The completed semiconductor device is shown in FIG. As in the third embodiment, both the semiconductor device 100 of the first embodiment and the semiconductor device 200 of the second embodiment can be manufactured by the method of this embodiment.

初めに、第３の実施形態にて説明した工程と同様にして、図４（ａ）に示した構造を形成する。つまり、ＭＩＳトランジスタ構造のうちのゲート絶縁膜、ゲート電極、サイドウォールスペーサー及び活性領域が形成され、アモルファス層及び金属シリサイド層についてはまだ形成されていない構造である。 First, the structure shown in FIG. 4A is formed in the same manner as the process described in the third embodiment. That is, in the MIS transistor structure, the gate insulating film, the gate electrode, the sidewall spacer, and the active region are formed, and the amorphous layer and the metal silicide layer are not formed yet.

続いて、図６（ａ）に示すように、シリコン基板３０１上に保護膜３１１を形成し、活性領域３０６ａ及び３０６ｂ、ゲート電極３０４ａ及び３０４ｂ、サイドウォールスペーサー３０５等を覆う。 Subsequently, as shown in FIG. 6A, a protective film 311 is formed on the silicon substrate 301 to cover the active regions 306a and 306b, the gate electrodes 304a and 304b, the sidewall spacer 305, and the like.

続いて、図６（ｂ）に示すように、リソグラフィ及びエッチングによりゲート電極３０４ａ及び３０４ｂ上の部分の保護膜３１１を除去して開口部を設ける。これにより、活性領域３０６ａ及び３０６ｂについては保護膜３１１によって被覆されたまま、ゲート電極３０４ａ及び３０４ｂについては露出させる。 Subsequently, as shown in FIG. 6B, the protective film 311 over the gate electrodes 304a and 304b is removed by lithography and etching to provide an opening. Thus, the gate electrodes 304a and 304b are exposed while the active regions 306a and 306b are covered with the protective film 311.

更に、Ｐｃｈ型ＭＩＳ構造３０７ａにおけるゲート電極３０４ａに注入されているＰ型不純物よりも重い不純物元素の注入を行う。これにより、該不純物元素は、露出しているゲート電極３０４ａ及び３０４ｂに対して選択的に注入され、ゲート電極３０４ａ及び３０４ｂの上部をアモルファス化してそれぞれアモルファス層３１０ａ及び３１０ｂを設ける。活性領域３０６ａ及び３０６ｂは、保護膜３１１によって被覆されているため不純物元素が注入されず、アモルファス化も起らない。 Further, an impurity element heavier than the P-type impurity implanted into the gate electrode 304a in the Pch-type MIS structure 307a is implanted. Thus, the impurity element is selectively implanted into the exposed gate electrodes 304a and 304b, and the upper portions of the gate electrodes 304a and 304b are amorphized to provide amorphous layers 310a and 310b, respectively. Since the active regions 306a and 306b are covered with the protective film 311, the impurity element is not implanted and the amorphous region does not occur.

続いて、図６（ｃ）に示すように、エッチングにより保護膜３１１を全て除去する。 Subsequently, as shown in FIG. 6C, the entire protective film 311 is removed by etching.

その後、図６（ｄ）に示すように、ゲート電極３０４ａ及び３０４ｂ上部に第１の金属シリサイド層３０８ａ及び３０８ｂを設けると共に、活性領域３０６ａ及び３０６ｂ上部に、第２の金属シリサイド層３０９ａ及び３０９ｂを設ける。 Thereafter, as shown in FIG. 6D, first metal silicide layers 308a and 308b are provided on the gate electrodes 304a and 304b, and second metal silicide layers 309a and 309b are provided on the active regions 306a and 306b. Provide.

尚、図６（ｂ）の工程にて注入する不純物元素及びその注入条件は、第３の実施形態の場合と同様である。 Note that the impurity elements implanted in the step of FIG. 6B and the implantation conditions are the same as those in the third embodiment.

また、第１の金属シリサイド層３０８ａ及び３０８ｂ、第２の金属シリサイド層３０９ａ及び３０９ｂの形成方法及びそれに用いる高融点金属について、キャップ層の形成について、アニールの温度について等も、第３の実施形態と同様である。 Further, the method of forming the first metal silicide layers 308a and 308b, the second metal silicide layers 309a and 309b, and the refractory metal used therefor, the formation of the cap layer, the annealing temperature, etc., are also described in the third embodiment. It is the same.

以上に説明した半導体装置の製造方法によっても、ゲート電極３０４ａ及び３０４ｂの上部にそれぞれ均一な第１の金属シリサイド層３０８ａ及び３０８ｂを形成し、その断線を防ぐことができると共に、活性領域３０６ａ及び３０６ｂの部分における接合リークの増加を避けることができる。つまり、第３の実施形態と同様の効果を実現することができる。 Also by the semiconductor device manufacturing method described above, uniform first metal silicide layers 308a and 308b can be formed on the upper portions of the gate electrodes 304a and 304b, respectively, and disconnection thereof can be prevented, and the active regions 306a and 306b can be prevented. An increase in junction leakage in this portion can be avoided. That is, the same effect as that of the third embodiment can be realized.

尚、第３の実施形態の場合、アモルファス領域の形成をマスクレスに行なうことができるため、コストを抑制することができる。 In the case of the third embodiment, since the amorphous region can be formed without a mask, the cost can be suppressed.

また、第４の実施形態の場合のアモルファス領域の形成はマスクレスではないが、ゲート加工に用いたマスクをそのまま用い、レジストを正負逆にすることにより、新規のマスクは不要にできる。このためコストアップは小さい。レジストを正負逆にするとは、例えば、ゲート加工の際のレジストがポジであれば、アモルファス化領域の開口にはネガのレジストを用いるということである。あるいは、その逆に、ゲート加工の際のレジストがネガであれば、アモルファス化領域の開口にはポジのレジストを用いるようにしても良い。 Further, the formation of the amorphous region in the case of the fourth embodiment is not maskless, but a new mask can be made unnecessary by using the mask used for gate processing as it is and making the resist positive and negative. For this reason, the cost increase is small. For example, if the resist at the time of gate processing is positive, a negative resist is used for opening the amorphous region. Or conversely, if the resist at the time of gate processing is negative, a positive resist may be used for the opening of the amorphized region.

このように、第３及び第４の実施形態のいずれの方法についても、コストアップを抑制して実施することができる。 As described above, both the methods of the third and fourth embodiments can be performed while suppressing an increase in cost.

本発明は、シリサイド膜を有するデュアルゲート構造の半導体装置等に有用である。 The present invention is useful for a semiconductor device having a dual gate structure having a silicide film.

図１は、本発明の第１の実施形態に係る半導体装置１００を示す断面図である。FIG. 1 is a sectional view showing a semiconductor device 100 according to the first embodiment of the present invention. 図２は、本発明の第２の実施形態に係る半導体装置２００を示す模式図である。FIG. 2 is a schematic diagram showing a semiconductor device 200 according to the second embodiment of the present invention. 図３は、半導体装置２００のゲート電極２０４の断面（図２のIII-III 線による断面）を示す図である。FIG. 3 is a view showing a cross section of the gate electrode 204 of the semiconductor device 200 (cross section taken along line III-III in FIG. 2). 図４（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。4A to 4D are cross-sectional views for explaining a method for manufacturing a semiconductor device according to the third embodiment of the present invention. 図５（ａ）〜（ｃ）は、図４（ｄ）に続いて、本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。FIGS. 5A to 5C are cross-sectional views subsequent to FIG. 4D, illustrating each process of the semiconductor device manufacturing method according to the third embodiment of the present invention. 図６（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。6A to 6D are cross-sectional views for explaining a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. 図７は、従来のポリシリコンからなるゲート電極の結晶粒界を模式的に示したゲート電極の断面図（シリサイド形成前）である。FIG. 7 is a cross-sectional view (before silicide formation) of the gate electrode schematically showing the crystal grain boundary of the conventional gate electrode made of polysilicon.

Explanation of symbols

１００半導体装置
１０１シリコン基板
１０２素子分離
１０３ゲート絶縁膜
１０４ゲート電極
１０４ａゲート電極（Ｐ型部分）
１０４ｂゲート電極（Ｎ型部分）
１０５サイドウォールスペーサー
１０６ａ、１０６ｂ活性領域
１０７ａＰｃｈ型ＭＩＳ構造
１０７ｂＮｃｈ型ＭＩＳ構造
１０８ａ、１０８ｂ第１の金属シリサイド層（ゲート電極上）
１０９ａ、１０９ｂ第２の金属シリサイド層（活性領域上）
１１０ａ、１１０ｂアモルファス層
２００半導体装置
２０１シリコン基板
２０２素子分離
２０３ゲート絶縁膜
２０４ゲート電極
２０４ａゲート電極（Ｐ型部分）
２０４ｂゲート電極（Ｎ型部分）
２０５サイドウォールスペーサー
２０６ａ、２０６ｂ活性領域
２０７ａＰｃｈ型ＭＩＳ構造
２０７ｂＮｃｈ型ＭＩＳ構造
２０８ａ、２０８ｂ第１の金属シリサイド層（ゲート電極上）
２０９ａ、２０９ｂ第２の金属シリサイド層（活性領域上）
２１０ａ、２１０ｂアモルファス層
２１１ＰＮ境界部
３０１シリコン基板
３０２素子分離
３０３ゲート絶縁膜
３０４ゲート電極
３０４ａゲート電極（Ｐ型部分）
３０４ｂゲート電極（Ｎ型部分）
３０５サイドウォールスペーサー
３０６ａ、３０６ｂ活性領域
３０７ａＰｃｈ型ＭＩＳ構造
３０７ｂＮｃｈ型ＭＩＳ構造
３０８ａ、３０８ｂ第１の金属シリサイド層（ゲート電極上）
３０９ａ、３０９ｂ第２の金属シリサイド層（活性領域上）
３１０ａ、３１０ｂアモルファス層
３１１保護膜 DESCRIPTION OF SYMBOLS 100 Semiconductor device 101 Silicon substrate 102 Element isolation 103 Gate insulating film 104 Gate electrode 104a Gate electrode (P-type part)
104b Gate electrode (N-type part)
105 Sidewall spacers 106a and 106b Active region 107a Pch MIS structure 107b Nch MIS structures 108a and 108b First metal silicide layer (on the gate electrode)
109a, 109b Second metal silicide layer (on the active region)
110a, 110b Amorphous layer 200 Semiconductor device 201 Silicon substrate 202 Element isolation 203 Gate insulating film 204 Gate electrode 204a Gate electrode (P-type portion)
204b Gate electrode (N-type part)
205 Side wall spacer 206a, 206b Active region 207a Pch MIS structure 207b Nch MIS structure 208a, 208b First metal silicide layer (on gate electrode)
209a, 209b Second metal silicide layer (on the active region)
210a, 210b Amorphous layer 211 PN boundary 301 Silicon substrate 302 Element isolation 303 Gate insulating film 304 Gate electrode 304a Gate electrode (P-type portion)
304b Gate electrode (N-type part)
305 Side wall spacers 306a, 306b Active region 307a Pch MIS structure 307b Nch MIS structure 308a, 308b First metal silicide layer (on gate electrode)
309a, 309b Second metal silicide layer (on active region)
310a, 310b Amorphous layer 311 Protective film

Claims

A semiconductor substrate;
A gate insulating film formed on the semiconductor substrate;
A gate electrode formed on the gate insulating film and having a metal silicide layer thereon;
An active region formed on both sides of the gate electrode of the semiconductor substrate and serving as a source region and a drain region;
The gate electrode has a P-type portion into which a P-type impurity is introduced,
A semiconductor device, wherein a predetermined impurity element heavier than the P-type impurity is selectively introduced into the gate electrode including the P-type portion.

In claim 1,
A semiconductor device, wherein an amorphous layer is formed deeper than the metal silicide layer in the gate electrode.

In claim 1 or 2,
The gate electrode has a dual gate structure having an N-type portion that extends in a principal surface direction so as to be continuous with the P-type portion and into which an N-type impurity is introduced, and a boundary between the P-type portion and the N-type portion A semiconductor device having a PN boundary portion.

In any one of Claims 1-3,
The semiconductor device is characterized in that the predetermined impurity element is implanted to a depth that is deeper than the metal silicide layer and does not penetrate the gate insulating film.

In any one of Claims 1-4,
The semiconductor device, wherein the metal silicide layer has a thickness of 15 nm or more and 40 nm or less.

In any one of Claims 1-4,
The predetermined impurity element is at least one of a group IV element, a group III element, a group V element, a rare gas element, and oxygen, and is implanted at a concentration capable of amorphizing at least the surface of the gate electrode. A semiconductor device which is characterized by being made.

In claim 6,
The IV element is at least one of germanium, tin and silicon;
The group III element is at least one of gallium and indium;
The group V element is at least one of arsenic and antimony;
The semiconductor device according to claim 1, wherein the rare gas element is at least one of argon and krypton.

A step (a) of forming a gate insulating film on the semiconductor substrate;
Forming a gate electrode on the gate insulating film (b);
Forming an active region to be a source region and a drain region on both sides of the gate electrode of the semiconductor substrate;
A step (d) of selectively amorphizing an upper portion of the gate electrode;
After the step (d), a step (e) of forming a metal silicide layer on the upper portion of the gate electrode by performing a heat treatment after depositing a refractory metal on the gate electrode,
In the step (c), a P-type portion is provided by introducing a P-type impurity into at least a part of the gate electrode, and
A method of manufacturing a semiconductor device, wherein in step (d), amorphization is performed by implanting an impurity element heavier than the P-type impurity into the gate electrode including the P-type portion.

In claim 8,
The step (d)
Forming a protective film on the semiconductor substrate so as to cover the gate electrode and the active region, and planarizing the protective film;
Etching the protective film and exposing the gate electrode while the active region is covered; and
Injecting the predetermined impurity element into the gate electrode exposed from the protective film to make it amorphous; and
And a step of removing the protective film by etching after the step of amorphization.

In claim 8,
The step (d)
Forming a protective film on the semiconductor substrate so as to cover the gate electrode and the active region;
Opening the part of the protective film on the gate electrode by lithography and etching;
Injecting the predetermined impurity element into the gate electrode exposed in the opening to make it amorphous; and
And a step of removing the protective film by etching after the step of amorphization.

In claim 9 or 10,
The method for manufacturing a semiconductor device, wherein the protective film is formed at a deposition temperature lower than a temperature at which diffusion and inactivation of impurities in the active region and the gate electrode occur.

In claim 11,
The method of manufacturing a semiconductor device, wherein the film forming temperature is 500 ° C. or lower.

In any one of Claims 9-12,
The method for manufacturing a semiconductor device, wherein the protective film is an oxide film or a nitride film.

In claim 9,
The method of manufacturing a semiconductor device, wherein the protective film is planarized by chemical mechanical polishing or reflow.

In claim 9,
The protective film is flattened by reflow,
The method of manufacturing a semiconductor device, wherein the reflow is performed at a processing temperature lower than a temperature at which impurity diffusion and inactivation occur in the active region and the gate electrode.

In claim 15,
The method for manufacturing a semiconductor device, wherein the processing temperature is 500 ° C. or lower.