JP2009116962A - Ddr memory system provided with odt control function - Google Patents
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Abstract
Description
本発明は、ODT(On Die Termination)を制御する機能を備えたDDR(Double Data Rate)メモリシステムに関する。 The present invention relates to a DDR (Double Data Rate) memory system having a function of controlling ODT (On Die Termination).
JEDEC(Joint Electron Device Engineering Council)が規定するDDR2システムでは、各端子(DQ:データ入出力、DQS,/DQS:ディファレンシャルデータストローブ、DM:ライトデータマスク)に対してON/OFFできる終端抵抗をDRAM内部に持ち、それをODT信号で制御することによって信号反射の低減を行い信号品質を確保して、DDR2の高速データ転送を実現している。終端抵抗のインピーダンス値は、ODT非選択(off:無限大)、ODT選択(50Ω)、ODT選択(75Ω)、ODT選択(150Ω)から1種類を選択できる。 In the DDR2 system defined by JEDEC (Joint Electron Device Engineering Council), DRAM has a termination resistor that can be turned on / off for each terminal (DQ: data input / output, DQS, / DQS: differential data strobe, DM: write data mask). By holding it inside and controlling it with an ODT signal, signal reflection is reduced to ensure signal quality, and high-speed data transfer of DDR2 is realized. The impedance value of the termination resistor can be selected from one of ODT non-selected (off: infinity), ODT selected (50Ω), ODT selected (75Ω), and ODT selected (150Ω).
しかし、JEDECにより標準化された制御方式では、チップセレクト毎(データ領域毎)において同一のデータバス幅のシステムでしか規定されていない。一方、ODT信号は、チップセレクト信号と連動する信号であり、1つのチップセレクトにつき1つである。したがって、チップセレクトによってデータバス幅の変わるシステムでは、ODT制御によるDRAM内部の終端抵抗のON/OFFがうまくいかず、信号反射の影響により信号品質に問題が起こる。高速データ転送システムでは、品質の高い信号が必要で、些細なノイズでも、そのシステムにとっては大きな問題となる。 However, the control method standardized by JEDEC is defined only by a system having the same data bus width for each chip select (each data area). On the other hand, the ODT signal is a signal interlocked with the chip select signal, and is one for each chip select. Therefore, in a system in which the data bus width varies depending on the chip select, ON / OFF of the termination resistance in the DRAM by ODT control is not successful, and a signal quality problem occurs due to the influence of signal reflection. A high-speed data transfer system requires a high-quality signal, and even a small amount of noise is a big problem for the system.
本願発明は、データバス幅が異なるチップセレクトで構成されるDDRメモリシステムにおいて、簡易な構成で、信号反射を最低限に抑えることを目的とする。 An object of the present invention is to minimize signal reflection with a simple configuration in a DDR memory system configured by chip select having different data bus widths.
本願発明の第1の態様は、チップセレクトごとにODT(On Die Termination)を制御する機能を備えたDDR(Double Data Rate)メモリシステムであって、
メモリコントローラと、
前記メモリコントローラからの第1のチップセレクト信号で選択される第1のチップセレクトと、
前記メモリコントローラからの第2のチップセレクト信号で選択され、かつデータバス幅が前記第1のチップセレクトより大きい第2のチップセレクトと、
前記メモリコントローラと前記第2のチップセレクトと前記第1のチップセレクトとを接続する第1のデータバスと、
前記メモリコントローラと前記第2のチップセレクトとを接続し、かつ基板に予め搭載された終端抵抗と接続する第2のデータバスと、
を備える。
A first aspect of the present invention is a DDR (Double Data Rate) memory system having a function of controlling ODT (On Die Termination) for each chip select,
A memory controller;
A first chip select selected by a first chip select signal from the memory controller;
A second chip select selected by a second chip select signal from the memory controller and having a data bus width larger than the first chip select;
A first data bus connecting the memory controller, the second chip select, and the first chip select;
A second data bus connecting the memory controller and the second chip select and connecting to a termination resistor mounted in advance on the substrate;
Is provided.
前記第1のチップセレクトは、前記基板に予め搭載されたDDRチップからなり、前記第2のチップセレクトは、前記基板上のスロットに装着された着脱可能なDDRチップからなるようにしてもよい。 The first chip select may be composed of a DDR chip mounted in advance on the substrate, and the second chip select may be composed of a detachable DDR chip mounted in a slot on the substrate.
本願発明の第2の態様は、チップセレクトごとにODT(On Die Termination)を制御する機能を備えたDDR(Double Data Rate)メモリシステムであって、
メモリコントローラと、
データバス幅が異なる複数のチップセレクトと、
前記メモリコントローラと前記チップセレクトとを接続する複数のデータバスと、
前記複数のチップセレクトのうちの少なくも1つに接続していないデータバスに接続している、基板に予め搭載された終端抵抗と、を備える。
A second aspect of the present invention is a DDR (Double Data Rate) memory system having a function of controlling ODT (On Die Termination) for each chip select,
A memory controller;
Multiple chip select with different data bus widths,
A plurality of data buses connecting the memory controller and the chip select;
A termination resistor mounted in advance on the substrate, connected to a data bus not connected to at least one of the plurality of chip select.
本願発明によれば、データバス幅が異なるチップセレクトで構成されるDDRメモリシステムにおいて、簡易な構成で、信号反射を最低限に抑えることができる。 According to the present invention, in a DDR memory system configured by chip select having different data bus widths, signal reflection can be minimized with a simple configuration.
本願発明の実施形態を説明する前に、理解容易のため、まず、従来の問題点について具体例を挙げて説明する。 Prior to describing embodiments of the present invention, for the sake of easy understanding, first, conventional problems will be described with specific examples.
図2(表1)は、JEDECにより規定されているリード/ライトデータ送信時におけるODT制御マトリクスを示す。表1は、DDRメモリシステムの構成(configuration)ごとに、ODT抵抗の標準値(規定値)を示している。 FIG. 2 (Table 1) shows an ODT control matrix at the time of read / write data transmission defined by JEDEC. Table 1 shows the standard value (specified value) of the ODT resistor for each configuration of the DDR memory system.
なお、「SR(シングルランク)」は、フロントサイドにメモリチップを搭載した構成を意味する。「DR(デュアルランク)」は、フロントサイド及びバックサイドにメモリチップを搭載した構成を意味する。 “SR (single rank)” means a configuration in which a memory chip is mounted on the front side. “DR (dual rank)” means a configuration in which memory chips are mounted on the front side and the back side.
図3は、メモリシステムの構成の例を示す図である。 FIG. 3 is a diagram illustrating an example of the configuration of the memory system.
図3(A)のメモリシステムは、DDRコントローラ(表2の「ASIC」)30と、スロット1と、スロット2と、データバス31とからなる。
The memory system in FIG. 3A includes a DDR controller (“ASIC” in Table 2) 30,
スロット1及びスロット2には、ODT機能を備えたDDRチップ11、12がそれぞれ搭載されている。
スロット1は、DDRコントローラ30からのチップセレクト信号CS_1で選択されるチップセレクトに相当する。スロット2は、DDRコントローラ30からのチップセレクト信号CS_2で選択されるチップセレクトに相当する。
The
データバス31は、データの送受信の伝送経路であり、DDRコントローラ30と、スロット2と、スロット1と、を接続する。
The
かかる構成において、スロット2からのデータ読取り時のODT制御を考える。
In this configuration, consider ODT control when reading data from
DDRコントローラ30は、スロット1及びスロット2へODT信号を送ることにより、ODT制御を行う。図2の表の規定通りのODT制御を行うと(太線枠F1参照)、スロット1のDDRチップ11のODT抵抗(終端抵抗のインピーダンス値)は「75Ω」となり、スロット2のDDRチップ21のODT抵抗は「off(非選択)」となる。
The
図3(B)のメモリシステムは、図3(A)と似た構成をとるが、スロット1にDDRチップは存在しない。かかる構成において、スロット2からのデータの読み取り時のODT制御を考える。
The memory system in FIG. 3B has a configuration similar to that in FIG. 3A, but there is no DDR chip in
DDRコントローラ30は、スロット2へODT信号を送ることにより、ODT制御を行う。図2の表の規定通りのODT制御を行うと(太線枠F2参照)、スロット2のDDRチップ21のODT抵抗は「off」となる。
The
次に、図4のように、データバス幅の異なるチップセレクトからなるメモリシステムを考える。 Next, as shown in FIG. 4, a memory system composed of chip select having different data bus widths is considered.
図4のメモリシステムは、図3(A)と同様に、DDRコントローラ30と、スロット1と、スロット2と、データバス31とからなる。ただし、スロット2には、DDRチップ21に加えて、DDRチップ22が搭載されている。
The memory system in FIG. 4 includes a DDR
すなわち、スロット1とスロット2とはデータバス幅が異なり、スロット2の方がデータバス幅が大きい。
That is,
データバス31は、データバスグループAと、データバスグループBに分けられる。データバスグループAは、DDRコントローラ30と、スロット2のDDRチップ21と、スロット1のDDRチップ11とを接続する。一方、データバスグループBは、DDRコントローラ30と、スロット2のDDRチップ21とを接続し、スロット1には接続されていない。
The
図4のメモリシステムは、図3(A)のDDRメモリシステムと図3(B)のDDRメモリシステムとを合わせた構成と考えることができる。 The memory system in FIG. 4 can be considered as a configuration in which the DDR memory system in FIG. 3A and the DDR memory system in FIG. 3B are combined.
かかる構成において、スロット2からのデータの読取り時のODT制御を考える。
In this configuration, consider ODT control when reading data from
DDRコントローラ30は、スロット1及びスロット2へODT信号を送ることにより、ODT制御を行う。ただし、ODT信号は、チップセレクト信号に連動した信号であるので、スロットごとに送られる。すなわち、同一スロットに搭載されたDDRチップは、同一のODT制御がなされる。
The
図2の表は、チップセレクト毎(データ領域毎)において同一のデータバス幅のシステムを前提としており、異なるデータバス幅のシステムを想定していない。そこで、データバスグループごとに、適用すべきODT制御を考える。 The table in FIG. 2 assumes a system with the same data bus width for each chip select (each data area), and does not assume systems with different data bus widths. Therefore, ODT control to be applied is considered for each data bus group.
データバスグループAについて着目すると、図3(A)の構成と同じである。そこで、図3(A)の構成に対する規定通りのODT制御をしたとする。 When attention is paid to the data bus group A, the configuration is the same as that of FIG. Therefore, it is assumed that the ODT control as defined for the configuration of FIG.
図2の表の規定通りのODT制御を行うと(太線枠F1参照)、スロット1のDDRチップ11のODT抵抗は「75Ω」となり、スロット2のDDRチップ21のODT抵抗は「off」となる。このとき、ODT制御はスロットごとになされるので、スロット2のDDRチップ22のODT抵抗も「off」となる。
When the ODT control as specified in the table of FIG. 2 is performed (see thick line frame F1), the ODT resistance of the
一方、データバスグループBについて着目すると、図3(B)の構成と同じであり、DDRチップ22については、図3(B)の構成と同様のODT制御がされるべきである。
On the other hand, focusing on the data bus group B, the configuration is the same as that in FIG. 3B, and the
この点、図3(B)の構成のODT制御では、DDRチップ22のODT抵抗は「off」となるべきである。
In this regard, in the ODT control having the configuration shown in FIG. 3B, the ODT resistance of the
すなわち、DDRチップ22のODT抵抗は、図3(A)の構成に適用すべきODT制御を行っても、図3(B)の構成に適用すべき制御を行った場合と同じになる。
That is, the ODT resistance of the
上記の通り、データ読み取りの場合は、データバス幅の小さいスロットの接続するデータバスグループに着目し、規定通りのODT制御をすればよいことが分かる。 As described above, in the case of data reading, it is understood that the ODT control as prescribed may be performed by paying attention to the data bus group connected to the slot having a small data bus width.
次に、図5及び図6を用いて、データ書込みの場合を考える。 Next, the case of data writing will be considered with reference to FIGS.
図5(A)及び図5(B)のDDRメモリシステムは、それぞれ、図3(A)及び図3(B)のDDRメモリシステムに相当する。図6のDDRメモリシステムは、図4のDDRメモリシステムに相当すする。 The DDR memory systems of FIGS. 5A and 5B correspond to the DDR memory systems of FIGS. 3A and 3B, respectively. The DDR memory system of FIG. 6 corresponds to the DDR memory system of FIG.
図5(A)の構成において、スロット2へのデータ書込み時のODT制御を考える。
Consider the ODT control at the time of data writing to the
DDRコントローラ30は、スロット1及びスロット2へODT信号を送ることにより、ODT制御を行う。図2の表の規定通りのODT制御を行うと(太線枠F3参照)、スロット1のDDRチップ11のODT抵抗は「75Ω」となり、スロット2のDDRチップ21のODT抵抗は「off」となる。
The
図5(B)の構成において、図2の表の規定通りのODT制御を行うと(太線枠F3参照)、スロット2のDDRチップ21のODT抵抗は「150Ω」となる。
When the ODT control as defined in the table of FIG. 2 is performed in the configuration of FIG. 5B (see the thick line frame F3), the ODT resistance of the
次に、図6のように、データバス幅の異なるチップセレクトからなるメモリシステムを考える。データバスグループAについて着目すると、図5(A)の構成と同じである。そこで、図5(A)の構成に適用すべき規定通りのODT制御をしたとする。 Next, as shown in FIG. 6, a memory system composed of chip select having different data bus widths is considered. Focusing on the data bus group A, the configuration is the same as that shown in FIG. Therefore, it is assumed that ODT control is performed as prescribed to be applied to the configuration of FIG.
図2の表の規定通りのODT制御を行うと(太線枠F3参照)、スロット1のDDRチップ11のODT抵抗は「75Ω」となり、スロット2のDDRチップ21のODT抵抗は「off」となる。このとき、ODT制御はスロットごとになされるので、スロット2のDDRチップ22のODT抵抗も「off」となる。
When the ODT control as specified in the table of FIG. 2 is performed (see thick line frame F3), the ODT resistance of the
一方、データバスグループBについて着目すると、図5(B)の構成と同じであり、DDRチップ22については、図5(B)の構成と同様のODT制御がされるべきである。
On the other hand, focusing on the data bus group B, the configuration is the same as that in FIG. 5B, and the
しかしながら、図5(A)の構成に適用すべきODT制御を行った場合、DDRチップ22のODT抵抗は、図5(B)の構成に適用すべき制御を行った場合のODT抵抗(150Ω)ならない。これでは、信号反射を十分に抑えることができない。
However, when the ODT control to be applied to the configuration of FIG. 5A is performed, the ODT resistance of the
上記の通り、データ書込みの場合は、データバスグループAに着目したODT制御を行っても、データバスグループBの信号反射を抑えることができない。 As described above, in the case of data writing, even if ODT control focusing on the data bus group A is performed, the signal reflection of the data bus group B cannot be suppressed.
本願発明は、かかる問題点を解決すべくなされたものである。 The present invention has been made to solve such problems.
図1は、本発明の一実施形態が適用されたDDRメモリシステムの構成を示す図である。
本実施形態のDDRメモリシステムは、DDRコントローラ30と、スロット1と、スロット2と、データバス31(データバスグループA、データバスグループB)とからなる。
FIG. 1 is a diagram showing a configuration of a DDR memory system to which an embodiment of the present invention is applied.
The DDR memory system according to the present embodiment includes a
スロット1は、DDRコントローラ30からのチップセレクト信号CS_1で選択されるチップセレクトに相当する。スロット2は、DDRコントローラ30からのチップセレクト信号CS_2で選択されるチップセレクトに相当する。
The
スロット1には、ODT機能を備えたDDRチップ(DDR SDRAM)11が搭載されている。スロット2には、ODT機能を備えたDDRチップ21に加えて、ODT機能を備えたDDRチップ22が搭載されている。いずれのDDRチップ11、21、22も、データバス幅は、16ビットである。すなわち、スロット1とスロット2とはデータバス幅が異なり、スロット2の方がデータバス幅が大きい。
In the
データバス31は、データバスグループAと、データバスグループBに分けられる。データバスグループAは、DDRコントローラ30と、スロット2のDDRチップ21と、スロット1のDDRチップ11とを接続する。一方、データバスグループBは、DDRコントローラ30と、スロット2のDDRチップ21とを接続し、スロット1には接続されていない。
The
DDRコントローラ30は、CPUなどの不図示の制御装置から指示に従って、DDRチップ11、21、22に対するデータ書込み及びデータ読み込みを行う。そのため、チップセレクト信号CS_1、CS_2を、スロット1、2に送る。ODT制御のためのODT信号は、チップセレクト信号CS_1、CS_2に連動している。したがって、DDRコントローラ30は、スロット単位で、ODT制御を行う。すなわち、同一のスロットに属するDDRチップは、同じODT制御がなされる。
The
データバスグループBには、マザーボード(基板)に予め搭載された終端抵抗(マザーボードターミネーション)40が接続されている。これにより、信号反射を抑制する。終端抵抗の態様に制限はない。信号反射を抑制できるものであればよい。終端抵抗の抵抗値は、例えば、150Ωである。終端抵抗の配置位置は、スロット2とスロット1との間であってもよいし、データバスグループBをスロット1の位置まで伸ばし、スロット1の下部に配置してもよい。
The data bus group B is connected to a terminating resistor (motherboard termination) 40 mounted in advance on a mother board (board). Thereby, signal reflection is suppressed. There is no restriction | limiting in the aspect of termination resistance. Any device that can suppress signal reflection may be used. The resistance value of the termination resistor is, for example, 150Ω. The terminal resistor may be disposed between the
DDRチップ11、21、22は、それぞれ、スロット1又はスロット2から着脱可能であり、交換可能である。
The DDR chips 11, 21, and 22 are detachable from the
ただし、これに限らず、スロットを解さずにDDRチップ11、21、22は、基板に直接搭載されていてもよい。 However, the present invention is not limited to this, and the DDR chips 11, 21, and 22 may be directly mounted on the substrate without opening the slot.
例えば、DDRチップ11は、スロット1を介することなく、予めマザーボードに搭載されていてもよい。
For example, the
例えば、データバス幅が小さいチップセレクト(DDRチップ11)については、予めマザーボードに搭載済みとする。一方、データバス幅が大きいチップセレクト(DDRチップ21、22)については、後から装着可能なように、スロット2を設ける。
For example, it is assumed that a chip select (DDR chip 11) having a small data bus width is already mounted on the motherboard. On the other hand, for the chip select (DDR chips 21 and 22) having a large data bus width, the
このようにすれば、予め必要最小限の容量のメモリを搭載しつつ、ユーザが自由にメモリ容量を拡張可能な製品とすることができる。このように、搭載済みのメモリチップのデータバス幅と、拡張用の市販品のメモリチップのデータバス幅が異なる場合でも、本実施形態によれば、信号反射を抑えることができる。 In this way, it is possible to provide a product in which the user can freely expand the memory capacity while mounting a memory with a minimum necessary capacity in advance. As described above, according to the present embodiment, signal reflection can be suppressed even when the data bus width of the mounted memory chip is different from the data bus width of the commercially available memory chip for expansion.
上記実施形態は、本願発明の要旨の範囲内で様々な変形が可能である。 The above embodiment can be variously modified within the scope of the present invention.
例えば、チップセレクトの数、1つのチップセレクトに属するDDRチップの数、データバス幅に制限はない。 For example, the number of chip select, the number of DDR chips belonging to one chip select, and the data bus width are not limited.
本願発明のメモリシステムは、インクジェットプリンタ、レーザプリンタなどの印刷装置、スキャナ装置、ファクシミリ装置、並びに、これらの複合機などに適用することができる。 The memory system of the present invention can be applied to a printing apparatus such as an ink jet printer or a laser printer, a scanner apparatus, a facsimile apparatus, and a complex machine thereof.
11、21、22…DDRメモリチップ、
30…DDRコントローラ
31…データバス
CS_1、CS_2…チップセレクト信号
40…終端抵抗(マザーボードターミネーション)
11, 21, 22 ... DDR memory chip,
30 ...
Claims (3)
メモリコントローラと、
前記メモリコントローラからの第1のチップセレクト信号で選択される第1のチップセレクトと、
前記メモリコントローラからの第2のチップセレクト信号で選択され、かつデータバス幅が前記第1のチップセレクトより大きい第2のチップセレクトと、
前記メモリコントローラと前記第2のチップセレクトと前記第1のチップセレクトとを接続する第1のデータバスと、
前記メモリコントローラと前記第2のチップセレクトとを接続し、かつ基板に予め搭載された終端抵抗と接続する第2のデータバスと、
を備えることを特徴とするDDRメモリシステム。 A DDR (Double Data Rate) memory system having a function of controlling ODT (On Die Termination) for each chip select,
A memory controller;
A first chip select selected by a first chip select signal from the memory controller;
A second chip select selected by a second chip select signal from the memory controller and having a data bus width larger than the first chip select;
A first data bus connecting the memory controller, the second chip select, and the first chip select;
A second data bus connecting the memory controller and the second chip select and connecting to a termination resistor mounted in advance on the substrate;
A DDR memory system comprising:
前記第1のチップセレクトは、
前記基板に予め搭載されたDDRチップからなり、
前記第2のチップセレクトは、
前記基板上のスロットに装着された着脱可能なDDRチップからなる
を備えることを特徴とするDDRメモリシステム。 The DDR memory system according to claim 1,
The first chip select is
Consisting of a DDR chip pre-mounted on the substrate,
The second chip select is
A DDR memory system comprising a detachable DDR chip mounted in a slot on the substrate.
メモリコントローラと、
データバス幅が異なる複数のチップセレクトと、
前記メモリコントローラと前記チップセレクトとを接続する複数のデータバスと、
前記複数のチップセレクトのうちの少なくも1つに接続していないデータバスに接続している、基板に予め搭載された終端抵抗と、
を備えることを特徴とするDDRメモリシステム。 A DDR (Double Data Rate) memory system having a function of controlling ODT (On Die Termination) for each chip select,
A memory controller;
Multiple chip select with different data bus widths,
A plurality of data buses connecting the memory controller and the chip select;
A termination resistor pre-mounted on a substrate connected to a data bus not connected to at least one of the plurality of chip select;
A DDR memory system comprising:
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110225354A1 (en) * | 2010-03-10 | 2011-09-15 | Seiko Epson Corporation | Electronic apparatus |
CN102306127A (en) * | 2011-08-05 | 2012-01-04 | 烽火通信科技股份有限公司 | Novel method for identifying and initializing DDRIII (double-data-rate III) memory |
US20140325105A1 (en) * | 2013-04-26 | 2014-10-30 | Advanced Micro Devices, Inc. | Memory system components for split channel architecture |
US9412426B2 (en) | 2012-02-13 | 2016-08-09 | Seiko Epson Corporation | Electronic apparatus and method for memory control |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006129423A (en) * | 2004-10-30 | 2006-05-18 | Hynix Semiconductor Inc | Semiconductor memory device equipped with on-die termination circuit |
JP2007095067A (en) * | 2005-09-28 | 2007-04-12 | Internatl Business Mach Corp <Ibm> | Method and system for managing power distribution among devices (selective on-die termination for improved power management and thermal distribution) |
JP2007241799A (en) * | 2006-03-10 | 2007-09-20 | Kyocera Mita Corp | Memory controller |
-
2007
- 2007-11-07 JP JP2007289325A patent/JP5145879B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006129423A (en) * | 2004-10-30 | 2006-05-18 | Hynix Semiconductor Inc | Semiconductor memory device equipped with on-die termination circuit |
JP2007095067A (en) * | 2005-09-28 | 2007-04-12 | Internatl Business Mach Corp <Ibm> | Method and system for managing power distribution among devices (selective on-die termination for improved power management and thermal distribution) |
JP2007241799A (en) * | 2006-03-10 | 2007-09-20 | Kyocera Mita Corp | Memory controller |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110225354A1 (en) * | 2010-03-10 | 2011-09-15 | Seiko Epson Corporation | Electronic apparatus |
CN102193883A (en) * | 2010-03-10 | 2011-09-21 | 精工爱普生株式会社 | Electronic apparatus |
JP2011186898A (en) * | 2010-03-10 | 2011-09-22 | Seiko Epson Corp | Electronic equipment |
US8606990B2 (en) | 2010-03-10 | 2013-12-10 | Seiko Epson Corporation | Electronic apparatus |
CN102306127A (en) * | 2011-08-05 | 2012-01-04 | 烽火通信科技股份有限公司 | Novel method for identifying and initializing DDRIII (double-data-rate III) memory |
CN102306127B (en) * | 2011-08-05 | 2014-01-08 | 烽火通信科技股份有限公司 | Novel method for identifying and initializing DDRIII (double-data-rate III) memory |
US9412426B2 (en) | 2012-02-13 | 2016-08-09 | Seiko Epson Corporation | Electronic apparatus and method for memory control |
US20140325105A1 (en) * | 2013-04-26 | 2014-10-30 | Advanced Micro Devices, Inc. | Memory system components for split channel architecture |
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