JP2007241799A - Memory controller - Google Patents

Memory controller

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JP2007241799A JP2006065337A JP2006065337A JP2007241799A JP 2007241799 A JP2007241799 A JP 2007241799A JP 2006065337 A JP2006065337 A JP 2006065337A JP 2006065337 A JP2006065337 A JP 2006065337A JP 2007241799 A JP2007241799 A JP 2007241799A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide precise data transfer processing to a memory device regardless of whether memory devices are set to a normal operation mode or a power saving mode. <P>SOLUTION: The memory devices MD0 to MD3 are provided with respective termination resistors r0 to r3. A memory controller 1 shifts each memory device individually from the normal operation mode to the power saving mode. The memory controller 1 generates a control signal for turning on/off each termination resistor individually, and outputs it to a memory device to be controlled. According to whether the memory device is shifted to the power saving mode, the controller 1 changes output timing of the control signal to the memory device to keep the memory device to be on in a period of transferring data. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、DDR2−SDRAMを制御するメモリコントローラに関するものである。 The present invention relates to a memory controller that controls the DDR2-SDRAM.

近年、クロック信号の立ち上がり時と立ち下がり時との両方でデータの読み書きを行うことができるDDR(double data rate)−SDRAM(Synchronous DRAM)がパソコンや組み込み機器等の記憶装置として幅広く採用されている。 Recently, DDR which can read and write data in both the time rising and trailing of the clock signal (double data rate) -SDRAM (Synchronous DRAM) is widely used as a storage device such as a personal computer or embedded device . DDR−SDRAMを用いたメモリシステムでは、複数のスロットの各々に、複数のメモリデバイスを含むメモリモジュールを差し込み、メモリ容量を自由に増減させることが可能となっている。 In the memory system using a DDR-SDRAM, in each of the plurality of slots, insert the memory module including a plurality of memory devices, it is possible to freely increase or decrease the memory capacity. そして、DDR−SDRAMを用いたメモリシステムでは、各メモリデバイスに対するトランザクションを監視し、一定時間アクセスされていないメモリデバイスを省電力モードに設定するというようにして、各メモリデバイスを個別に省電力モードに設定し、きめ細かな電力管理が行われている。 Then, in the memory system using a DDR-SDRAM, monitor transactions for each memory device, predetermined time have not been accessed memory device as that set to the power saving mode, each memory device individually the power saving mode set to have been made fine-grained power management.

また、近年、DDR−SDRAMよりも更に高速アクセスが可能な、DDR2−SDRAMも広く普及している。 In recent years, widespread even faster access is possible, DDR2-SDRAM is also wider than the DDR-SDRAM. このDDR2−SDRAMもDDR−SDRAMと同様、メモリデバイス毎に省電力モードに設定し、きめ細かな電力管理が可能となっている。 As with the DDR2-SDRAM also DDR-SDRAM, and set to the power saving mode for each memory device, and can fine-grained power management. ここで、DDR2−SDRAMでは、データバス等の伝送線路の終端においてインピーダンス整合を図るための終端抵抗が各メモリデバイス内部に内蔵されている。 Here, in the DDR2-SDRAM, the terminating resistor for achieving impedance matching at the end of the transmission line of the data bus or the like is incorporated in the respective memory devices.

DDR2−SDRAMのメモリシステムでは、各メモリデバイスは、ODTと呼ばれる専用の制御端子が設けられ、この制御端子にメモリデバイスをオン又はオフするための制御信号が入力されることで、オン又はオフされる。 The DDR2-SDRAM memory systems, each memory device, a dedicated control terminal, called ODT is provided, that the control signal for turning on or off the memory device to the control terminal is input, is turned on or off that. なお、メモリデバイスはオフされると、インピーダンスの値が無限大に設定され、オンされると、インピーダンスが75Ω等の所定の値に設定される。 The memory device when turned off, set the value of the impedance to infinity, when it is turned on, the impedance is set to a predetermined value such as 75 ohms.

DDR2−SDRAMでは、スロット1に接続されたあるメモリデバイスに対してデータを書き込む、又は読み出すデータ転送処理を実行する場合、スロット2に接続されたいずれかのメモリデバイスの終端抵抗をオンする必要がある。 In DDR2-SDRAM, write data for a memory device connected to the slot 1, or read when executing data transfer processing, it is necessary to turn on the terminating resistor of any of the memory devices connected to the slot 2 is there.

また、特許文献1には、メモリの消費電力の低減を図ることを目的として、アイドル状態が所定時間が継続したメモリに対して、セルフリフレッシュコマンドを発行した後、当該メモリに供給するクロック周波数を低下させるメモリ駆動システムが開示されている。 In Patent Document 1, for the purpose of reducing the power consumption of the memory, idle with respect to the memory has continued a predetermined time, after issuing a self-refresh command, the clock frequency to be supplied to the memory memory drive system to lower is disclosed.
特開2005−115906号公報 JP 2005-115906 JP

しかしながら、DDR2−SDRAMでは、メモリデバイスがオン・オフ制御信号を受けてから実際にオン又はオフするまでの遅延時間はメモリデバイスが通常動作モードに設定されているときと省電力モードに設定されているときとで相違する仕様となっている。 However, the DDR2-SDRAM, the delay time from the memory device is subjected to on-off control signal until the actual on or off is set when the power saving mode in which the memory device is set to the normal operation mode It has become a specification for different between when you are. そして、従来のメモリコントローラでは、通常動作モード、又は省電力モードに設定されているかに応じて、制御信号の出力タイミングを変更することがなされていなかった。 Then, in the conventional memory controller, depending on whether it is set normal operating mode, or the power saving mode, it has not been made to change the output timing of the control signal. そのため、終端抵抗をオンするタイミングと、メモリデバイスにデータ転送処理を実行するタイミングとにずれが生じる、複数のメモリデバイスの終端抵抗が同時にオンする、或いは終端抵抗のオン・オフと省電力モードへの移行とが競合する等してしまい、データ転送のタイミングと終端抵抗のオン・オフのタイミングとが一致しなくなり、メモリデバイスに対して正確なデータ転送処理を実現することができないという問題があった。 Therefore, the timing of turning on the terminating resistor, the deviation in the timing of executing the data transfer process in the memory device occurs, to turn on the terminating resistor at the same time a plurality of memory devices, or the terminating resistor on or off and to the power saving mode will be equal migration and conflict, the timing of data transfer and the timing of the termination resistors on and off will not match, it is impossible to achieve accurate data transfer processing to the memory device It was.

また、特許文献1のメモリ駆動システムでは、通常動作モードと省電力モードとに応じて終端抵抗をオン又はオフするタイミングを調整することに関して何ら考慮されておらず、上記ずれが生じるという問題がある。 Further, the memory drive system of Patent Document 1, no consideration with respect to adjusting the timing for turning on or off the termination resistor in response to the normal operation mode and a power saving mode, there is a problem that the deviation occurs .

本発明の目的は、メモリデバイスが、通常動作モード又は省電力モードに設定されているかにかかわらず、メモリデバイスに対して正確なデータ転送処理を実現することができるメモリコントローラを提供することである。 An object of the present invention, a memory device, regardless of whether it is set to the normal operation mode or the power saving mode is to provide a memory controller which can realize accurate data transfer processing to the memory device .

本発明によるメモリコントローラは、DDR2−SDRAMからなる複数のメモリデバイスを制御するメモリコントローラであって、前記複数のメモリデバイスは、各々終端抵抗を備え、各メモリデバイスを通常動作モードから省電力モードに個別に移行させる省電力制御手段と、前記メモリデバイスからデータを読み出す又は前記メモリデバイスにデータを書き込むデータ転送処理を実行するデータ転送手段と、各終端抵抗を個別にオン・オフするための制御信号を生成し、制御対象となるメモリデバイスに出力する終端抵抗制御手段とを備え、前記終端抵抗制御手段は、前記省電力制御手段によりメモリデバイスが省電力モードに移行されているか否かに応じて、当該メモリデバイスへの前記制御信号の出力タイミングを変更することに The memory controller according to the present invention is a memory controller for controlling a plurality of memory devices comprising a DDR2-SDRAM, the plurality of memory devices, each provided with a terminating resistor, the power saving mode each memory device from a normal operation mode power saving control means for individually migrated, the memory device reads data from or the data transfer means performs data transfer processing for writing data into the memory device, the terminal resistors individually on-off control signals for generates, and a terminal resistance control means for outputting to the memory device to be controlled, the terminal resistance control means, depending on whether the memory device is shifted to the power saving mode by the power saving control means and changing the output timing of the control signal to the memory device り、前記データ転送手段によるデータ転送時間中、当該メモリデバイスをオンさせることを特徴とする。 Ri, during the data transfer time by the data transfer unit, and wherein the turning on the memory device.

この構成によれば、データ転送手段があるメモリデバイスに対してデータ転送を行う時間中、制御対象となる終端抵抗がオンされるように、終端抵抗制御手段は、省電力モード又は通常動作モードに応じて制御信号の出力タイミングを変更する。 According to this arrangement, during the time for data transfer to the memory device with the data transfer unit, as the terminating resistor is turned on to be controlled, the terminal resistance control means, the power saving mode or the normal operation mode depending change the output timing of the control signals. つまり、省電力モードにおいて、制御信号に対してメモリデバイスが実際にオンするまでの遅延時間と、通常動作モードにおいて、制御信号に対してメモリデバイスが実際にオンするまでの遅延時間との相違を加味して、データ転送時間において終端抵抗がオンされるように制御信号の出力タイミングが調整されるため、データ転送時間中に終端抵抗がオフされることが防止され、正確なデータ転送を実現することができる。 That is, in the power saving mode, the delay time until the memory device is actually on the control signal, in the normal operation mode, the difference between the delay time until the memory device is actually on the control signal in consideration, the output timing of the control signals as the terminating resistor in the data transfer time is on is adjusted, the terminating resistor in the data transfer time can be prevented from being turned off, to achieve a correct data transfer be able to.

また、上記構成において、前記データ転送手段により、あるメモリデバイスに対してデータ転送処理が実行されている状態において、前記省電力制御手段により当該メモリデバイスを省電力モードに移行させるための省電力移行要求が発行された場合、当該メモリデバイスに対するデータ転送処理が終了するまで前記省電力移行要求を保留し、当該メモリデバイスに対するデータ転送処理が終了した後、前記メモリデバイスを省電力モードに移行させる省電力移行保留手段を更に備えることが好ましい。 In the above structure, the the data transfer means, there in the state where data transfer processing to the memory device is running, the power saving shift to shift the memory device to the power saving mode by the power saving control means If the request is issued, to hold the power saving shift request until the data transfer processing with respect to the memory device is completed, after the data transfer processing for the memory device is completed, the Ministry for shifting the memory device to the power saving mode preferably further comprising a power transition holding means.

この構成によれば、あるメモリデバイスに対するデータ転送処理の実行中に、当該メモリデバイスを省電力モードに移行させるための省電力移行要求が発行されても、当該メモリデバイスは、直ちに省電力モードに移行されず、データ転送処理が終了するのを待ってから、省電力モードに移行される。 According to this configuration, during the execution of the data transfer process for a memory device, also the memory device is issued power saving shift request for shifting to the power saving mode, the memory device, immediately the power-saving mode migrated without data transfer process after waiting for completion, it is shifted to the power saving mode. そのため、データ転送処理中に終端抵抗がオフされることが防止され、正確なデータ転送を実現することができる。 Therefore, the terminating resistor is prevented from being turned off during the data transfer process, it is possible to realize accurate data transfer.

また、上記構成において、前記省電力移行保留手段は、あるメモリデバイスに対する省電力移行要求を保留している間に、当該メモリデバイスに対するトランザクションが発生した場合、前記省電力移行要求を破棄することが好ましい。 In the above structure, the power-save transit holding means, while pending power saving shift request for a memory device, if the transaction with respect to the memory device has occurred, to discard the save transit request preferable.

この構成によれば、省電力移行要求を保留している間にトランザクションが発生した場合、省電力移行要求が破棄され、トランザクションが実行されるため、メモリデバイスへのアクセス時間の高速化を図ることができる。 According to this arrangement, if the transaction occurs while pending power saving shift request, power saving shift request is discarded, because the transaction is performed, to increase the speed of access time to the memory device can.

本発明のメモリコントローラによれば、メモリデバイスが、通常動作モード又は省電力モードに設定されているかにかかわらず、データ転送時間中に終端抵抗がオフされることが防止され、正確なデータ転送を実現することができる。 According to the memory controller of the present invention, a memory device, regardless of whether it is set to the normal operation mode or the power saving mode, the terminating resistor is prevented from being turned off during the data transfer time, accurate data transfer it can be realized.

以下、図面を参照しつつ、本発明の実施の形態によるメモリコントローラについて説明する。 Hereinafter, with reference to the drawings will be described according to an embodiment of the present invention the memory controller. 図1は、本実施の形態によるメモリコントローラ1が適用されたメモリシステムのブロック図を示している。 1, the memory controller 1 is a block diagram of the applied memory system according to this embodiment. なお、このメモリシステムには、バスラインを介して、本メモリシステムが適用される画像形成装置等の機器が備えるCPU100及びROM200等と接続されている。 Note that this memory system, via the bus line, is connected to the CPU100 and ROM200 etc. equipment comprises such an image forming apparatus to which the present memory system is applied. 図1に示すメモリシステムは、メモリコントローラ1、SDRAMI/F2及び4個のメモリデバイスMD0〜MD3を備えている。 The memory system shown in FIG. 1 includes a memory controller 1, SDRAM I / F2 and four memory devices MD0~MD3. メモリデバイスMD0〜MD3は、DDR2−SDRAMによるメモリチップから構成され、メモリコントローラ1の制御の下、SDRAMI/F2を介して種々のデータが書き込まれると共に、種々のデータが読み出される。 Memory device MD0~MD3 is composed of a memory chip according DDR2-SDRAM, under the control of the memory controller 1, along with the various data are written via the SDRAM I / F2, various data is read. メモリデバイスMD0,D1はDIMMからなるメモリモジュールM1に搭載され、メモリデバイスMD2,D3はDIMMからなるメモリモジュールM2に搭載されている。 Memory devices MD0, D1 is mounted on the memory module M1 consisting DIMM, memory device MD2, D3 are mounted on the memory module M2 consisting DIMM.

メモリモジュールM1は、図略の回路基板に設けられた2個のDIMM(Dual Inline Memory Module)スロットのうち一方のDIMMスロット(以下、「スロット1」と呼ぶ)に接続され、メモリモジュールM2は、他方のDIMMスロット(以下、「スロット2」と呼ぶ)に接続されている。 Memory module M1 is connected to two DIMM provided on the circuit board not shown (Dual Inline Memory Module) one DIMM slots of the slots (hereinafter referred to as "slot 1"), the memory module M2, other DIMM slot (hereinafter, referred to as "slot 2") is connected to.

なお、メモリモジュールの個数は2個に限定されず、1個又は3個以上のメモリモジュールを採用してもよい。 The number of the memory module is not limited to two, may be employed one or three or more memory modules. また、1つのメモリモジュールに含まれるメモリデバイスの個数も2個に限定されず、3個以上としてもよい。 Further, the number of memory devices included in a single memory module is not limited to two, it may be three or more.

SDRAMI/F2は、メモリコントローラ1の制御の下、書き込み対象となるデータをバッファリングし、メモリデバイスMD0〜MD3に書き込むと共に、メモリデバイスMD0〜MD3から読み出し対象となるデータを読み出してバッファリングし、メモリコントローラ1に出力する。 SDRAM I / F2, under the control of the memory controller 1, and buffers the data to be written, writes to the memory device MD0~MD3, and buffers read data from the memory device MD0~MD3 be read, and outputs it to the memory controller 1.

メモリデバイスMD0〜MD3は、各々、終端抵抗r0〜r3を備えている。 Memory device MD0~MD3 are each provided with a terminating resistor r0 to r3. 終端抵抗r0〜r3は、メモリデバイスMD0〜MD3内のデータバス等の伝送線路の終端に設けられ、インピーダンス整合を図る。 Terminating resistor r0~r3 is provided at the end of the transmission line such as a data bus of the memory device MD0~MD3, achieving impedance matching.

図2は、図1に示すメモリコントローラ1の詳細な構成を示すブロック図である。 Figure 2 is a block diagram showing a detailed configuration of the memory controller 1 shown in FIG. メモリコントローラ1は、デバイスマネージャ11、コマンドディスパッチャ12、コマンド生成部13、キューバッファ14、リフレッシュ部15、アービタ16、ストローブ生成部17、ホストI/F18、OPBI/F19、及びクロック生成部20を備えている。 The memory controller 1 includes a device manager 11, the command dispatcher 12, the command generating unit 13, queue buffer 14, the refresh unit 15, an arbiter 16, the strobe generator 17, a host I / F18, OPBI / F19, and a clock generator 20 ing.

デバイスマネージャ11は、メモリデバイスMD0〜MD3のうち、いずれかのメモリデバイスを省電力モードに設定するための省電力移行要求コマンドをアービタ16に出力する。 Device manager 11 of the memory device MD0~MD3, outputs the power saving request command for setting one of the memory devices in the power saving mode to the arbiter 16. また、デバイスマネージャ11は、コマンドディスパッチャ12から状態遷移指令を受け付けと共に、各メモリデバイスMD0〜MD3及び各メモリデバイスMD0〜MD3を構成する各メモリバンクの状態を遷移させるための種々の要求をコマンドディスパッチャ12に出力する。 The device manager 11, the command dispatcher various requirements for transiting along with receiving a state transition command from the command dispatcher 12, the state of each memory bank constituting each memory device MD0~MD3 and each memory device MD0~MD3 and outputs it to the 12.

コマンドディスパッチャ12は、デバイスマネージャ11から出力される種々の要求を受け付けて、これらの要求をディスパッチし、ディスパッチした要求に対するコマンドを生成するためのコマンド発行要求をコマンド生成部13に出力する。 Command dispatcher 12 accepts various requests output from the device manager 11, and dispatches these requests, and outputs a command issuance request to create a command for request dispatching the command generating unit 13. また、コマンドディスパッチャ12は、キューバッファ14から出力されるROWコマンド要求、ROWアドレス指定要求、COLコマンド要求、及びCOLアドレス指定要求を読み出し、これらの要求をディスパッチしてコマンド生成部13に出力する。 The command dispatcher 12, ROW command request that is output from the queue buffer 14, ROW addressing request, COL command request, and reads the COL addressing request, dispatches the requests to output the command generating unit 13.

コマンド生成部13は、コマンドディスパッチャ12から出力されるコマンド発行要求、ROWコマンド要求、COLコマンド要求、ROWアドレス指定要求、及びCOLアドレス指定要求等を受け付けて、メモリデバイスを制御する制御コマンド等を生成し、SDRAMI/F2、又はストローブ生成部17に出力する。 Command generation unit 13 generates a command issue request output from the command dispatcher 12, ROW command request, COL command request, ROW addressing request, and accept COL addressing requirements, etc., a control command to control the memory device or the like , and it outputs the SDRAM I / F2 or strobe generator 17,. また、コマンド生成部13は、制御コマンドをSDRAMI/F2に出力すると同時にデータ転送トリガをストローブ生成部17に出力する。 The command generating unit 13 outputs the control command data simultaneously transfer trigger and outputs the SDRAM I / F2 in the strobe generator 17.

また、コマンド生成部13は、MCB_b、Ras_b、CAS_b、MWE_b、BA、MA、CKEの各々の信号をSDRAMI/F2との間で送受信する。 The command generating unit 13, MCB_b, send and receive Ras_b, CAS_b, MWE_b, BA, MA, each of the signal CKE with the SDRAM I / F2. なお、MCB_b信号は4ビットのデータであり、SDRAMI/F2と接続された4本のパラレルラインによって送受信される。 Incidentally, MCB_b signal is a 4-bit data is transmitted and received by four parallel lines connected to the SDRAM I / F2. また、BA信号は2ビットのデータであり、SDRAMI/F2と接続された2本のパラレルラインによって送受信される。 Further, BA signal is 2-bit data is transmitted and received by the two parallel lines connected to the SDRAM I / F2. また、MA信号は、2ビットのデータであり、SDRAMI/F2と接続された2本のパラレルラインによって送受信される。 Moreover, MA signal is a 2-bit data is transmitted and received by the two parallel lines connected to the SDRAM I / F2. また、CKE信号は、メモリデバイスMD0〜MD3のうち、いずれか1のメモリデバイスを選択するための信号であり、メモリデバイスMD0〜MD3の各々とパラレル接続された4本のラインによって送受信される。 Further, CKE signal of the memory device MD0~MD3, a signal for selecting any one of the memory devices, are transmitted and received by each of the memory devices MD0~MD3 and parallel connected four lines.

リフレッシュ部15は、リフレッシュ要求をアービタ16に出力する。 Refresh unit 15 outputs the refresh request to the arbiter 16. ホストI/F18は、本メモリシステムが適用される画像形成装置等が備えるCPU100からのメモリアクセス要求を受け付けて、アービタ16に出力する。 Host I / F18 accepts the memory access requests from the CPU100 of the image forming apparatus such as the memory system is applied is provided, and outputs to the arbiter 16. また、ホストI/F18は、ストローブ生成部17によりメモリデバイスMD0〜MD3から読み出されたデータをCPU100に出力する。 The host I / F18 outputs data read from the memory device MD0~MD3 by the strobe generator 17 to CPU 100. また、ホストI/F18は、メモリデバイスMD0〜MD3に書き込み対象となるデータをROM200等から受け付けて、ストローブ生成部17に出力する。 The host I / F18 is the data in the memory device MD0~MD3 be programmed to accept from the ROM200 etc. and outputs to the strobe generator 17.

OPBI/Fは、CPU100等からダイレクトコマンド要求を受け付けアービタ16に出力する。 OPBI / F outputs to the arbiter 16 accepts a Direct command request from CPU100 like.

アービタ16は、リフレッシュ部15からのリフレッシュ要求、ホストI/F18からのメモリアクセス要求、OPBI/F18からのダイレクトコマンド要求を受け付けて、これらの要求をトランザクションとして、キューバッファ14に登録する。 The arbiter 16, a refresh request from the refresh unit 15, a memory access request from the host I / F18, accept direct commands request from OPBI / F18, these requests as a transaction is registered in the queue buffer 14. キューバッファ14は、アービタ16によって発生されたトランザクションを記憶する。 Queue buffer 14 stores the transaction generated by the arbiter 16.

ストローブ生成部17は、コマンド生成部13からのデータ転送トリガに従って、データの書き込み対象となるメモリデバイスにデータを書き込むと共に、データの読み込み対象となるメモリデバイスからデータを読み出す。 Strobe generator 17, according to the data transfer trigger from the command generation unit 13 writes the data into the memory device to be written data, reading data from the memory device to be read target data. また、ストローブ生成部17は、DQOUT、DQIN、DQSOUT、DQSIN、DM、DQDRIVE_H_b、DQDRIVE_L_b、ODT、及びODTCONの各々の信号をSDRAMIF2との間で送受信する。 Furthermore, the strobe generator 17 and receives DQOUT, DQIN, DQSOUT, DQSIN, DM, DQDRIVE_H_b, DQDRIVE_L_b, ODT, and the respective signals ODTCON between SDRAMIF2. DQOUT信号は、書き込み対象となる128ビットのデータを示し、SDRAMI/F2と接続された128本のパラレルラインによって送受信される。 DQOUT signal indicates 128-bit data to be written, is transmitted and received by the 128 parallel lines connected to the SDRAM I / F2.

DQIN信号は、読み出し対象となる128ビットのデータを示し、SDRAMI/F2と接続された128本のパラレルラインによって送受信される。 DQIN signal indicates 128-bit data to be read, are transmitted and received by the 128 parallel lines connected to the SDRAM I / F2.

ODT信号は、終端抵抗r0〜r3のうちのいずれかの終端抵抗を指定し、指定した終端抵抗をオン又はオフさせる信号である。 ODT signal designates one of the terminating resistors of the terminating resistor r0 to r3, a signal for turning on or off the specified termination resistor. ODTCON信号は、SDRAMI/F2が備える終端抵抗rsをオン又はオフさせる信号である。 ODTCON signal is a signal for turning on or off the termination resistor rs to SDRAM I / F2 is provided.

なお、本実施の形態において、デバイスマネージャ11及びコマンドディスパッチャ12が省電力制御手段の一例に相当し、ストローブ生成部17がデータ転送手段の一例に相当し、コマンド生成部13及びストローブ生成部17が終端抵抗制御手段の一例に相当し、コマンド生成部13が省電力移行保留手段の一例に相当する。 In this embodiment, the device manager 11 and the command dispatcher 12 corresponds to an example of a power-saving control unit, the strobe generator 17 corresponds to an example of the data transfer unit, the command generating unit 13 and the strobe generator 17 corresponds to an example of a terminal resistance control means, the command generating unit 13 corresponds to an example of the power saving shift hold means.

次に、メモリコントローラ1がメモリデバイスを省電力モードに設定する際の動作について簡単に説明する。 Next, operation will be briefly described when the memory controller 1 sets the memory device to the power saving mode. なお、デバイスマネージャ11は、メモリデバイスMD0〜MD3の状態を監視しており、最終アクセス時刻から所定時間経過したメモリデバイスを省電力モードに設定する。 Incidentally, the device manager 11 monitors the state of the memory device MD0~MD3, the memory device by a predetermined time has elapsed from the last access time is set to the power saving mode. デバイスマネージャ11により生成された省電力移行要求はアービタ16に出力され、アービタ16は、出力された省電力移行要求をトランザクションとしてキューバッファ14に登録する。 Power-save transit request generated by device manager 11 is output to the arbiter 16, the arbiter 16, registers in the queue buffer 14 the outputted power saving request as a transaction. コマンドディスパッチャ12は、キューバッファ14から省電力移行要求を読み出し、コマンド生成部13に出力する。 Command dispatcher 12, from the queue buffer 14 reads out the power saving shift request, and outputs the command generating unit 13. コマンドディスパッチャ12は、省電力移行要求をキューバッファ14から読み出し、省電力移行要求コマンドを発行するためのコマンド発行要求をコマンド生成部13に出力する。 Command dispatcher 12 reads the power saving shift request from the queue buffer 14, and outputs a command issuance request for issuing a power saving shift request command to the command generating unit 13.

コマンド発行要求を受け付けたコマンド生成部13は、メモリデバイスMD0〜MD3のうち、当該省電力移行要求によって指定されたデバイスを省電力モードに設定するための信号をSDRAMI/F2に出力する。 Command generating unit 13 that has received the command issue request, of the memory device MD0~MD3, outputs a signal for setting the device specified by the save transit request to the power saving mode to the SDRAM I / F2. なお、コマンド生成部13は、CKE信号により、省電力モードに設定するためのメモリデバイスを指定すると共に、MCS_b信号、RAS_b信号、CAS_b信号、MWE_b信号の4つの信号を用いて、CKE信号によって指定したメモリデバイスを省電力モードに設定する。 Incidentally, the command generation unit 13, the CKE signal, as well as specifying the memory device for setting the power saving mode, MCS_B signal, RAS_b signal, CAS_b signal, using four signal MWE_b signal, designated by the CKE signal a memory device that is set to power-saving mode.

図3は、メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出した後、メモリデバイスMD2の終端抵抗r1をオンしてメモリデバイスMD0からデータを読み出す際のタイミングチャートを示している。 3, after reading the data from the memory device MD2 by turning on the terminating resistor r0 of the memory devices MD0, shows a timing chart when reading data from the memory device MD0 by turning on the terminating resistor r1 of the memory device MD2 there. 図3において、「CK」はクロック生成部20が生成するクロックを示す。 3, "CK" indicates a clock the clock generating unit 20 generates. 「cdCommand」はコマンドディスパッチャ12が出力するコマンド発行要求を示し、「cdDevice」及び「cdODTtarget」を含む。 "CdCommand" indicates a command issue request output by the command dispatcher 12 includes a "cdDevice" and "cdODTtarget". 「cdDevice」はデータの読み出し又は書き込み対象となるメモリデバイスを示す。 "CdDevice" indicates a read or a memory device to write target data. 「cdODTtarget」はオン又はオフされる終端抵抗を示す。 "CdODTtarget" denotes a terminating resistor to be turned on or off. 「ODT_trigger_dev」はコマンド生成部13が出力するデータ転送トリガを示し、「ODT target」を含む。 "ODT_trigger_dev" indicates data transfer trigger output by the command generating unit 13 includes a "ODT target". 「ODT target」は、オン又はオフされる終端抵抗を示す。 "ODT target" refers to a termination resistor that is turned on or off. 「ODT_trigger_con」はSDRAMI/F2が備える終端抵抗rsをオン又はオフするための信号である「ODTCON」の立ち上がりタイミングを決定するための信号を示す。 "ODT_trigger_con" indicates a signal for determining the rising timing of the "ODTCON" is a signal for turning on or off the termination resistor rs included in the SDRAM I / F2. 「ODTCON」は、終端抵抗rsをオン又はオフするための信号を示す。 "ODTCON" indicates a signal for turning on or off the termination resistor rs.

「CommandRank」はコマンド発行要求の優先順位を示す。 "CommandRank" indicates the priority of the command issuance request. 「ODT状態s」は終端抵抗rsがオン又はオフしている状態を示し、四角形の部分がオン状態を示している。 "ODT state s" indicates a state in which the terminating resistor rs is on or off, square portions indicate the ON state. 「ODT状態0」は、終端抵抗r2がオン又はオフしている状態を示し、四角形の部分がオン状態を示している。 "ODT state 0" indicates a state where the terminating resistor r2 is turned on or off, square portions indicate the ON state. 「ODT状態0」は終端抵抗r0がオン又はオフしている状態を示し、四角形の部分がオン状態を示している。 "ODT state 0" indicates a state in which the terminating resistor r0 is on or off, square portions indicate the ON state. 「ODT状態2」は終端抵抗r2がオン又はオフしている状態を示し、四角形の部分がオン状態を示している。 "ODT state 2" indicates a state in which the terminating resistor r2 is turned on or off, square portions indicate the ON state. 「Rank0」はメモリデバイスMD0を示し、「Rank2」はメモリデバイスMD2を示す。 "Rank0" indicates the memory device MD0, "Rank2" indicates a memory device MD2.

まず、時刻T0において、コマンドディスパッチャ12は、メモリデバイスMD0を通常動作モードに設定するために、「ACT、r0」のコマンド発行要求C1をコマンド生成部13に出力する。 First, at time T0, the command dispatcher 12 in order to set the memory device MD0 to the normal operation mode, and outputs a command issuance request C1 of "ACT, r0" to the command generating unit 13. これにより、メモリデバイスMD0は、通常動作モードに設定される。 Thus, the memory device MD0 is set to the normal operation mode. 時刻T2において、コマンドディスパッチャ12は、メモリデバイスMD2を通常動作モードに設定するために、「ACT、r2」のコマンド発行要求C2をコマンド生成部13に出力する。 At time T2, the command dispatcher 12 in order to set the memory device MD2 to the normal operation mode, and outputs a command issuance request C2 of the "ACT, r2" to the command generating unit 13. これにより、D2は、通常動作モードに設定される。 Thus, D2 is set to the normal operation mode.

時刻T4において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出すために「READA、r0、r2」のコマンド発行要求C3をコマンド生成部13に出力する。 In time T4, the command dispatcher 12 outputs a command issuance request C3 of "READA, r0, r2" to read data from the memory device MD2 by turning on the terminating resistor r0 to the command generating unit 13.

時刻T6において、コマンド生成部13は、コマンド発行要求C3に従って、終端抵抗r2をオンするために「r2」のデータ転送トリガO1をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r2をオンするためにODT2を所定の時間TI1ハイレベルにする。 At time T6, the command generating unit 13, according to the command issuance request C3, and outputs the data transfer trigger O1 of "r2" to turn on the terminating resistor r2 to the strobe generator 17, a strobe generator 17, the terminating resistor r2 the ODT2 to turn on at a predetermined time TI1 high level. ここで、時間TI1は、通常動作モードに設定されたメモリデバイスの終端抵抗をオンするために、予め定められた時間であり、クロックCKの3周期分の長さに相当する。 The time TI1, in order to turn on the terminating resistor of a memory device is set to the normal operation mode, a predetermined time, equivalent to 3 cycles length of clock CK.

これにより、終端抵抗r2は、ODT2がハイレベルになった時刻T7の次のクロックCKの立ち上がり時刻である時刻T8から一定の遅延時間tAONDが経過したときに、オンし、ODT2がローレベルになった時刻T10の次のクロックCKの立ち上がり時刻である時刻T11から一定の遅延時間tAOFDが経過したときにオフする。 Accordingly, the terminating resistor r2, when ODT2 has passed the next clock CK constant delay time from the time T8 is a rising time of tAOND the time T7 with the high level, turns, ODT2 becomes low level off when the next clock CK constant delay time from the time T11 is the rise time of the tAOFD the time T10 has passed the. ここで、終端抵抗r0がオンする時間を時間TI2とする。 Here, the time termination resistors r0 is turned on to the time TI2. コマンド生成部13は、終端抵抗r2がオンしている時間において、メモリデバイスMD0からデータQ0〜Q3を含むDQ信号を読み出す。 Command generation unit 13, at the time of the termination resistor r2 is turned on, reads the DQ signal including data Q0~Q3 from the memory device MD0.

時刻T7において、コマンドディスパッチャ12は、終端抵抗r0をオンすると共に、メモリデバイスMD0からデータを読み出すために「READA、r2、r0」のコマンド発行要求C4をコマンド生成部13に出力する。 At time T7, the command dispatcher 12 is configured to turn on the terminating resistor r0, outputs from the memory device MD0 the command issuance request C4 for "READA, r2, r0" to the command generation unit 13 to read data.

時刻T10において、コマンド生成部13は、コマンド発行要求C4に従って、終端抵抗r0をオンするために「r0」のデータ転送トリガO2をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r0をオンするためにODT0を時間TI1だけハイレベルにする。 At time T10, the command generating unit 13, according to the command issuance request C4, and outputs the data transfer trigger O2 in "r0" to turn on the terminating resistor r0 to the strobe generator 17, a strobe generator 17, the terminating resistor r0 the to high level ODT0 only time TI1 to turn on. 終端抵抗r0は、終端抵抗r2と同様、ODT0に従って、時間TI2だけオンする。 Terminating resistor r0, like terminating resistor r2, according ODT0, turned on by the time TI2. コマンド生成部13は、終端抵抗r0がオンしている時間において、メモリデバイスMD2からデータQ0〜Q3を含むDQ信号を読み出す。 Command generation unit 13, at the time of the termination resistor r0 is on, reads the DQ signal including data Q0~Q3 from the memory device MD2.

なお、終端抵抗r0と終端抵抗r2とがオンしている時間においてハッチングで示された領域は、終端抵抗r0のオンと終端抵抗r2とが共にオンしており、重複状態にあることを示している。 The region indicated by hatching in time and the terminating resistor r0 and the terminating resistor r2 is turned on, and on and the terminating resistor r2 of the terminating resistor r0 are both turned on, indicates that the overlapping state there. この重複状態においては、データQ0〜Q3が読み出されない。 In this overlap state, the data Q0~Q3 is not read.

このように、ストローブ生成部17は、データ転送トリガO1を受信した時、ODT2をハイレベルにした後、終端抵抗r2がオンされる時間である遅延時間tAONDが経過した時刻T10において、メモリデバイスMD0からデータQ0〜Q3の読み出しを開始する。 Thus, the strobe generator 17, when receiving the data transfer trigger O1, after the ODT2 to high level at time T10 delay time tAOND has elapsed a time terminating resistor r2 is turned on, the memory device MD0 to start the reading of the data Q0~Q3 from. そして、ODT2をローレベルにしてから終端抵抗r0がオフされる時間である遅延時間tAOFDが経過するまでにデータQ0〜Q3の読み出しを終了させている。 The terminating resistor r0 is to terminate the reading of data Q0~Q3 until the elapsed time delay, which is tAOFD which is turned off after the ODT2 low level. そのため、メモリデバイスMD2がオンしているタイミングとデータD0〜D3の読み出しタイミングが一致し、正確なデータ転送が実現されていることができる。 Therefore, it is possible to the memory device MD2 match the read timing of the timing and data D0~D3 being turned, it is realized accurate data transfer.

図4は、メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込んだ後、メモリデバイスMD2の終端抵抗r2をオンしてメモリデバイスMD0にデータを書き込む際のタイミングチャートを示している。 4, after writing the data into the memory device MD2 by turning on the terminating resistor r0 of the memory devices MD0, shows a timing chart for writing data into the memory device MD0 by turning on the terminating resistor r2 of the memory device MD2 there.

時刻T0において、コマンドディスパッチャ12は、メモリデバイスMD0を通常動作モードに設定するために、「ACT、r0」のコマンド発行要求C1をコマンド生成部13に出力する。 At time T0, the command dispatcher 12 in order to set the memory device MD0 to the normal operation mode, and outputs a command issuance request C1 of "ACT, r0" to the command generating unit 13. これにより、メモリデバイスMD0は、通常動作モードに設定される。 Thus, the memory device MD0 is set to the normal operation mode. 時刻T2において、コマンドディスパッチャ12は、メモリデバイスMD2を通常動作モードに設定するために、「ACT、r2」のコマンド発行要求C2をコマンド生成部13に出力する。 At time T2, the command dispatcher 12 in order to set the memory device MD2 to the normal operation mode, and outputs a command issuance request C2 of the "ACT, r2" to the command generating unit 13. これにより、D2は、通常動作モードに設定される。 Thus, D2 is set to the normal operation mode.

時刻T4において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込むために「WRITA、r0、r2」のコマンド発行要求C3をコマンド生成部13に出力する。 In time T4, the command dispatcher 12 outputs a command issuance request C3 of "WRITA, r0, r2" to the command generating unit 13 to write data into the memory device MD2 by turning on the terminating resistor r0.

時刻T5において、コマンド生成部13は、コマンド発行要求C3に従って、終端抵抗r2をオンするために「r2」のデータ転送トリガO1をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r2をオンするためにODT2信号を所定の時間TI1ハイレベルにする。 In time T5, the command generating unit 13, according to the command issuance request C3, and outputs the data transfer trigger O1 of "r2" to turn on the terminating resistor r2 to the strobe generator 17, a strobe generator 17, the terminating resistor r2 the make ODT2 signal to a predetermined time TI1 high level to turn on. ストローブ生成部17は、終端抵抗r2がオンしている時間において、メモリデバイスMD0にデータD0〜D3を含むDQ信号を出力し、データD0〜D3を書き込む。 Strobe generator 17 in time terminating resistor r2 is ON, and outputs the DQ signal containing data D0 to D3 in the memory device MD0, write data D0 to D3.

時刻T7において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD0にデータを書き込むために「WRITA、r2、r0」のコマンド発行要求C4をコマンド生成部13に出力する。 At time T7, the command dispatcher 12 outputs a command issuance request C4 for "WRITA, r2, r0" to the command generating unit 13 to write data into the memory device MD0 by turning on the terminating resistor r0.

時刻T10において、コマンド生成部13は、コマンド発行要求C4に従って、終端抵抗r0をオンするために「r0」のデータ転送トリガO2をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r0をオンするためにODT0を時間TI1だけハイレベルにする。 At time T10, the command generating unit 13, according to the command issuance request C4, and outputs the data transfer trigger O2 in "r0" to turn on the terminating resistor r0 to the strobe generator 17, a strobe generator 17, the terminating resistor r0 the to high level ODT0 only time TI1 to turn on. ストローブ生成部17は、終端抵抗r0がオンしている時間において、メモリデバイスMD2にデータD0〜D3を含むDQ信号を出力し、データD0〜D3を書き込む。 Strobe generator 17 in the time termination resistors r0 is on, and outputs the DQ signal containing data D0 to D3 in the memory device MD2, write data D0 to D3.

なお、終端抵抗r0と終端抵抗r2とがオンしている時間においてハッチングで示された領域は、終端抵抗r0のオンと終端抵抗r2とが共にオンしており、重複状態にあることを示している。 The region indicated by hatching in time and the terminating resistor r0 and the terminating resistor r2 is turned on, and on and the terminating resistor r2 of the terminating resistor r0 are both turned on, indicates that the overlapping state there.

このように、ストローブ生成部17は、データ転送トリガO1を受信した時、ODT2をハイレベルにした後、終端抵抗r2がオンされる時間である遅延時間tAONDが経過した時刻T9において、メモリデバイスMD0に対してデータD0〜D3の書き込みを開始する。 Thus, the strobe generator 17, when receiving the data transfer trigger O1, after the ODT2 to high level at time T9 delay time tAOND has elapsed a time terminating resistor r2 is turned on, the memory device MD0 to start writing of data D0~D3 against. そして、ODT2をローレベルにしてから終端抵抗r0がオフされる時間である遅延時間tAOFDが経過するまでにデータD0〜D3の書き込みを終了させている。 The terminating resistor r0 is to end the writing of data D0~D3 until the elapsed time delay, which is tAOFD which is turned off after the ODT2 low level. そのため、メモリデバイスMD2がオンしているタイミングとデータD0〜D3の書き込みタイミングが一致し、正確なデータ転送が実現されていることができる。 Therefore, it is possible to the memory device MD2 match the write timing of the timing and data D0~D3 being turned, it is realized accurate data transfer.

図5は、メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出した後、メモリデバイスMD2の終端抵抗r2をオンしてメモリデバイスMD0にデータを書き込む際のタイミングチャートを示している。 Figure 5 is, after reading the data from the memory device MD2 by turning on the terminating resistor r0 of the memory devices MD0, shows a timing chart for writing data into the memory device MD0 by turning on the terminating resistor r2 of the memory device MD2 there.

時刻T0において、コマンドディスパッチャ12は、メモリデバイスMD0を通常動作モードに設定するために、「ACT、r0」のコマンド発行要求C1をコマンド生成部13に出力する。 At time T0, the command dispatcher 12 in order to set the memory device MD0 to the normal operation mode, and outputs a command issuance request C1 of "ACT, r0" to the command generating unit 13. これにより、メモリデバイスMD0は、通常動作モードに設定される。 Thus, the memory device MD0 is set to the normal operation mode. 時刻T2において、コマンドディスパッチャ12は、メモリデバイスMD2を通常動作モードに設定するために、「ACT、r2」のコマンド発行要求C2をコマンド生成部13に出力する。 At time T2, the command dispatcher 12 in order to set the memory device MD2 to the normal operation mode, and outputs a command issuance request C2 of the "ACT, r2" to the command generating unit 13. これにより、メモリデバイスMD2は、通常動作モードに設定される。 Thus, the memory device MD2 is set to the normal operation mode.

時刻T4において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出すために「READA、r0、r2」のコマンド発行要求C3をコマンド生成部13に出力する。 In time T4, the command dispatcher 12 outputs a command issuance request C3 of "READA, r0, r2" to read data from the memory device MD2 by turning on the terminating resistor r0 to the command generating unit 13.

時刻T6において、コマンド生成部13は、コマンド発行要求C3に従って、終端抵抗r2をオンするために「r2」のデータ転送トリガO1をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r2をオンするためにODT2を所定の時間TI1ハイレベルにする。 At time T6, the command generating unit 13, according to the command issuance request C3, and outputs the data transfer trigger O1 of "r2" to turn on the terminating resistor r2 to the strobe generator 17, a strobe generator 17, the terminating resistor r2 the ODT2 to turn on at a predetermined time TI1 high level. ストローブ生成部17は、終端抵抗r2がオンしている時間において、メモリデバイスMD0からデータQ0〜Q3を含むDQ信号を読み出す。 Strobe generator 17 in time terminating resistor r2 is turned on, it reads the DQ signal including data Q0~Q3 from the memory device MD0.

時刻T8において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD0にデータを書き込むために「WRITA、r2、r0」のコマンド発行要求C4をコマンド生成部13に出力する。 At time T8, the command dispatcher 12 outputs a command issuance request C4 for "WRITA, r2, r0" to the command generating unit 13 to write data into the memory device MD0 by turning on the terminating resistor r0.

時刻T9において、コマンド生成部13は、コマンド発行要求C4に従って、終端抵抗r0をオンするために「r0」のデータ転送トリガO2をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r0をオンするためにODT0を時間TI1だけハイレベルにする。 At time T9, the command generating unit 13, according to the command issuance request C4, and outputs the data transfer trigger O2 in "r0" to turn on the terminating resistor r0 to the strobe generator 17, a strobe generator 17, the terminating resistor r0 the to high level ODT0 only time TI1 to turn on. ストローブ生成部17は、終端抵抗r0がオンしている時間において、メモリデバイスMD2にデータD0〜D3を含むDQ信号を出力し、データD0〜D3を書き込む。 Strobe generator 17 in the time termination resistors r0 is on, and outputs the DQ signal containing data D0 to D3 in the memory device MD2, write data D0 to D3.

このように、ストローブ生成部17は、データ転送トリガO1を受信した時、ODT2をハイレベルにした後、終端抵抗r2がオンされる時間である遅延時間tAONDが経過した時刻T10において、メモリデバイスMD0からデータQ0〜Q3の読み出しを開始する。 Thus, the strobe generator 17, when receiving the data transfer trigger O1, after the ODT2 to high level at time T10 delay time tAOND has elapsed a time terminating resistor r2 is turned on, the memory device MD0 to start the reading of the data Q0~Q3 from. そして、ODT2をローレベルにしてから終端抵抗r0がオフするまでの時間である遅延時間tAOFDが経過するまでにデータQ0〜Q3の読み出しを終了させている。 The termination resistor r0 from the ODT2 a low level is to terminate the reading of data Q0~Q3 until the elapsed time delay, which is tAOFD until turned off. そのため、メモリデバイスMD2がオンしているタイミングとデータQ0〜Q3の読み出しタイミングが一致し、正確なデータ転送が実現されていることができる。 Therefore, it is possible to the memory device MD2 match the read timing of the timing and data Q0~Q3 being turned, it is realized accurate data transfer.

図6は、メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込んだ後、メモリデバイスMD2の終端抵抗r2をオンしてメモリデバイスMD0からデータを読み出す際のタイミングチャートを示している。 6, after writing the data into the memory device MD2 by turning on the terminating resistor r0 of the memory devices MD0, shows a timing chart when reading data from the memory device MD0 by turning on the terminating resistor r2 of the memory device MD2 there.

まず、時刻T0において、コマンドディスパッチャ12は、メモリデバイスMD0を通常動作モードに設定するために、「ACT、r0」のコマンド発行要求C1をコマンド生成部13に出力する。 First, at time T0, the command dispatcher 12 in order to set the memory device MD0 to the normal operation mode, and outputs a command issuance request C1 of "ACT, r0" to the command generating unit 13. これにより、メモリデバイスMD0は、通常動作モードに設定される。 Thus, the memory device MD0 is set to the normal operation mode. 時刻T2において、コマンドディスパッチャ12は、メモリデバイスMD2を通常動作モードに設定するために、「ACT、r2」のコマンド発行要求C2をコマンド生成部13に出力する。 At time T2, the command dispatcher 12 in order to set the memory device MD2 to the normal operation mode, and outputs a command issuance request C2 of the "ACT, r2" to the command generating unit 13. これにより、D2は、通常動作モードに設定される。 Thus, D2 is set to the normal operation mode.

時刻T4において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込むために「WRITA、r0、r2」のコマンド発行要求C3をコマンド生成部13に出力する。 In time T4, the command dispatcher 12 outputs a command issuance request C3 of "WRITA, r0, r2" to the command generating unit 13 to write data into the memory device MD2 by turning on the terminating resistor r0.

時刻T6において、コマンド生成部13は、コマンド発行要求C3に従って、終端抵抗r2をオンするために「r2」のデータ転送トリガO1をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r2をオンするためにODT2を所定の時間TI1ハイレベルにする。 At time T6, the command generating unit 13, according to the command issuance request C3, and outputs the data transfer trigger O1 of "r2" to turn on the terminating resistor r2 to the strobe generator 17, a strobe generator 17, the terminating resistor r2 the ODT2 to turn on at a predetermined time TI1 high level. ストローブ生成部17は、終端抵抗r2がオンしている時間TI2において、メモリデバイスMD0にデータD0〜D3を含むDQ信号を出力し、データD0〜D3を書き込む。 Strobe generator 17, at time TI2 which the terminating resistor r2 is ON, and outputs the DQ signal containing data D0 to D3 in the memory device MD0, write data D0 to D3.

時刻T8において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD0からデータを読み出すために「READA、r2、r0」のコマンド発行要求C4をコマンド生成部13に出力する。 At time T8, the command dispatcher 12 outputs a command issuance request C4 for "READA, r2, r0" to read data from the memory device MD0 by turning on the terminating resistor r0 to the command generating unit 13.

時刻T9において、コマンド生成部13は、コマンド発行要求C4に従って、終端抵抗r0をオンするために「r0」のデータ転送トリガO2をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r0をオンするためにODT0を時間TI1だけハイレベルにする。 At time T9, the command generating unit 13, according to the command issuance request C4, and outputs the data transfer trigger O2 in "r0" to turn on the terminating resistor r0 to the strobe generator 17, a strobe generator 17, the terminating resistor r0 the to high level ODT0 only time TI1 to turn on. ストローブ生成部17は、終端抵抗r0がオンしている時間TI2において、メモリデバイスMD2からデータQ0〜Q3を含むDQ信号を読み出す。 Strobe generator 17, at time TI2 termination resistors r0 is on, reads the DQ signal including data Q0~Q3 from the memory device MD2.

このように、ストローブ生成部17は、データ転送トリガO1を受信した時、ODT2をハイレベルにした後、終端抵抗r2がオンされる時間である遅延時間tAONDが経過した時刻T9において、メモリデバイスMD0に対してデータD0〜D3の書き込みを開始する。 Thus, the strobe generator 17, when receiving the data transfer trigger O1, after the ODT2 to high level at time T9 delay time tAOND has elapsed a time terminating resistor r2 is turned on, the memory device MD0 to start writing of data D0~D3 against. そして、ODT2をローレベルにしてから終端抵抗r0がオフされる時間である遅延時間tAOFDが経過するまでにデータD0〜D3の書き込みを終了させている。 The terminating resistor r0 is to end the writing of data D0~D3 until the elapsed time delay, which is tAOFD which is turned off after the ODT2 low level. そのため、メモリデバイスMD2がオンしているタイミングとデータD0〜D3の書き込みタイミングが一致し、正確なデータ転送が実現されていることができる。 Therefore, it is possible to the memory device MD2 match the write timing of the timing and data D0~D3 being turned, it is realized accurate data transfer.

図7は、省電力モードに設定されたメモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出す際のタイミングチャートを示している。 7, the termination resistor r0 of the memory devices MD0 that is set to the power saving mode is turned on a timing chart when reading data from the memory device MD2. なお、本タイミングチャートにおいて、時刻T0以前において、メモリデバイスMD0は省電力モードに設定されているものとする。 In the present timing chart, at time T0 before the memory device MD0 is assumed to be set to the power saving mode.

まず、時刻T0において、コマンドディスパッチャ12は、メモリデバイスMD2を通常動作モードに設定するために、「ACT、r2」のコマンド発行要求C1をコマンド生成部13に出力する。 First, at time T0, the command dispatcher 12 in order to set the memory device MD2 to the normal operation mode, and outputs a command issuance request C1 of "ACT, r2" to the command generating unit 13. これにより、メモリデバイスMD2は、通常動作モードに設定される。 Thus, the memory device MD2 is set to the normal operation mode.

時刻T4において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出すために「READA、r2、r0」のコマンド発行要求C2をコマンド生成部13に出力する。 In time T4, the command dispatcher 12 outputs a command issuance request C2 of "READA, r2, r0" to read data from the memory device MD2 by turning on the terminating resistor r0 to the command generating unit 13.

時刻T7において、コマンド生成部13は、コマンド発行要求C2に従って、終端抵抗r0をオンするために「r0」のデータ転送トリガO1をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r0をオンするためにODT0を所定の時間TI3ハイレベルにする。 At time T7, the command generating unit 13, according to the command issuance request C2, and outputs the data transfer trigger O1 of "r0" to turn on the terminating resistor r0 to the strobe generator 17, a strobe generator 17, the terminating resistor r0 the ODT0 to turn on at a predetermined time TI3 high level. ストローブ生成部17は、終端抵抗r2がオンしている時間(TI1+tOAFD)において、メモリデバイスMD0からデータQ0〜Q3を含むDQ信号を読み出す。 Strobe generator 17 in time terminating resistor r2 is ON (TI1 + tOAFD), reads the DQ signal including data Q0~Q3 from the memory device MD0.

ここで、時間TI3は、ODT0の立ち上がり時から、所定の遅延時間tAONPD(max)に所定の時間(TI1+tAOFD)を加えた時間である。 The time TI3 from the rise of ODT0, a time obtained by adding a predetermined time (TI1 + tAOFD) a predetermined delay time tAONPD (max). なお、TI1は、メモリデバイスMD0が通常動作モードに設定されている場合において、オンされる時間を示し、図4〜図6に示す時間TI1と同じ値である。 Incidentally, TI1, in a case where the memory device MD0 is set to the normal operation mode, shows the ON The time is the same value as the time TI1 shown in FIGS. 4 to 6. また、tAOFDは、省電力モードに設定されたメモリデバイスMD0において、ODT0に対して実際にオン又はオフするタイミングが、通常動作モードに設定されている場合に比べて遅延することを考慮して与えられたマージンである。 Further, tAOFD, in a memory device MD0 that is set to the power saving mode, given considering that the timing of actually turning on or off for ODT0 is delayed as compared with the case that is set to the normal operation mode was a margin.

これにより、メモリデバイスMD0は、ODT0の立ち上がり時から、遅延時間tAONPD(max)が経過するまでのいずれかのタイミングでオンし、ODT0がローレベルになってから、所定の遅延時間tAOFPD(max)が経過するまでのいずれかのタイミングでオフする。 Thus, the memory device MD0 from the rise of ODT0, turned on at any timing before delay time has elapsed tAONPD (max) is, from when ODT0 to low level, a predetermined delay time tAOFPD (max) but turned off at any timing until the end. 従って、メモリデバイスMD0がオンしている時間は、時間TI4よりも短い場合もあるが、少なくとも時間(TI1+tAOFD)の間はオンしている。 Therefore, the time the memory device MD0 is ON, there is a case shorter than the time TI4, at least during the time (TI1 + tAOFD) are turned on. そして、ストローブ生成部17は、時間(TI1+tOAFD)において、メモリデバイスMD2からデータQ0〜Q3を含むDQ信号を読み出す。 Then, the strobe generator 17, at time (TI1 + tOAFD), reads the DQ signal including data Q0~Q3 from the memory device MD2.

このように、メモリデバイスMD0が省電力モードに設定されている場合は、ODT0に対して実際にメモリデバイスMD0がオン又はオフするタイミングが通常動作モードに設定されている場合に比べて遅延すると共に、遅延時間tAONPD及びtAOFPDが不安定であることを考慮して、少なくとも時間(TI1+tOAFD)の間は、メモリデバイスMD0がオンされるように、ODT0のハイ、ローのタイミングを決定している。 Thus, if the memory device MD0 is set to the power saving mode, the delayed as compared with the case where the timing of turning on or off actually memory device MD0 is against ODT0 is set to the normal operation mode , considering that the delay time tAONPD and tAOFPD is unstable, at least during the time (TI1 + tOAFD), as a memory device MD0 is turned on, and determines high of ODT0, the timing of the row. そして、ストローブ生成部17は、データ転送トリガO1を受信した時から終端抵抗r0が確実にオンされる時間であるtAONPD(max)が経過した時に、データQ0〜Q3の読み出しを開始し、終端抵抗r0がオフされる最短時刻である時刻T14が経過するまでにデータQ0〜Q3の読み出しを終了させている。 Then, the strobe generator 17, when the tAONPD (max) has elapsed the time which the terminating resistor r0 is reliably turned on from the time of receiving the data transfer trigger O1, and starts reading the data Q0 to Q3, the terminating resistor r0 is to terminate the reading of data Q0~Q3 before elapsed time T14 is the shortest time to be turned off. そのため、メモリデバイスMD2からデータQ0〜Q3を読み出す時は、必ず終端抵抗r0をオンさせることが可能となり、メモリデバイスMD2から正確にデータQ0〜Q3を読み出すことができる。 Therefore, when the memory device MD2 reading data Q0~Q3, it becomes possible to always turn on the terminating resistor r0, can be read out data accurately Q0~Q3 from the memory device MD2.

図8は、省電力モードに設定されたメモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込む際のタイミングチャートを示している。 8, the termination resistor r0 of the memory devices MD0 that is set to the power saving mode is turned on a timing chart for writing data into the memory device MD2. なお、本タイミングチャートにおいて、時刻T0以前において、メモリデバイスMD0は省電力モードに設定されているものとする。 In the present timing chart, at time T0 before the memory device MD0 is assumed to be set to the power saving mode.

まず、時刻T0において、コマンドディスパッチャ12は、メモリデバイスMD2を通常動作モードに設定するために、「ACT、r2」のコマンド発行要求C1をコマンド生成部13に出力する。 First, at time T0, the command dispatcher 12 in order to set the memory device MD2 to the normal operation mode, and outputs a command issuance request C1 of "ACT, r2" to the command generating unit 13. これにより、メモリデバイスMD2は、通常動作モードに設定される。 Thus, the memory device MD2 is set to the normal operation mode.

時刻T4において、コマンドディスパッチャ12は、終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込むために「WRITA、r2、r0」のコマンド発行要求C2をコマンド生成部13に出力する。 In time T4, the command dispatcher 12 outputs a command issuance request C2 of "WRITA, r2, r0" to the command generating unit 13 to write data into the memory device MD2 by turning on the terminating resistor r0.

時刻T6において、コマンド生成部13は、コマンド発行要求C2に従って、終端抵抗r0をオンするために「r0」のデータ転送トリガO1をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r0をオンするためにODT0を所定の時間TI3ハイレベルにする。 At time T6, the command generating unit 13, according to the command issuance request C2, and outputs the data transfer trigger O1 of "r0" to turn on the terminating resistor r0 to the strobe generator 17, a strobe generator 17, the terminating resistor r0 the ODT0 to turn on at a predetermined time TI3 high level. ストローブ生成部17は、終端抵抗r2がオンしている時間(TI1+tOAFD)において、メモリデバイスMD0からデータD0〜D3を含むDQ信号を読み出す。 Strobe generator 17 in time terminating resistor r2 is ON (TI1 + tOAFD), reads the DQ signal including data D0~D3 from the memory device MD0.

このように、メモリデバイスMD0が省電力モードに設定されている場合は、ODT0に対して実際にメモリデバイスMD0がオン又はオフするタイミングが通常動作モードに設定されている場合に比べて遅延すると共に、遅延時間tAONPD及びtAOFPDが不安定であることを考慮して、少なくとも時間(TI1+tOAFD)の間は、メモリデバイスMD0がオンされるように、ODT0のハイ、ローのタイミングを決定している。 Thus, if the memory device MD0 is set to the power saving mode, the delayed as compared with the case where the timing of turning on or off actually memory device MD0 is against ODT0 is set to the normal operation mode , considering that the delay time tAONPD and tAOFPD is unstable, at least during the time (TI1 + tOAFD), as a memory device MD0 is turned on, and determines high of ODT0, the timing of the row. そして、ストローブ生成部17は、データ転送トリガO1を受信した時から終端抵抗r0が確実にオンされる時間であるtAONPD(max)が経過した時に、データD0〜D3の書き込みを開始し、終端抵抗r0がオフされる最短時刻である時刻T14が経過するまでにデータD0〜D3の書き込みを終了させている。 Then, the strobe generator 17, when the tAONPD (max) has elapsed the time which the terminating resistor r0 is reliably turned on from the time of receiving the data transfer trigger O1, starts writing data D0 to D3, the terminating resistor r0 is to end the writing of data D0~D3 before elapsed time T14 is the shortest time to be turned off. そのため、メモリデバイスMD2にデータD0〜D3を書き込む時は、必ず終端抵抗r0をオンさせることが可能となり、メモリデバイスMD2に正確にデータD0〜D3を書き込むことができる。 Therefore, when writing data D0~D3 the memory device MD2, it becomes possible to always turn on the terminating resistor r0, can be written accurately data D0~D3 the memory device MD2.

図9は、コマンドディスパッチャ12が、通常動作モードに設定されたメモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD0からデータを読み出すためのコマンド発行要求を出力した後、メモリデバイスMD0を省電力モードに設定するコマンド発行要求が発生したときの処理を示すタイミングチャートである。 9, the command dispatcher 12, after outputting a command issue request for reading data from the memory device MD0 by turning on the terminating resistor r0 of the memory devices MD0 that is set to the normal operation mode, the memory device MD0 saving command issue request to set the mode is a timing chart showing a process when that occurred.

まず、時刻T7において、コマンドディスパッチャ12は、メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD0からデータを読み出すための「READA、r2、r0」のコマンド発行要求C1をコマンド生成部13に出力する。 First, at time T7, the command dispatcher 12 outputs a command issuance request C1 of "READA, r2, r0" for turns on the terminating resistor r0 of the memory devices MD0 reading data from the memory device MD0 to the command generating unit 13 to. 時刻T8において、コマンドディスパッチャ12は、メモリデバイスMD0を省電力モードに設定するためのコマンド発行要求をコマンド生成部13に出力する。 At time T8, the command dispatcher 12 outputs a command issuance request to set the memory device MD0 to the power saving mode to the command generating unit 13. このとき、コマンド生成部13は、コマンド発行要求C1を出力しており、この処理が終了していないため、メモリデバイスMD0を省電力モードに設定することなく、省電力モードに設定するためのコマンド発行要求を保留する。 At this time, the command generating unit 13 has output a command issue request C1, because the process has not been completed, without setting the memory device MD0 to the power saving mode, a command for setting the power saving mode to suspend the issuance request.

時刻T10において、コマンド生成部13は、コマンド発行要求C1に従って、終端抵抗r0をオンするために「r0」のデータ転送トリガO1をストローブ生成部17に出力し、ストローブ生成部17は、終端抵抗r2をオンするためにODT2信号を所定の時間TI1ハイレベルにし、終端抵抗r0をオンする。 At time T10, the command generating unit 13, according to the command issuance request C1, and outputs the data transfer trigger O1 of "r0" to turn on the terminating resistor r0 to the strobe generator 17, a strobe generator 17, the terminating resistor r2 the a ODT2 signal for turning on the predetermined time TI1 high level to turn on the terminating resistor r0. ストローブ生成部17は、終端抵抗r2がオンしている時間において、メモリデバイスMD0からデータQ0〜Q3を含むDQ信号を読み出す。 Strobe generator 17 in time terminating resistor r2 is turned on, it reads the DQ signal including data Q0~Q3 from the memory device MD0.

時刻T17において、コマンド生成部13は、ODT0がローレベルになったときから、所定の時間TI6が経過したときに、CKE0をローレベルにし、メモリデバイスMD0を省電力モードに設定する。 At time T17, the command generating unit 13, since the ODT0 becomes low level, when a predetermined time TI6 has elapsed, the CKE0 to low level, setting the memory device MD0 to the power saving mode. ここで、時間TI6は、ODT0がローレベルになってから、実際に終端抵抗r0がオフするまでの予め定められた値が採用されている。 The time TI6 is, ODT0 is from the low level, which actually predetermined value adoption of the termination resistor r0 is turned off. そのため、メモリデバイスMD2にデータQ0〜Q3の読み出し中に、終端抵抗r0がオフにされず、データQ0〜Q3を正しく読み出すことができる。 Therefore, during the reading of data Q0~Q3 the memory device MD2, terminating resistor r0 can be read Sarezu, data Q0~Q3 correctly off.

ここで、コマンド生成部13は、メモリデバイスMD0を省電力モードに設定するためのコマンド発行要求を保留している時間において、メモリデバイスMD0に対して、データを書き込む又は読み出す等のコマンド発行要求を受信した場合、すなわち、省電力モードへの移行を保留しているメモリデバイスに対して、保留中に新たなトランザクションが発生した場合、コマンド生成部13は、保留していた省電力モードに設定するためのコマンド発行要求を破棄する。 Here, the command generating unit 13 at time that are pending command issue request to set the memory device MD0 to the power saving mode, the memory device MD0, a command issue request, such as reading or writing data when receiving, i.e., the memory device is pending transition to the power saving mode, if a new transaction occurred on hold, the command generator 13 set to the power saving mode which has been pending discard the command issue request for.

以上説明したように、本実施の形態によるメモリコントローラ1によれば、各メモリデバイスが省電力モードに設定されているか通常動作モードに設定されているかに応じて、メモリデバイスをオン又はオフするタイミングが変更されているため、終端抵抗がオンしている時間にデータを読み出し又は書き込むことが可能となり、データ転送処理を正確に行うことができる。 As described above, according to the memory controller 1 of this embodiment, the timing of each memory device in response to it is set to the normal operation mode or is set to the power saving mode, it turns on or off the memory device There because it has changed, terminating resistors becomes possible to write and read data to and have time or on, it is possible to perform the data transfer process accurately.

本実施の形態によるメモリコントローラ1が適用されたメモリシステムのブロック図を示している。 Memory controller 1 shows a block diagram of the applied memory system according to this embodiment. 図1に示すメモリコントローラ1の詳細な構成を示すブロック図である。 It is a block diagram showing a detailed configuration of the memory controller 1 shown in FIG. メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出した後、メモリデバイスMD2の終端抵抗r1をオンしてメモリデバイスMD0からデータを読み出す際のタイミングチャートを示している。 After reading the data from the memory device MD2 by turning on the terminating resistor r0 of the memory devices MD0, it shows a timing chart when reading data from the memory device MD0 by turning on the terminating resistor r1 of the memory device MD2. メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込んだ後、メモリデバイスMD2の終端抵抗r2をオンしてメモリデバイスMD0にデータを書き込む際のタイミングチャートを示している。 After writing data to the memory device MD2 by turning on the terminating resistor r0 of the memory devices MD0, it shows a timing chart for writing data into the memory device MD0 by turning on the terminating resistor r2 of the memory device MD2. メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出した後、メモリデバイスMD2の終端抵抗r2をオンしてメモリデバイスMD0にデータを書き込む際のタイミングチャートを示している。 After reading the data from the memory device MD2 by turning on the terminating resistor r0 of the memory devices MD0, it shows a timing chart for writing data into the memory device MD0 by turning on the terminating resistor r2 of the memory device MD2. メモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込んだ後、メモリデバイスMD2の終端抵抗r2をオンしてメモリデバイスMD0からデータを読み出す際のタイミングチャートを示している。 After writing data to the memory device MD2 by turning on the terminating resistor r0 of the memory devices MD0, it shows a timing chart when reading data from the memory device MD0 by turning on the terminating resistor r2 of the memory device MD2. 省電力モードに設定されたメモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2からデータを読み出す際のタイミングチャートを示している。 The terminating resistance r0 of the memory devices MD0 that is set to the power saving mode is turned on a timing chart when reading data from the memory device MD2. 、省電力モードに設定されたメモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD2にデータを書き込む際のタイミングチャートを示している。 The terminating resistance r0 of the memory devices MD0 that is set to the power saving mode is turned on a timing chart for writing data into the memory device MD2. コマンドディスパッチャ12が、通常動作モードに設定されたメモリデバイスMD0の終端抵抗r0をオンしてメモリデバイスMD0からデータを読み出すためのコマンド発行要求を出力した後、メモリデバイスMD0を省電力モードに設定するコマンド発行要求が発生したときの処理を示すタイミングチャートである。 Command dispatcher 12, after outputting a command issue request for reading data from the memory device MD0 by turning on the terminating resistor r0 of the memory devices MD0 that is set to the normal operation mode, sets the memory device MD0 to the power saving mode is a timing chart showing the processing when the command issue request is generated.

符号の説明 DESCRIPTION OF SYMBOLS

1 メモリコントローラ11 デバイスマネージャ12 コマンドディスパッチャ13 コマンド生成部14 キューバッファ15 リフレッシュ部16 アービタ17 ストローブ生成部20 クロック生成部MD0〜MD3 メモリデバイスホストI/F 18 1 memory controller 11 device manager 12 command dispatcher 13 command generation unit 14 queue buffer 15 the refresh unit 16 arbiter 17 strobe generator 20 the clock generator MD0~MD3 memory device host I / F 18
M1 メモリモジュールM2 メモリモジュールO1 データ転送トリガO2 データ転送トリガQ0〜Q3 データr0〜r3,rs 終端抵抗 M1 memory module M2 memory modules O1 data transfer trigger O2 data transfer trigger Q0~Q3 data r0 to r3, rs terminating resistor

Claims (3)

  1. DDR2−SDRAMからなる複数のメモリデバイスを制御するメモリコントローラであって、 A memory controller for controlling a plurality of memory devices comprising a DDR2-SDRAM,
    前記複数のメモリデバイスは、各々終端抵抗を備え、 Wherein the plurality of memory devices, each provided with a terminating resistor,
    各メモリデバイスを通常動作モードから省電力モードに個別に移行させる省電力制御手段と、 And power-saving control means for shifting individually to the power saving mode each memory device from the normal operation mode,
    前記メモリデバイスからデータを読み出す又は前記メモリデバイスにデータを書き込むデータ転送処理を実行するデータ転送手段と、 And data transfer means for executing data transfer processing for writing data to or reading the memory device the data from the memory device,
    各終端抵抗を個別にオン・オフするための制御信号を生成し、制御対象となるメモリデバイスに出力する終端抵抗制御手段とを備え、 Each terminal resistor individually generates a control signal for turning on and off, and a terminal resistance control means for outputting to the memory device to be controlled,
    前記終端抵抗制御手段は、前記省電力制御手段によりメモリデバイスが省電力モードに移行されているか否かに応じて、当該メモリデバイスへの前記制御信号の出力タイミングを変更することにより、前記データ転送手段によるデータ転送時間中、当該メモリデバイスをオンさせることを特徴とするメモリコントローラ。 The terminal resistance control means, by the memory device by the power saving control means depending on whether or not it is shifted to the power saving mode, to change the output timing of the control signal to the memory device, the data transfer memory controller, characterized in that turning on during the data transfer time, the memory device by means.
  2. 前記データ転送手段により、あるメモリデバイスに対してデータ転送処理が実行されている状態において、前記省電力制御手段により当該メモリデバイスを省電力モードに移行させるための省電力移行要求が発行された場合、当該メモリデバイスに対するデータ転送処理が終了するまで前記省電力移行要求を保留し、当該メモリデバイスに対するデータ転送処理が終了した後、前記メモリデバイスを省電力モードに移行させる省電力移行保留手段を更に備えることを特徴とする請求項1記載のメモリコントローラ。 By said data transfer means, if in the state where data transfer processing for a memory device is running, the power saving shift request for shifting the memory device to the power saving mode is issued by the power saving control means , pending the save transit request until the data transfer processing with respect to the memory device is completed, after the data transfer processing for the memory device is completed, further power saving shift hold means for shifting said memory device to the power saving mode the memory controller according to claim 1, characterized in that it comprises.
  3. 前記省電力移行保留手段は、あるメモリデバイスに対する省電力移行要求を保留している間に、当該メモリデバイスに対するトランザクションが発生した場合、前記省電力移行要求を破棄することを特徴とする請求項2記載のメモリコントローラ。 During the save transit holding means that are pending power saving shift request for a memory device, if the transaction with respect to the memory device has occurred, claim, characterized in that discarding the save transit request 2 memory controller described.
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