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JP2009105137A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device

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JP2009105137A
JP2009105137A JP2007273953A JP2007273953A JP2009105137A JP 2009105137 A JP2009105137 A JP 2009105137A JP 2007273953 A JP2007273953 A JP 2007273953A JP 2007273953 A JP2007273953 A JP 2007273953A JP 2009105137 A JP2009105137 A JP 2009105137A
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noble
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forming
metal
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Application number
JP2007273953A
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Japanese (ja)
Inventor
Masaki Kurasawa
Hideki Yamawaki
正樹 倉澤
秀樹 山脇
Original Assignee
Fujitsu Ltd
富士通株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device capable of preventing the hillock occurring in the noble metal lower electrode of a ferrodielectric capacitor and forming a ferrodielectric film having a high orientation rate on the lower electrode according to an MOCVD process.
SOLUTION: The method of manufacturing the semiconductor device includes the steps of forming a lower electrode film consisting of a noble metal film, forming a noble metal oxide film by oxidizing the surface of the lower electrode film in a tensile stress state of the noble metal film, forming the ferrodielectric film on the noble metal oxide film, and forming an upper electrode film on the ferrodielectric film.
COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。 The present invention generally relates to semiconductor devices, a semiconductor device having a particular ferroelectric capacitor.

強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。 The ferroelectric memory is a nonvolatile semiconductor memory device which is voltage driven, operating in a high speed, low power consumption, yet has the preferred characteristic that information maintained even if the power supply is cut off is not lost. 強誘電体メモリは、すでにICカードや携帯電子機器に使われている。 Ferroelectric memory, has already been used in IC cards and mobile electronic devices.

図1は、いわゆるスタック型とよばれる強誘電体メモリ装置10の構成を示す断面図である。 Figure 1 is a cross-sectional view showing the structure of a ferroelectric memory device 10 the so-called stack type.

図1を参照するに、強誘電体メモリ装置10はいわゆる1T1C型の装置であり、シリコン基板11上に素子分離領域11Iにより画成された素子領域中11Aに二つのメモリセルトランジスタが、ビット線を共有して形成されている。 Referring to FIG. 1, the ferroelectric memory device 10 is a so-called 1T1C type device, two memory cell transistors in the element region in 11A which is defined by a device isolation region 11I on the silicon substrate 11, the bit line It is formed to share.

より具体的には、前記シリコン基板11中には前記素子領域11Aとしてn型ウェルが形成されており、前記素子領域11A上には、ポリシリコンゲート電極13Aを有する第1のMOSトランジスタとポリシリコンゲート電極13Bを有する第2のMOSトランジスタが、それぞれゲート絶縁膜12Aおよび12Bを介して形成されている。 More specifically, the in the silicon substrate 11 and n-type well is formed as the device region 11A, on the device region 11A includes a first MOS transistor and a polysilicon having a polysilicon gate electrode 13A second MOS transistor having a gate electrode 13B is formed via the respective gate insulating films 12A and 12B.

さらに前記シリコン基板11中には、前記ゲート電極13Aの両側壁面に対応してp 型のLDD領域11a,11bが形成されており、また前記ゲート電極13Bの両側壁面に対応してp 型のLDD領域11c,11dが形成されている。 The further in the silicon substrate 11, the p in correspondence to respective sidewalls of the gate electrode 13A - -type LDD region 11a, and 11b are formed, also in correspondence to respective sidewalls of the gate electrode 13B p - -type LDD regions 11c, 11d are formed. ここで前記第1および第2のMOSトランジスタは前記素子領域11A中に共通に形成されているため、同一のp 型拡散領域が、LDD領域11bとLDD領域11cとして共用されている。 Here, since the first and second MOS transistors are formed in common in the device region 11A, the same p - type diffusion region is shared as an LDD region 11b and the LDD region 11c.

前記ポリシリコンゲート電極13A上には、シリサイド層14Aが、またポリシリコンゲート電極13B上にはシリサイド層14Bが、それぞれ形成されており、さらに前記ポリシリコンゲート電極13Aの両側壁面および前記ポリシリコンゲート電極13Bの両側壁面上には、それぞれの側壁絶縁膜が形成されている。 Wherein the on the polysilicon gate electrode 13A, the silicide layer 14A is also on the polysilicon gate electrode 13B silicide layer 14B is, are formed respectively, further sidewall surfaces and the polysilicon gate of the polysilicon gate electrode 13A on both sidewall surfaces of the electrodes 13B, each of the sidewall insulating film is formed.

さらに前記シリコン基板11中には、前記ゲート電極13Aのそれぞれの側壁絶縁膜の外側に、p 型の拡散領域11eおよび11fが形成されており、また前記ゲート電極13Bのそれぞれの側壁絶縁膜の外側には、p 型の拡散領域11gおよび11hが形成されている。 Further in the silicon substrate 11, the respective outer sides of the sidewall insulation films of the gate electrode 13A, p + -type diffusion region 11e and 11f are formed, also in each of the sidewall insulation films of the gate electrode 13B the outer, p + -type diffusion region 11g and 11h are formed. ただし、前記拡散領域11fと11gは、同一のp 型拡散領域より構成されている。 However, the diffusion regions 11f and 11g are composed of the same p + -type diffusion region.

さらに前記シリコン基板11上には、前記シリサイド層14Aおよび側壁絶縁膜を含めて前記ゲート電極13Aを覆うように、また前記シリサイド層14Bおよび側壁絶縁膜を含めて前記ゲート電極13Bを覆うように、SiON膜15が形成されており、前記SiON膜15上にはSiO よりなる層間絶縁膜16が形成されている。 Further on the silicon substrate 11, the so including the silicide layers 14A and the sidewall insulating film covering the gate electrode 13A, and as including the silicide layer 14B and the sidewall insulating film covering the gate electrode 13B, SiON film 15 is formed, on the SiON film 15 interlayer insulating film 16 made of SiO 2 is formed. さらに前記層間絶縁膜16中には、前記拡散領域11e,11f(従って拡散領域11g),11hをそれぞれ露出するようにコンタクトホール16A,16B,16Cが形成され、前記コンタクトホール16A,16B,16Cには、Ti膜とTiN膜を積層した密着層17a,17b,17cを介して、W(タングステン)よりなるビアプラグ17A,17B,17Cが形成される。 The further in the interlayer insulation film 16, the diffusion regions 11e, 11f (hence diffusion region 11g), a contact hole 16A so as to expose respective 11h, 16B, 16C are formed, the contact holes 16A, 16B, to 16C through the Ti film and TiN film laminated adhesion layer 17a, 17b, 17c, W (tungsten) from consisting plugs 17A, 17B, 17C are formed.

さらに前記層間絶縁膜16上には、前記タングステンプラグ17Aにコンタクトして、下部電極18Aと多結晶強誘電体膜19Aと上部電極20Aを積層した第1の強誘電体キャパシタC1が、また前記タングステンプラグ17Cにコンタクトして、下部電極18Cと多結晶強誘電体膜19Cと上部電極20Cを積層した第2の強誘電体キャパシタC2が形成されている。 Further on the interlayer insulating film 16 is in contact with the tungsten plug 17A, a first ferroelectric capacitor C1 formed by laminating a lower electrode 18A and the polycrystalline ferroelectric film 19A and the upper electrode 20A is also the tungsten in contact with the plug 17C, a second ferroelectric capacitor C2 formed by laminating a lower electrode 18C and the polycrystalline ferroelectric film 19C and the upper electrode 20C are formed.

さらに前記層間絶縁膜16上には前記強誘電体キャパシタC1,C2を覆うようにAl よりなる水素バリア膜21が形成され、さらに前記水素バリア膜21上には次の層間絶縁膜22が形成されている。 Further, the interlayer insulating film 16 is formed on is formed the ferroelectric capacitors C1, C2 the hydrogen barrier film 21 made of Al 2 O 3 so as to cover further the hydrogen barrier film next interlayer insulation film is formed on 21 22 There has been formed.

さらに前記層間絶縁膜22中には、前記強誘電体キャパシタC1の上部電極20Aを露出するコンタクトホール22Aと、前記ビアプラグ17Bを露出するコンタクトホール22Bと、前記強誘電体キャパシタC2の上部電極20Cを露出するコンタクトホール22Cが形成され、前記コンタクトホール22A〜22CにはTi膜とTiN膜を積層した密着層23a,23b,23cをそれぞれ介してタングステンプラグ23A,23B,23Cがそれぞれ形成される。 The further in the interlayer insulation film 22, a contact hole 22A exposing the upper electrode 20A of the ferroelectric capacitor C1, and the contact hole 22B exposing the via-plug 17B, the upper electrode 20C of the ferroelectric capacitor C2 a contact hole 22C that exposes is formed, the contact hole 22A~22C adhesion layer 23a formed by laminating a Ti film and a TiN film on, 23b, 23c and through respective tungsten plugs 23A, 23B, 23C are formed.

さらに前記層間絶縁膜22上には、前記タングステンプラグ23A,23B,23Cにそれぞれ対応して、Ti/TiN積層構造のバリアメタル膜を伴って、Al配線パターン24A,24B,24Cが形成されている。 Further on the interlayer insulating film 22, the tungsten plugs 23A, 23B, respectively corresponding to 23C, with a barrier metal film of Ti / TiN laminate structure, Al wiring pattern 24A, 24B, 24C are formed .

強誘電体メモリでは従来、前記多結晶強誘電体膜19A,19Cとして、チタン酸ジルコン酸鉛(PZT)や、SrBi 2 Ta 29 (SBT、Y1)若しくはSrBi 2 (Ta、Nb) 29 (SBTN、YZ)、Bi 4 Ti 39 ,(Bi,La) 4 Ti 312 ,BiFeO 3などのビスマス層状構造化合物などが使われている。 Strong conventional in ferroelectric memory, wherein the polycrystalline ferroelectric film 19A, as 19C, lead zirconate titanate (PZT) and, SrBi 2 Ta 2 O 9 ( SBT, Y1) or SrBi 2 (Ta, Nb) 2 O 9 (SBTN, YZ), Bi 4 Ti 3 O 9, (Bi, La) 4 Ti 3 O 12, etc. bismuth layered structure compound such as BiFeO 3 is used.
特開2003−324101号公報 JP 2003-324101 JP

ところで、図1のような強誘電体メモリでは、強誘電体キャパシタ絶縁膜となる多結晶強誘電体膜19A,19Cの結晶配向が非常に重要である。 Incidentally, in a ferroelectric memory shown in FIG 1, a polycrystalline ferroelectric film 19A becomes ferroelectric capacitor insulation film, the crystal orientation of 19C is very important. PZTなどの強誘電体は正方晶系のペロブスカイト構造を有し、TiやZrなどの金属原子がペロブスカイト構造中でc軸方向に変位することで強誘電性が発現する。 Ferroelectrics such as PZT has a perovskite structure of tetragonal, metal atoms such as Ti and Zr is to express ferroelectricity By displacing the c-axis direction in the perovskite structure. そこで、図1の強誘電体メモリ10のように、強誘電体膜を上下電極間に挟持した構成の強誘電体キャパシタでは、電界方向が強誘電体のc軸方向に平行になるように強誘電体膜は(001)配向を有するのが理想的で、前記強誘電体膜が(100)配向を有する場合には、強誘電性は発現しない。 Therefore, as in the ferroelectric memory 10 of FIG. 1, the ferroelectric capacitor structure which sandwiches a ferroelectric film between the upper and lower electrodes, the strength so as to be parallel to the c-axis direction of the electric field direction ferroelectric the dielectric film (001) ideal have a orientation, when the ferroelectric film has a (100) orientation, ferroelectric do not express.

しかし、ペロブスカイト膜では、正方晶系とは言っても、c軸とa軸の差はそれほど大きくなく、このため通常の製法で形成したPZT膜では、(001)配向した結晶粒と(100)配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。 However, in the perovskite film, to say the tetragonal, the difference between the c-axis and a-axis is not so large, the PZT film formed by this for normal process is (001) oriented crystal grains with (100) oriented crystal grains are approximately the same number occurs, given that also occur that other orientations, the ratio of actual strength contributes to the operation of the dielectric capacitor crystals was slight. このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜19A,19Cを、全体として(111)配向膜として形成し、配向方位を<111>方向にそろえることで、大きなスイッチング電荷量Q SWを確保することが行われている。 Under such circumstances, conventionally, in the technical field of the ferroelectric memory, the ferroelectric film 19A, the 19C, formed as a whole (111) oriented film, by aligning the orientation direction in the <111> direction, a large it has been performed to ensure the switching charge amount Q SW.

このような事情で強誘電体メモリでは、強誘電体キャパシタの下部電極としてPt膜を自己配向Ti膜などの配向制御膜上に、TiAlN膜などの導電性酸素拡散バリア膜を介して(111)配向で形成し、その上にPZTなどの強誘電体膜を(111)配向で形成している。 In such a strong in circumstances ferroelectric memory, a Pt film as the lower electrode of the ferroelectric capacitor on the alignment layer, such as a self-orientation Ti film, via a conductive oxygen diffusion barrier film such as a TiAlN film (111) formed in alignment, to form a ferroelectric film such as PZT (111) orientation thereon. ここで自己配向Ti膜は、(002)配向を示す。 Here self-orientation Ti film shows (002) orientation. また前記TiAlN酸素拡散バリア膜は、強誘電体膜中の酸素がWプラグ中に侵入するのを抑制する。 Also the TiAlN oxygen diffusion barrier layer, the oxygen in the ferroelectric film suppresses the entering into the W plug.

従来、強誘電体メモリにおいてはこのような多結晶強誘電体膜19A,19Cがスパッタ法あるいはゾルゲル法で形成されていたが、このような強誘電体メモリにおいても微細化および集積密度を向上させる要請が課せられており、このため強誘電体膜をステップカバレッジに優れたMOCVD法により形成する試みがなされている。 Conventionally, ferroelectric in memory such polycrystalline ferroelectric film 19A, but 19C was formed by sputtering or sol-gel method, to improve the miniaturization and integration density in such a ferroelectric memory request has imposed, it attempts to form a good MOCVD method this order ferroelectric film step coverage have been made.

ところがMOCVD法では、強い(111)配向を示す白金(Pt)やイリジウム(Ir)を下部電極18A,18Cに用いて、その上に単純にPZT膜などの多結晶強誘電体膜を成膜しても、前記多結晶強誘電体膜19A,19Cにおいて所望の(111)配向を得ることが出来ない。 In However MOCVD method, a strong (111) using a platinum indicating the orientation of the (Pt) and iridium (Ir) bottom electrode 18A, a 18C, simply by forming a polycrystalline ferroelectric film such as PZT film thereon be, the polycrystalline ferroelectric film 19A, it is impossible to obtain a desired (111) orientation at 19C.

MOCVD法でPZTなどの強誘電体膜を成膜する場合、少なくとも原料の分解温度以上の温度への加熱が必要であるため、一般的に高温で成膜がなされ、またこれに伴い、形成された強誘電体が成膜と同時に結晶化されるが、図1の構成においてPt膜を下部電極18A,18Cに用いた場合には、MOCVD工程での熱により、下部電極18A,18C中のPtと特にPZT膜19A,19C中のPbが反応し、下部電極18A,18C表面のモフォロジが悪化し、前記多結晶強誘電体膜19A,19Cの(111)配向が妨げられる。 When forming a ferroelectric film such as PZT by the MOCVD method, at least for heating the raw material into the decomposition temperature or more is required, generally elevated temperature film formation is performed, also with this, it is formed Although ferroelectric is simultaneously crystallized and deposited, in the case of using a Pt film lower electrode 18A, the 18C in the configuration of FIG. 1, by the heat of the MOCVD process, the lower electrode 18A, in 18C Pt especially PZT film 19A, Pb reacts in 19C, the lower electrode 18A, morphology of 18C surface is degraded, the polycrystalline ferroelectric film 19A, 19C of the (111) orientation is prevented.

また、前記図1の構成において、上記の問題を回避するためIr膜を下部電極18A,18Cとして用いた場合には、Pt膜を使った場合に比べ下部電極18Aあるいは18Cと多結晶強誘電体膜19Aあるいは19Cとの界面での反応は抑制されるが、酸化剤として酸素ガス等を成膜チャンバーに導入するため、下部電極18A,18Cを構成するIr膜の表面が酸化してしまい、多結晶強誘電体膜19A,19Cは、せっかくのIr膜19A,19C(111)配向を引き継ぐことが出来ない。 In the configuration of FIG. 1, in the case of using an Ir film to avoid the above problems the bottom electrode 18A, as 18C, the lower electrode 18A or 18C and a polycrystalline ferroelectric than with the Pt film Although the reaction at the interface between the film 19A or 19C is suppressed, for introducing an oxygen gas or the like into the deposition chamber as an oxidizing agent, it will oxidize the surface of the Ir film constituting the lower electrode 18A, the 18C, multi crystal ferroelectric film 19A, 19C is, precious Ir film 19A, 19C (111) can not take over the orientation. そこで、特許文献1では、初期層(シード層)を用いて、Ir膜よりなる下部電極18A,18C上にMOCVD法でPZT膜を成膜する際に、低い酸素分圧ないし酸素濃度を使い、前記シード層を優先的に(111)配向させている。 Therefore, in Patent Document 1, using an initial layer (a seed layer), a lower electrode 18A made of Ir film, when forming the PZT film by the MOCVD method on 18C, using a low oxygen partial pressure or oxygen concentration, It said that the seed layer preferentially (111) oriented. かかるシード層を形成した後、PZT膜19A,19Cの主要部が、前記シード層の(111)配向を引き継いで、高い酸素分圧下、大きな成膜速度で成膜される。 After forming such a seed layer, PZT film 19A, the main unit of 19C, taking over (111) orientation of the seed layer, a high oxygen partial pressure, it is deposited at a large deposition rate.

これにより、得られる強誘電体キャパシタC1,C2の電気特性は大きく改善したものの、膜中のPZT膜19A,19Cの配向性は、前記PZT膜19A,19Cをスパッタ法により形成した場合に比べまだ低く、また、MOCVD法では、堆積しながら下部電極上に結晶膜を堆積していくため、(111)面の結晶成長速度とそれ以外の結晶面の成長速度が異なり、結果的に表面モフォロジが悪化する問題を有している。 Thus, although the electrical characteristics of the ferroelectric capacitors C1, C2 resulting improved greatly, the PZT film 19A in the film, orientation of 19C, the PZT film 19A, still compared with the case of forming by 19C sputtering low, and the MOCVD method, to continue to deposit a crystal film on the lower electrode while depositing, unlike the growth rate of the crystal face other than that the crystal growth rate of the (111) plane, is consequently surface morphology there is a problem to worsen.

本発明の発明者は、かかるPZT膜19A,19Cの表面モフォロジの劣化の一原因が、その下のIr下部電極18A,18Cの表面モフォロジの劣化にあることを見いだした。 The inventors of the present invention, such PZT film 19A, the leading cause of degradation of 19C in surface morphology, Ir lower electrode 18A of the underlying, found that in the degradation of surface morphology of 18C.

図2は、このような、MOCVD法によりPZTシード層を形成する直前のIr下部電極層の表面モフォロジを示す光学顕微鏡像である。 2, such an optical microscope image showing the surface morphology of the Ir bottom electrode layer just before forming the PZT seed layer by the MOCVD method. 図2は、後で説明する本発明の比較例に相当する。 Figure 2 corresponds to a comparative example of the present invention to be described later.

後で説明するように、Ir下部電極層表面には、前記(111)配向のPZTシード層を形成するに先だって、酸化雰囲気中での酸化処理により、薄い酸化イリジウム層が形成される必要があるが、図2を参照するに、前記Ir下部電極層表面には、このような酸化処理の結果、酸化イリジウムよりなる数多くの突起構造が見られるのがわかる。 As described later, the Ir bottom electrode layer surface, wherein (111) prior to forming the PZT seed layer orientation, by oxidation treatment in an oxidizing atmosphere, it is necessary to thin the iridium oxide layer is formed but, referring to FIG. 2, wherein the Ir bottom electrode layer surface, a result of such oxidation treatment, a number of projection structure made of iridium oxide is the be seen seen.

そこで、このような突起構造を有するIr下部電極層上にPZTシード層を形成しても、所望の(111)配向は得られず、例えば図1の構成の不揮発性半導体メモリにおいて、前記多結晶強誘電体膜19A,19Cの(111)配向率が低下してしまう問題が生じる。 Therefore, even when forming the PZT seed layer on Ir lower electrode layer having such a projection structure, a desired (111) orientation can not be obtained, for example, in the nonvolatile semiconductor memory of the configuration of FIG. 1, the polycrystalline ferroelectric film 19A, 19C (111) issues orientation ratio is lowered occurs.

一の側面によれば本発明は、貴金属膜からなる下部電極膜を形成する工程と、前記貴金属膜が引張応力の状態で、前記下部電極膜の表面を酸化し、貴金属酸化膜を形成する工程と、前記貴金属酸化膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。 Step invention According to one aspect, the steps of forming a lower electrode film made of a noble metal film, in the state of the noble metal film is tensile stress, which oxidizes the surface of the lower electrode film, forming a noble metal oxide layer If, on the noble metal oxide layer, forming a ferroelectric film, to provide a method of manufacturing a semiconductor device which comprises a step of forming an upper electrode on the ferroelectric film.

他の側面によれば本発明は、貴金属膜からなる下部電極膜を形成する工程と、第1の温度で、前記下部電極膜の表面を酸化し、前記第1の温度以上の第2の温度で、前記下部電極膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極膜を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。 The present invention According to another aspect, a step of forming a lower electrode film made of a noble metal film, at a first temperature, oxidizing the surface of the lower electrode layer, the first temperature or more second temperature in, on the lower electrode film, and forming a ferroelectric film, to provide a method of manufacturing a semiconductor device which comprises a step of forming an upper electrode film on the ferroelectric film.

本発明によれば、前記下部電極膜表面の酸化処理を、前記下部電極膜を構成する貴金属膜が引張応力を有する状態において実行することにより、前記下部電極膜表面への突起構造の形成を抑制することができ、前記下部電極膜表面に形成される強誘電体膜の(111)配向率を向上させることが可能となる。 According to the present invention, the oxidation treatment of the lower electrode film surfaces by noble metal film of the lower electrode film is performed in a state having a tensile stress, suppress the formation of protuberances to the lower electrode film surface it can be, it is possible to improve the (111) orientation ratio of the ferroelectric film formed on the lower electrode film surface.

[第1の実施形態] First Embodiment
以下、図3(A)〜(E)を参照しながら、本発明の発明者が行ったMOCVD法による強誘電体キャパシタの作製実験を、本発明の第1の実施形態による強電体キャパシタの製造工程として、説明する。 Hereinafter, with reference to FIG. 3 (A) ~ (E), a manufacturing experiment of the ferroelectric capacitor by the inventors is the MOCVD method was performed according to the present invention, the production of high-power electric capacitor according to the first embodiment of the present invention as a step will be described.

図3(A)を参照するに、図示しないシリコン基板を覆うシリコン酸化膜41上には、(002)配向を有するTi膜42が配向制御膜としてスパッタ法により形成されており、前記配向制御膜42上には、TiAlN膜43が、導電性酸素拡散バリア膜として、反応性スパッタ法により形成されている。 Referring FIG. 3 (A), on the silicon oxide film 41 covering the silicon substrate (not shown) is formed by sputtering as the Ti film 42 alignment control film having a (002) orientation, the orientation control film on 42, TiAlN film 43, as a conductive oxygen diffusion barrier film is formed by reactive sputtering. なお前記シリコン酸化膜41は、その表面にAl 23膜を担持していてもよい。 Note the silicon oxide film 41 may carry an Al 2 O 3 film on the surface thereof. 以下では図3(A)の構造を、前記シリコン基板も含めて、「基板」と称することにする。 The structure of FIG. 3 in the following (A), also including the silicon substrate will be referred to as "substrate".

例えば前記Ti膜42は、DCスパッタ装置中において被処理基板とターゲット間の距離を60mmに設定し、圧力が0.15PaのAr雰囲気中、20℃の基板温度で2.6kWのスパッタパワーを5秒間供給することにより形成される。 For example, the Ti film 42, set the distance between the target substrate and the target to 60mm in a DC sputtering device, 5 in an Ar atmosphere at a pressure 0.15 Pa, a sputtering power of 2.6kW at a substrate temperature of 20 ° C. It is formed by supplying seconds. また前記TiAlN膜43は、同じDCスパッタ装置中、TiおよびAlの合金ターゲットを使い、圧力が253.3PaのAr/N 2雰囲気中、Arガスを40sccm、窒素ガスを10sccmの流量で供給しながら400℃の基板温度で、1.0kWのスパッタパワーを供給することにより、100nmの膜厚に形成される。 Also, the TiAlN film 43, during the same DC sputtering apparatus, using an alloy target of Ti and Al, in Ar / N 2 atmosphere pressure 253.3 Pa, while supplying the Ar gas 40 sccm, the nitrogen gas at 10sccm flow rate at a substrate temperature of 400 ° C., by supplying sputtering power of 1.0 kW, it is formed to a thickness of 100 nm.

前記Ti膜42は、成膜後、一度窒化させるのが好ましい。 The Ti film 42 after the film formation, once preferable to nitride. Ti膜42をこのように窒化させることにより、後で行われる強誘電体膜の回復熱処理の際に、膜側面からのTiの酸化を抑制することができる。 By nitriding the Ti film 42 in this manner, it is possible during strong recovery heat treatment of the dielectric film to be performed later, to suppress the oxidation of Ti from the membrane side. 例えばかかる窒化処理を窒素雰囲気中、温度が650℃の急速熱処理で60秒間行うことにより、前記(002)配向を有するTi膜42から(111)配向のTiN下地導電膜42Nが得られる。 For example in a nitrogen atmosphere such nitriding process, as the temperature is carried out for 60 seconds in a rapid thermal processing of 650 ° C., the (002) orientation of the Ti film 42 having the orientation (111) TiN underlying conductive film 42N are obtained.

次に図3(B)の工程において、前記TiAlN膜43上に、厚さが約100nmのIr膜よりなる下部電極膜45が、例えば圧力が0.2PaのAr雰囲気中、550℃の基板温度で0.5kWのスパッタパワーを投入するスパッタ法により形成される。 Next, in the step of FIG. 3 (B), on the TiAlN film 43, lower electrode film 45 having a thickness consisting Ir film of about 100nm, for example in an Ar atmosphere at a pressure 0.2 Pa, substrate temperature 550 ° C. in is formed by the sputtering method to inject sputtering power of 0.5 kW. このようにして形成されたIr下部電極膜45は(111)配向を有する。 Thus Ir lower electrode film 45 formed has a (111) orientation.

さらに図3(B)の構造は、Ar雰囲気中、650℃の温度で60秒間の急速熱処理を行われ、前記Ir膜45の結晶性が改善され、さらに前記Ir膜45とその下のTiAlN膜との間の密着性が改善される。 Furthermore the structure of FIG. 3 (B), in an Ar atmosphere, on a rapid thermal annealing for 60 seconds at a temperature of 650 ° C., said the crystallinity improvement of the Ir film 45, further wherein the Ir film 45 and the TiAlN film thereunder adhesion is improved between.

次に図3(C)の工程において、前記下部電極膜45を構成するIr膜の表面が、例えば533Paの圧力下、酸素ガスを例えば2000SCCMの流量で供給する酸化雰囲気中で酸化処理され、前記下部電極45の表面に薄いIr酸化膜45Oが2〜15nm程度の膜厚に形成される。 Next, in the step of FIG. 3 (C), the surface of the Ir film of the lower electrode film 45, for example, under a pressure of 533 Pa, is oxidized in an oxidizing atmosphere to supply oxygen gas for example at a flow rate of 2000 SCCM, the thin Ir oxide film 45O on the surface of the lower electrode 45 is formed to a thickness of about 2 to 15 nm. 次に図3(D)の工程において、前記下部電極膜45上に、MOCVD法により、第1のPZT膜46がシード層として、約1〜10nm、好ましくは5nm程度の膜厚に形成される。 Next, in the step of FIG. 3 (D), the on the lower electrode film 45, by MOCVD, the first PZT film 46 as a seed layer, about 1 to 10 nm, is formed preferably to a thickness of about 5nm .

図4は、図3(C),(D)の工程で使われるダウンフロー型のMOCVD装置1の概略的構成を示す。 4, FIG. 3 (C), the showing the schematic structure of an MOCVD apparatus 1 downflow type used in the step of (D).

図4を参照するに、MOCVD装置1はポンプ2Aを含む排気ライン2により排気される処理容器1Aを含み、前記処理容器1A中には前記図3(B)の状態の基板41を被処理基板Wとして保持する基板保持台1Bが設けられている。 Figure 4 Referring to, MOCVD device 1 includes a processing container 1A to be evacuated by an exhaust line 2 comprises a pump 2A, the processing chamber 1A target substrate the substrate 41 in the state of FIG. 3 (B) in substrate holder 1B for holding a W is provided. 前記基板保持台1Bは、図示はしないがその上の被処理基板Wを加熱する加熱手段を含んでいる。 The substrate holding table 1B, although not shown includes a heating means for heating the substrate W thereon.

さらに前記処理容器1A中には前記基板保持台1B上の被処理基板Wに対面してシャワーヘッド1Cが設けられ、前記シャワーヘッド1Cには、酸素ガスとPZTの各構成元素を含む原料ガスが供給され、前記各種原料ガスを前記処理容器中に放出することにより、前記図3(C)のIr膜の酸化、あるいは前記図3(D)のPZT膜46の成膜がなされる。 Further, the process in the container 1A showerhead 1C is provided to face the target substrate W on the substrate holding table 1B, the shower head. 1C, the source gas containing constituent elements of the oxygen gas and the PZT It is supplied by releasing the various material gas into the processing container, oxidation of the Ir film of FIG 3 (C), or film formation of the PZT film 46 of FIG. 3 (D) is made. 勿論、前記図3(C)のIr膜の酸化工程では、前記シャワーヘッド1Cからは酸素ガスだけが供給される。 Of course, in the oxidation step of the Ir film of FIG 3 (C), only the oxygen gas is supplied from the showerhead 1C.

前記図4のMOCVD装置1では、Pb,Zr,Tiの有機金属原料を有機溶媒中に溶解された液体状態で供給され、これを気化してそれぞれの気相原料を形成し、形成された気相原料をArキャリアガスとともに前記シャワーヘッド1Cにライン4を介して供給する気化器3が設けられている。 In MOCVD apparatus 1 of FIG. 4, Pb, Zr, supplied in a liquid state organic metal source is dissolved in an organic solvent Ti mind, vaporizing it to form a respective vapor, formed phase feedstock to Ar wherein together with the carrier gas vaporizer supplied to the shower head 1C via line 4 3 are provided. また前記気化器3での気相原料の発生を安定化するため、前記ライン4には切換バルブ4Aが設けられ、前記処理容器1Aに前記気相原料を供給しない場合には、前記気相原料は前記切換バルブ4Aからプリフローライン4Bを介して前記排気ライン2に捨てられる。 Also in order to stabilize the generation of vapor in the evaporator 3, the switching valve 4A is provided in the line 4, in the case of not supplying the gaseous source in the processing container 1A, the gaseous source It is discarded in the exhaust line 2 via the pre-flow line 4B from the switching valve 4A.

より具体的には、Pbの原料としてPb(DPM) 2を使い、Zrの原料としてZr(dmhd) 4を使い、Tiの原料としてTi(O−iPr) 2 (DPM) 2やTi(O−iPr) 2 (DMHD) 2を使い、これらの原料を酢酸ブチルやTHF(テトラヒドロフラン)などの溶媒により、いずれも0.1〜0.3mol/lの濃度に溶解し、Pb,Zr,Tiの液体原料を形成する。 More specifically, using the Pb (DPM) 2 as a raw material of Pb, use Zr (dmhd) 4 as a raw material for Zr, Ti as a raw material of Ti (O-iPr) 2 ( DPM) 2 and Ti (O- iPr) 2 (DMHD) use 2, the solvent of these materials, such as butyl acetate or THF (tetrahydrofuran), was dissolved in a concentration of both 0.1~0.3mol / l, Pb, Zr, liquid Ti raw materials for the formation.

さらに、このようにして形成した液体原料は、気化器3にて気化されてPb,Zr,Tiの気相原料が形成され、これらがArキャリアガスおよび酸素ガスとともに前記シャワーヘッド1Cを介して前記処理容器1Aに供給され、前記PZT膜46の成膜がなされる。 Further, the liquid raw material which is formed in this way, Pb is vaporized in the vaporizer 3, Zr, vapor of Ti is formed, the via the shower head 1C these with Ar carrier gas and oxygen gas is supplied into the process chamber 1A, the deposition of the PZT film 46 is made.

その際、本実施形態では先にも説明したが図3(C)の工程において、最初に前記処理容器1A中に被処理基板W、すなわち図3(B)の状態の基板41を導入し、酸素ガスだけを533Paの圧力下、2000SCCMの流量で導入し、前記Ir酸化膜45Oを前記Ir下部電極膜45の表面に形成する。 At that time, has been also described above in the present embodiment, in the step of FIG. 3 (C), the first target substrate W in the processing container 1A, i.e. the substrate was transferred into 41 in the state of FIG. 3 (B), the pressure of only 533Pa oxygen gas was introduced at a flow rate of 2000 SCCM, to form the Ir oxide film 45O on the surface of the Ir bottom electrode film 45. この状態で前記被処理基板Wの温度を所定の成膜温度、例えば約620℃の温度まで昇温させる。 The temperature predetermined deposition temperature of the target the substrate W, for example, increase the temperature to a temperature of about 620 ° C. In this state. その際の酸素ガスの供給タイミングについて、後で詳細に説明する。 The timing of supplying the oxygen gas at that time will be described later in detail.

前記図3(C)の工程で前記基板41の基板温度が上昇している間は、前記各気相原料は前記バルブ4Aから前記プリフローライン4Bを介して排気ライン2へと捨てられているが、その後、図3(D)の工程において前記バルブ4Aが切り替えられ、それまでプリフローライン4Bを介して排気ライン2へと捨てていた前記Pb,Zr,Tiの各気相原料を前記シャワーヘッド1Cへと供給し、前記処理容器1Aに導入する。 While the substrate temperature of the substrate 41 in the step of FIG. 3 (C) is increasing, the respective vapor is discarded into the exhaust line 2 via the pre-flow line 4B from the valve 4A but then, the valve 4A is switched in the step of FIG. 3 (D), the said Pb, Zr, the shower each vapor of Ti that was abandoned to the exhaust line 2 via the pre-flow line 4B until it supplied to the head 1C, it is introduced into the processing container 1A. これにより、前記処理容器1A中において前記被処理基板W上に、前記PZT膜46が、533Paの圧力下、620℃の温度で成膜される。 Thus, the on target substrate W during the processing container 1A, the PZT film 46, under a pressure of 533 Pa, is deposited at a temperature of 620 ° C..

その際、図3(D)の工程では、前記処理容器1A中に供給される酸素ガス流量を、成膜前の2000SCCMから625SCCMまで減少させ、前記PZT膜46の成膜を、低い酸素分圧において行う。 At that time, in the step of FIG. 3 (D), the oxygen gas flow rate supplied into the processing vessel 1A, reduced from 2000SCCM before film formation to 625SCCM, the deposition of the PZT film 46, a low oxygen partial pressure carried out in. またその際に、本実施形態では後で詳細に説明するように、前記PZT膜46の成膜速度を約0.5Å/秒以下、例えば約0.5Å/秒、あるいは約0.2Å/秒に設定する。 Also at that time, as will be described in detail in the present embodiment, the PZT film at a rate of 46 to about 0.5 Å / sec or less, such as about 0.5 Å / sec or about 0.2 Å / sec, It is set to.

図4のMOCVD装置1の構成は公知であり、さらなる説明は省略する。 Configuration of the MOCVD apparatus 1 of FIG. 4 are known, further description is omitted.

このように図3(D)の工程に先立って、図3(C)の工程において既に(111)配向したIr下部電極膜45の表面を酸化処理してIr酸化膜45Oを形成するのは、(111)配向したIr下部電極膜45上に直接にPZT膜46を成膜すると、得られるPZT膜45の配向が制御できず、(100)配向やランダム配向が生じるためである。 Thus prior to the step of FIG. 3 (D), the forming the Ir oxide film 45O by oxidizing already (111) oriented Ir surface of the lower electrode film 45 in the step of FIG. 3 (C), (111) when directly deposited PZT film 46 on the Ir lower electrode film 45 oriented unable orientation of the PZT film 45 resulting control is because occurs (100) orientation or a random orientation.

この原因は完全には理解されていないが、以下のようなメカニズムが考えられる。 The cause is not completely understood, it is considered the following mechanism.

まず(111)配向したIr膜表面に、前記有機金属気相原料および酸素を供給して直接にPZT膜を成膜した場合、PZT成膜時の酸素濃度が高いとIr膜表面において、PZTの核生成と同時に酸化が生じ、形成された厚い酸化イリジウム膜IrOxのためPZT膜46はIr膜45の(111)配向を引き継げなくなる。 First (111) -oriented Ir film surface, wherein when the organic metal vapor and oxygen directly into the PZT film by supplying deposited in the Ir film surface is high oxygen concentration during PZT deposition, the PZT It occurs simultaneously oxide nucleation, PZT film 46 for thick iridium oxide film IrOx formed will not inherit the (111) orientation of the Ir film 45. またPZT成膜時の酸素濃度を低くした場合には、Ir膜45表面の酸化は防げるものの、酸素の不足により所望のPZT膜46が得られず、パイロクロア相(酸素が欠損したPb,Zr,Ti化合物)などの異相が形成されてしまい、やはり前記Ir膜45の(111)配向が引き継げなくなる。 Also in the case of low oxygen concentration at the time of PZT film formation, although prevented the oxidation of the Ir film 45 surface, desired PZT film 46 is not obtained by the lack of oxygen, Pb of pyrochlore phase (oxygen deficient, Zr, Ti compounds) heterophase will be formed, such as, again the (111) orientation of the Ir film 45 not be inherited.

これに対し、前記Ir下部電極膜45の表面を酸化処理して前記Ir酸化膜45Oを形成した場合、PZT膜46の成膜を高い酸素濃度で行うと、やはりIr酸化膜45OがIr下部電極膜45とPZT膜46の間に残留し、前記PZT膜46の(111)配向が妨げられてしまう。 In contrast, the case of Ir and the surface of the lower electrode film 45 oxidized to form the Ir oxide film 45o, when a film is formed of PZT film 46 at a high oxygen concentration, again Ir oxide film 45o is Ir lower electrode remaining between the film 45 and the PZT film 46, (111) orientation of the PZT film 46 to obstruct. しかし、PZT膜46の成膜を還元性の強い、あるいは低い酸素濃度条件で行うと、前記Ir下部電極膜45表面に形成されている薄いIr酸化膜45Oから放出された酸素がPZT膜46に補給され、膜46がペロブスカイト構造を維持すると同時に前記Ir下部電極膜45とPZT膜46との界面はIrの(111)配向面となり、その結果、PZT膜46が(111)配向する。 However, strong film formation of the PZT film 46 of reducing, or performed at a low oxygen concentration condition, the oxygen released from a thin Ir oxide film 45O which Ir is formed on the lower electrode film 45 surface in the PZT film 46 supplemented, film 46 is an interface between the Ir lower electrode film 45 and the PZT film 46 while maintaining the perovskite structure becomes a (111) orientation plane of Ir, resulting, PZT film 46 (111) oriented.

このメカニズムでは、図3(D)に示すように、前記Ir酸化膜45Oは、前記PZT膜46の形成後は、理想的には全て消滅する。 This mechanism, as shown in FIG. 3 (D), the Ir oxide film 45O after formation of the PZT film 46, complete extinction ideally.

次に、図3(E)の工程において、前記第1の強誘電体膜46上に第2の強誘電体膜47が、前記図4のMOCVD装置1を使ったMOCVD法により、533Paの圧力下、620℃の成膜温度で、ただし酸素ガス流量を2000SCCMに増加して形成される。 Next, in the step of FIG. 3 (E), the said first ferroelectric film 46 a second ferroelectric film 47 on the by MOCVD using MOCVD apparatus 1 of FIG. 4, the pressure of 533Pa lower, at a deposition temperature of 620 ° C., but is formed by increasing the flow rate of oxygen gas to 2000 SCCM. また図3(E)の工程では、前記PZT膜47の成膜速度には制限がなく、前記PZT膜47は例えば1Å/秒以上の成膜速度で、80nm以上、例えば95nm程度の膜厚に形成することができる。 In the step of FIG. 3 (E) is also above the film formation rate of the PZT film 47 without restrictions, the PZT film 47 in the example 1 Å / sec or more film forming rate, 80 nm or more, for example, a thickness of about 95nm it can be formed. 前記PZT膜47は、その下のシード層、すなわち前記PZT膜46の配向を受け継ぎ、同じ配向で成長する。 The PZT film 47, the seed layer thereunder, i.e. inherited the orientation of the PZT film 46 is grown in the same orientation. すなわち、PZT膜46が(111)配向していた場合、PZT膜47も(111)配向を有する。 That is, when the PZT film 46 (111) had been oriented, PZT film 47 having a (111) orientation.

以下の表1に、前記PZT膜46、47の成膜レシピの例をまとめて示す。 Table 1 below summarizes the examples of deposition recipe of the PZT film 46 and 47.

次に図3(F)の工程において、前記PZT膜47上に、PZTとの間に良好な界面を形成するIrOxを使って、上部電極48が、スパッタ法により形成される。 Next, in the step of FIG. 3 (F), on the PZT film 47, with the IrOx to form a good interface between the PZT, upper electrode 48 is formed by sputtering. 本実施形態では前記上部電極48として触媒作用にあるPtの使用を避けており、これにより活性化された水素によるPZT膜46,47の還元が抑制される。 In the present embodiment has avoided the use of Pt in the catalyst functions as the upper electrode 48, which reduced the PZT film 46 and 47 by activated hydrogen is suppressed by.

より具体的に説明すると、前記図3(E)の工程の後、前記PZT膜47上には、最初に厚さが50nmのIrOx膜がスパッタ法により、例えば300℃の基板温度でArガスおよび酸素ガスを、それぞれ120sccmおよび80sccmの流量で供給し、1〜2kWのスパッタパワーを投入することで、例えば50nmの膜厚に、また成膜時点ですでに結晶化した状態で、形成される。 To be more specific, after the step of FIG. 3 (E), said on the PZT film 47, the first thickness of 50 nm IrOx film of sputtering, Ar gas and at a substrate temperature of, for example 300 ° C. oxygen gas, respectively supplied at a flow rate of 120sccm and 80 sccm, by turning on the sputtering power of 1~2KW, for example, a film thickness of 50 nm, also in a state of already crystallized at a deposition point is formed.

次にこのようにして形成されたIrOx膜は、酸素ガスを20sccm,Arガスを2000sccmの流量で供給しながら725℃の温度で60秒間急速熱処理され、完全に結晶化される。 Then IrOx film formed in this way, 20 sccm of oxygen gas is 60 seconds rapid thermal treatment at 725 ° C. while supplying Ar gas at a flow rate of 2000 sccm, is completely crystallized. またこの急速熱処理により、前記PZT膜46,47中に上部電極48の形成に伴って生じた酸素欠損が補償される。 Also by this rapid thermal annealing, oxygen vacancies generated with the formation of the upper electrode 48 in the PZT film 47 are compensated.

次に、このようにして形成された第1の酸化イリジウム膜(前記IrOx膜)上に、第2の酸化イリジウム膜(IrOy膜)がスパッタ法により、0.8PaのAr雰囲気中、1.0kWのスパッタパワーで100〜300nm、例えば200nmの厚さに形成される。 Next, on the first iridium oxide film formed in this manner (the IrOx film), a second iridium oxide film (IrOy film) sputtering in an Ar atmosphere of 0.8 Pa, 1.0 kW in the sputtering power 100 to 300 nm, is formed for example 200nm thick. このようにして形成された前記第2の酸化イリジウム膜は、IrO 2の化学量論組成に近い組成を有し(x<y≦2)、水素あるいは水に対してIrやPtのような触媒作用を生じることがなく、図3(E)の構造上に多層配線構造を形成した場合にも、PZT膜46,47が、水分を含む層間絶縁膜から放出される水素により還元されてしまう問題が抑制され、強誘電体キャパシタの水素耐性が向上する。 Thus the formed second iridium oxide film has a composition close to the stoichiometric composition of IrO 2 (x <y ≦ 2 ), a catalyst such as Ir and Pt to hydrogen or water without causing an effect, even in the case of forming a multilayer wiring structure on the structure of FIG. 3 (E), PZT films 46 and 47, would be reduced by hydrogen released from the interlayer insulating film including a moisture problem There is suppressed, thereby improving the hydrogen resistance of the ferroelectric capacitor.

前記上部電極48をこのように二層構造とすることにより、前記下層のIrOx膜とその下のPZT膜47との間に優れた密着性が確保され、前記上層のIrOy膜により、上に述べたように強誘電体キャパシタの水素耐性が向上する。 By such a two-layer structure of the upper electrode 48, the excellent adhesion between the lower layer of the IrOx film and the PZT film 47 thereunder is secured, by the upper layer of IrOy film, described above hydrogen resistance of the ferroelectric capacitor is improved as.

なお本実施形態において前記上部電極48として、IrOxの代りにIr,Ru,Rh,Re,Os,Pd、あるいはこれらの酸化物、さらにSrRuO 3などの導電性酸化物を使うことも可能である。 Incidentally, as the upper electrode 48 in the present embodiment, Ir instead of IrOx, Ru, Rh, Re, Os, Pd or an oxide thereof, it is also possible to further use a conductive oxide such as SrRuO 3. また前記上部電極48を、これらの金属または導電性酸化物層の積層構造とすることも可能である。 Also the upper electrode 48, it is also possible a stacked structure of these metals or conductive oxide layer.

本実施例では、さらに前記上部電極48の表面部分に、図示は省略するがIr膜を形成してもよい。 In this embodiment, the further surface portion of the upper electrode 48, not shown, may be formed Ir film. これにより、前記上部電極48を介したH 2 Oの強誘電体膜46,47への侵入が抑制され、また配線パターンとのコンタクト特性が向上する。 Thereby, the penetration of the ferroelectric film 46, 47 of the H 2 O through the upper electrode 48 is suppressed, also improved contact characteristics between the wiring patterns.

図5は、前記図3(C)の工程において、前記図3(B)の状態の基板41を前記図4のMOCVD装置1の処理容器1Aに導入し、基板保持台1B上に被処理基板Wとして載置した場合の、昇温特性、すなわち基板温度の変化を示す。 5, in the process of FIG. 3 (C), the view 3 substrate 41 in the state of (B) is introduced into the processing vessel 1A of the MOCVD apparatus 1 of FIG. 4, the target substrate on the substrate holding table 1B in the case of mounting as W, Atsushi Nobori characteristics, namely the change of the substrate temperature. なお図5の例では、基板保持台1B,すなわちサセプタの温度は620℃に制御されている。 Note that in the example of FIG. 5, the substrate holding table 1B, i.e. the temperature of the susceptor is controlled to be 620 ° C..

図5を参照するに、前記図3(B)の基板41は、前記処理容器1Aに導入される時点で550℃の基板温度を有しているが、やがて昇温を開始し、620℃の制御温度に到達する。 Referring to FIG 5, substrate 41 of FIG. 3 (B), has the substrate temperature of 550 ° C. at the time it is introduced into the processing chamber 1A, the heating starts soon, the 620 ° C. to reach the control temperature.

その際、図5の実験では、図3(C)の工程における酸素ガスの導入タイミングを、図中に示すタイミング(1),(2),(3),(4)のように変化させ、前記Ir下部電極膜45の表面モフォロジの変化を、光学顕微鏡により観察した。 At that time, in the experiment of FIG. 5, the timing of introducing the oxygen gas in the step of FIG. 3 (C), the timing shown in FIG. (1), (2), (3), it is changed as shown in (4), the change in the surface morphology of the Ir bottom electrode film 45 was observed with an optical microscope. なお前記タイミング(1)では、酸素ガスの導入を、前記基板温度が550℃である間に、すなわち前記図3(B)の状態の基板41が前記処理容器1Aに導入されて直ちに開始しており、前記タイミング(2)では、前記酸素ガスの導入を、前記基板41の基板温度が575℃に到達した時点で開始しており、前記タイミング(3)では、前記酸素ガスの導入を、前記基板温度が600℃に到達した時点で開始しており、前記タイミング(4)では、前記酸素ガスの導入を、前記基板温度が620℃に到達した時点で開始している。 In should be noted the timing (1), the introduction of oxygen gas, while the substrate temperature is 550 ° C., i.e. to start immediately introduced substrate 41 in the state of FIG. 3 (B) is in the processing vessel 1A cage, wherein the timing (2), the introduction of the oxygen gas, which begins when the substrate temperature of the substrate 41 reaches 575 ° C., wherein the timing (3), the introduction of the oxygen gas, the and it begins when the substrate temperature reaches 600 ° C., wherein the timing (4), the introduction of the oxygen gas, the substrate temperature is started when it reaches the 620 ° C.. 前記タイミング(1),(2),(3),(4)のいずれの試料でも、最終的には基板温度は所定の620℃に到達している。 The timing (1) has reached (2), to (3), (4) in any of the samples, the substrate temperature is ultimately given 620 ° C..

図6は、前記図5のタイミング(1),(2),(3),(4)に対応する、Ir下部電極膜45の表面状態を光学顕微鏡で観察した結果を示す。 Figure 6 is a timing of FIG. 5 (1), (2), (3) shows the result of observation by the corresponding (4), an optical microscope of the surface state of the Ir bottom electrode film 45. 前記Ir下部電極膜45の表面には、前記Ir酸化膜45Oが形成されている。 Wherein the surface of the Ir lower electrode film 45, the Ir oxide film 45O is formed.

図6を参照するに、前記タイミング(1)の試料では、前記Ir下部電極膜45の表面には前記図2の凹凸構造を示す不均一は見られず、平坦で一様なIr酸化膜45Oが形成されていることがわかる。 Referring to FIG. 6, in the sample of the timing (1), nonuniform was not observed indicating a concavo-convex structure of FIG. 2 on the surface of the Ir bottom electrode film 45, flat and uniform Ir oxide film 45O it can be seen that but are formed. これに対し、タイミング(2)の試料では、前記Ir下部電極膜45の表面に凹凸構造を示す不均一の発生が検知され、タイミング(3)、(4)と、酸素ガス供給時の基板温度が、前記550℃の温度よりも高くなるにつれて、検知される不均一、すなわち凹凸構造の程度が激しくなっているのがわかる。 In contrast, in the sample timing (2), occurrence of nonuniform showing an uneven structure on the surface of the Ir bottom electrode film 45 is detected, the timing (3), and (4), the substrate temperature during the oxygen gas supply but as higher than the temperature of the 550 ° C., heterogeneous sensed, i.e. the degree of relief structure has intensified seen. なお先に図2で説明した試料は、図6のタイミング(4)の試料であり、本発明の比較対象例の一つである。 Incidentally sample previously described in FIG. 2 is a sample timing of FIG. 6 (4), which is one of the comparative examples of the present invention.

図7は、図5,6の試料と同一の層構造を有する基板について、前記Ir下部電極膜45に印加される応力と基板温度との関係を測定した結果を示す。 7, the substrate having the same layer structure as the sample of Figure 5 and 6 show the results of measurement of the relationship between the stress and the substrate temperature to be applied to the Ir bottom electrode film 45. なお応力測定は、基板の反りを測定することにより行っている。 Incidentally stress measurement is carried out by measuring the warpage of the substrate. なお図7中、縦軸は前記Ir下部電極膜45に印加される応力を表し、値が正である場合は引張応力が、負である場合は圧縮応力が、前記Ir下部電極膜45に印加されることを示している。 Note in Figure 7, the vertical axis represents the stress applied to the Ir bottom electrode film 45, the value is the tensile If a positive stress, if it is negative, the compressive stress applied to the Ir bottom electrode film 45 shows is that is.

図7を参照するに、前記基板が室温に保持されている場合には、前記Ir下部電極膜45には約1600MPaの引張り応力が印加されているが、基板温度の増大とともに応力の値は減少し、約525℃の基板において、前記Ir下部電極膜45は無応力状態となることがわかる。 Referring to FIG. 7, when the substrate is kept at room temperature, the Ir is about 1600MPa tensile stress to the lower electrode film 45 is applied, the value of the stress with increasing substrate temperature decreases and, in the substrate of about 525 ° C., the Ir bottom electrode film 45 it is seen to be a stress free state. この温度は、前記タイミング(1)の実験で、酸素ガスが導入される時点の基板温度と略一致することに注意すべきである。 This temperature, in the experiment of the timing (1), it should be noted that the oxygen gas is substantially coincident with the substrate temperature at introduced.

さらに前記基板温度が増大すると、前記Ir下部電極膜45に印加される圧縮応力の値は増大する。 Furthermore, when the substrate temperature is increased, the value of compressive stress applied to the Ir bottom electrode film 45 is increased.

このことから、図6のタイミング(2),(3),(4)の試料に見られるような、図3(C)の酸素ガス導入工程を、550℃を超える基板温度で行った場合に生じ、かつ基板温度の増大とともに顕著になる凹凸構造の発生の現象は、前記Ir下部電極膜45の酸化処理を、前記Ir下部電極膜45に圧縮応力が印加された状態で実行した場合に発生するものであり、従って前記凹凸構造は、このような圧縮応力を緩和しようとするIr原子によるヒロック形成により生じるもので、またかかるヒロックの酸化の結果生じているものであること、また前記図3(C)の酸素ガス導入工程を、前記Ir下部電極膜45が無応力あるいは引張応力を有する状態で行えば、ヒロック発生がないため、前記凹凸構造の発生も回避できるものであるこ Therefore, the timing (2), (3) in FIG. 6, (4) sample seen as, an oxygen gas introducing step of FIG. 3 (C), when carried out at a substrate temperature exceeding 550 ° C. occurs, and the phenomenon of generation of the uneven structure becomes conspicuous with increasing substrate temperature, occurs when the oxidation treatment of Ir lower electrode film 45, and executed while compressive stress is applied to the Ir bottom electrode film 45 is intended to, thus the uneven structure is that such compressive stresses those caused by hillock formation by Ir atoms to be alleviated, and also those that result from the oxidation of such hillocks, also FIG 3 oxygen gas introducing step of (C), by performing the Ir lower electrode film 45 is in a state with no stress or tensile stress, because there is no hillocks are those which can also avoid the occurrence of the uneven structure this が導かれる。 It is derived.

なお図6のタイミング(1)の試料では、酸素ガスの供給開始時点では基板温度が550℃であったものの、その後基板温度は620℃まで昇温されており、このことは、いったん前記Ir下部電極膜45の表面に平坦で一様な酸化膜が形成された場合、それ以降は、基板温度が上昇して圧縮応力が印加され条件で酸化がなされても、ヒロック形成は抑制され、凹凸構造の発生は生じないことを意味している。 Note in the sample of the timing of FIG. 6 (1), although the substrate temperature was 550 ° C. at the supply start time point of the oxygen gas, then the substrate temperature is raised to 620 ° C., this is, once the Ir lower If the flat and uniform oxide film on the surface of the electrode film 45 is formed, thereafter, also the substrate temperature has been oxidized under a condition is compressed stress is applied increases, hillock formation is suppressed, the uneven structure which means that the generation does not occur. これは前記Ir下部電極膜45の表面が平坦なIr酸化膜45Oで一様に覆われているため、前記電極膜45表面においてIr原子がピニングされ、ヒロック形成に参加できないことによるものと考えられる。 This is the order Ir surface of the lower electrode film 45 is uniformly covered with a flat Ir oxide film 45o, Ir atoms are pinned in the electrode film 45 surface, it is believed to be due to not participate in hillock formation .

このように本発明は、Irなどの貴金属膜からなる下部電極膜45を形成する工程と、前記貴金属膜が引張応力の状態で、前記下部電極膜45の表面を酸化し、Ir酸化膜などの貴金属酸化膜45Oを形成する工程と、前記貴金属酸化膜45O上に、強誘電体膜46,47を形成する工程と、前記強誘電体膜46,47上に上部電極48を形成する工程とを含むことを特徴とする半導体装置の製造方法、あるいはIrなどの貴金属膜からなる下部電極45を形成する工程と、第1の温度で、前記下部電極45の表面を酸化し、前記第1の温度以上の第2の温度で、前記下部電極45上に、強誘電体膜46,47を形成する工程と、前記強誘電体膜46,47上に上部電極48を形成する工程とを含むことを特徴とする半導体装置の製造方法を Thus, the present invention includes the steps of: forming a lower electrode film 45 made of a noble metal film such as Ir, in the state of the noble metal film is tensile stress, by oxidizing the surface of the lower electrode film 45, such as Ir oxide film forming a noble metal oxide film 45o, on the noble metal oxide layer 45o, forming a ferroelectric film 47, and forming an upper electrode 48 on the ferroelectric film 46, 47 method of manufacturing a semiconductor device which comprises or forming a lower electrode 45 made of a noble metal film such as Ir,, at a first temperature, oxidizing the surface of the lower electrode 45, the first temperature in the above second temperature, on the lower electrode 45, forming a ferroelectric film 46 and 47, to include a step of forming an upper electrode 48 on the ferroelectric film 46, 47 the method of manufacturing a semiconductor device, characterized 供するものである。 It is intended to provide. なお、上記の原理からも明らかなように、本発明において前記下部電極膜45はIr膜に限定されるものではなく、酸化膜が導電性を示すPt,Ir,Ru,Rh,Re,Os,Pdなど、他の貴金属を使うことも可能である。 As is clear from the above principle, the lower electrode film 45 in the present invention is not limited to the Ir film, Pt oxide film exhibits conductivity, Ir, Ru, Rh, Re, Os, such as Pd, it is also possible to use other precious metals.

さらに前記強誘電体膜46,47は、組成がPb(Zr,Ti)O 3で表される膜に限定されず、他にLaやSr,Cr,Bの少なくとも一つをドーパントとして含むものであってもよいことは明らかである。 The ferroelectric film 46 and 47 further, those containing composition is Pb (Zr, Ti) is not limited to films represented by O 3, other La or Sr, Cr, at least one of B as a dopant it is clear that there may be.

さらに前記強誘電体膜46,47としては、他にSrBi 2 Ta 29 (SBT、Y1)若しくはSrBi 2 (Ta、Nb) 29 (SBTN、YZ)、Bi 4 Ti 39 ,(Bi,La) 4 Ti 312 ,BiFeO 3などのビスマス層状構造化合物を使うことも可能である。 Yet the ferroelectric film 47, other SrBi 2 Ta 2 O 9 (SBT , Y1) or SrBi 2 (Ta, Nb) 2 O 9 (SBTN, YZ), Bi 4 Ti 3 O 9, ( Bi, La) it is also possible to use 4 Ti 3 O 12, BiFeO 3 bismuth layered structure compound such.

本発明によれば、前記下部電極膜宇45表面におけるヒロックによる凹凸構造の形成を効果的に抑制でき、かかる凹凸構造に伴う強誘電体膜の配向の乱れを低減することが可能で、その結果、優れた電気特性を有する強誘電体キャパシタが得られる。 According to the present invention, the formation of the textured structure hillocks of the lower electrode Maku宇 45 surface can be effectively suppressed, can reduce the disturbance of the orientation of the ferroelectric film due to such a concavo-convex structure, as a result is obtained a ferroelectric capacitor having excellent electrical properties.

[第2の実施形態] Second Embodiment
以下、本発明の第2の実施形態による強誘電体メモリの製造工程を、図8A〜8Uを参照しながら説明する。 Hereinafter, a second embodiment of a ferroelectric memory of the manufacturing process of the present invention will be described with reference to FIG 8A~8U.

図8Aを参照するに、シリコン基板61中には素子領域61Aとしてn型ウェルが形成されており、前記素子領域61A上には、ポリシリコンゲート電極63Aを有する第1のMOSトランジスタとポリシリコンゲート電極63Bを有する第2のMOSトランジスタが、それぞれゲート絶縁膜62Aおよび62Bを介して形成されている。 Referring to FIG. 8A, in the silicon substrate 61 are n-type well is formed as a device region 61A, On the device region 61A, a first MOS transistor and a polysilicon gate having a polysilicon gate electrode 63A second MOS transistor having an electrode 63B is formed via the respective gate insulating films 62A and 62B.

さらに前記シリコン基板61中には、前記ゲート電極63Aの両側壁面に対応してp 型のLDD領域61a,61bが形成されており、また前記ゲート電極13Bの両側壁面に対応してp 型のLDD領域61c,61dが形成されている。 The further in the silicon substrate 61, the p in correspondence to respective sidewalls of the gate electrode 63A - -type LDD region 61a, and 61b are formed, also in correspondence to respective sidewalls of the gate electrode 13B p - -type LDD regions 61c, 61d are formed. ここで前記第1および第2のMOSトランジスタは前記素子領域61A中に共通に形成されているため、同一のp 型拡散領域が、前記LDD領域61bとLDD領域61cとして共用されている。 Here, since the first and second MOS transistors are formed in common in the device region 61A, the same p - type diffusion region is shared as the LDD region 61b and the LDD region 61c.

前記ポリシリコンゲート電極63A上には、シリサイド層64Aが、またポリシリコンゲート電極63B上にはシリサイド層64Bが、それぞれ形成されており、さらに前記ポリシリコンゲート電極63Aの両側壁面および前記ポリシリコンゲート電極63Bの両側壁面上には、それぞれの側壁絶縁膜が形成されている。 Wherein the on the polysilicon gate electrode 63A, the silicide layer 64A is also on the polysilicon gate electrode 63B silicide layer 64B is, are formed respectively, further sidewall surfaces and the polysilicon gate of the polysilicon gate electrode 63A on both sidewall surfaces of the electrodes 63B, each of the sidewall insulating film is formed.

さらに前記シリコン基板61中には、前記ゲート電極63Aのそれぞれの側壁絶縁膜の外側に、p 型の拡散領域61eおよび61fが形成されており、また前記ゲート電極63Bのそれぞれの側壁絶縁膜の外側には、p 型の拡散領域61gおよび61hが形成されている。 Further in the silicon substrate 61, the respective outer sides of the sidewall insulation films of the gate electrode 63A, p + -type diffusion region 61e and 61f are the formation and of the respective sidewall insulation films of the gate electrode 63B the outer, p + -type diffusion region 61g and 61h are formed. ただし、前記拡散領域61fと61gは、同一のp 型拡散領域より構成されている。 However, the diffusion regions 61f and 61g are composed of the same p + -type diffusion region.

さらに前記シリコン基板61上には、前記シリサイド層64Aおよび側壁絶縁膜を含めて前記ゲート電極63Aを覆うように、また前記シリサイド層64Bおよび側壁絶縁膜を含めて前記ゲート電極63Bを覆うように、SiON膜65が例えば200nmの厚さに形成されており、前記SiON膜65上にはSiO よりなる層間絶縁膜66が、TEOSを原料としたプラズマCVD法により、例えば1000nmの厚さに形成されている。 Further on the silicon substrate 61, the so including the silicide layers 64A and the sidewall insulating film covering the gate electrode 63A, and as including the silicide layer 64B and the sidewall insulating film covering the gate electrode 63B, SiON film 65 is formed on, for example, 200nm thick, on the SiON film 65 is an interlayer insulating film 66 made of SiO 2, by plasma CVD method using TEOS as a raw material, for example, it is formed to a thickness of 1000nm ing. さらに前記層間絶縁膜66はCMP法により平坦化され、さらに前記層間絶縁膜66中に、前記拡散領域61e,61f(従って拡散領域61g),61hをそれぞれ露出するようにコンタクトホール66A,66B,66Cが形成される。 Further, the interlayer insulating film 66 is planarized by CMP, further in the interlayer insulation film 66, the diffusion regions 61e, 61f (hence diffusion region 61 g), a contact hole 66A so as to expose respective 61h, 66B, 66C There is formed. 前記コンタクトホール66A,66B,66Cには、厚さが30nmのTi膜と厚さが20nmのTiN膜を積層した密着層67a,67b,67cを介して、W(タングステン)よりなるビアプラグ67A,67B,67Cが形成される。 The contact holes 66A, 66B, the 66C, the adhesion layer 67a having a thickness Ti film and the thickness of 30nm was laminated a TiN film of 20 nm, 67b, through 67c, made of W (tungsten) plug 67A, 67B , 67C is formed.

さらに図8Aの構造では前記層間絶縁膜66上に、厚さが例えば130nmの別のSiON膜67を介してシリコン酸化膜よりなる次の層間絶縁膜68が、前記層間絶縁膜66と同様にしてTEOSを原料とするプラズマCVD法により、例えば300nmの厚さに形成されている。 Further on the interlayer insulating film 66 in the structure of FIG. 8A, the next interlayer insulation film 68 of a silicon oxide film through another SiON film 67 having a thickness of, for example, 130nm is, in the same manner as the interlayer insulating film 66 by a plasma CVD method using TEOS as a raw material, and is formed in a thickness of, for example, 300 nm. ここで前記SiON膜67に代わりにSiN膜あるいはAl 23膜を使うことも可能である。 Here it is also possible to use an SiN film or an Al 2 O 3 film in place on the SiON film 67.

次に図8Bの工程において前記層間絶縁膜68中に、前記ビアプラグ67A,67Cを露出するビアホール68A,68Cがそれぞれ形成され、前記ビアホール68Aにはタングステンよりなり前記ビアプラグ67Aとコンタクトするように、ビアプラグ69Aが、前記密着層67aと同様なTi膜とTiN膜を積層した密着層69aを介して形成される。 Then the interlayer insulating film 68 in the step of FIG. 8B, the via plug 67A, a via hole 68A exposing the 67C, 68C are formed respectively, so as to contact with the via plug 67A made of tungsten in the via hole 68A, the via plug 69A is formed through the adhesive layer 69a formed by laminating the adhesive layer 67a similar to the Ti film and TiN film. また前記ビアホール68Cにはタングステンよりなり前記ビアプラグ67Cとコンタクトするようにビアプラグ69Cが、前記密着層67cと同様なTi膜とTiN膜を積層した密着層69cを介して形成される。 The via plug 69C to contact with the via plug 67C made of tungsten in the via hole 68C is formed through the adhesion layer 69c formed by laminating the adhesive layer 67c similar to the Ti film and TiN film.

次に図8Cの工程において、前記層間絶縁膜68の表面をNH 3プラズマで処理し、NH基を前記層間絶縁膜68表面の酸素原子に結合させ、次いでTi膜70がスパッタ法により、前記層間絶縁膜68上に前記ビアプラグ69A,69Bを覆うように、例えば先の図3(A)のTi膜42と同様な条件で、例えば20nmの厚さに形成される。 Next, in the step of FIG. 8C, the surface of the interlayer insulating film 68 was treated with NH 3 plasma, the NH group is bonded to an oxygen atom of the interlayer insulating film 68 surface and then Ti film 70 by sputtering, the interlayer the via plug 69A on the insulating film 68, so as to cover the 69B, for example, under the same conditions as the Ti film 42 of the previous Figure 3 (a), it is formed in a thickness of, for example, 20 nm. 前記層間絶縁膜68の表面をこのようにNH 3プラズマで処理しておくことにより、前記層間絶縁膜68表面の酸素原子はNH基により終端され、Ti原子と優先的に結合してその配向を規制することがないため、前記Ti膜70は理想的な(002)配向を有する。 By keeping the surface of the interlayer insulating film 68 thus treated with NH 3 plasma, oxygen atoms of the interlayer insulating film 68 surface is terminated by NH groups, preferentially bind to its orientation and Ti atoms since there is no possible to restrict, the Ti film 70 has an ideal (002) orientation.

さらに図14Cでは、前記Ti膜70を窒素雰囲気中、650℃の温度で急速熱処理し、(111)配向のTiN膜70に変換する。 In addition FIG. 14C, the Ti film 70 in a nitrogen atmosphere, and rapid thermal annealing at a temperature of 650 ° C., into a TiN film 70 of the (111) orientation.

次に図8Dの工程において、前記TiN膜70上にTiAlN膜71を、酸素拡散バリアとして、前記図3(A)のTiAlN膜43と同様な条件で形成し、さらに図8Eの工程で、前記TiAlN膜71上に前記図3(B)の下部電極45と同様に、厚さが約100nmのIr膜がスパッタ法により積層され、下部電極層73が形成される。 Next, in the step of FIG. 8D, a TiAlN film 71 is formed on the TiN film 70, as an oxygen diffusion barrier, in FIG. 3 was formed under the same conditions as TiAlN film 43 (A), further Figure 8E step, the similar to FIG lower electrode 45 of the 3 (B) on the TiAlN film 71, Ir film having a thickness of about 100nm is deposited by sputtering, the lower electrode layer 73 is formed.

さらに図8Fの工程において前記Ir下部電極73が、前記図4のMOCVD装置1に導入され、前記図3(C)の工程に対応して酸素ガスの供給が、前記シリコン基板61の基板温度が550℃に到達する前に、換言すると前記Ir下部電極45に圧縮応力が印加されないうちに、開始され、前記Ir下部電極膜45の表面に、平坦で均一なIr酸化膜73Oが形成される。 Furthermore said Ir lower electrode 73 in the step of FIG. 8F, is introduced into the MOCVD apparatus 1 of FIG. 4, the supply of the Figure 3 step corresponding oxygen gas (C) is, the substrate temperature of the silicon substrate 61 is before reaching the 550 ° C., while the compressive stress is not applied to the Ir bottom electrode 45 and the other words, so, on the surface of the Ir bottom electrode film 45, flat and uniform Ir oxide film 73O is formed.

次に前記図8Gの工程において、前記図8FのIr下部電極73上に、前記図3(D)の工程と同様にして第1のPZT膜74AがMOCVD法により、533Paの圧力下、620℃の成膜温度で、前記表1のレシピに従って、0.5Å/秒以下の成膜速度で、1〜50nmの膜厚に堆積される。 Then in FIG. 8G step, on the Ir bottom electrode 73 of FIG. 8F, the FIG 3 (D) of the step and the first PZT film 74A is the MOCVD method in the same manner, under a pressure of 533 Pa, 620 ° C. in the film formation temperature, according to the recipe of table 1, the following deposition rate 0.5 Å / sec, is deposited to a thickness of 1 to 50 nm. この工程において、前記Ir酸化膜73O中の酸素は前記PZT膜74A中に取り込まれ、前記Ir酸化膜73Oは消滅する。 In this process, the oxygen in the Ir oxide film 73O is incorporated into the PZT film 74A, the Ir oxide film 73O disappears.

さらに図14Hの工程において、前記第1のPZT膜74A上に第2のPZT膜74Bが、前記図3(E)のPZT膜47と同様にMOCVD法により、533Paの圧力下、620℃の成膜温度で、前記表1のレシピに従って、1Å/秒以上、例えば約2Å/秒の成膜速度で、例えば80nmの膜厚に形成される。 In addition Figure 14H process, the second PZT film 74B on the first PZT film 74A is, by MOCVD in the same manner as the PZT film 47 of FIG. 3 (E), under a pressure of 533 Pa, the 620 ° C. formed a film temperature, according to the recipe of table 1, 1 Å / sec or higher, for example at a deposition rate of about 2 Å / sec, are formed, for example, in a film thickness of 80 nm.

なお、先にも説明したように、前記下部電極層73はIr以外に、Pt,Ru,Rh,Re,Osなどの貴金属より形成されてもよく、その場合には、前記第1のPZT膜74A中には、前記下部電極膜73を構成する金属元素が含まれる。 Note that, as described earlier, the lower electrode layer 73 is other than Ir, Pt, Ru, Rh, Re, may be formed from a noble metal such as Os, in this case, the first PZT film during 74A, include metal elements constituting the lower electrode film 73.

次に図14Iの工程において、前記PZT膜74B上に、酸化イリジウムよりなる上部電極76を形成する。 Next, in the step of FIG. 14I, on the PZT film 74B, an upper electrode 76 made of iridium oxide.

より具体的には、最初に前記PZT膜74B上に厚さが50nmで非化学量論組成IrOx膜を有する第1の酸化イリジウム膜を、成膜の時点で結晶化するように、スパッタ法により形成する。 More specifically, the first iridium oxide film having a first said PZT film thickness on 74B is at 50nm nonstoichiometric composition IrOx film, so as to crystallize at the time of deposition, by sputtering Form. たとえば、前記第1の酸化イリジウム膜の成膜は、300℃の成膜温度でArガスおよび酸素ガスをそれぞれ100SCCMの流量で供給しながら、Irターゲットを1〜2kWのパワーでスパッタすることにより実行される。 For example, the deposition of the first iridium oxide film, while the Ar gas and oxygen gas at a deposition temperature of 300 ° C. was supplied at a flow rate of each 100 SCCM, performed by sputtering a Ir target at a power of 1~2kW It is. 前記第1の酸化イリジウム膜を非化学量論組成に形成することにより、その下のPZT膜74B中の過剰なPbが前記第1の酸化イリジウム膜中に吸収され、PZT膜74Bと上部電極76との界面での剥離の問題が解消される。 By forming the first iridium oxide film in non-stoichiometric composition, excess Pb in the PZT film 74B thereunder is absorbed in the first iridium oxide film, PZT film 74B and the upper electrode 76 peeling problems at the interface between is eliminated.

さらに図14Iの工程では、このようにして得られた第1の酸化イリジウム膜を、酸素ガスを20SCCMの流量で供給し、Arガスを2000SCCMの流量で供給した雰囲気中において、725℃の温度で60秒間急速熱処理し、前記第1の酸化イリジウム膜のプラズマダメージを回復させる。 In yet Figure 14I steps, the first iridium oxide film obtained in this manner, the oxygen gas was supplied at a flow rate of 20 SCCM, in an atmosphere supplied with Ar gas at a flow rate of 2000 SCCM, at a temperature of 725 ° C. 60 seconds rapid thermal processing, to recover the plasma damage of the first iridium oxide film. また同時に、前記PZT膜74A,74Bの酸素欠損が補償され、同時にPZT膜74A,74Bが完全に結晶化する。 At the same time, the PZT film 74A, the oxygen deficiency 74B is compensated, PZT films 74A, 74B is completely crystallize simultaneously.

さらに前記図14Iの工程では、このようにして形成された非化学量論組成の第1の酸化イリジウム膜上に第2の酸化イリジウム膜を、0.8Paの圧力下、1.0kWのパワーでスパッタすることにより、100〜300nmの膜厚を有するように、また前記第1の酸化イリジウム膜よりも化学量論組成に近い組成を有するように形成される。 In yet FIG 14I step, a second iridium oxide film in the first iridium oxide film of the thus nonstoichiometric formed composition under a pressure of 0.8 Pa, a power of 1.0kW by sputtering, so as to have a thickness of 100 to 300 nm, also it is formed so as to have a composition close to the stoichiometric composition than the first iridium oxide film. これにより、前記PZT膜74A,74BがIrの触媒作用により発生する水素ラジカルにより還元される問題が軽減され、形成される強誘電体キャパシタの水素耐性が向上する。 Thus, the PZT film 74A, 74B is reduced the problem that is reduced by hydrogen radicals generated by the catalytic action of Ir, hydrogen resistance of the ferroelectric capacitor to be formed is improved. なお、前記上部電極76としては、酸化イリジウムの代わりに、Ir,Ru,Rh,Re,Os,Pd、あるいはこれらの導電性酸化物、あるいはSrRuO 3などの導電性酸化物、あるいはこれらの積層体を使うことが可能である。 As the upper electrode 76, in place of iridium oxide, Ir, Ru, Rh, Re , Os, Pd, or their conductive oxides, or a conductive oxide such as SrRuO 3, or a laminate of these it is possible to use. また さらに図14Iの上部電極76では、図示はしないが前記第2の酸化イリジウム膜上に、水素バリア膜および導電性向上膜として、Ir膜が、スパッタ法により、Ar雰囲気中、1Paの圧力下、1.0kWのパワーで50〜100nmの膜厚に堆積されている。 In the upper electrode 76 further Figure 14I of addition, on the although not illustrated second iridium oxide film, as the hydrogen barrier film and conductivity improving film, Ir film by sputtering in an Ar atmosphere under a pressure of 1Pa It is deposited to a thickness of 50~100nm at a power of 1.0 kW. 前記水素バリア膜としては、Ir膜の他にRu膜、Rh膜、Pd膜などを使うことも可能である。 As the hydrogen barrier film, in addition to the Ru film of the Ir film, Rh film, it is also possible to use such as Pd film.

次に、図14Iの工程の後、基板背面洗浄を行い、さらに図14Jの工程において、前記上部電極76上に、TiAlN膜77とシリコン酸化膜78が、それぞれ反応性スパッタ法およびTEOS原料を使ったプラズマCVD法により、ハードマスク層として形成される。 Then, after the figure 14I step performs substrate backside cleaning, in yet Figure 14J step, on the upper electrode 76, TiAlN film 77 and the silicon oxide film 78, using each reactive sputtering and TEOS material the plasma CVD method, is formed as a hard mask layer.

さらに図14Kの工程で前記シリコン酸化膜78がパターニングされ、所望の強誘電体キャパシタC1,C2に対応したハードマスクパターン78A,78Cが形成される。 Further are said patterned silicon oxide film 78 in FIG. 14K step, the desired ferroelectric capacitors C1, C2 hard mask pattern 78A that corresponds to, 78C are formed.

さらに次の図14Lの工程において、前記ハードマスクパターン78A,78Bをマスクに、その下のTiAlN膜77,上部電極層76,PZT膜74,75、下部電極層73、およびAl 23膜が、前記TiAlN膜71が露出するまで、HBr,O 2 ,ArおよびC 48を使ったドライエッチングによりパターニングされ、前記ハードマスクパターン78Aの下に前記強誘電体キャパシタC1に対応して、下部電極層73,PZT膜74A,74B,上部電極層76およびTiAlNマスクパターン77Aを積層した構造が、また前記ハードマスクパターン76Cの下に前記強誘電体キャパシタC2に対応して、下部電極パターン層73,PZT膜74A,74B,上部電極層76およびTiAlNマスクパターン77Cを積層した In addition the process of the next FIG. 14L, the hard mask pattern 78A, a mask 78B, TiAlN film 77 thereunder, the upper electrode layer 76, PZT films 74 and 75, the lower electrode layer 73, and Al 2 O 3 film until said TiAlN film 71 is exposed, HBr, is patterned by dry etching using O 2, Ar and C 4 F 8, in response to the ferroelectric capacitor C1 under the hard mask pattern 78A, a lower electrode layer 73, PZT films 74A, 74B, structure was laminated upper electrode layer 76 and TiAlN mask pattern 77A is also in response to the ferroelectric capacitor C2 under the hard mask pattern 76C, the lower electrode pattern layer 73 and PZT films 74A, 74B, the upper electrode layer 76 and TiAlN mask pattern 77C stacked 構造が得られる。 Structure is obtained.

次に図14Mの工程で、前記ハードマスクパターン78A,78Cがドライエッチングまたはウェットエッチングにより除去され、図14Nの工程において前記強誘電体キャパシタC1,C2をマスクに、前記層間絶縁膜68上のTiN膜70およびその上のTiAlN膜71がドライエッチングにより除去され、前記キャパシタC1、C2の各々において、前記下部電極層73の下に、TiNパターン70AおよびTiAlNパターン71Aを積層した構造が形成される。 Next, in Figure 14M step, the hard mask pattern 78A, 78C are removed by dry etching or wet etching, the mask the ferroelectric capacitors C1, C2 in the step of FIG. 14N, TiN on the interlayer insulating film 68 TiAlN film 71 of film 70 and thereon is removed by dry etching, in each of the capacitors C1, C2, below the lower electrode layer 73, the structure formed by stacking a TiN pattern 70A and TiAlN pattern 71A is formed.

さらに図14Oの工程で、前記図14Mの工程で露出した前記層間絶縁膜68上に、前記強誘電体キャパシタC1およびC2の側壁面および上面を連続して覆うように非常に薄い、膜厚が20nm以下のAl 23膜79が、水素バリア膜としてスパッタ法あるいはALD法により形成され、次いで図14Pの工程で、酸素雰囲気中、550〜750℃、例えば650℃で熱処理を行うことにより、前記強誘電体キャパシタC1,C2中のPZT膜74A,74Bにおいて、図14Nのドライエッチング工程などで生じたダメージを回復させる。 In addition Figure 14O step, the view on the interlayer insulation film 68 exposed at 14M step, very thin so as to cover the sidewall surface and the top surface of the ferroelectric capacitors C1 and C2 in succession, the film thickness following the Al 2 O 3 film 79 20 nm is formed by sputtering or ALD method as a hydrogen barrier film, and then in Figure 14P step, in an oxygen atmosphere, by heat treatment at 550 to 750 ° C., for example 650 ° C., PZT film 74A of the ferroelectric capacitor C1, in C2, in 74B, to recover the damage caused by the dry etching process of FIG. 14N.

さらに図14Qの工程において前記図14OのAl 23膜79上に次のAl 23膜80がMOCVD法により例えば20nmの膜厚に、やはり水素バリア膜として形成され、さらに図14Rの工程において、このようにして形成されたAl 23水素バリア膜79,80を覆うように、シリコン酸化膜よりなる層間絶縁膜81が、TEOSと酸素とヘリウムの混合ガスを原料としたプラズマCVD法により1500nmの膜厚に形成される。 Furthermore the film thickness e.g. 20nm of the the Al 2 O 3 film 79 following the Al 2 O 3 film 80 is the MOCVD method on the view 14O in the step of FIG. 14Q, is also formed as a hydrogen barrier film, yet Figure 14R steps in, as this way cover the Al 2 O 3 hydrogen barrier film 79 and 80 thus formed, interlayer insulating film 81 of a silicon oxide film, a plasma CVD method using a mixed gas of TEOS and oxygen and helium as a raw material It is formed to a thickness of 1500nm by. 図14Rの工程では、このようにして形成された層間絶縁膜81の表面をCMP法により平坦化した後、N 2 Oまたは窒素ガスを用いたプラズマ中で熱処理し、前記層間絶縁膜81中の水分を除去する。 In Figure 14R step, the surface of the interlayer insulating film 81 formed in this way after planarizing by CMP, heat treatment in plasma using N 2 O or nitrogen gas, in the interlayer insulating film 81 to remove the moisture. さらに図14Rの工程では、前記層間絶縁膜81上にAl 23膜82が水素バリア膜として、スパッタまたはMOCVD法により20〜100nmの厚さに形成される。 In yet Figure 14R step, Al 2 O 3 film 82 on the interlayer insulating film 81 as a hydrogen barrier film is formed to a thickness of 20~100nm by sputtering or MOCVD method. 図14Rの工程では前記層間絶縁膜81は、CMP法による平坦化工程の結果、例えば700nmの膜厚を有する。 The interlayer insulating film 81 in FIG. 14R step as a result of a planarization process by CMP, having, for example, 700nm film thickness of.

次に図14Sの工程において前記水素バリア膜82上には、シリコン酸化膜よりなる層間絶縁膜83が、TEOS原料のプラズマCVD法により300〜500nmの膜厚に形成され、図14Tの工程において、前記層間絶縁膜83中に前記強誘電体キャパシタC1の上部電極76Aを露出するビアホール83Aおよび前記強誘電体キャパシタC2の上部電極76Cを露出するビアホール83Cが形成される。 Then on the hydrogen barrier film 82 in the step of FIG. 14S, an interlayer insulating film 83 of a silicon oxide film by plasma CVD of TEOS material is formed to a thickness of 300 to 500 nm, in the step of FIG. 14T, hole 83C exposing the via hole 83A and the upper electrode 76C of the ferroelectric capacitor C2 to expose the upper electrode 76A of the ferroelectric capacitor C1 in the interlayer insulation film 83 is formed.

さらに図14Tの工程では、このようにして形成されたビアホール83Aおよび83Cを介して酸化雰囲気中で熱処理を行い、前記PZT膜74A,75A,および74C,75Cに、かかるビアホール形成工程に伴って生じた酸素欠損を補償する。 In yet Figure 14T step, a heat treatment in an oxidizing atmosphere through the holes 83A and 83C, which are formed in this way, the PZT film 74A, 75A, and 74C, the 75C, occur with the according holes formation process to compensate for the oxygen deficiency.

次いで前記ビアホール83A,83Cの底面および内壁面を、TiNの単層膜よりなるバリアメタル膜84a,84cによりそれぞれ覆い、さらに前記ビアホール83Aをタングステンプラグ84Aにより、また前記ビアホール83Cをタングステンプラグ84Cにより充填する。 Then the via hole 83A, a bottom surface and inner wall surface of the 83C-filled, the barrier metal film 84a made of a single layer film of TiN, respectively covered by further tungsten plug 84A of the via hole 83A by 84c, also the via hole 83C of tungsten plugs 84C to.

さらに前記タングステンプラグ84A,84Cの形成の後、前記層間絶縁膜83中に前記ビアプラグ67Bを露出するビアホール83Bを形成し、これをタングステンビアプラグ84Bで充填する。 Further, the tungsten plugs 84A, after the formation of 84C, to form a via hole 83B exposing the via plug 67B in the interlayer insulation film 83, which is filled with tungsten vias plug 84B. なお前記タングステンビアプラグ84Bは通常のように、Ti/TiN積層構造の密着膜84bを伴っている。 Note the tungsten vias plug 84B is as usual, is accompanied by adhesion film 84b of Ti / TiN laminate structure.

さらに図14Uの工程において、前記層間絶縁膜83上に、前記ビアプラグ84Aに対応してAlCu合金よりなる配線パターン85Aが、Ti/TiN積層構造の密着膜85a,85dに挟持された形で、前記ビアプラグ84Bに対応してAlCu合金よりなる配線パターン85Bが、Ti/TiN積層構造の密着膜85b,85eに挟持された形で、さらに前記ビアプラグ85Cに対応してAlCu合金よりなる配線パターン85Cが、Ti/TiN積層構造の密着膜85c,85fに挟持された形で、形成される。 In addition Figure 14U step, on the interlayer insulating film 83, the corresponding via plugs 84A made of AlCu alloy wiring pattern 85A is adhesion film 85a of Ti / TiN laminate structure, in the form sandwiched 85d, the via plug 84B consisting of AlCu alloy corresponding to the wiring pattern 85B is, the adhesion film 85b of Ti / TiN laminate structure, in the form which is sandwiched 85e, further the via plug 85C made of AlCu alloy corresponding to the wiring pattern 85C, adhesion film 85c of Ti / TiN laminate structure, in the form of sandwiched 85f, is formed.

また前記図14Uの構造上に、必要に応じてさらなる配線層が形成される。 Also on the structure of Figure 14U, further wiring layer is formed as needed.

なお本実施形態において強誘電体膜74A,74BはPZT膜としたが、Laを含むPLZT膜であってもよい。 Note ferroelectric film 74A in the present embodiment, although 74B was PZT film may be a PLZT film including La.

さらに前記強誘電体膜74A,74BはPZT膜に限定されることはなく、Pbを含むABO 3型ペロブスカイト構造を有する強誘電体膜より構成されていればよく、例えば前記A席を占有する金属元素として、Bi,Pb,Ba,Sr,Ca,Na,K、および希土類元素などを含み、前記B席を占有する金属元素として、Ti,Zr,Nb,Ta,W,Mn,Fe,Co,Crなどを含むものであってもよい。 Further, the ferroelectric film 74A, 74B is not limited to PZT film may be composed of a ferroelectric film having a ABO 3 type perovskite structure containing Pb, for example, metal occupying the seat A as the element, Bi, Pb, Ba, Sr, Ca, Na, K, and includes a rare earth element, as the metal element occupying the B seat, Ti, Zr, Nb, Ta, W, Mn, Fe, Co, Cr may be one and the like.

また前記導電性酸素バリア膜71はTiAlN膜に限定されるものではなく、Ir膜あるいはRu膜を使うことも可能である。 Also, the conductive oxygen barrier film 71 is not limited to the TiAlN film, it is also possible to use an Ir film or Ru film.

さらに前記配向制御膜70はTi膜あるいはTiN膜に限定されるものではなく、Pt膜、Ir膜、Re膜、Ru膜、Pd膜、Os膜、あるいはこれらの膜を構成する元素の合金より構成することも可能である。 Further, the alignment control film 70 is not limited to the Ti film or TiN film, Pt film, Ir film, Re film, Ru film, Pd film, composed of Os film or an alloy of elements constituting these films, it is also possible to. また前記配向制御膜70としては、Ti,Al,Ir,Pt,Ru,Pd,Os,Rh,PtOx,IrOx,RuOx,PdOxのいずれかよりなる単層膜または積層膜を使うことが可能である。 As the orientation control layer 70, it is possible to use Ti, Al, Ir, Pt, Ru, Pd, Os, Rh, PtOx, IrOx, RuOx, either become more single-layer film or a laminated film of PdOx .

本実施形態によれば、前記Ir下部電極73表面におけるヒロックによる凹凸構造の発生が効果的に抑制され、前記Ir下部電極73の表面が、PZT膜74Aの成膜直前においてIr(111)面よりなり、それを薄いIr酸化膜73Oが覆っている状態となる。 According to this embodiment, the Ir generation of textured structure hillocks of the lower electrode 73 surface is effectively suppressed, the surface of the Ir bottom electrode 73, the deposition immediately before the PZT film 74A from the Ir (111) plane it becomes it a state of a thin Ir oxide film 73O covers.

その結果、かかるIr酸化膜73O上にPZT膜74Aを成膜した場合、PZT膜74Aは高い割合で所望の(111)配向を有し、その結果、その上に形成されるPZT膜74Bも高い割合で所望の(111)配向を有することになる。 High As a result, when forming a PZT film 74A on such Ir oxide film 73o, the PZT film 74A has the desired (111) orientation at a high rate, as a result, also the PZT film 74B formed thereon It will have the desired (111) orientation in a ratio.

その結果、本実施形態の強誘電体メモリは、優れた電気特性を示す。 As a result, a ferroelectric memory of the present embodiment shows excellent electrical properties. また前記下部電極73の表面モフォロジが向上するため、製造歩留まりも向上する。 Also for improving the surface morphology of the lower electrode 73 is also improved manufacturing yield.

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 Having described preferred embodiments of the present invention, the present invention is not limited to such specific embodiments, but allows various variations and modifications within the gist described in the claims.

本発明の関連技術による強誘電体メモリの構成を示す図である。 It is a diagram illustrating a related art by a ferroelectric memory configuration of the present invention. 本発明の課題を示す図である。 It shows a problem of the present invention. 本発明の第1の実施形態による強誘電体メモリの形成工程を示す図である。 It is a diagram showing a first embodiment of a ferroelectric memory formation process of the present invention. 図3の工程で使われるMOCVD装置の構成を示す図である。 It is a diagram showing a configuration of an MOCVD apparatus used in the step of FIG. 本発明第1の実施形態の原理を説明する図である。 Is a diagram illustrating the principles of the present invention the first embodiment. 本発明第1の実施形態の原理を説明する別の図である。 It is another diagram to explain the principles of the present invention the first embodiment. 本発明第1の実施形態の原理を説明する別の図である。 It is another diagram to explain the principles of the present invention the first embodiment. 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その1)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process; FIG. 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その2)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process; FIG. 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その3)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 3). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その4)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process is a fourth. 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その5)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 5). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その6)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 6). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その7)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 7). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その8)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 8). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その9)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 9). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その10)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 10). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その11)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 11). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その12)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 12). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その13)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 13). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その14)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 14). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その15)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 15). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その16)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 16). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その17)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 17). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その18)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 18). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その19)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 19). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その20)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 20). 本発明第2の実施形態による強誘電体メモリの製造工程を説明する図(その21)である。 Diagram for explaining the present invention the second embodiment according to the ferroelectric memory of the manufacturing process (Part 21).

符号の説明 DESCRIPTION OF SYMBOLS

41 絶縁層 42,70 Ti膜 43,71 TiAlN膜 45,73 下部電極 46,74A 第1のPZT膜 47,74B 第2のPZT膜 48,76 上部電極 61 基板 61A 素子領域 61I 素子分離構造 61a〜61f 拡散領域 62A,62B ゲート絶縁膜 63A,63B ゲート電極 64A,64B ゲートシリサイド層 65,67 SiON膜 66,68,81,83 層間絶縁膜 66A,66B,66C,68A,68C,83A,83B,83C ビアホール 67A〜67C,69A,69C,84A〜84C ビアプラグ 67a,67b,67c,69a,69c,84a,84b,84c 密着膜 78 ハードマスク膜 78A,78B ハードマスクパターン 79,80 Al 23水素バリア膜 85A,85B,85C 配 41 insulating layer 42,70 Ti film 43,71 TiAlN film 45,73 lower electrode 46,74A first PZT film 47,74B second PZT film 48,76 upper electrode 61 substrate 61A device region 61I device isolation structure 61a~ 61f diffusion regions 62A, 62B a gate insulating film 63A, 63B the gate electrode 64A, 64B a gate silicide layer 65, 67 SiON film 66,68,81,83 interlayer insulating film 66A, 66B, 66C, 68A, 68C, 83A, 83B, 83C hole 67A~67C, 69A, 69C, 84A~84C plugs 67a, 67b, 67c, 69a, 69c, 84a, 84b, 84c adhesion film 78 hard mask film 78A, 78B hard mask pattern 79, 80 Al 2 O 3 hydrogen barrier film 85A, 85B, 85C distribution パタ―ン Pattern - down

Claims (6)

  1. 貴金属膜からなる下部電極膜を形成する工程と、 Forming a lower electrode film made of a noble metal film,
    前記貴金属膜が引張応力の状態で、前記下部電極膜の表面を酸化し、貴金属酸化膜を形成する工程と、 In the state of the noble metal film is tensile stress, by oxidizing the surface of the lower electrode film, and forming a noble metal oxide layer,
    前記貴金属酸化膜上に、強誘電体膜を形成する工程と、 On the noble metal oxide layer, forming a ferroelectric film,
    前記強誘電体膜上に上部電極膜を形成する工程と を含むことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device which comprises a step of forming an upper electrode film on the ferroelectric film.
  2. 前記酸化は、550℃以下の温度条件で行われることを特徴とする請求項1に記載の半導体装置の製造方法。 The oxidation method of manufacturing a semiconductor device according to claim 1, characterized in that it is carried out at a temperature of 550 ° C. or less.
  3. 前記貴金属酸化膜を形成する工程は、前記強誘電体膜を形成する工程における温度よりも低いことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 It said step of forming a noble metal oxide film, a method of manufacturing a semiconductor device according to claim 1 or 2, characterized in that lower than the temperature in the step of forming the ferroelectric film.
  4. 前記強誘電体膜を形成する工程は、MOCVD法により行われ、該強誘電体膜を形成する原料に含まれる還元性材料により、前記貴金属酸化膜を還元しながら、該強誘電体膜を形成することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。 The step of forming the ferroelectric film is performed by MOCVD, the reducing material contained in the raw material for forming a ferroelectric film, while reducing the noble metal oxide layer, forming a ferroelectric film the method of manufacturing a semiconductor device according to any one of claims 1 to 3, characterized in that.
  5. 前記貴金属膜は、イリジウム膜であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。 The noble metal film, method of manufacturing a semiconductor device according to claim 1, characterized in that the iridium film.
  6. 貴金属膜からなる下部電極を形成する工程と、 Forming a lower electrode made of a noble metal film,
    第1の温度で、前記下部電極の表面を酸化し、 At a first temperature, oxidizing the surface of the lower electrode,
    前記第1の温度以上の第2の温度で、前記下部電極上に、強誘電体膜を形成する工程と、 In the first temperature or more second temperature, on the lower electrode, and forming a ferroelectric film,
    前記強誘電体膜上に上部電極を形成する工程と を含むことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device which comprises a step of forming an upper electrode on the ferroelectric film.
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