JP2009105137A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。 The present invention generally relates to semiconductor devices, and more particularly to a semiconductor device having a ferroelectric capacitor and a method for manufacturing the same.
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。 A ferroelectric memory is a voltage-driven non-volatile semiconductor memory element, which operates at high speed, has low power consumption, and has preferable characteristics that do not lose stored information even when the power is turned off. Ferroelectric memories are already used in IC cards and portable electronic devices.
図１は、いわゆるスタック型とよばれる強誘電体メモリ装置１０の構成を示す断面図である。 FIG. 1 is a cross-sectional view showing the structure of a so-called stack type ferroelectric memory device 10.
図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。 Referring to FIG. 1, a ferroelectric memory device 10 is a so-called 1T1C type device, in which two memory cell transistors are provided in a bit line in an element region 11A defined by an element isolation region 11I on a silicon substrate 11. Is formed by sharing.
より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。 More specifically, an n-type well is formed as the element region 11A in the silicon substrate 11, and a first MOS transistor having a polysilicon gate electrode 13A and polysilicon are formed on the element region 11A. A second MOS transistor having a gate electrode 13B is formed through gate insulating films 12A and 12B, respectively.
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ−型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。 The further in the silicon substrate 11, the p in correspondence to respective sidewalls of the gate electrode 13A - -type LDD region 11a, and 11b are formed, also in correspondence to respective sidewalls of the gate electrode 13B p - -type LDD regions 11c and 11d are formed. Here, since the first and second MOS transistors are formed in common in the element region 11A, the same p − type diffusion region is shared as the LDD region 11b and the LDD region 11c.
前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。 A silicide layer 14A is formed on the polysilicon gate electrode 13A, and a silicide layer 14B is formed on the polysilicon gate electrode 13B. Further, both side walls of the polysilicon gate electrode 13A and the polysilicon gate are formed. Each side wall insulating film is formed on both side wall surfaces of the electrode 13B.
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ＋型拡散領域より構成されている。 Further, in the silicon substrate 11, p + type diffusion regions 11e and 11f are formed outside the respective side wall insulating films of the gate electrode 13A, and each of the side wall insulating films of the gate electrode 13B is formed. On the outside, p + -type diffusion regions 11g and 11h are formed. However, the diffusion regions 11f and 11g are composed of the same p + -type diffusion region.
さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。 Further, on the silicon substrate 11, the gate electrode 13A including the silicide layer 14A and the sidewall insulating film is covered, and the gate electrode 13B including the silicide layer 14B and the sidewall insulating film is covered. A SiON film 15 is formed, and an interlayer insulating film 16 made of SiO 2 is formed on the SiON film 15. Further, contact holes 16A, 16B, and 16C are formed in the interlayer insulating film 16 so as to expose the diffusion regions 11e, 11f (and hence the diffusion regions 11g) and 11h, respectively, and are formed in the contact holes 16A, 16B, and 16C. The via plugs 17A, 17B, and 17C made of W (tungsten) are formed through the adhesion layers 17a, 17b, and 17c in which the Ti film and the TiN film are stacked.
さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。 Further, on the interlayer insulating film 16, a first ferroelectric capacitor C1 in which a lower electrode 18A, a polycrystalline ferroelectric film 19A, and an upper electrode 20A are stacked in contact with the tungsten plug 17A is also provided. A second ferroelectric capacitor C2 in which a lower electrode 18C, a polycrystalline ferroelectric film 19C, and an upper electrode 20C are stacked is formed in contact with the plug 17C.
さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。 Further, a hydrogen barrier film 21 made of Al 2 O 3 is formed on the interlayer insulating film 16 so as to cover the ferroelectric capacitors C 1 and C 2 , and the next interlayer insulating film 22 is further formed on the hydrogen barrier film 21. Is formed.
さらに前記層間絶縁膜２２中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２２Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｃを露出するコンタクトホール２２Ｃが形成され、前記コンタクトホール２２Ａ〜２２ＣにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。 Further, in the interlayer insulating film 22, a contact hole 22A exposing the upper electrode 20A of the ferroelectric capacitor C1, a contact hole 22B exposing the via plug 17B, and an upper electrode 20C of the ferroelectric capacitor C2 are provided. An exposed contact hole 22C is formed, and tungsten plugs 23A, 23B, and 23C are formed in the contact holes 22A to 22C through adhesion layers 23a, 23b, and 23c in which a Ti film and a TiN film are laminated, respectively.
さらに前記層間絶縁膜２２上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２４Ａ，２４Ｂ，２４Ｃが形成されている。 Further, Al wiring patterns 24A, 24B, and 24C are formed on the interlayer insulating film 22 with a barrier metal film having a Ti / TiN laminated structure corresponding to the tungsten plugs 23A, 23B, and 23C, respectively. .
強誘電体メモリでは従来、前記多結晶強誘電体膜１９Ａ，１９Ｃとして、チタン酸ジルコン酸鉛（ＰＺＴ）や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）、Ｂｉ4Ｔｉ3Ｏ9，（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12，ＢｉＦｅＯ3などのビスマス層状構造化合物などが使われている。
ところで、図１のような強誘電体メモリでは、強誘電体キャパシタ絶縁膜となる多結晶強誘電体膜１９Ａ，１９Ｃの結晶配向が非常に重要である。ＰＺＴなどの強誘電体は正方晶系のペロブスカイト構造を有し、ＴｉやＺｒなどの金属原子がペロブスカイト構造中でｃ軸方向に変位することで強誘電性が発現する。そこで、図１の強誘電体メモリ１０のように、強誘電体膜を上下電極間に挟持した構成の強誘電体キャパシタでは、電界方向が強誘電体のｃ軸方向に平行になるように強誘電体膜は（００１）配向を有するのが理想的で、前記強誘電体膜が（１００）配向を有する場合には、強誘電性は発現しない。 By the way, in the ferroelectric memory as shown in FIG. 1, the crystal orientation of the polycrystalline ferroelectric films 19A and 19C to be the ferroelectric capacitor insulating film is very important. Ferroelectric materials such as PZT have a tetragonal perovskite structure, and ferroelectric properties are manifested when metal atoms such as Ti and Zr are displaced in the c-axis direction in the perovskite structure. Therefore, in a ferroelectric capacitor having a configuration in which a ferroelectric film is sandwiched between upper and lower electrodes, as in the ferroelectric memory 10 of FIG. 1, the electric field direction is strong so that it is parallel to the c-axis direction of the ferroelectric. Ideally, the dielectric film has a (001) orientation. When the ferroelectric film has a (100) orientation, ferroelectricity does not appear.
しかし、ペロブスカイト膜では、正方晶系とは言っても、ｃ軸とａ軸の差はそれほど大きくなく、このため通常の製法で形成したＰＺＴ膜では、（００１）配向した結晶粒と（１００）配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜１９Ａ，１９Ｃを、全体として（１１１）配向膜として形成し、配向方位を<１１１>方向にそろえることで、大きなスイッチング電荷量ＱSWを確保することが行われている。 However, in the perovskite film, the difference between the c-axis and the a-axis is not so large even though it is tetragonal. Therefore, in the PZT film formed by a normal manufacturing method, the (001) -oriented crystal grains and (100) Considering that almost the same number of oriented crystal grains are generated and those with other orientations are also generated, the proportion of crystals that actually contribute to the operation of the ferroelectric capacitor was small. Under such circumstances, conventionally, in the technical field of ferroelectric memory, the ferroelectric films 19A and 19C are formed as a (111) orientation film as a whole, and the orientation direction is aligned in the <111> direction. The switching charge amount QSW is ensured.
このような事情で強誘電体メモリでは、強誘電体キャパシタの下部電極としてＰｔ膜を自己配向Ｔｉ膜などの配向制御膜上に、ＴｉＡｌＮ膜などの導電性酸素拡散バリア膜を介して（１１１）配向で形成し、その上にＰＺＴなどの強誘電体膜を（１１１）配向で形成している。ここで自己配向Ｔｉ膜は、（００２）配向を示す。また前記ＴｉＡｌＮ酸素拡散バリア膜は、強誘電体膜中の酸素がＷプラグ中に侵入するのを抑制する。 Under these circumstances, in a ferroelectric memory, a Pt film as a lower electrode of a ferroelectric capacitor is placed on an orientation control film such as a self-orientation Ti film via a conductive oxygen diffusion barrier film such as a TiAlN film (111). A ferroelectric film such as PZT is formed on the (111) orientation. Here, the self-oriented Ti film exhibits a (002) orientation. Further, the TiAlN oxygen diffusion barrier film suppresses oxygen in the ferroelectric film from entering the W plug.
従来、強誘電体メモリにおいてはこのような多結晶強誘電体膜１９Ａ，１９Ｃがスパッタ法あるいはゾルゲル法で形成されていたが、このような強誘電体メモリにおいても微細化および集積密度を向上させる要請が課せられており、このため強誘電体膜をステップカバレッジに優れたＭＯＣＶＤ法により形成する試みがなされている。 Conventionally, in the ferroelectric memory, such polycrystalline ferroelectric films 19A and 19C are formed by the sputtering method or the sol-gel method. However, in such a ferroelectric memory, the miniaturization and the integration density are improved. For this reason, attempts have been made to form a ferroelectric film by the MOCVD method having excellent step coverage.
ところがＭＯＣＶＤ法では、強い（１１１）配向を示す白金（Ｐｔ）やイリジウム（Ｉｒ）を下部電極１８Ａ，１８Ｃに用いて、その上に単純にＰＺＴ膜などの多結晶強誘電体膜を成膜しても、前記多結晶強誘電体膜１９Ａ，１９Ｃにおいて所望の（１１１）配向を得ることが出来ない。 However, in MOCVD, platinum (Pt) or iridium (Ir) having a strong (111) orientation is used for the lower electrodes 18A and 18C, and a polycrystalline ferroelectric film such as a PZT film is simply formed thereon. However, the desired (111) orientation cannot be obtained in the polycrystalline ferroelectric films 19A and 19C.
ＭＯＣＶＤ法でＰＺＴなどの強誘電体膜を成膜する場合、少なくとも原料の分解温度以上の温度への加熱が必要であるため、一般的に高温で成膜がなされ、またこれに伴い、形成された強誘電体が成膜と同時に結晶化されるが、図１の構成においてＰｔ膜を下部電極１８Ａ，１８Ｃに用いた場合には、ＭＯＣＶＤ工程での熱により、下部電極１８Ａ，１８Ｃ中のＰｔと特にＰＺＴ膜１９Ａ，１９Ｃ中のＰｂが反応し、下部電極１８Ａ，１８Ｃ表面のモフォロジが悪化し、前記多結晶強誘電体膜１９Ａ，１９Ｃの（１１１）配向が妨げられる。 When a ferroelectric film such as PZT is formed by the MOCVD method, it is necessary to heat to a temperature at least higher than the decomposition temperature of the raw material. Therefore, the film is generally formed at a high temperature and is formed accordingly. 1 is crystallized at the same time as the film is formed, but when the Pt film is used for the lower electrodes 18A and 18C in the configuration of FIG. 1, the Pt in the lower electrodes 18A and 18C is heated by the heat in the MOCVD process. In particular, Pb in the PZT films 19A and 19C reacts to deteriorate the morphology of the surfaces of the lower electrodes 18A and 18C, thereby preventing the (111) orientation of the polycrystalline ferroelectric films 19A and 19C.
また、前記図１の構成において、上記の問題を回避するためＩｒ膜を下部電極１８Ａ，１８Ｃとして用いた場合には、Ｐｔ膜を使った場合に比べ下部電極１８Ａあるいは１８Ｃと多結晶強誘電体膜１９Ａあるいは１９Ｃとの界面での反応は抑制されるが、酸化剤として酸素ガス等を成膜チャンバーに導入するため、下部電極１８Ａ，１８Ｃを構成するＩｒ膜の表面が酸化してしまい、多結晶強誘電体膜１９Ａ，１９Ｃは、せっかくのＩｒ膜１９Ａ，１９Ｃ（１１１）配向を引き継ぐことが出来ない。そこで、特許文献１では、初期層(シード層)を用いて、Ｉｒ膜よりなる下部電極１８Ａ，１８Ｃ上にＭＯＣＶＤ法でＰＺＴ膜を成膜する際に、低い酸素分圧ないし酸素濃度を使い、前記シード層を優先的に（１１１）配向させている。かかるシード層を形成した後、ＰＺＴ膜１９Ａ，１９Ｃの主要部が、前記シード層の（１１１）配向を引き継いで、高い酸素分圧下、大きな成膜速度で成膜される。 In the configuration shown in FIG. 1, when the Ir film is used as the lower electrodes 18A and 18C in order to avoid the above-described problem, the lower electrode 18A or 18C and the polycrystalline ferroelectric substance are compared with the case where the Pt film is used. Although the reaction at the interface with the film 19A or 19C is suppressed, since oxygen gas or the like is introduced into the film forming chamber as an oxidant, the surface of the Ir film constituting the lower electrodes 18A and 18C is oxidized, resulting in many The crystal ferroelectric films 19A and 19C cannot inherit the preferential Ir films 19A and 19C (111) orientation. Therefore, in Patent Document 1, when the PZT film is formed by the MOCVD method on the lower electrodes 18A and 18C made of the Ir film using the initial layer (seed layer), a low oxygen partial pressure or oxygen concentration is used. The seed layer is preferentially (111) oriented. After the seed layer is formed, the main parts of the PZT films 19A and 19C take over the (111) orientation of the seed layer and are formed at a high film formation speed under a high oxygen partial pressure.
これにより、得られる強誘電体キャパシタＣ１，Ｃ２の電気特性は大きく改善したものの、膜中のＰＺＴ膜１９Ａ，１９Ｃの配向性は、前記ＰＺＴ膜１９Ａ，１９Ｃをスパッタ法により形成した場合に比べまだ低く、また、ＭＯＣＶＤ法では、堆積しながら下部電極上に結晶膜を堆積していくため、（１１１）面の結晶成長速度とそれ以外の結晶面の成長速度が異なり、結果的に表面モフォロジが悪化する問題を有している。 As a result, although the electrical characteristics of the obtained ferroelectric capacitors C1 and C2 are greatly improved, the orientation of the PZT films 19A and 19C in the film is still higher than when the PZT films 19A and 19C are formed by sputtering. In addition, since the MOCVD method deposits a crystal film on the lower electrode while depositing, the crystal growth rate of the (111) plane differs from the growth rate of the other crystal planes, resulting in a surface morphology. Has a worsening problem.
本発明の発明者は、かかるＰＺＴ膜１９Ａ，１９Ｃの表面モフォロジの劣化の一原因が、その下のＩｒ下部電極１８Ａ，１８Ｃの表面モフォロジの劣化にあることを見いだした。 The inventor of the present invention has found that the deterioration of the surface morphology of the PZT films 19A and 19C is due to the deterioration of the surface morphology of the Ir lower electrodes 18A and 18C therebelow.
図２は、このような、ＭＯＣＶＤ法によりＰＺＴシード層を形成する直前のＩｒ下部電極層の表面モフォロジを示す光学顕微鏡像である。図２は、後で説明する本発明の比較例に相当する。 FIG. 2 is an optical microscope image showing the surface morphology of the Ir lower electrode layer immediately before the PZT seed layer is formed by the MOCVD method. FIG. 2 corresponds to a comparative example of the present invention described later.
後で説明するように、Ｉｒ下部電極層表面には、前記（１１１）配向のＰＺＴシード層を形成するに先だって、酸化雰囲気中での酸化処理により、薄い酸化イリジウム層が形成される必要があるが、図２を参照するに、前記Ｉｒ下部電極層表面には、このような酸化処理の結果、酸化イリジウムよりなる数多くの突起構造が見られるのがわかる。 As will be described later, a thin iridium oxide layer needs to be formed on the surface of the Ir lower electrode layer by oxidation in an oxidizing atmosphere prior to the formation of the (111) -oriented PZT seed layer. However, referring to FIG. 2, it can be seen that many protrusion structures made of iridium oxide are observed on the surface of the Ir lower electrode layer as a result of such an oxidation treatment.
そこで、このような突起構造を有するＩｒ下部電極層上にＰＺＴシード層を形成しても、所望の（１１１）配向は得られず、例えば図１の構成の不揮発性半導体メモリにおいて、前記多結晶強誘電体膜１９Ａ，１９Ｃの（１１１）配向率が低下してしまう問題が生じる。 Therefore, even if the PZT seed layer is formed on the Ir lower electrode layer having such a protruding structure, the desired (111) orientation cannot be obtained. For example, in the nonvolatile semiconductor memory having the configuration shown in FIG. There arises a problem that the (111) orientation ratio of the ferroelectric films 19A and 19C is lowered.
一の側面によれば本発明は、貴金属膜からなる下部電極膜を形成する工程と、前記貴金属膜が引張応力の状態で、前記下部電極膜の表面を酸化し、貴金属酸化膜を形成する工程と、前記貴金属酸化膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。 According to one aspect, the present invention provides a step of forming a lower electrode film made of a noble metal film, and a step of oxidizing the surface of the lower electrode film to form a noble metal oxide film while the noble metal film is in a tensile stress state. And a process for forming a ferroelectric film on the noble metal oxide film, and a process for forming an upper electrode on the ferroelectric film.
他の側面によれば本発明は、貴金属膜からなる下部電極膜を形成する工程と、第１の温度で、前記下部電極膜の表面を酸化し、前記第１の温度以上の第２の温度で、前記下部電極膜上に、強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極膜を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。 According to another aspect, the present invention provides a step of forming a lower electrode film made of a noble metal film, a surface of the lower electrode film is oxidized at a first temperature, and a second temperature equal to or higher than the first temperature. And providing a method of manufacturing a semiconductor device, comprising: forming a ferroelectric film on the lower electrode film; and forming an upper electrode film on the ferroelectric film.
本発明によれば、前記下部電極膜表面の酸化処理を、前記下部電極膜を構成する貴金属膜が引張応力を有する状態において実行することにより、前記下部電極膜表面への突起構造の形成を抑制することができ、前記下部電極膜表面に形成される強誘電体膜の（１１１）配向率を向上させることが可能となる。 According to the present invention, the formation of the protrusion structure on the surface of the lower electrode film is suppressed by performing the oxidation treatment on the surface of the lower electrode film in a state where the noble metal film constituting the lower electrode film has a tensile stress. It is possible to improve the (111) orientation ratio of the ferroelectric film formed on the surface of the lower electrode film.
［第１の実施形態］
以下、図３（Ａ）〜（Ｅ）を参照しながら、本発明の発明者が行ったＭＯＣＶＤ法による強誘電体キャパシタの作製実験を、本発明の第１の実施形態による強電体キャパシタの製造工程として、説明する。
[First Embodiment]
Hereinafter, referring to FIGS. 3A to 3E, an experiment of manufacturing a ferroelectric capacitor by the MOCVD method performed by the inventor of the present invention will be described, and the manufacturing of the ferroelectric capacitor according to the first embodiment of the present invention will be described. The process will be described.
図３（Ａ）を参照するに、図示しないシリコン基板を覆うシリコン酸化膜４１上には、（００２）配向を有するＴｉ膜４２が配向制御膜としてスパッタ法により形成されており、前記配向制御膜４２上には、ＴｉＡｌＮ膜４３が、導電性酸素拡散バリア膜として、反応性スパッタ法により形成されている。なお前記シリコン酸化膜４１は、その表面にＡｌ2Ｏ3膜を担持していてもよい。以下では図３（Ａ）の構造を、前記シリコン基板も含めて、「基板」と称することにする。 Referring to FIG. 3A, a Ti film 42 having (002) orientation is formed by sputtering as an orientation control film on a silicon oxide film 41 covering a silicon substrate (not shown). On the surface 42, a TiAlN film 43 is formed as a conductive oxygen diffusion barrier film by a reactive sputtering method. The silicon oxide film 41 may carry an Al 2 O 3 film on its surface. Hereinafter, the structure of FIG. 3A including the silicon substrate is referred to as a “substrate”.
例えば前記Ｔｉ膜４２は、ＤＣスパッタ装置中において被処理基板とターゲット間の距離を６０ｍｍに設定し、圧力が０．１５ＰａのＡｒ雰囲気中、２０℃の基板温度で２．６ｋＷのスパッタパワーを５秒間供給することにより形成される。また前記ＴｉＡｌＮ膜４３は、同じＤＣスパッタ装置中、ＴｉおよびＡｌの合金ターゲットを使い、圧力が２５３．３ＰａのＡｒ／Ｎ2雰囲気中、Ａｒガスを４０ｓｃｃｍ、窒素ガスを１０ｓｃｃｍの流量で供給しながら４００℃の基板温度で、１．０ｋＷのスパッタパワーを供給することにより、１００ｎｍの膜厚に形成される。 For example, the Ti film 42 has a sputtering power of 2.6 kW at a substrate temperature of 20 ° C. in an Ar atmosphere having a pressure of 0.15 Pa in a DC sputtering apparatus with a distance between the substrate to be processed and the target set to 60 mm. It is formed by supplying for 2 seconds. The TiAlN film 43 uses Ti and Al alloy targets in the same DC sputtering apparatus and supplies Ar gas at a flow rate of 40 sccm and nitrogen gas at a flow rate of 10 sccm in an Ar / N 2 atmosphere at a pressure of 253.3 Pa. The film is formed to a thickness of 100 nm by supplying a sputtering power of 1.0 kW at a substrate temperature of 400 ° C.
前記Ｔｉ膜４２は、成膜後、一度窒化させるのが好ましい。Ｔｉ膜４２をこのように窒化させることにより、後で行われる強誘電体膜の回復熱処理の際に、膜側面からのＴｉの酸化を抑制することができる。例えばかかる窒化処理を窒素雰囲気中、温度が６５０℃の急速熱処理で６０秒間行うことにより、前記（００２）配向を有するＴｉ膜４２から（１１１）配向のＴｉＮ下地導電膜４２Ｎが得られる。 The Ti film 42 is preferably nitrided once after film formation. By nitriding the Ti film 42 in this way, oxidation of Ti from the side surface of the film can be suppressed during the subsequent recovery heat treatment of the ferroelectric film. For example, the nitriding treatment is performed in a nitrogen atmosphere by a rapid heat treatment at a temperature of 650 ° C. for 60 seconds, whereby the (111) -oriented TiN base conductive film 42N is obtained from the (002) -oriented Ti film 42.
次に図３（Ｂ）の工程において、前記ＴｉＡｌＮ膜４３上に、厚さが約１００ｎｍのＩｒ膜よりなる下部電極膜４５が、例えば圧力が０．２ＰａのＡｒ雰囲気中、５５０℃の基板温度で０．５ｋＷのスパッタパワーを投入するスパッタ法により形成される。このようにして形成されたＩｒ下部電極膜４５は（１１１）配向を有する。 Next, in the step of FIG. 3B, a lower electrode film 45 made of an Ir film having a thickness of about 100 nm is formed on the TiAlN film 43 at a substrate temperature of 550 ° C. in an Ar atmosphere with a pressure of 0.2 Pa, for example. And formed by a sputtering method in which a sputtering power of 0.5 kW is applied. The Ir lower electrode film 45 thus formed has a (111) orientation.
さらに図３（Ｂ）の構造は、Ａｒ雰囲気中、６５０℃の温度で６０秒間の急速熱処理を行われ、前記Ｉｒ膜４５の結晶性が改善され、さらに前記Ｉｒ膜４５とその下のＴｉＡｌＮ膜との間の密着性が改善される。 Further, the structure of FIG. 3B is subjected to rapid heat treatment at a temperature of 650 ° C. for 60 seconds in an Ar atmosphere to improve the crystallinity of the Ir film 45. Further, the Ir film 45 and the TiAlN film below the Ir film 45 are improved. The adhesion between the two is improved.
次に図３（Ｃ）の工程において、前記下部電極膜４５を構成するＩｒ膜の表面が、例えば５３３Ｐａの圧力下、酸素ガスを例えば２０００ＳＣＣＭの流量で供給する酸化雰囲気中で酸化処理され、前記下部電極４５の表面に薄いＩｒ酸化膜４５Ｏが２〜１５ｎｍ程度の膜厚に形成される。次に図３（Ｄ）の工程において、前記下部電極膜４５上に、ＭＯＣＶＤ法により、第１のＰＺＴ膜４６がシード層として、約１〜１０ｎｍ、好ましくは５ｎｍ程度の膜厚に形成される。 Next, in the step of FIG. 3C, the surface of the Ir film constituting the lower electrode film 45 is oxidized in an oxidizing atmosphere supplying oxygen gas at a flow rate of 2000 SCCM, for example, under a pressure of 533 Pa, for example. A thin Ir oxide film 45O is formed on the surface of the lower electrode 45 to a thickness of about 2 to 15 nm. Next, in the step of FIG. 3D, a first PZT film 46 is formed as a seed layer on the lower electrode film 45 as a seed layer to a thickness of about 1 to 10 nm, preferably about 5 nm, by MOCVD. .
図４は、図３（Ｃ），（Ｄ）の工程で使われるダウンフロー型のＭＯＣＶＤ装置１の概略的構成を示す。 FIG. 4 shows a schematic configuration of the downflow type MOCVD apparatus 1 used in the steps of FIGS.
図４を参照するに、ＭＯＣＶＤ装置１はポンプ２Ａを含む排気ライン２により排気される処理容器１Ａを含み、前記処理容器１Ａ中には前記図３（Ｂ）の状態の基板４１を被処理基板Ｗとして保持する基板保持台１Ｂが設けられている。前記基板保持台１Ｂは、図示はしないがその上の被処理基板Ｗを加熱する加熱手段を含んでいる。 Referring to FIG. 4, the MOCVD apparatus 1 includes a processing container 1A exhausted by an exhaust line 2 including a pump 2A, and the substrate 41 in the state of FIG. 3B is included in the processing container 1A. A substrate holder 1B for holding as W is provided. Although not shown, the substrate holder 1B includes a heating unit that heats the substrate W to be processed.
さらに前記処理容器１Ａ中には前記基板保持台１Ｂ上の被処理基板Ｗに対面してシャワーヘッド１Ｃが設けられ、前記シャワーヘッド１Ｃには、酸素ガスとＰＺＴの各構成元素を含む原料ガスが供給され、前記各種原料ガスを前記処理容器中に放出することにより、前記図３（Ｃ）のＩｒ膜の酸化、あるいは前記図３（Ｄ）のＰＺＴ膜４６の成膜がなされる。勿論、前記図３（Ｃ）のＩｒ膜の酸化工程では、前記シャワーヘッド１Ｃからは酸素ガスだけが供給される。 Further, a shower head 1C is provided in the processing container 1A so as to face the substrate W to be processed on the substrate holding table 1B, and a raw material gas containing each constituent element of oxygen gas and PZT is provided in the shower head 1C. By supplying the various source gases into the processing container, the Ir film in FIG. 3C is oxidized or the PZT film 46 in FIG. 3D is formed. Of course, in the oxidation process of the Ir film in FIG. 3C, only the oxygen gas is supplied from the shower head 1C.
前記図４のＭＯＣＶＤ装置１では、Ｐｂ，Ｚｒ，Ｔｉの有機金属原料を有機溶媒中に溶解された液体状態で供給され、これを気化してそれぞれの気相原料を形成し、形成された気相原料をＡｒキャリアガスとともに前記シャワーヘッド１Ｃにライン４を介して供給する気化器３が設けられている。また前記気化器３での気相原料の発生を安定化するため、前記ライン４には切換バルブ４Ａが設けられ、前記処理容器１Ａに前記気相原料を供給しない場合には、前記気相原料は前記切換バルブ４Ａからプリフローライン４Ｂを介して前記排気ライン２に捨てられる。 In the MOCVD apparatus 1 shown in FIG. 4, organometallic raw materials of Pb, Zr, and Ti are supplied in a liquid state dissolved in an organic solvent, and vaporized to form respective vapor phase raw materials. A vaporizer 3 is provided for supplying the phase raw material together with the Ar carrier gas to the shower head 1C via a line 4. Further, in order to stabilize the generation of the gas phase raw material in the vaporizer 3, the line 4 is provided with a switching valve 4A, and when the gas phase raw material is not supplied to the processing vessel 1A, the gas phase raw material is provided. Is discarded from the switching valve 4A to the exhaust line 2 via the preflow line 4B.
より具体的には、Ｐｂの原料としてＰｂ（ＤＰＭ）2を使い、Ｚｒの原料としてＺｒ（ｄｍｈｄ）4を使い、Ｔｉの原料としてＴｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2やＴｉ（Ｏ−ｉＰｒ）2（ＤＭＨＤ）2を使い、これらの原料を酢酸ブチルやＴＨＦ（テトラヒドロフラン）などの溶媒により、いずれも０．１〜０．３ｍｏｌ／ｌの濃度に溶解し、Ｐｂ，Ｚｒ，Ｔｉの液体原料を形成する。 More specifically, Pb (DPM) 2 is used as the Pb raw material, Zr (dmhd) 4 is used as the Zr raw material, and Ti (O—iPr) 2 (DPM) 2 or Ti (O—) is used as the Ti raw material. iPr) 2 (DMHD) 2 is used, and these raw materials are dissolved in a concentration of 0.1 to 0.3 mol / l with a solvent such as butyl acetate or THF (tetrahydrofuran) to obtain a liquid of Pb, Zr, Ti. Form raw materials.
さらに、このようにして形成した液体原料は、気化器３にて気化されてＰｂ，Ｚｒ，Ｔｉの気相原料が形成され、これらがＡｒキャリアガスおよび酸素ガスとともに前記シャワーヘッド１Ｃを介して前記処理容器１Ａに供給され、前記ＰＺＴ膜４６の成膜がなされる。 Further, the liquid raw material thus formed is vaporized in the vaporizer 3 to form a vapor phase raw material of Pb, Zr, Ti, and these together with the Ar carrier gas and the oxygen gas through the shower head 1C. The PZT film 46 is formed by being supplied to the processing container 1A.
その際、本実施形態では先にも説明したが図３（Ｃ）の工程において、最初に前記処理容器１Ａ中に被処理基板Ｗ、すなわち図３（Ｂ）の状態の基板４１を導入し、酸素ガスだけを５３３Ｐａの圧力下、２０００ＳＣＣＭの流量で導入し、前記Ｉｒ酸化膜４５Ｏを前記Ｉｒ下部電極膜４５の表面に形成する。この状態で前記被処理基板Ｗの温度を所定の成膜温度、例えば約６２０℃の温度まで昇温させる。その際の酸素ガスの供給タイミングについて、後で詳細に説明する。 At this time, as described above in the present embodiment, in the process of FIG. 3C, first, the substrate to be processed W, that is, the substrate 41 in the state of FIG. Only oxygen gas is introduced at a flow rate of 2000 SCCM under a pressure of 533 Pa, and the Ir oxide film 45O is formed on the surface of the Ir lower electrode film 45. In this state, the temperature of the substrate W to be processed is raised to a predetermined film forming temperature, for example, about 620 ° C. The oxygen gas supply timing at that time will be described in detail later.
前記図３（Ｃ）の工程で前記基板４１の基板温度が上昇している間は、前記各気相原料は前記バルブ４Ａから前記プリフローライン４Ｂを介して排気ライン２へと捨てられているが、その後、図３（Ｄ）の工程において前記バルブ４Ａが切り替えられ、それまでプリフローライン４Ｂを介して排気ライン２へと捨てていた前記Ｐｂ，Ｚｒ，Ｔｉの各気相原料を前記シャワーヘッド１Ｃへと供給し、前記処理容器１Ａに導入する。これにより、前記処理容器１Ａ中において前記被処理基板Ｗ上に、前記ＰＺＴ膜４６が、５３３Ｐａの圧力下、６２０℃の温度で成膜される。 While the substrate temperature of the substrate 41 is rising in the step of FIG. 3C, the respective vapor phase materials are discarded from the valve 4A to the exhaust line 2 through the preflow line 4B. Thereafter, the valve 4A is switched in the step of FIG. 3D, and the Pb, Zr, Ti vapor phase raw materials that have been discarded up to the exhaust line 2 through the preflow line 4B are used as the shower. It is supplied to the head 1C and introduced into the processing container 1A. As a result, the PZT film 46 is formed at a temperature of 620 ° C. under a pressure of 533 Pa on the substrate W to be processed in the processing container 1A.
その際、図３（Ｄ）の工程では、前記処理容器１Ａ中に供給される酸素ガス流量を、成膜前の２０００ＳＣＣＭから６２５ＳＣＣＭまで減少させ、前記ＰＺＴ膜４６の成膜を、低い酸素分圧において行う。またその際に、本実施形態では後で詳細に説明するように、前記ＰＺＴ膜４６の成膜速度を約０．５Å／秒以下、例えば約０．５Å／秒、あるいは約０．２Å／秒に設定する。 At that time, in the step of FIG. 3D, the flow rate of oxygen gas supplied into the processing container 1A is decreased from 2000 SCCM before film formation to 625 SCCM, and the film formation of the PZT film 46 is performed at a low oxygen partial pressure. To do. At this time, in this embodiment, as will be described in detail later, the deposition rate of the PZT film 46 is set to about 0.5 Å / second or less, for example, about 0.5 Å / second, or about 0.2 Å / second. Set to.
図４のＭＯＣＶＤ装置１の構成は公知であり、さらなる説明は省略する。 The configuration of the MOCVD apparatus 1 in FIG. 4 is well known, and further description is omitted.
このように図３（Ｄ）の工程に先立って、図３（Ｃ）の工程において既に（１１１）配向したＩｒ下部電極膜４５の表面を酸化処理してＩｒ酸化膜４５Ｏを形成するのは、（１１１）配向したＩｒ下部電極膜４５上に直接にＰＺＴ膜４６を成膜すると、得られるＰＺＴ膜４５の配向が制御できず、（１００）配向やランダム配向が生じるためである。 Thus, prior to the step of FIG. 3D, the surface of the Ir lower electrode film 45 that has already been (111) oriented in the step of FIG. 3C is oxidized to form the Ir oxide film 45O. This is because when the PZT film 46 is formed directly on the (111) oriented Ir lower electrode film 45, the orientation of the obtained PZT film 45 cannot be controlled, and (100) orientation or random orientation occurs.
この原因は完全には理解されていないが、以下のようなメカニズムが考えられる。 The cause of this is not fully understood, but the following mechanisms are possible.
まず（１１１）配向したＩｒ膜表面に、前記有機金属気相原料および酸素を供給して直接にＰＺＴ膜を成膜した場合、ＰＺＴ成膜時の酸素濃度が高いとＩｒ膜表面において、ＰＺＴの核生成と同時に酸化が生じ、形成された厚い酸化イリジウム膜ＩｒＯｘのためＰＺＴ膜４６はＩｒ膜４５の（１１１）配向を引き継げなくなる。またＰＺＴ成膜時の酸素濃度を低くした場合には、Ｉｒ膜４５表面の酸化は防げるものの、酸素の不足により所望のＰＺＴ膜４６が得られず、パイロクロア相（酸素が欠損したＰｂ，Ｚｒ，Ｔｉ化合物）などの異相が形成されてしまい、やはり前記Ｉｒ膜４５の（１１１）配向が引き継げなくなる。 First, when the PZT film is formed directly by supplying the organometallic vapor phase raw material and oxygen to the (111) oriented Ir film surface, if the oxygen concentration during PZT film formation is high, Oxidation occurs simultaneously with the nucleation, and the PZT film 46 cannot take over the (111) orientation of the Ir film 45 because of the formed thick iridium oxide film IrOx. Further, when the oxygen concentration at the time of PZT film formation is lowered, oxidation of the surface of the Ir film 45 can be prevented, but the desired PZT film 46 cannot be obtained due to the lack of oxygen, and the pyrochlore phase (Pb, Zr, A heterogeneous phase such as a Ti compound is formed, and the (111) orientation of the Ir film 45 cannot be inherited.
これに対し、前記Ｉｒ下部電極膜４５の表面を酸化処理して前記Ｉｒ酸化膜４５Ｏを形成した場合、ＰＺＴ膜４６の成膜を高い酸素濃度で行うと、やはりＩｒ酸化膜４５ＯがＩｒ下部電極膜４５とＰＺＴ膜４６の間に残留し、前記ＰＺＴ膜４６の（１１１）配向が妨げられてしまう。しかし、ＰＺＴ膜４６の成膜を還元性の強い、あるいは低い酸素濃度条件で行うと、前記Ｉｒ下部電極膜４５表面に形成されている薄いＩｒ酸化膜４５Ｏから放出された酸素がＰＺＴ膜４６に補給され、膜４６がペロブスカイト構造を維持すると同時に前記Ｉｒ下部電極膜４５とＰＺＴ膜４６との界面はＩｒの（１１１）配向面となり、その結果、ＰＺＴ膜４６が（１１１）配向する。 On the other hand, when the surface of the Ir lower electrode film 45 is oxidized to form the Ir oxide film 45O, if the PZT film 46 is formed at a high oxygen concentration, the Ir oxide film 45O is also formed into the Ir lower electrode. It remains between the film 45 and the PZT film 46 and the (111) orientation of the PZT film 46 is hindered. However, when the PZT film 46 is formed under a highly reducing or low oxygen concentration condition, oxygen released from the thin Ir oxide film 45O formed on the surface of the Ir lower electrode film 45 is transferred to the PZT film 46. At the same time, the film 46 maintains the perovskite structure, and at the same time, the interface between the Ir lower electrode film 45 and the PZT film 46 becomes the (111) orientation plane of Ir. As a result, the PZT film 46 is (111) oriented.
このメカニズムでは、図３（Ｄ）に示すように、前記Ｉｒ酸化膜４５Ｏは、前記ＰＺＴ膜４６の形成後は、理想的には全て消滅する。 With this mechanism, as shown in FIG. 3D, the Ir oxide film 45O ideally disappears after the PZT film 46 is formed.
次に、図３（Ｅ）の工程において、前記第１の強誘電体膜４６上に第２の強誘電体膜４７が、前記図４のＭＯＣＶＤ装置１を使ったＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、ただし酸素ガス流量を２０００ＳＣＣＭに増加して形成される。また図３（Ｅ）の工程では、前記ＰＺＴ膜４７の成膜速度には制限がなく、前記ＰＺＴ膜４７は例えば１Å／秒以上の成膜速度で、８０ｎｍ以上、例えば９５ｎｍ程度の膜厚に形成することができる。前記ＰＺＴ膜４７は、その下のシード層、すなわち前記ＰＺＴ膜４６の配向を受け継ぎ、同じ配向で成長する。すなわち、ＰＺＴ膜４６が（１１１）配向していた場合、ＰＺＴ膜４７も（１１１）配向を有する。 Next, in the step of FIG. 3E, the second ferroelectric film 47 is formed on the first ferroelectric film 46 by the MOCVD method using the MOCVD apparatus 1 of FIG. The film is formed at a film forming temperature of 620 ° C., except that the oxygen gas flow rate is increased to 2000 SCCM. In the step of FIG. 3E, there is no limitation on the deposition rate of the PZT film 47, and the PZT film 47 has a deposition rate of, for example, 1 mm / second or more and a thickness of about 80 nm or more, for example, about 95 nm. Can be formed. The PZT film 47 inherits the orientation of the underlying seed layer, that is, the PZT film 46, and grows in the same orientation. That is, when the PZT film 46 has a (111) orientation, the PZT film 47 also has a (111) orientation.
以下の表１に、前記ＰＺＴ膜４６、４７の成膜レシピの例をまとめて示す。 Table 1 below collectively shows examples of film forming recipes for the PZT films 46 and 47.
より具体的に説明すると、前記図３（Ｅ）の工程の後、前記ＰＺＴ膜４７上には、最初に厚さが５０ｎｍのＩｒＯｘ膜がスパッタ法により、例えば３００℃の基板温度でＡｒガスおよび酸素ガスを、それぞれ１２０ｓｃｃｍおよび８０ｓｃｃｍの流量で供給し、１〜２ｋＷのスパッタパワーを投入することで、例えば５０ｎｍの膜厚に、また成膜時点ですでに結晶化した状態で、形成される。 More specifically, after the step of FIG. 3E, an IrOx film having a thickness of 50 nm is first sputtered on the PZT film 47 by sputtering, for example, at a substrate temperature of 300 ° C. Oxygen gas is supplied at a flow rate of 120 sccm and 80 sccm, respectively, and a sputtering power of 1 to 2 kW is applied to form, for example, a film thickness of 50 nm and in a state already crystallized at the time of film formation.
次にこのようにして形成されたＩｒＯｘ膜は、酸素ガスを２０ｓｃｃｍ，Ａｒガスを２０００ｓｃｃｍの流量で供給しながら７２５℃の温度で６０秒間急速熱処理され、完全に結晶化される。またこの急速熱処理により、前記ＰＺＴ膜４６，４７中に上部電極４８の形成に伴って生じた酸素欠損が補償される。 Next, the IrOx film thus formed is rapidly crystallized at a temperature of 725 ° C. for 60 seconds while supplying oxygen gas at a flow rate of 20 sccm and Ar gas at a flow rate of 2000 sccm, and is completely crystallized. In addition, this rapid heat treatment compensates oxygen vacancies caused by the formation of the upper electrode 48 in the PZT films 46 and 47.
次に、このようにして形成された第１の酸化イリジウム膜（前記ＩｒＯｘ膜）上に、第２の酸化イリジウム膜（ＩｒＯｙ膜）がスパッタ法により、０．８ＰａのＡｒ雰囲気中、１．０ｋＷのスパッタパワーで１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成される。このようにして形成された前記第２の酸化イリジウム膜は、ＩｒＯ2の化学量論組成に近い組成を有し（ｘ<ｙ≦２）、水素あるいは水に対してＩｒやＰｔのような触媒作用を生じることがなく、図３（Ｅ）の構造上に多層配線構造を形成した場合にも、ＰＺＴ膜４６，４７が、水分を含む層間絶縁膜から放出される水素により還元されてしまう問題が抑制され、強誘電体キャパシタの水素耐性が向上する。 Next, a second iridium oxide film (IrOy film) is formed on the first iridium oxide film (the IrOx film) thus formed by sputtering in an Ar atmosphere of 0.8 Pa by 1.0 kW. With a sputtering power of 100 to 300 nm, for example, a thickness of 200 nm is formed. The second iridium oxide film thus formed has a composition close to the stoichiometric composition of IrO 2 (x <y ≦ 2) and is a catalyst such as Ir or Pt with respect to hydrogen or water. Even when the multilayer wiring structure is formed on the structure shown in FIG. 3E without causing an effect, the PZT films 46 and 47 are reduced by hydrogen released from the interlayer insulating film containing moisture. Is suppressed, and the hydrogen resistance of the ferroelectric capacitor is improved.
前記上部電極４８をこのように二層構造とすることにより、前記下層のＩｒＯｘ膜とその下のＰＺＴ膜４７との間に優れた密着性が確保され、前記上層のＩｒＯｙ膜により、上に述べたように強誘電体キャパシタの水素耐性が向上する。 The upper electrode 48 having such a two-layer structure ensures excellent adhesion between the lower IrOx film and the underlying PZT film 47, and the upper IrOy film provides the above-mentioned description. As described above, the hydrogen resistance of the ferroelectric capacitor is improved.
なお本実施形態において前記上部電極４８として、ＩｒＯｘの代りにＩｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの酸化物、さらにＳｒＲｕＯ3などの導電性酸化物を使うことも可能である。また前記上部電極４８を、これらの金属または導電性酸化物層の積層構造とすることも可能である。 In the present embodiment, Ir, Ru, Rh, Re, Os, Pd, or an oxide thereof, or a conductive oxide such as SrRuO 3 can be used as the upper electrode 48 instead of IrOx. Further, the upper electrode 48 may have a laminated structure of these metals or conductive oxide layers.
本実施例では、さらに前記上部電極４８の表面部分に、図示は省略するがＩｒ膜を形成してもよい。これにより、前記上部電極４８を介したＨ2Ｏの強誘電体膜４６，４７への侵入が抑制され、また配線パターンとのコンタクト特性が向上する。 In this embodiment, an Ir film may be formed on the surface of the upper electrode 48 although not shown. As a result, penetration of H 2 O into the ferroelectric films 46 and 47 via the upper electrode 48 is suppressed, and contact characteristics with the wiring pattern are improved.
図５は、前記図３（Ｃ）の工程において、前記図３（Ｂ）の状態の基板４１を前記図４のＭＯＣＶＤ装置１の処理容器１Ａに導入し、基板保持台１Ｂ上に被処理基板Ｗとして載置した場合の、昇温特性、すなわち基板温度の変化を示す。なお図５の例では、基板保持台１Ｂ，すなわちサセプタの温度は６２０℃に制御されている。 FIG. 5 shows that the substrate 41 in the state of FIG. 3B is introduced into the processing vessel 1A of the MOCVD apparatus 1 of FIG. 4 in the step of FIG. 3C, and the substrate to be processed is placed on the substrate holder 1B. The temperature rise characteristic, that is, the change in the substrate temperature when mounted as W is shown. In the example of FIG. 5, the temperature of the substrate holder 1B, that is, the susceptor is controlled to 620.degree.
図５を参照するに、前記図３（Ｂ）の基板４１は、前記処理容器１Ａに導入される時点で５５０℃の基板温度を有しているが、やがて昇温を開始し、６２０℃の制御温度に到達する。 Referring to FIG. 5, the substrate 41 in FIG. 3B has a substrate temperature of 550 ° C. when introduced into the processing container 1A. The control temperature is reached.
その際、図５の実験では、図３（Ｃ）の工程における酸素ガスの導入タイミングを、図中に示すタイミング（１），（２），（３），（４）のように変化させ、前記Ｉｒ下部電極膜４５の表面モフォロジの変化を、光学顕微鏡により観察した。なお前記タイミング（１）では、酸素ガスの導入を、前記基板温度が５５０℃である間に、すなわち前記図３（Ｂ）の状態の基板４１が前記処理容器１Ａに導入されて直ちに開始しており、前記タイミング（２）では、前記酸素ガスの導入を、前記基板４１の基板温度が５７５℃に到達した時点で開始しており、前記タイミング（３）では、前記酸素ガスの導入を、前記基板温度が６００℃に到達した時点で開始しており、前記タイミング（４）では、前記酸素ガスの導入を、前記基板温度が６２０℃に到達した時点で開始している。前記タイミング（１），（２），（３），（４）のいずれの試料でも、最終的には基板温度は所定の６２０℃に到達している。 At that time, in the experiment of FIG. 5, the introduction timing of the oxygen gas in the process of FIG. 3C is changed to the timings (1), (2), (3), and (4) shown in the figure, Changes in the surface morphology of the Ir lower electrode film 45 were observed with an optical microscope. At the timing (1), the introduction of oxygen gas starts immediately while the substrate temperature is 550 ° C., that is, immediately after the substrate 41 in the state of FIG. 3 (B) is introduced into the processing container 1A. In the timing (2), the introduction of the oxygen gas is started when the substrate temperature of the substrate 41 reaches 575 ° C., and in the timing (3), the introduction of the oxygen gas is performed. When the substrate temperature reaches 600 ° C., the introduction of the oxygen gas is started at the timing (4) when the substrate temperature reaches 620 ° C. In any samples of the timings (1), (2), (3), and (4), the substrate temperature finally reaches a predetermined 620 ° C.
図６は、前記図５のタイミング（１），（２），（３），（４）に対応する、Ｉｒ下部電極膜４５の表面状態を光学顕微鏡で観察した結果を示す。前記Ｉｒ下部電極膜４５の表面には、前記Ｉｒ酸化膜４５Ｏが形成されている。 FIG. 6 shows the result of observing the surface state of the Ir lower electrode film 45 with an optical microscope corresponding to the timings (1), (2), (3), and (4) in FIG. On the surface of the Ir lower electrode film 45, the Ir oxide film 45O is formed.
図６を参照するに、前記タイミング（１）の試料では、前記Ｉｒ下部電極膜４５の表面には前記図２の凹凸構造を示す不均一は見られず、平坦で一様なＩｒ酸化膜４５Ｏが形成されていることがわかる。これに対し、タイミング（２）の試料では、前記Ｉｒ下部電極膜４５の表面に凹凸構造を示す不均一の発生が検知され、タイミング（３）、（４）と、酸素ガス供給時の基板温度が、前記５５０℃の温度よりも高くなるにつれて、検知される不均一、すなわち凹凸構造の程度が激しくなっているのがわかる。なお先に図２で説明した試料は、図６のタイミング（４）の試料であり、本発明の比較対象例の一つである。 Referring to FIG. 6, in the sample of the timing (1), the surface of the Ir lower electrode film 45 does not show the unevenness showing the uneven structure of FIG. 2, and is a flat and uniform Ir oxide film 45O. It can be seen that is formed. On the other hand, in the sample of timing (2), the occurrence of non-uniformity showing a concavo-convex structure on the surface of the Ir lower electrode film 45 is detected. Timing (3), (4) and the substrate temperature at the time of oxygen gas supply However, it can be seen that as the temperature becomes higher than the temperature of 550 ° C., the detected non-uniformity, that is, the degree of the concavo-convex structure increases. Note that the sample described above with reference to FIG. 2 is the sample at the timing (4) in FIG. 6 and is one of the comparative examples of the present invention.
図７は、図５，６の試料と同一の層構造を有する基板について、前記Ｉｒ下部電極膜４５に印加される応力と基板温度との関係を測定した結果を示す。なお応力測定は、基板の反りを測定することにより行っている。なお図７中、縦軸は前記Ｉｒ下部電極膜４５に印加される応力を表し、値が正である場合は引張応力が、負である場合は圧縮応力が、前記Ｉｒ下部電極膜４５に印加されることを示している。 FIG. 7 shows the results of measuring the relationship between the stress applied to the Ir lower electrode film 45 and the substrate temperature for the substrate having the same layer structure as the sample of FIGS. The stress measurement is performed by measuring the warpage of the substrate. In FIG. 7, the vertical axis represents the stress applied to the Ir lower electrode film 45. When the value is positive, tensile stress is applied to the Ir lower electrode film 45, and when the value is negative, compressive stress is applied to the Ir lower electrode film 45. It is shown that.
図７を参照するに、前記基板が室温に保持されている場合には、前記Ｉｒ下部電極膜４５には約１６００ＭＰａの引張り応力が印加されているが、基板温度の増大とともに応力の値は減少し、約５２５℃の基板において、前記Ｉｒ下部電極膜４５は無応力状態となることがわかる。この温度は、前記タイミング（１）の実験で、酸素ガスが導入される時点の基板温度と略一致することに注意すべきである。 Referring to FIG. 7, when the substrate is held at room temperature, a tensile stress of about 1600 MPa is applied to the Ir lower electrode film 45, but the stress value decreases as the substrate temperature increases. It can be seen that the Ir lower electrode film 45 is in a stress-free state on the substrate at about 525 ° C. It should be noted that this temperature substantially matches the substrate temperature at the time when the oxygen gas is introduced in the experiment of the timing (1).
さらに前記基板温度が増大すると、前記Ｉｒ下部電極膜４５に印加される圧縮応力の値は増大する。 When the substrate temperature further increases, the value of the compressive stress applied to the Ir lower electrode film 45 increases.
このことから、図６のタイミング（２），（３），（４）の試料に見られるような、図３（Ｃ）の酸素ガス導入工程を、５５０℃を超える基板温度で行った場合に生じ、かつ基板温度の増大とともに顕著になる凹凸構造の発生の現象は、前記Ｉｒ下部電極膜４５の酸化処理を、前記Ｉｒ下部電極膜４５に圧縮応力が印加された状態で実行した場合に発生するものであり、従って前記凹凸構造は、このような圧縮応力を緩和しようとするＩｒ原子によるヒロック形成により生じるもので、またかかるヒロックの酸化の結果生じているものであること、また前記図３（Ｃ）の酸素ガス導入工程を、前記Ｉｒ下部電極膜４５が無応力あるいは引張応力を有する状態で行えば、ヒロック発生がないため、前記凹凸構造の発生も回避できるものであることが導かれる。 Therefore, when the oxygen gas introduction step of FIG. 3C as seen in the samples of timings (2), (3), and (4) in FIG. 6 is performed at a substrate temperature exceeding 550 ° C. The phenomenon of the concavo-convex structure that occurs and becomes conspicuous with the increase in the substrate temperature occurs when the oxidation treatment of the Ir lower electrode film 45 is performed in a state where compressive stress is applied to the Ir lower electrode film 45. Therefore, the concavo-convex structure is caused by the formation of hillocks by Ir atoms which are intended to relieve the compressive stress, and is also caused by the oxidation of such hillocks. If the oxygen gas introduction step (C) is performed in a state where the Ir lower electrode film 45 has no stress or a tensile stress, the occurrence of the concavo-convex structure can be avoided because no hillock is generated. It is derived.
なお図６のタイミング（１）の試料では、酸素ガスの供給開始時点では基板温度が５５０℃であったものの、その後基板温度は６２０℃まで昇温されており、このことは、いったん前記Ｉｒ下部電極膜４５の表面に平坦で一様な酸化膜が形成された場合、それ以降は、基板温度が上昇して圧縮応力が印加され条件で酸化がなされても、ヒロック形成は抑制され、凹凸構造の発生は生じないことを意味している。これは前記Ｉｒ下部電極膜４５の表面が平坦なＩｒ酸化膜４５Ｏで一様に覆われているため、前記電極膜４５表面においてＩｒ原子がピニングされ、ヒロック形成に参加できないことによるものと考えられる。 In the sample of timing (1) in FIG. 6, although the substrate temperature was 550 ° C. at the start of the supply of oxygen gas, the substrate temperature was raised to 620 ° C. after this, When a flat and uniform oxide film is formed on the surface of the electrode film 45, the hillock formation is suppressed and the concavo-convex structure is formed even after the substrate temperature rises and oxidation is performed under the condition that a compressive stress is applied. This means that no occurrence occurs. This is considered to be because the Ir lower electrode film 45 is uniformly covered with a flat Ir oxide film 45O, so that Ir atoms are pinned on the surface of the electrode film 45 and cannot participate in hillock formation. .
このように本発明は、Ｉｒなどの貴金属膜からなる下部電極膜４５を形成する工程と、前記貴金属膜が引張応力の状態で、前記下部電極膜４５の表面を酸化し、Ｉｒ酸化膜などの貴金属酸化膜４５Ｏを形成する工程と、前記貴金属酸化膜４５Ｏ上に、強誘電体膜４６，４７を形成する工程と、前記強誘電体膜４６，４７上に上部電極４８を形成する工程とを含むことを特徴とする半導体装置の製造方法、あるいはＩｒなどの貴金属膜からなる下部電極４５を形成する工程と、第１の温度で、前記下部電極４５の表面を酸化し、前記第１の温度以上の第２の温度で、前記下部電極４５上に、強誘電体膜４６，４７を形成する工程と、前記強誘電体膜４６，４７上に上部電極４８を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。なお、上記の原理からも明らかなように、本発明において前記下部電極膜４５はＩｒ膜に限定されるものではなく、酸化膜が導電性を示すＰｔ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄなど、他の貴金属を使うことも可能である。 As described above, the present invention includes a step of forming the lower electrode film 45 made of a noble metal film such as Ir, and the surface of the lower electrode film 45 is oxidized in a state where the noble metal film is in a tensile stress. A step of forming a noble metal oxide film 45O, a step of forming ferroelectric films 46 and 47 on the noble metal oxide film 45O, and a step of forming an upper electrode 48 on the ferroelectric films 46 and 47. A method of manufacturing a semiconductor device, or a step of forming a lower electrode 45 made of a noble metal film such as Ir, and a surface of the lower electrode 45 is oxidized at a first temperature, and the first temperature Including a step of forming ferroelectric films 46 and 47 on the lower electrode 45 and a step of forming an upper electrode 48 on the ferroelectric films 46 and 47 at the second temperature described above. A method for manufacturing a semiconductor device It is intended to provide. As apparent from the above principle, in the present invention, the lower electrode film 45 is not limited to the Ir film, and Pt, Ir, Ru, Rh, Re, Os, and the oxide film exhibit conductivity. It is also possible to use other noble metals such as Pd.
さらに前記強誘電体膜４６，４７は、組成がＰｂ（Ｚｒ，Ｔｉ）Ｏ3で表される膜に限定されず、他にＬａやＳｒ，Ｃｒ，Ｂの少なくとも一つをドーパントとして含むものであってもよいことは明らかである。 Further, the ferroelectric films 46 and 47 are not limited to films whose composition is represented by Pb (Zr, Ti) O 3 , but additionally contain at least one of La, Sr, Cr, and B as dopants. Obviously there may be.
さらに前記強誘電体膜４６，４７としては、他にＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）若しくはＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）、Ｂｉ4Ｔｉ3Ｏ9，（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12，ＢｉＦｅＯ3などのビスマス層状構造化合物を使うことも可能である。 Further, as the ferroelectric films 46 and 47, SrBi 2 Ta 2 O 9 (SBT, Y1) or SrBi 2 (Ta, Nb) 2 O 9 (SBTN, YZ), Bi 4 Ti 3 O 9 , ( It is also possible to use a bismuth layered structure compound such as Bi, La) 4 Ti 3 O 12 or BiFeO 3 .
本発明によれば、前記下部電極膜宇４５表面におけるヒロックによる凹凸構造の形成を効果的に抑制でき、かかる凹凸構造に伴う強誘電体膜の配向の乱れを低減することが可能で、その結果、優れた電気特性を有する強誘電体キャパシタが得られる。
［第２の実施形態］
以下、本発明の第２の実施形態による強誘電体メモリの製造工程を、図８Ａ〜８Uを参照しながら説明する。
According to the present invention, the formation of the concavo-convex structure due to hillocks on the surface of the lower electrode film 45 can be effectively suppressed, and the disorder of the orientation of the ferroelectric film associated with the concavo-convex structure can be reduced. A ferroelectric capacitor having excellent electrical characteristics can be obtained.
[Second Embodiment]
Hereinafter, a process for manufacturing a ferroelectric memory according to the second embodiment of the present invention will be described with reference to FIGS.
図８Ａを参照するに、シリコン基板６１中には素子領域６１Ａとしてｎ型ウェルが形成されており、前記素子領域６１Ａ上には、ポリシリコンゲート電極６３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極６３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して形成されている。 Referring to FIG. 8A, an n-type well is formed as an element region 61A in the silicon substrate 61. A first MOS transistor having a polysilicon gate electrode 63A and a polysilicon gate are formed on the element region 61A. A second MOS transistor having an electrode 63B is formed through gate insulating films 62A and 62B, respectively.
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａの両側壁面に対応してｐ−型のＬＤＤ領域６１ａ，６１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域６１ｃ，６１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域６１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、前記ＬＤＤ領域６１ｂとＬＤＤ領域６１ｃとして共用されている。 The further in the silicon substrate 61, the p in correspondence to respective sidewalls of the gate electrode 63A - -type LDD region 61a, and 61b are formed, also in correspondence to respective sidewalls of the gate electrode 13B p - -type LDD regions 61c and 61d are formed. Here, since the first and second MOS transistors are formed in common in the element region 61A, the same p − type diffusion region is shared as the LDD region 61b and the LDD region 61c.
前記ポリシリコンゲート電極６３Ａ上には、シリサイド層６４Ａが、またポリシリコンゲート電極６３Ｂ上にはシリサイド層６４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極６３Ａの両側壁面および前記ポリシリコンゲート電極６３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。 A silicide layer 64A is formed on the polysilicon gate electrode 63A, and a silicide layer 64B is formed on the polysilicon gate electrode 63B. Further, both side walls of the polysilicon gate electrode 63A and the polysilicon gate are formed. Each side wall insulating film is formed on both side wall surfaces of the electrode 63B.
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域６１ｅおよび６１ｆが形成されており、また前記ゲート電極６３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域６１ｇおよび６１ｈが形成されている。ただし、前記拡散領域６１ｆと６１ｇは、同一のｐ＋型拡散領域より構成されている。 Further, in the silicon substrate 61, p + type diffusion regions 61e and 61f are formed outside the respective side wall insulating films of the gate electrode 63A, and each of the side wall insulating films of the gate electrode 63B is formed. On the outside, p + -type diffusion regions 61g and 61h are formed. However, the diffusion regions 61f and 61g are composed of the same p + -type diffusion region.
さらに前記シリコン基板６１上には、前記シリサイド層６４Ａおよび側壁絶縁膜を含めて前記ゲート電極６３Ａを覆うように、また前記シリサイド層６４Ｂおよび側壁絶縁膜を含めて前記ゲート電極６３Ｂを覆うように、ＳｉＯＮ膜６５が例えば２００ｎｍの厚さに形成されており、前記ＳｉＯＮ膜６５上にはＳｉＯ２よりなる層間絶縁膜６６が、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば１０００ｎｍの厚さに形成されている。さらに前記層間絶縁膜６６はＣＭＰ法により平坦化され、さらに前記層間絶縁膜６６中に、前記拡散領域６１ｅ，６１ｆ（従って拡散領域６１ｇ），６１ｈをそれぞれ露出するようにコンタクトホール６６Ａ，６６Ｂ，６６Ｃが形成される。前記コンタクトホール６６Ａ，６６Ｂ，６６Ｃには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層６７ａ，６７ｂ，６７ｃを介して、Ｗ（タングステン）よりなるビアプラグ６７Ａ，６７Ｂ，６７Ｃが形成される。 Further, on the silicon substrate 61, the gate electrode 63A is covered including the silicide layer 64A and the sidewall insulating film, and the gate electrode 63B is covered including the silicide layer 64B and the sidewall insulating film. The SiON film 65 is formed to a thickness of 200 nm, for example, and an interlayer insulating film 66 made of SiO 2 is formed on the SiON film 65 by a plasma CVD method using TEOS as a material to a thickness of 1000 nm, for example. ing. Further, the interlayer insulating film 66 is planarized by CMP, and contact holes 66A, 66B, 66C are exposed in the interlayer insulating film 66 so as to expose the diffusion regions 61e, 61f (and hence the diffusion regions 61g), 61h, respectively. Is formed. Via plugs 67A, 67B made of W (tungsten) are formed in the contact holes 66A, 66B, 66C via adhesion layers 67a, 67b, 67c in which a Ti film having a thickness of 30 nm and a TiN film having a thickness of 20 nm are laminated. , 67C are formed.
さらに図８Ａの構造では前記層間絶縁膜６６上に、厚さが例えば１３０ｎｍの別のＳｉＯＮ膜６７を介してシリコン酸化膜よりなる次の層間絶縁膜６８が、前記層間絶縁膜６６と同様にしてＴＥＯＳを原料とするプラズマＣＶＤ法により、例えば３００ｎｍの厚さに形成されている。ここで前記ＳｉＯＮ膜６７に代わりにＳｉＮ膜あるいはＡｌ2Ｏ3膜を使うことも可能である。 Further, in the structure of FIG. 8A, the next interlayer insulating film 68 made of a silicon oxide film is formed on the interlayer insulating film 66 through another SiON film 67 having a thickness of, for example, 130 nm in the same manner as the interlayer insulating film 66. The film is formed to a thickness of, for example, 300 nm by plasma CVD using TEOS as a raw material. Here, instead of the SiON film 67, an SiN film or an Al 2 O 3 film can be used.
次に図８Ｂの工程において前記層間絶縁膜６８中に、前記ビアプラグ６７Ａ，６７Ｃを露出するビアホール６８Ａ，６８Ｃがそれぞれ形成され、前記ビアホール６８Ａにはタングステンよりなり前記ビアプラグ６７Ａとコンタクトするように、ビアプラグ６９Ａが、前記密着層６７ａと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ａを介して形成される。また前記ビアホール６８Ｃにはタングステンよりなり前記ビアプラグ６７Ｃとコンタクトするようにビアプラグ６９Ｃが、前記密着層６７ｃと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ｃを介して形成される。 Next, in the step of FIG. 8B, via holes 68A and 68C that expose the via plugs 67A and 67C are formed in the interlayer insulating film 68, respectively, and the via holes 68A are made of tungsten and are connected to the via plug 67A. 69A is formed through an adhesion layer 69a in which the same Ti film and TiN film as the adhesion layer 67a are laminated. A via plug 69C is formed in the via hole 68C to be in contact with the via plug 67C through a contact layer 69c formed by laminating a Ti film and a TiN film similar to the contact layer 67c.
次に図８Ｃの工程において、前記層間絶縁膜６８の表面をＮＨ3プラズマで処理し、ＮＨ基を前記層間絶縁膜６８表面の酸素原子に結合させ、次いでＴｉ膜７０がスパッタ法により、前記層間絶縁膜６８上に前記ビアプラグ６９Ａ，６９Ｂを覆うように、例えば先の図３（Ａ）のＴｉ膜４２と同様な条件で、例えば２０ｎｍの厚さに形成される。前記層間絶縁膜６８の表面をこのようにＮＨ3プラズマで処理しておくことにより、前記層間絶縁膜６８表面の酸素原子はＮＨ基により終端され、Ｔｉ原子と優先的に結合してその配向を規制することがないため、前記Ｔｉ膜７０は理想的な（００２）配向を有する。 Next, in the step of FIG. 8C, the surface of the interlayer insulating film 68 is treated with NH 3 plasma, NH groups are bonded to oxygen atoms on the surface of the interlayer insulating film 68, and then the Ti film 70 is sputtered to form the interlayer insulating film 68. For example, a thickness of 20 nm is formed on the insulating film 68 so as to cover the via plugs 69A and 69B under the same conditions as those of the Ti film 42 shown in FIG. By treating the surface of the interlayer insulating film 68 with NH 3 plasma in this way, the oxygen atoms on the surface of the interlayer insulating film 68 are terminated by NH groups, and are preferentially bonded to Ti atoms to have their orientation. Since there is no restriction, the Ti film 70 has an ideal (002) orientation.
さらに図１４Ｃでは、前記Ｔｉ膜７０を窒素雰囲気中、６５０℃の温度で急速熱処理し、（１１１）配向のＴｉＮ膜７０に変換する。 Further, in FIG. 14C, the Ti film 70 is rapidly heat-treated in a nitrogen atmosphere at a temperature of 650 ° C. to convert it into a (111) -oriented TiN film 70.
次に図８Ｄの工程において、前記ＴｉＮ膜７０上にＴｉＡｌＮ膜７１を、酸素拡散バリアとして、前記図３（Ａ）のＴｉＡｌＮ膜４３と同様な条件で形成し、さらに図８Ｅの工程で、前記ＴｉＡｌＮ膜７１上に前記図３（Ｂ）の下部電極４５と同様に、厚さが約１００ｎｍのＩｒ膜がスパッタ法により積層され、下部電極層７３が形成される。 Next, in the process of FIG. 8D, a TiAlN film 71 is formed on the TiN film 70 as an oxygen diffusion barrier under the same conditions as the TiAlN film 43 of FIG. 3A, and in the process of FIG. Similar to the lower electrode 45 of FIG. 3B, an Ir film having a thickness of about 100 nm is laminated on the TiAlN film 71 by sputtering to form a lower electrode layer 73.
さらに図８Fの工程において前記Ｉｒ下部電極７３が、前記図４のＭＯＣＶＤ装置１に導入され、前記図３（Ｃ）の工程に対応して酸素ガスの供給が、前記シリコン基板６１の基板温度が５５０℃に到達する前に、換言すると前記Ｉｒ下部電極４５に圧縮応力が印加されないうちに、開始され、前記Ｉｒ下部電極膜４５の表面に、平坦で均一なＩｒ酸化膜７３Ｏが形成される。 Further, in the step of FIG. 8F, the Ir lower electrode 73 is introduced into the MOCVD apparatus 1 of FIG. 4, and the oxygen gas is supplied corresponding to the step of FIG. Before the temperature reaches 550 ° C., in other words, before the compressive stress is applied to the Ir lower electrode 45, a flat and uniform Ir oxide film 73O is formed on the surface of the Ir lower electrode film 45.
次に前記図８Ｇの工程において、前記図８ＦのＩｒ下部電極７３上に、前記図３（Ｄ）の工程と同様にして第１のＰＺＴ膜７４ＡがＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、前記表1のレシピに従って、０．５Å／秒以下の成膜速度で、１〜５０ｎｍの膜厚に堆積される。この工程において、前記Ｉｒ酸化膜７３Ｏ中の酸素は前記ＰＺＴ膜７４Ａ中に取り込まれ、前記Ｉｒ酸化膜７３Ｏは消滅する。 Next, in the process of FIG. 8G, the first PZT film 74A is formed on the Ir lower electrode 73 of FIG. 8F by MOCVD at 620 ° C. under the pressure of 533 Pa, as in the process of FIG. In accordance with the recipe shown in Table 1, the film is deposited to a thickness of 1 to 50 nm at a deposition rate of 0.5 Å / sec or less. In this step, oxygen in the Ir oxide film 73O is taken into the PZT film 74A, and the Ir oxide film 73O disappears.
さらに図１４Ｈの工程において、前記第１のＰＺＴ膜７４Ａ上に第２のＰＺＴ膜７４Ｂが、前記図３（Ｅ）のＰＺＴ膜４７と同様にＭＯＣＶＤ法により、５３３Ｐａの圧力下、６２０℃の成膜温度で、前記表１のレシピに従って、１Å／秒以上、例えば約２Å／秒の成膜速度で、例えば８０ｎｍの膜厚に形成される。 Further, in the step of FIG. 14H, the second PZT film 74B is formed on the first PZT film 74A by the MOCVD method at 620 ° C. under the pressure of 533 Pa as in the PZT film 47 of FIG. The film is formed at a film temperature of, for example, 80 nm at a film temperature at a film formation speed of 1 Å / second or more, for example, about 2 Å / second, according to the recipe in Table 1.
なお、先にも説明したように、前記下部電極層７３はＩｒ以外に、Ｐｔ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓなどの貴金属より形成されてもよく、その場合には、前記第１のＰＺＴ膜７４Ａ中には、前記下部電極膜７３を構成する金属元素が含まれる。 As described above, the lower electrode layer 73 may be formed of a noble metal such as Pt, Ru, Rh, Re, Os other than Ir. In this case, the first PZT film 74A contains a metal element constituting the lower electrode film 73.
次に図１４Ｉの工程において、前記ＰＺＴ膜７４Ｂ上に、酸化イリジウムよりなる上部電極７６を形成する。 Next, in the step of FIG. 14I, an upper electrode 76 made of iridium oxide is formed on the PZT film 74B.
より具体的には、最初に前記ＰＺＴ膜７４Ｂ上に厚さが５０ｎｍで非化学量論組成ＩｒＯｘ膜を有する第１の酸化イリジウム膜を、成膜の時点で結晶化するように、スパッタ法により形成する。たとえば、前記第１の酸化イリジウム膜の成膜は、３００℃の成膜温度でＡｒガスおよび酸素ガスをそれぞれ１００ＳＣＣＭの流量で供給しながら、Ｉｒターゲットを１〜２ｋＷのパワーでスパッタすることにより実行される。前記第１の酸化イリジウム膜を非化学量論組成に形成することにより、その下のＰＺＴ膜７４Ｂ中の過剰なＰｂが前記第１の酸化イリジウム膜中に吸収され、ＰＺＴ膜７４Ｂと上部電極７６との界面での剥離の問題が解消される。 More specifically, first, a first iridium oxide film having a non-stoichiometric composition IrOx film on the PZT film 74B having a thickness of 50 nm is crystallized at the time of film formation by a sputtering method. Form. For example, the first iridium oxide film is formed by sputtering an Ir target at a power of 1 to 2 kW while supplying Ar gas and oxygen gas at a flow rate of 100 SCCM at a film forming temperature of 300 ° C. Is done. By forming the first iridium oxide film in a non-stoichiometric composition, excess Pb in the PZT film 74B under the first iridium oxide film is absorbed in the first iridium oxide film, and the PZT film 74B and the upper electrode 76 are absorbed. The problem of peeling at the interface is eliminated.
さらに図１４Ｉの工程では、このようにして得られた第１の酸化イリジウム膜を、酸素ガスを２０ＳＣＣＭの流量で供給し、Ａｒガスを２０００ＳＣＣＭの流量で供給した雰囲気中において、７２５℃の温度で６０秒間急速熱処理し、前記第１の酸化イリジウム膜のプラズマダメージを回復させる。また同時に、前記ＰＺＴ膜７４Ａ，７４Ｂの酸素欠損が補償され、同時にＰＺＴ膜７４Ａ，７４Ｂが完全に結晶化する。 Further, in the step of FIG. 14I, the first iridium oxide film thus obtained is supplied at a temperature of 725 ° C. in an atmosphere in which oxygen gas is supplied at a flow rate of 20 SCCM and Ar gas is supplied at a flow rate of 2000 SCCM. Rapid heat treatment is performed for 60 seconds to recover the plasma damage of the first iridium oxide film. At the same time, oxygen vacancies in the PZT films 74A and 74B are compensated, and at the same time, the PZT films 74A and 74B are completely crystallized.
さらに前記図１４Ｉの工程では、このようにして形成された非化学量論組成の第１の酸化イリジウム膜上に第２の酸化イリジウム膜を、０．８Ｐａの圧力下、１．０ｋＷのパワーでスパッタすることにより、１００〜３００ｎｍの膜厚を有するように、また前記第１の酸化イリジウム膜よりも化学量論組成に近い組成を有するように形成される。これにより、前記ＰＺＴ膜７４Ａ，７４ＢがＩｒの触媒作用により発生する水素ラジカルにより還元される問題が軽減され、形成される強誘電体キャパシタの水素耐性が向上する。なお、前記上部電極７６としては、酸化イリジウムの代わりに、Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの導電性酸化物、あるいはＳｒＲｕＯ3などの導電性酸化物、あるいはこれらの積層体を使うことが可能である。また
さらに図１４Ｉの上部電極７６では、図示はしないが前記第２の酸化イリジウム膜上に、水素バリア膜および導電性向上膜として、Ｉｒ膜が、スパッタ法により、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのパワーで５０〜１００ｎｍの膜厚に堆積されている。前記水素バリア膜としては、Ｉｒ膜の他にＲｕ膜、Ｒｈ膜、Ｐｄ膜などを使うことも可能である。
Further, in the step of FIG. 14I, a second iridium oxide film is formed on the first iridium oxide film having the non-stoichiometric composition thus formed at a power of 1.0 kW under a pressure of 0.8 Pa. By sputtering, it is formed to have a film thickness of 100 to 300 nm and to have a composition closer to the stoichiometric composition than the first iridium oxide film. As a result, the problem that the PZT films 74A and 74B are reduced by hydrogen radicals generated by the catalytic action of Ir is reduced, and the hydrogen resistance of the formed ferroelectric capacitor is improved. The upper electrode 76 may be Ir, Ru, Rh, Re, Os, Pd, or a conductive oxide thereof, or a conductive oxide such as SrRuO 3 , or a laminate thereof, instead of iridium oxide. Can be used. Further, in the upper electrode 76 of FIG. 14I, although not shown, an Ir film as a hydrogen barrier film and a conductivity improving film is formed on the second iridium oxide film under a pressure of 1 Pa in an Ar atmosphere by sputtering. The film is deposited to a thickness of 50 to 100 nm with a power of 1.0 kW. As the hydrogen barrier film, it is possible to use a Ru film, a Rh film, a Pd film, or the like in addition to the Ir film.
次に、図１４Ｉの工程の後、基板背面洗浄を行い、さらに図１４Ｊの工程において、前記上部電極７６上に、ＴｉＡｌＮ膜７７とシリコン酸化膜７８が、それぞれ反応性スパッタ法およびＴＥＯＳ原料を使ったプラズマＣＶＤ法により、ハードマスク層として形成される。 Next, after the step of FIG. 14I, the substrate back surface is cleaned, and in the step of FIG. 14J, the TiAlN film 77 and the silicon oxide film 78 are respectively formed on the upper electrode 76 using the reactive sputtering method and the TEOS raw material. A hard mask layer is formed by plasma CVD.
さらに図１４Ｋの工程で前記シリコン酸化膜７８がパターニングされ、所望の強誘電体キャパシタＣ１，Ｃ２に対応したハードマスクパターン７８Ａ，７８Ｃが形成される。 14K, the silicon oxide film 78 is patterned to form hard mask patterns 78A and 78C corresponding to desired ferroelectric capacitors C1 and C2.
さらに次の図１４Ｌの工程において、前記ハードマスクパターン７８Ａ，７８Ｂをマスクに、その下のＴｉＡｌＮ膜７７，上部電極層７６，ＰＺＴ膜７４，７５、下部電極層７３、およびＡｌ2Ｏ3膜が、前記ＴｉＡｌＮ膜７１が露出するまで、ＨＢｒ，Ｏ2，ＡｒおよびＣ4Ｆ8を使ったドライエッチングによりパターニングされ、前記ハードマスクパターン７８Ａの下に前記強誘電体キャパシタＣ１に対応して、下部電極層７３，ＰＺＴ膜７４Ａ，７４Ｂ，上部電極層７６およびＴｉＡｌＮマスクパターン７７Ａを積層した構造が、また前記ハードマスクパターン７６Ｃの下に前記強誘電体キャパシタＣ２に対応して、下部電極パターン層７３，ＰＺＴ膜７４Ａ，７４Ｂ，上部電極層７６およびＴｉＡｌＮマスクパターン７７Ｃを積層した構造が得られる。 14L, the TiAlN film 77, the upper electrode layer 76, the PZT films 74 and 75, the lower electrode layer 73, and the Al 2 O 3 film are formed under the hard mask patterns 78A and 78B as a mask. Until the TiAlN film 71 is exposed, patterning is performed by dry etching using HBr, O 2 , Ar, and C 4 F 8 , and a lower portion corresponding to the ferroelectric capacitor C 1 is formed under the hard mask pattern 78 A. The structure in which the electrode layer 73, the PZT films 74A and 74B, the upper electrode layer 76, and the TiAlN mask pattern 77A are stacked corresponds to the ferroelectric capacitor C2 below the hard mask pattern 76C. , PZT films 74A and 74B, an upper electrode layer 76, and a TiAlN mask pattern 77C are stacked. A structure is obtained.
次に図１４Ｍの工程で、前記ハードマスクパターン７８Ａ，７８Ｃがドライエッチングまたはウェットエッチングにより除去され、図１４Ｎの工程において前記強誘電体キャパシタＣ１，Ｃ２をマスクに、前記層間絶縁膜６８上のＴｉＮ膜７０およびその上のＴｉＡｌＮ膜７１がドライエッチングにより除去され、前記キャパシタＣ１、Ｃ２の各々において、前記下部電極層７３の下に、ＴｉＮパターン７０ＡおよびＴｉＡｌＮパターン７１Ａを積層した構造が形成される。 Next, in the step of FIG. 14M, the hard mask patterns 78A and 78C are removed by dry etching or wet etching, and in the step of FIG. 14N, the TiN on the interlayer insulating film 68 is used with the ferroelectric capacitors C1 and C2 as a mask. The film 70 and the TiAlN film 71 thereon are removed by dry etching, and a structure in which a TiN pattern 70A and a TiAlN pattern 71A are stacked under the lower electrode layer 73 is formed in each of the capacitors C1 and C2.
さらに図１４Ｏの工程で、前記図１４Ｍの工程で露出した前記層間絶縁膜６８上に、前記強誘電体キャパシタＣ１およびＣ２の側壁面および上面を連続して覆うように非常に薄い、膜厚が２０ｎｍ以下のＡｌ2Ｏ3膜７９が、水素バリア膜としてスパッタ法あるいはＡＬＤ法により形成され、次いで図１４Ｐの工程で、酸素雰囲気中、５５０〜７５０℃、例えば６５０℃で熱処理を行うことにより、前記強誘電体キャパシタＣ１，Ｃ２中のＰＺＴ膜７４Ａ，７４Ｂにおいて、図１４Ｎのドライエッチング工程などで生じたダメージを回復させる。 Further, in the step of FIG. 14O, the interlayer insulating film 68 exposed in the step of FIG. 14M is very thin and has a film thickness so as to continuously cover the side wall surfaces and the upper surface of the ferroelectric capacitors C1 and C2. An Al 2 O 3 film 79 of 20 nm or less is formed as a hydrogen barrier film by sputtering or ALD, and then heat treatment is performed at 550 to 750 ° C., for example, 650 ° C. in an oxygen atmosphere in the step of FIG. 14P. In the PZT films 74A and 74B in the ferroelectric capacitors C1 and C2, damage caused by the dry etching process of FIG. 14N is recovered.
さらに図１４Ｑの工程において前記図１４ＯのＡｌ2Ｏ3膜７９上に次のＡｌ2Ｏ3膜８０がＭＯＣＶＤ法により例えば２０ｎｍの膜厚に、やはり水素バリア膜として形成され、さらに図１４Ｒの工程において、このようにして形成されたＡｌ2Ｏ3水素バリア膜７９，８０を覆うように、シリコン酸化膜よりなる層間絶縁膜８１が、ＴＥＯＳと酸素とヘリウムの混合ガスを原料としたプラズマＣＶＤ法により１５００ｎｍの膜厚に形成される。図１４Ｒの工程では、このようにして形成された層間絶縁膜８１の表面をＣＭＰ法により平坦化した後、Ｎ2Ｏまたは窒素ガスを用いたプラズマ中で熱処理し、前記層間絶縁膜８１中の水分を除去する。さらに図１４Ｒの工程では、前記層間絶縁膜８１上にＡｌ2Ｏ3膜８２が水素バリア膜として、スパッタまたはＭＯＣＶＤ法により２０〜１００ｎｍの厚さに形成される。図１４Ｒの工程では前記層間絶縁膜８１は、ＣＭＰ法による平坦化工程の結果、例えば７００ｎｍの膜厚を有する。 Further, in the step of FIG. 14Q, the next Al 2 O 3 film 80 is formed on the Al 2 O 3 film 79 of FIG. 14O as a hydrogen barrier film to a thickness of, for example, 20 nm by the MOCVD method. In the plasma CVD method, an interlayer insulating film 81 made of a silicon oxide film is formed by using a mixed gas of TEOS, oxygen and helium so as to cover the Al 2 O 3 hydrogen barrier films 79 and 80 formed in this way. Thus, a film thickness of 1500 nm is formed. In the step of FIG. 14R, the surface of the interlayer insulating film 81 formed in this way is flattened by the CMP method, and then heat-treated in plasma using N 2 O or nitrogen gas. Remove moisture. 14R, an Al 2 O 3 film 82 is formed on the interlayer insulating film 81 as a hydrogen barrier film to a thickness of 20 to 100 nm by sputtering or MOCVD. In the process of FIG. 14R, the interlayer insulating film 81 has a film thickness of, for example, 700 nm as a result of the planarization process by the CMP method.
次に図１４Ｓの工程において前記水素バリア膜８２上には、シリコン酸化膜よりなる層間絶縁膜８３が、ＴＥＯＳ原料のプラズマＣＶＤ法により３００〜５００ｎｍの膜厚に形成され、図１４Ｔの工程において、前記層間絶縁膜８３中に前記強誘電体キャパシタＣ１の上部電極７６Ａを露出するビアホール８３Ａおよび前記強誘電体キャパシタＣ２の上部電極７６Ｃを露出するビアホール８３Ｃが形成される。 Next, in the step of FIG. 14S, an interlayer insulating film 83 made of a silicon oxide film is formed on the hydrogen barrier film 82 to a thickness of 300 to 500 nm by a plasma CVD method using a TEOS material. In the step of FIG. A via hole 83A exposing the upper electrode 76A of the ferroelectric capacitor C1 and a via hole 83C exposing the upper electrode 76C of the ferroelectric capacitor C2 are formed in the interlayer insulating film 83.
さらに図１４Ｔの工程では、このようにして形成されたビアホール８３Ａおよび８３Ｃを介して酸化雰囲気中で熱処理を行い、前記ＰＺＴ膜７４Ａ，７５Ａ，および７４Ｃ，７５Ｃに、かかるビアホール形成工程に伴って生じた酸素欠損を補償する。 Further, in the process of FIG. 14T, heat treatment is performed in an oxidizing atmosphere through the via holes 83A and 83C formed in this way, and the PZT films 74A, 75A, 74C, and 75C are caused by the via hole forming process. Compensate for oxygen deficiency.
次いで前記ビアホール８３Ａ，８３Ｃの底面および内壁面を、ＴｉＮの単層膜よりなるバリアメタル膜８４ａ，８４ｃによりそれぞれ覆い、さらに前記ビアホール８３Ａをタングステンプラグ８４Ａにより、また前記ビアホール８３Ｃをタングステンプラグ８４Ｃにより充填する。 Next, the bottom and inner wall surfaces of the via holes 83A and 83C are respectively covered with barrier metal films 84a and 84c made of a single layer film of TiN, the via hole 83A is filled with a tungsten plug 84A, and the via hole 83C is filled with a tungsten plug 84C. To do.
さらに前記タングステンプラグ８４Ａ，８４Ｃの形成の後、前記層間絶縁膜８３中に前記ビアプラグ６７Ｂを露出するビアホール８３Ｂを形成し、これをタングステンビアプラグ８４Ｂで充填する。なお前記タングステンビアプラグ８４Ｂは通常のように、Ｔｉ／ＴｉＮ積層構造の密着膜８４ｂを伴っている。 Further, after the formation of the tungsten plugs 84A and 84C, a via hole 83B exposing the via plug 67B is formed in the interlayer insulating film 83, and this is filled with the tungsten via plug 84B. Note that the tungsten via plug 84B is accompanied by an adhesion film 84b having a Ti / TiN laminated structure as usual.
さらに図１４Ｕの工程において、前記層間絶縁膜８３上に、前記ビアプラグ８４Ａに対応してＡｌＣｕ合金よりなる配線パターン８５Ａが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ａ，８５ｄに挟持された形で、前記ビアプラグ８４Ｂに対応してＡｌＣｕ合金よりなる配線パターン８５Ｂが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｂ，８５ｅに挟持された形で、さらに前記ビアプラグ８５Ｃに対応してＡｌＣｕ合金よりなる配線パターン８５Ｃが、Ｔｉ／ＴｉＮ積層構造の密着膜８５ｃ，８５ｆに挟持された形で、形成される。 Further, in the step of FIG. 14U, a wiring pattern 85A made of an AlCu alloy corresponding to the via plug 84A is sandwiched between the adhesion films 85a and 85d having a Ti / TiN laminated structure on the interlayer insulating film 83, A wiring pattern 85B made of an AlCu alloy corresponding to the via plug 84B is sandwiched between the adhesion films 85b and 85e of the Ti / TiN laminated structure, and a wiring pattern 85C made of an AlCu alloy corresponding to the via plug 85C It is formed so as to be sandwiched between adhesion films 85c and 85f having a Ti / TiN laminated structure.
また前記図１４Ｕの構造上に、必要に応じてさらなる配線層が形成される。 Further, a further wiring layer is formed on the structure of FIG. 14U as necessary.
なお本実施形態において強誘電体膜７４Ａ，７４ＢはＰＺＴ膜としたが、Ｌａを含むＰＬＺＴ膜であってもよい。 In this embodiment, the ferroelectric films 74A and 74B are PZT films, but may be PLZT films containing La.
さらに前記強誘電体膜７４Ａ，７４ＢはＰＺＴ膜に限定されることはなく、Ｐｂを含むＡＢＯ3型ペロブスカイト構造を有する強誘電体膜より構成されていればよく、例えば前記Ａ席を占有する金属元素として、Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ，Ｋ、および希土類元素などを含み、前記Ｂ席を占有する金属元素として、Ｔｉ，Ｚｒ，Ｎｂ，Ｔａ，Ｗ，Ｍｎ，Ｆｅ，Ｃｏ，Ｃｒなどを含むものであってもよい。 Further, the ferroelectric films 74A and 74B are not limited to PZT films, and may be formed of a ferroelectric film having an ABO 3 type perovskite structure containing Pb, for example, a metal that occupies the A seat. The elements include Bi, Pb, Ba, Sr, Ca, Na, K, and rare earth elements, and the metal elements that occupy the B seat include Ti, Zr, Nb, Ta, W, Mn, Fe, Co, It may contain Cr or the like.
また前記導電性酸素バリア膜７１はＴｉＡｌＮ膜に限定されるものではなく、Ｉｒ膜あるいはＲｕ膜を使うことも可能である。 The conductive oxygen barrier film 71 is not limited to a TiAlN film, and an Ir film or a Ru film can also be used.
さらに前記配向制御膜７０はＴｉ膜あるいはＴｉＮ膜に限定されるものではなく、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜、Ｏｓ膜、あるいはこれらの膜を構成する元素の合金より構成することも可能である。また前記配向制御膜７０としては、Ｔｉ，Ａｌ，Ｉｒ，Ｐｔ，Ｒｕ，Ｐｄ，Ｏｓ，Ｒｈ，ＰｔＯｘ，ＩｒＯｘ，ＲｕＯｘ，ＰｄＯｘのいずれかよりなる単層膜または積層膜を使うことが可能である。 Further, the orientation control film 70 is not limited to a Ti film or a TiN film, but is composed of a Pt film, an Ir film, a Re film, a Ru film, a Pd film, an Os film, or an alloy of elements constituting these films. It is also possible to do. As the orientation control film 70, a single layer film or a multilayer film made of any of Ti, Al, Ir, Pt, Ru, Pd, Os, Rh, PtOx, IrOx, RuOx, and PdOx can be used. .
本実施形態によれば、前記Ｉｒ下部電極７３表面におけるヒロックによる凹凸構造の発生が効果的に抑制され、前記Ｉｒ下部電極７３の表面が、ＰＺＴ膜７４Ａの成膜直前においてＩｒ（１１１）面よりなり、それを薄いＩｒ酸化膜７３Ｏが覆っている状態となる。 According to the present embodiment, the generation of a concavo-convex structure due to hillocks on the surface of the Ir lower electrode 73 is effectively suppressed, and the surface of the Ir lower electrode 73 is more than the Ir (111) plane immediately before the formation of the PZT film 74A. Thus, the thin Ir oxide film 73O is covered.
その結果、かかるＩｒ酸化膜７３Ｏ上にＰＺＴ膜７４Ａを成膜した場合、ＰＺＴ膜７４Ａは高い割合で所望の（１１１）配向を有し、その結果、その上に形成されるＰＺＴ膜７４Ｂも高い割合で所望の（１１１）配向を有することになる。 As a result, when the PZT film 74A is formed on the Ir oxide film 73O, the PZT film 74A has a desired (111) orientation at a high rate, and as a result, the PZT film 74B formed thereon is also high. It will have the desired (111) orientation in proportion.
その結果、本実施形態の強誘電体メモリは、優れた電気特性を示す。また前記下部電極７３の表面モフォロジが向上するため、製造歩留まりも向上する。 As a result, the ferroelectric memory according to the present embodiment exhibits excellent electrical characteristics. Further, since the surface morphology of the lower electrode 73 is improved, the manufacturing yield is also improved.
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 As mentioned above, although this invention was described about preferable embodiment, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
４１ 絶縁層
４２，７０ Ｔｉ膜
４３，７１ ＴｉＡｌＮ膜
４５，７３ 下部電極
４６，７４Ａ 第１のＰＺＴ膜
４７，７４Ｂ 第２のＰＺＴ膜
４８，７６ 上部電極
６１ 基板
６１Ａ 素子領域
６１Ｉ 素子分離構造
６１ａ〜６１ｆ 拡散領域
６２Ａ，６２Ｂ ゲート絶縁膜
６３Ａ，６３Ｂ ゲート電極
６４Ａ，６４Ｂ ゲートシリサイド層
６５，６７ ＳｉＯＮ膜
６６，６８，８１，８３ 層間絶縁膜
６６Ａ，６６Ｂ，６６Ｃ，６８Ａ，６８Ｃ，８３Ａ，８３Ｂ，８３Ｃ ビアホール
６７Ａ〜６７Ｃ，６９Ａ，６９Ｃ，８４Ａ〜８４Ｃ ビアプラグ
６７ａ，６７ｂ，６７ｃ，６９ａ，６９ｃ，８４ａ，８４ｂ，８４ｃ 密着膜
７８ ハードマスク膜
７８Ａ，７８Ｂ ハードマスクパターン
７９，８０ Ａｌ2Ｏ3水素バリア膜
８５Ａ，８５Ｂ，８５Ｃ 配線パタ―ン
41 Insulating layer 42, 70 Ti film 43, 71 TiAlN film 45, 73 Lower electrode 46, 74A First PZT film 47, 74B Second PZT film 48, 76 Upper electrode 61 Substrate 61A Element region 61I Element isolation structure 61a to 61f Diffusion region 62A, 62B Gate insulating film 63A, 63B Gate electrode 64A, 64B Gate silicide layer 65, 67 SiON film 66, 68, 81, 83 Interlayer insulating film 66A, 66B, 66C, 68A, 68C, 83A, 83B, 83C Via hole 67A to 67C, 69A, 69C, 84A to 84C Via plug 67a, 67b, 67c, 69a, 69c, 84a, 84b, 84c Adhesion film 78 Hard mask film 78A, 78B Hard mask pattern 79, 80 Al 2 O 3 hydrogen barrier film 85A, 85B, 85C Pattern - down
Claims (6)
前記貴金属膜が引張応力の状態で、前記下部電極膜の表面を酸化し、貴金属酸化膜を形成する工程と、
前記貴金属酸化膜上に、強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 Forming a lower electrode film made of a noble metal film;
A step of oxidizing the surface of the lower electrode film to form a noble metal oxide film in a state where the noble metal film is in a tensile stress;
Forming a ferroelectric film on the noble metal oxide film;
And a step of forming an upper electrode film on the ferroelectric film.
第１の温度で、前記下部電極の表面を酸化し、
前記第１の温度以上の第２の温度で、前記下部電極上に、強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 Forming a lower electrode made of a noble metal film;
Oxidizing a surface of the lower electrode at a first temperature;
Forming a ferroelectric film on the lower electrode at a second temperature equal to or higher than the first temperature;
And a step of forming an upper electrode on the ferroelectric film.
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| WO2008016044A1 (en) * | 2006-08-02 | 2008-02-07 | Ulvac, Inc. | Film-forming method and film-forming apparatus |
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