JP2009100161A

JP2009100161A - Device equipped with microprocessor, and semiconductor integrated circuit

Info

Publication number: JP2009100161A
Application number: JP2007268788A
Authority: JP
Inventors: Kesatoshi Takeuchi; 啓佐敏竹内
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-10-16
Filing date: 2007-10-16
Publication date: 2009-05-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique capable of generating a clock signal having a constant frequency even when the voltage value of a power voltage supplied to a device fluctuates. <P>SOLUTION: This device equipped with a microprocessor is provided with: a power voltage generation part generating a power voltage Evdd-A supplied to the microprocessor 160; and a fixed clock signal generation part 110 operating by receiving the power voltage Evdd-A and generating a fixed clock signal RCK0 of a constant frequency regardless of the fluctuation of the voltage value of the power voltage. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、クロック信号の生成に関するものである。 The present invention relates to clock signal generation.

従来、クロック信号の生成に関する技術としては、例えば特許文献１に開示されたものが知られている。 Conventionally, as a technique related to generation of a clock signal, for example, one disclosed in Patent Document 1 is known.

特開平８−４４４６５号公報Japanese Patent Laid-Open No. 8-44465

この従来技術では、ＣＰＵへ供給されるクロック信号の周波数と、ＣＰＵへ供給される電源電圧の電圧値とを連動して変化させていた。したがって、タイマ割込み等の一定の周波数のクロック信号を必要とする場合には、ＣＰＵへ供給されるクロック信号をタイマ割込み等の基準とすることはできないという問題があった。 In this prior art, the frequency of the clock signal supplied to the CPU and the voltage value of the power supply voltage supplied to the CPU are changed in conjunction with each other. Therefore, when a clock signal with a constant frequency such as a timer interrupt is required, there is a problem that the clock signal supplied to the CPU cannot be used as a reference for the timer interrupt or the like.

なおこのような問題は、ＣＰＵへ供給されるクロック信号の周波数と、ＣＰＵへ供給される電源電圧の電圧値とを連動して変化させる場合に限らず、一般に、電源電圧が外乱等によって変動してしまう場合であっても一定の周波数のクロック信号を必要とする装置全般に共通する問題であった。 Such a problem is not limited to the case where the frequency of the clock signal supplied to the CPU and the voltage value of the power supply voltage supplied to the CPU are changed in conjunction with each other. In general, the power supply voltage fluctuates due to a disturbance or the like. This is a problem common to all devices that require a clock signal having a constant frequency.

本発明は、上述した従来の課題を解決するためになされたものであり、供給される電源電圧の電圧値が変動した場合であっても、一定の周波数のクロック信号を生成することのできる技術を提供することを目的とする。 The present invention has been made to solve the above-described conventional problems, and can generate a clock signal having a constant frequency even when the voltage value of the supplied power supply voltage fluctuates. The purpose is to provide.

本発明は、上述の課題の少なくとも一部を解決するために、以下の形態または適用例を取ることが可能である。 In order to solve at least a part of the problems described above, the present invention can take the following forms or application examples.

[適用例１]
マイクロプロセッサを備える装置であって、
前記マイクロプロセッサに供給される電源電圧を生成する電源電圧生成部と、
前記電源電圧を受けて動作し、前記電源電圧の電圧値の変動に関わらずに一定の周波数の固定クロック信号を生成する固定クロック信号生成部と、
を備える、装置。 [Application Example 1]
A device comprising a microprocessor,
A power supply voltage generator for generating a power supply voltage supplied to the microprocessor;
A fixed clock signal generator that operates in response to the power supply voltage and generates a fixed clock signal having a constant frequency regardless of a variation in the voltage value of the power supply voltage;
An apparatus comprising:

適用例１の装置によれば、供給される電源電圧の電圧値が変動した場合であっても、一定の周波数の固定クロック信号を生成することができる。 According to the apparatus of Application Example 1, a fixed clock signal having a constant frequency can be generated even when the voltage value of the supplied power supply voltage fluctuates.

[適用例２]
適用例１記載の装置であって、
前記固定クロック信号生成部は、
前記電源電圧の供給を受けるとともに、前記電源電圧の電圧値に依存しない一定の電圧を供給する定電圧供給部と、
前記一定の電圧を受けて、前記固定クロック信号を生成する発振部と、
を備える、装置。 [Application Example 2]
An apparatus according to Application Example 1,
The fixed clock signal generator is
A constant voltage supply unit that receives supply of the power supply voltage and supplies a constant voltage that does not depend on a voltage value of the power supply voltage;
An oscillation unit for receiving the constant voltage and generating the fixed clock signal;
An apparatus comprising:

適用例２の装置によれば、定電圧供給部が一定の電圧を発振部に供給するので、供給される電源電圧の電圧値が変動した場合であっても、一定の周波数の固定クロック信号を生成することができる。 According to the apparatus of the application example 2, the constant voltage supply unit supplies a constant voltage to the oscillation unit. Therefore, even if the voltage value of the supplied power supply voltage fluctuates, a fixed clock signal having a constant frequency is generated. Can be generated.

[適用例３]
適用例１または２記載の装置であって、さらに、
前記マイクロプロセッサに供給される周波数可変の動作クロック信号を生成する動作クロック信号生成部を備え、
前記電源電圧生成部は、前記動作クロック信号の周波数に応じて、前記電源電圧の電圧値を変動させる、装置。 [Application Example 3]
The apparatus according to application example 1 or 2, further comprising:
An operation clock signal generation unit for generating an operation clock signal with variable frequency supplied to the microprocessor;
The power supply voltage generation unit varies the voltage value of the power supply voltage according to the frequency of the operation clock signal.

適用例３の装置によれば、動作クロック信号の周波数に応じて電源電圧の電圧値が変動した場合であっても、一定の周波数の固定クロック信号を生成することができる。 According to the apparatus of the application example 3, even when the voltage value of the power supply voltage varies according to the frequency of the operation clock signal, a fixed clock signal having a constant frequency can be generated.

[適用例４]
適用例１ないし３のいずれかに記載の装置であって、さらに、
前記マイクロプロセッサに割込みを発生させる割込管理部を備え、
前記固定クロック信号は、タイマ割込用の基準クロック信号として前記割込管理部に供給される、装置。 [Application Example 4]
The apparatus according to any one of Application Examples 1 to 3, further comprising:
An interrupt management unit for generating an interrupt in the microprocessor;
The fixed clock signal is supplied to the interrupt management unit as a reference clock signal for timer interrupt.

適用例４の装置によれば、割込み管理部がタイマ割込用の基準クロック信号として固定クロック信号を用いるので、タイマ割込みのタイミングを正確にすることができる。 According to the apparatus of Application Example 4, since the interrupt management unit uses the fixed clock signal as the reference clock signal for timer interruption, the timing of timer interrupt can be made accurate.

[適用例５]
半導体集積回路であって、
マイクロプロセッサに供給される電源電圧を生成する電源電圧生成部と、
前記電源電圧を受けて動作し、前記電源電圧の電圧値の変動に関わらずに一定の周波数の固定クロック信号を生成する固定クロック信号生成部と、
を備える、半導体集積回路。 [Application Example 5]
A semiconductor integrated circuit,
A power supply voltage generator for generating a power supply voltage supplied to the microprocessor;
A fixed clock signal generator that operates in response to the power supply voltage and generates a fixed clock signal having a constant frequency regardless of a variation in the voltage value of the power supply voltage;
A semiconductor integrated circuit comprising:

［適用例６］
燃料電池使用機器であって、
マイクロプロセッサと、
前記マイクロプロセッサに供給される電源電圧を生成する燃料電池と、
前記電源電圧を受けて動作し、前記電源電圧の電圧値の変動に関わらずに一定の周波数の固定クロック信号を生成する固定クロック信号生成部と、
を備える、燃料電池使用機器。 [Application Example 6]
Fuel cell equipment,
A microprocessor;
A fuel cell for generating a power supply voltage supplied to the microprocessor;
A fixed clock signal generator that operates in response to the power supply voltage and generates a fixed clock signal having a constant frequency regardless of a variation in the voltage value of the power supply voltage;
An apparatus using a fuel cell.

なお、本発明は、種々の態様で実現することが可能である。例えば、情報処理装置、情報処理方法、情報処理システム、それらの方法または装置の機能を実現するための半導体集積回路、コンピュータプログラム、そのコンピュータプログラムを記録した記録媒体等の形態で実現することができる。 Note that the present invention can be realized in various modes. For example, the present invention can be realized in the form of an information processing apparatus, an information processing method, an information processing system, a semiconductor integrated circuit for realizing the functions of the method or apparatus, a computer program, a recording medium on which the computer program is recorded, and the like. .

次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ｂ．第２実施例：
Ｃ．第３実施例：
Ｄ．変形例： Next, embodiments of the present invention will be described in the following order based on examples.
A. First embodiment:
B. Second embodiment:
C. Third embodiment:
D. Variations:

Ａ．第１実施例：
図１は、本発明の一実施例としての情報処理装置の構成を示すブロック図である。この情報処理装置は、ＣＰＵシステム１００と、加減速発振部２００と、ＲＯＭ部３００と、ＲＡＭ部４００と、記憶装置部５００と、入出力部６００と、バス７００とを備えている。ＣＰＵシステム１００は、バス７００を通じてシステム全体の動作を制御するとともに、固定クロック信号ＲＣＫ０を生成する。加減速発振部２００は、固定クロック信号ＲＣＫ０に基づいて、ＣＰＵシステム１００の同期動作を規定する周波数可変の動作クロック信号Ｆｃｌｋ−Ａを生成してＣＰＵシステム１００に供給する。また、加減速発振部２００は、情報処理装置の各種の回路（ＣＰＵシステム１００、ＲＯＭ部３００、ＲＡＭ部４００等）に供給する電源電圧Ｅｖｄｄ−Ａを発生している。さらに、加減速発振部２００は、この電源電圧Ｅｖｄｄ−Ａの電圧値を、動作クロック信号Ｆｃｌｋ−Ａの周波数ｆFclk-Aの値に応じて任意に設定することが可能である。つまり、加減速発振部２００は、動作クロック信号Ｆｃｌｋ−Ａの周波数ｆFclk-Aが大きい場合には、電源電圧Ｅｖｄｄ−Ａの電圧値を大きく設定し、逆に、動作クロック信号Ｆｃｌｋ−Ａの周波数ｆFclk-Aが小さい場合には、電源電圧Ｅｖｄｄ−Ａの電圧値を小さく設定することで、消費電力の低減を図ることが可能となる。電源電圧Ｅｖｄｄ−Ａの設定の方法については後述する。入出力部６００への入力は、キーボード、マウス、スタイラスペン、タッチパネル、ネットワークの受信回路などの入力デバイスから入力されるデータである。入出力部６００からの出力は、ＣＲＴディスプレイ、液晶等の平面表示体などの出力デバイスに与えられる信号である。 A. First embodiment:
FIG. 1 is a block diagram showing a configuration of an information processing apparatus as an embodiment of the present invention. The information processing apparatus includes a CPU system 100, an acceleration / deceleration oscillation unit 200, a ROM unit 300, a RAM unit 400, a storage device unit 500, an input / output unit 600, and a bus 700. The CPU system 100 controls the operation of the entire system through the bus 700 and generates a fixed clock signal RCK0. The acceleration / deceleration oscillating unit 200 generates an operation clock signal Fclk-A having a variable frequency that defines the synchronous operation of the CPU system 100 based on the fixed clock signal RCK0 and supplies it to the CPU system 100. Further, the acceleration / deceleration oscillation unit 200 generates a power supply voltage Evdd-A to be supplied to various circuits (CPU system 100, ROM unit 300, RAM unit 400, etc.) of the information processing apparatus. Further, the acceleration / deceleration oscillating unit 200 can arbitrarily set the voltage value of the power supply voltage Evdd-A according to the value of the frequency fFclk-A of the operation clock signal Fclk-A. That is, when the frequency fFclk-A of the operation clock signal Fclk-A is large, the acceleration / deceleration oscillation unit 200 sets the voltage value of the power supply voltage Evdd-A to be large, and conversely, the frequency of the operation clock signal Fclk-A. When fFclk-A is small, the power consumption can be reduced by setting the voltage value of the power supply voltage Evdd-A small. A method for setting the power supply voltage Evdd-A will be described later. Input to the input / output unit 600 is data input from an input device such as a keyboard, a mouse, a stylus pen, a touch panel, or a network receiving circuit. The output from the input / output unit 600 is a signal given to an output device such as a flat display such as a CRT display or liquid crystal.

図２は、ＣＰＵシステム１００の内部構成を示すブロック図である。ＣＰＵシステム１００は、固定クロック信号生成部１１０と、５つの分周器１５１〜１５５と、分周値記憶部１５６と、割込管理部１５７と、ＣＰＵ部１６０とを備えている。固定クロック信号生成部１１０は、電源電圧Ｅｖｄｄ−Ａの供給を受けており、電源電圧Ｅｖｄｄ−Ａの電圧値が変化した場合であっても、周波数が一定である固定クロック信号ＲＣＫ０を生成する。固定クロック信号生成部１１０の内部構成については後述する。５つの分周器１５１〜１５５は、割込処理の種類に応じて対応付けられており、それぞれの割込処理に応じて設定された分周値で固定クロック信号ＲＣＫ０を分周し、それぞれタイマ割込クロック信号ＴＣＫ＿Ａ〜ＴＣＫ＿Ｅとして出力する。分周値記憶部１５６は、分周器１５１〜１５５の５つの分周値を記憶している。なお、分周値記憶部１５６に記憶されている５つの分周値は、ＣＰＵ部１６０によって任意の値に書き換えることも可能である。割込管理部１５７は、タイマ割込クロック信号ＴＣＫ＿Ａ〜ＴＣＫ＿Ｅの割込指令に応じて、ＣＰＵ部１６０にタイマ割込みをかける。 FIG. 2 is a block diagram showing the internal configuration of the CPU system 100. The CPU system 100 includes a fixed clock signal generation unit 110, five frequency dividers 151 to 155, a frequency division value storage unit 156, an interrupt management unit 157, and a CPU unit 160. The fixed clock signal generation unit 110 is supplied with the power supply voltage Evdd-A, and generates a fixed clock signal RCK0 having a constant frequency even when the voltage value of the power supply voltage Evdd-A changes. The internal configuration of the fixed clock signal generation unit 110 will be described later. The five frequency dividers 151 to 155 are associated with each other according to the type of interrupt processing, divide the fixed clock signal RCK0 by the frequency division value set according to each interrupt processing, and each timer Output as interrupt clock signals TCK_A to TCK_E. The divided value storage unit 156 stores five divided values of the frequency dividers 151 to 155. The five divided values stored in the divided value storage unit 156 can be rewritten to arbitrary values by the CPU unit 160. The interrupt management unit 157 issues a timer interrupt to the CPU unit 160 according to the interrupt command of the timer interrupt clock signals TCK_A to TCK_E.

図３は、固定クロック信号生成部１１０の内部構成を示すブロック図である。固定クロック信号生成部１１０は、定電流回路１１１と、抵抗器１１２と、発振部１２０とを備えている。定電流回路１１１は、電源電圧Ｅｖｄｄ−Ａの電圧値の変動に関わらずに一定の電流を出力する。したがって、発振部１２０に供給される電圧値は、電源電圧Ｅｖｄｄ−Ａの電圧値に関わらずに、一定の電圧値となる。すなわち、定電流回路１１１と抵抗器１１２は定電圧回路として機能している。発振部１２０は、インバータ１２１と、水晶発振子１２２と、２つのコンデンサー１２３，１２４と、バッファ１２５とを備えている。前述したように、発振部１２０に供給される電圧値は一定となるため、バッファ１２５から出力される固定クロック信号ＲＣＫ０の周波数ｆRCK0は、電源電圧Ｅｖｄｄ−Ａの変動に関わらずに一定値となる。したがって、この固定クロック信号ＲＣＫ０を基準とすれば、電源電圧Ｅｖｄｄ−Ａの変動に関わらずに一定の周波数を有するタイマ割込クロック信号ＴＣＫ＿Ａ〜ＴＣＫ＿Ｅを生成することが可能となる。 FIG. 3 is a block diagram illustrating an internal configuration of the fixed clock signal generation unit 110. The fixed clock signal generation unit 110 includes a constant current circuit 111, a resistor 112, and an oscillation unit 120. The constant current circuit 111 outputs a constant current regardless of fluctuations in the voltage value of the power supply voltage Evdd-A. Therefore, the voltage value supplied to the oscillation unit 120 is a constant voltage value regardless of the voltage value of the power supply voltage Evdd-A. That is, the constant current circuit 111 and the resistor 112 function as a constant voltage circuit. The oscillation unit 120 includes an inverter 121, a crystal oscillator 122, two capacitors 123 and 124, and a buffer 125. As described above, since the voltage value supplied to the oscillating unit 120 is constant, the frequency fRCK0 of the fixed clock signal RCK0 output from the buffer 125 is constant regardless of the fluctuation of the power supply voltage Evdd-A. . Therefore, using this fixed clock signal RCK0 as a reference, it is possible to generate timer interrupt clock signals TCK_A to TCK_E having a constant frequency regardless of fluctuations in the power supply voltage Evdd-A.

図４は、情報処理装置のＯＳが行う電力制御の処理を示すフローチャートである。ステップＳ１０では、タイマ割込みの有無を監視する。タイマ割込みとしては、例えば、モータの回転速度の検出（モータ制御回路にＣＰＵシステム１００を適用した場合）や、Ｄ−ＲＡＭのリフレッシュ等がある。タイマ割込みが無かった場合は、タイマ割込みの有無の監視を継続する。タイマ割込みがあった場合は、ステップＳ２０〜Ｓ６０において、タイマ割込みの種別を判定し、ステップＳ７０〜Ｓ１１０において、タイマ割込みの種別に応じて電力制御を行いつつ、処理を実行する。ステップＳ１２０では、割込み処理に応じて変更された電力制御を、もとの低電力制御に戻し、再びタイマ割込みの有無を監視する。 FIG. 4 is a flowchart illustrating power control processing performed by the OS of the information processing apparatus. In step S10, the presence / absence of a timer interrupt is monitored. Examples of the timer interrupt include detection of the rotation speed of the motor (when the CPU system 100 is applied to the motor control circuit), refresh of the D-RAM, and the like. If there is no timer interrupt, monitoring for timer interrupt is continued. When there is a timer interrupt, the type of timer interrupt is determined in steps S20 to S60, and in steps S70 to S110, processing is executed while performing power control according to the type of timer interrupt. In step S120, the power control changed according to the interrupt process is returned to the original low power control, and the presence or absence of the timer interrupt is monitored again.

図５は、割込処理Ａの内部の処理を示すフローチャートである。なお、この図５では割込処理Ａとして説明しているが、図４で説明した割込処理Ｂ〜Ｅの場合も同様である。ステップＳ７１では、タイマ割込みの種別に応じた割込状態テーブルを参照する。ステップＳ７２では、ＣＰＵシステム１００から加減速発振部２００に動作クロック信号Ｆｃｌｋ−Ａの周波数指令値が供給される。この周波数指令値は、割込状態テーブル内に格納されている。ステップＳ７３では、加減速発振部２００が、周波数指令値に応じて、電源電圧Ｅｖｄｄ−Ａの電圧値と、動作クロック信号Ｆｃｌｋ−Ａの周波数を変化させる。ステップＳ７４では、電源電圧Ｅｖｄｄ−Ａの電圧値と、動作クロック信号Ｆｃｌｋ−Ａの周波数が変化した状態で、処理Ａを実行する。処理Ａが終了すれば、図４のステップＳ１２０で、電源電圧Ｅｖｄｄ−Ａの電圧値と、動作クロック信号Ｆｃｌｋ−Ａの周波数を元に戻し、再び低電力制御にする。 FIG. 5 is a flowchart showing an internal process of the interrupt process A. Although the interrupt process A is described in FIG. 5, the same applies to the interrupt processes B to E described in FIG. In step S71, the interrupt status table corresponding to the type of timer interrupt is referred to. In step S <b> 72, the frequency command value of the operation clock signal Fclk-A is supplied from the CPU system 100 to the acceleration / deceleration oscillation unit 200. This frequency command value is stored in the interrupt state table. In step S73, the acceleration / deceleration oscillating unit 200 changes the voltage value of the power supply voltage Evdd-A and the frequency of the operation clock signal Fclk-A according to the frequency command value. In step S74, the process A is executed in a state where the voltage value of the power supply voltage Evdd-A and the frequency of the operation clock signal Fclk-A are changed. When the process A ends, in step S120 in FIG. 4, the voltage value of the power supply voltage Evdd-A and the frequency of the operation clock signal Fclk-A are restored to the low power control again.

図６は、電源電圧Ｅｖｄｄ−Ａが変化した場合における動作クロック信号Ｆｃｌｋ−Ａの周波数値ｆFclk-Aと固定クロック信号ＲＣＫ０の周波数値ｆRCK0を示すグラフである。なお、このグラフの縦軸は、対数スケールとして描かれている。この図６によれば、動作クロック信号Ｆｃｌｋ−Ａの周波数値ｆFclk-Aは、電源電圧Ｅｖｄｄ−Ａの電圧値と連動して変化させているが、固定クロック信号ＲＣＫ０の周波数値ｆRCK0は、電源電圧Ｅｖｄｄ−Ａの電圧値に関わらずに常に一定の値を示すことが理解できる。 FIG. 6 is a graph showing the frequency value fFclk-A of the operation clock signal Fclk-A and the frequency value fRCK0 of the fixed clock signal RCK0 when the power supply voltage Evdd-A changes. Note that the vertical axis of this graph is drawn as a logarithmic scale. According to FIG. 6, the frequency value fFclk-A of the operation clock signal Fclk-A is changed in conjunction with the voltage value of the power supply voltage Evdd-A, but the frequency value fRCK0 of the fixed clock signal RCK0 is It can be understood that a constant value is always shown regardless of the voltage value of the voltage Evdd-A.

図７は、加減速発振部２００の内部構成を示すブロック図である。加減速発振部２００は、電源電圧Ｅｖｄｄ−Ａを生成する回路として、上位電圧限界値記憶部２１０と、下位電圧限界値記憶部２１２と、上位周波数値記憶部２１４と、下位周波数値記憶部２１６と、電源電圧制御部２３０と、電圧補間器２５０と、ＤＡ変換器（ＤＡＣ）２６０と、基準周波数値記憶部２２６とを備えている。加減速発振部２００は、さらに、動作クロック信号Ｆｃｌｋ−Ａを生成する回路として、基準分周器２２０と、ＰＬＬ回路２７０と、基準分周値記憶部２２２と、分周値記憶部２２４と、を備えている。なお、基準分周値記憶部２２２及び分周値記憶部２２４は、電源電圧Ｅｖｄｄ−Ａを生成する回路としても利用される。ＰＬＬ回路２７０は、位相比較部２７２と、ループフィルタ（ＬＰＦ）２７４と、電圧制御発振器（ＶＣＯ）２７６と、分周器２７８とを備えている。 FIG. 7 is a block diagram showing an internal configuration of the acceleration / deceleration oscillation unit 200. The acceleration / deceleration oscillation unit 200 is a circuit that generates the power supply voltage Evdd-A. The upper voltage limit value storage unit 210, the lower voltage limit value storage unit 212, the upper frequency value storage unit 214, and the lower frequency value storage unit 216 A power supply voltage control unit 230, a voltage interpolator 250, a DA converter (DAC) 260, and a reference frequency value storage unit 226. The acceleration / deceleration oscillation unit 200 further includes a reference frequency divider 220, a PLL circuit 270, a reference frequency division value storage unit 222, a frequency division value storage unit 224, as circuits that generate the operation clock signal Fclk-A. It has. The reference frequency division value storage unit 222 and the frequency division value storage unit 224 are also used as a circuit that generates the power supply voltage Evdd-A. The PLL circuit 270 includes a phase comparison unit 272, a loop filter (LPF) 274, a voltage controlled oscillator (VCO) 276, and a frequency divider 278.

上位電圧限界値記憶部２１０と、下位電圧限界値記憶部２１２と、上位周波数値記憶部２１４と、下位周波数値記憶部２１６は、バス７００を介してＣＰＵシステム１００に接続されており、ＣＰＵシステム１００により設定された上位電圧限界値Ｅｍａｘと、下位電圧限界値Ｅｍｉｎと、上位周波数値Ｆｍａｘと、下位周波数値Ｆｍｉｎとを、それぞれ記憶している。電源電圧制御部２３０は、電源電圧Ｅｖｄｄ−Ａの電圧値を設定する設定電圧値Ｅｖｄｄを出力する。設定電圧値Ｅｖｄｄは、上位電圧限界値Ｅｍａｘを最大値とし、下位電圧限界値Ｅｍｉｎを最小値とする範囲の値として出力される。電圧補間器２５０は、設定電圧値Ｅｖｄｄに基づいて、設定電圧補間値Ｅｖｄｄ−Ｄを出力する。ただし、電圧補間器２５０は、電源電圧制御部２３０内に設けてもよく、また、省略することも可能である。なお、電源電圧制御部２３０および電圧補間器２５０の動作の詳細については後述する。ＤＡ変換器２６０は、設定電圧補間値Ｅｖｄｄ−Ｄをデジタル信号からアナログ信号に変換することによって電源電圧Ｅｖｄｄ−Ａを生成し、生成した電源電圧Ｅｖｄｄ−ＡをＣＰＵシステム１００等に供給する。電圧補間器２５０が省略されている場合では、ＤＡ変換器２６０は、設定電圧値Ｅｖｄｄをデジタル信号からアナログ信号に変換することによって電源電圧Ｅｖｄｄ−Ａを生成する。 The upper voltage limit value storage unit 210, the lower voltage limit value storage unit 212, the upper frequency value storage unit 214, and the lower frequency value storage unit 216 are connected to the CPU system 100 via the bus 700. The upper voltage limit value Emax, the lower voltage limit value Emin, the upper frequency value Fmax, and the lower frequency value Fmin set by 100 are stored. The power supply voltage control unit 230 outputs a set voltage value Evdd that sets the voltage value of the power supply voltage Evdd-A. The set voltage value Evdd is output as a value in a range in which the upper voltage limit value Emax is the maximum value and the lower voltage limit value Emin is the minimum value. The voltage interpolator 250 outputs a set voltage interpolation value Evdd-D based on the set voltage value Evdd. However, the voltage interpolator 250 may be provided in the power supply voltage control unit 230 or may be omitted. Details of operations of the power supply voltage control unit 230 and the voltage interpolator 250 will be described later. The DA converter 260 generates the power supply voltage Evdd-A by converting the set voltage interpolation value Evdd-D from a digital signal to an analog signal, and supplies the generated power supply voltage Evdd-A to the CPU system 100 or the like. When the voltage interpolator 250 is omitted, the DA converter 260 generates the power supply voltage Evdd-A by converting the set voltage value Evdd from a digital signal to an analog signal.

基準分周値記憶部２２２と分周値記憶部２２４は、バス７００を介してＣＰＵシステム１００に接続されており、ＣＰＵシステム１００により設定された基準分周値Ｍと分周値Ｎとをそれぞれ記憶している。固定クロック信号ＲＣＫ０は、ＣＰＵシステム１００によって生成され、基準分周器２２０と、電圧補間器２５０に供給される。基準分周器２２０は、基準分周値記憶部２２２に記憶された分周値Ｍで固定クロック信号ＲＣＫ０を分周することによって、分周クロック信号ＲＣＫ１を生成する。 The reference frequency division value storage unit 222 and the frequency division value storage unit 224 are connected to the CPU system 100 via the bus 700, and each of the reference frequency division value M and the frequency division value N set by the CPU system 100 is obtained. I remember it. The fixed clock signal RCK0 is generated by the CPU system 100 and supplied to the reference frequency divider 220 and the voltage interpolator 250. The reference divider 220 generates the divided clock signal RCK1 by dividing the fixed clock signal RCK0 by the divided value M stored in the reference divided value storage unit 222.

基準分周器２２０で生成された分周クロック信号ＲＣＫ１は、位相比較部２７２に基準信号として供給される。分周器２７８によって生成される分周信号ＤＶＣＫは、位相比較部２７２に比較信号として入力される。位相比較部２７２は、これら２つの信号ＲＣＫ１，ＤＶＣＫの位相差を示す誤差信号ＣＰＳを生成する。この誤差信号ＣＰＳは、チャ−ジポンプ回路を内蔵するループフィルタ２７４に送られる。ループフィルタ２７４内のチャージポンプ回路は、誤差信号ＣＰＳのパルスレベルとパルス数とに応じた電圧レベルを有する電圧制御信号ＬＰＳを生成して出力する。 The divided clock signal RCK1 generated by the reference frequency divider 220 is supplied to the phase comparison unit 272 as a reference signal. The frequency division signal DVCK generated by the frequency divider 278 is input to the phase comparison unit 272 as a comparison signal. The phase comparator 272 generates an error signal CPS indicating the phase difference between these two signals RCK1 and DVCK. This error signal CPS is sent to a loop filter 274 incorporating a charge pump circuit. The charge pump circuit in the loop filter 274 generates and outputs a voltage control signal LPS having a voltage level corresponding to the pulse level and the number of pulses of the error signal CPS.

電圧制御発振器２７６は、電圧制御信号ＬＰＳの電圧レベルに応じた発振周波数を有する動作クロック信号Ｆｃｌｋ−Ａを出力する。この動作クロック信号Ｆｃｌｋ−Ａは、分周値記憶部２２４に記憶された分周値Ｎに基づいて、分周器２７８で１／Ｎに分周される。分周器２７８で生成された分周信号ＤＶＣＫは、前述したように、位相比較部２７２に送られて分周クロック信号ＲＣＫ１と位相比較される。そして、２つの信号ＲＣＫ１，ＤＶＣＫの位相差が０になるように、動作クロック信号Ｆｃｌｋ−Ａの周波数が収束していく。収束後の動作クロック信号Ｆｃｌｋ−Ａの周波数は、分周クロック信号ＲＣＫ１の周波数ｆRCK1に分周値Ｎを乗じた値となる。 The voltage controlled oscillator 276 outputs an operation clock signal Fclk-A having an oscillation frequency corresponding to the voltage level of the voltage control signal LPS. The operation clock signal Fclk-A is divided by a frequency divider 278 to 1 / N based on the frequency division value N stored in the frequency division value storage unit 224. The frequency-divided signal DVCK generated by the frequency divider 278 is sent to the phase comparison unit 272 and phase-compared with the frequency-divided clock signal RCK1 as described above. Then, the frequency of the operation clock signal Fclk-A converges so that the phase difference between the two signals RCK1 and DVCK becomes zero. The frequency of the operation clock signal Fclk-A after convergence is a value obtained by multiplying the frequency fRCK1 of the divided clock signal RCK1 by the divided value N.

固定クロック信号ＲＣＫ０の周波数ｆRCK0と、分周クロック信号ＲＣＫ１の周波数ｆRCK1と、動作クロック信号Ｆｃｌｋ−Ａの周波数ｆFclk-Aとの関係は次の通りである。
ｆRCK1＝ｆRCK0／Ｍ …（１）
ｆFclk-A＝Ｎ×ｆRCK1＝Ｎ×ｆRCK0／Ｍ …（２） The relationship between the frequency fRCK0 of the fixed clock signal RCK0, the frequency fRCK1 of the divided clock signal RCK1, and the frequency fFclk-A of the operation clock signal Fclk-A is as follows.
fRCK1 = fRCK0 / M (1)
fFclk-A = N × fRCK1 = N × fRCK0 / M (2)

例えば、ｆRCK0＝１０ＭＨｚ，Ｍ＝１００，Ｎ＝１０００とすれば、ｆRCK1＝１００ＫＨｚ，ｆFclk-A＝１００ＭＨｚとなる。 For example, if fRCK0 = 10 MHz, M = 100, and N = 1000, then fRCK1 = 100 KHz and fFclk-A = 100 MHz.

ＣＰＵシステム１００が、分周値記憶部２２４に記憶された分周値Ｎと、基準分周値記憶部２２２に記憶された基準分周値Ｍの値を書き換えると、動作クロック信号Ｆｃｌｋ−Ａの周波数ｆFclk-Aを連続的に任意の所望の値に設定することができる。これは、分周値記憶部２２４と基準分周値記憶部２２２とを設けるようにした利点である。前述した図５のステップＳ７２では、これらの分周値Ｍ，Ｎが周波数指令値としてＣＰＵシステム１００から加減速発振部２００に供給される。 When the CPU system 100 rewrites the frequency division value N stored in the frequency division value storage unit 224 and the value of the reference frequency division value M stored in the reference frequency division value storage unit 222, the operation clock signal Fclk-A The frequency fFclk-A can be continuously set to any desired value. This is an advantage that the frequency division value storage unit 224 and the reference frequency division value storage unit 222 are provided. In step S72 of FIG. 5 described above, these frequency division values M and N are supplied from the CPU system 100 to the acceleration / deceleration oscillation unit 200 as frequency command values.

図８は、電圧制御発振器２７６のＶＦ特性を示すグラフである。縦軸は、電圧制御発振器２７６に入力される電圧値Ｖｉｎ［Ｖ］を示し、横軸は、電圧制御発振器２７６から出力されるクロック信号の周波数値Ｆｖｃｏ［Ｈｚ］を示している。この電圧制御発振器２７６は、レンジ切り替えを要することなく１ＫＨｚから１２ＧＨｚの周波数域を有する動作クロック信号Ｆｃｌｋ−Ａを出力することが可能である。したがって、この電圧制御発振器２７６をＰＬＬ回路２７０に用いれば、１ＫＨｚから１２ＧＨｚの範囲内の周波数域ではレンジ切り替えを要しないため、レンジ切り替えによるサグやハザード等の問題が生じないという利点がある。また、ＣＰＵシステム１００がレンジ切り替えのための制御をする必要がないという利点もある。このように、電圧制御発振器２７６としては、ＣＰＵシステム１００に供給されるクロック信号の周波数域の全体にわたってレンジ切り替えが不要な回路を用いることが好ましい。 FIG. 8 is a graph showing the VF characteristics of the voltage controlled oscillator 276. The vertical axis represents the voltage value Vin [V] input to the voltage controlled oscillator 276, and the horizontal axis represents the frequency value Fvco [Hz] of the clock signal output from the voltage controlled oscillator 276. The voltage controlled oscillator 276 can output an operation clock signal Fclk-A having a frequency range of 1 KHz to 12 GHz without requiring range switching. Therefore, if this voltage-controlled oscillator 276 is used for the PLL circuit 270, there is an advantage that problems such as sag and hazard due to range switching do not occur because range switching is not required in the frequency range of 1 KHz to 12 GHz. There is also an advantage that the CPU system 100 does not need to perform control for range switching. Thus, as the voltage controlled oscillator 276, it is preferable to use a circuit that does not require range switching over the entire frequency range of the clock signal supplied to the CPU system 100.

図９（Ａ）は、電源電圧制御部２３０の内部構成を示すブロック図である。電源電圧制御部２３０は、相関係数演算部２３２と、周波数指令値演算部２３４と、設定電圧値演算部２３６とを備えている。図９（Ｂ）は、上記３つの演算部２３２，２３４，２３６の演算式を示している。相関係数演算部２３２は、上位電圧限界値Ｅｍａｘと、下位電圧限界値Ｅｍｉｎと、上位周波数値Ｆｍａｘと、下位周波数値Ｆｍｉｎとに基づいて、相関係数Ｋを求める。周波数指令値演算部２３４は、基準分周値Ｍと、分周値Ｎと、基準周波数値記憶部２２６に記憶された基準周波数値Ｆｓｃとに基づいて、周波数指令値Ｆｃｌｋを求める。基準周波数値記憶部２２６は、バス７００に接続されており（図７）、ＣＰＵシステム１００によって基準周波数値Ｆｓｃが設定される。基準周波数値Ｆｓｃは、固定クロック信号ＲＣＫ０の周波数ｆRCK0と同一の周波数に設定される。設定電圧値演算部２３６は、相関係数Ｋと、周波数指令値Ｆｃｌｋと、下位周波数値Ｆｍｉｎとに基づいて、設定電圧値Ｅｖｄｄを求める。相関係数Ｋと、周波数指令値Ｆｃｌｋと、設定電圧値Ｅｖｄｄは、次の式によって求めることができる。
Ｋ＝（Ｅｍａｘ−Ｅｍｉｎ）／（log(Ｆｍａｘ)−log(Ｆｍｉｎ)） …（３）
Ｆｃｌｋ＝Ｆｓｃ・Ｎ／Ｍ …（４）
Ｆｃｌｋ＜Ｆｍｉｎのとき、
Ｅｖｄｄ＝Ｅｍｉｎ …（５）
Ｆｍｉｎ≦Ｆｃｌｋ≦Ｆｍａｘのとき、
Ｅｖｄｄ＝Ｋ・(log(Ｆｃｌｋ)−log(Ｆｍｉｎ))＋Ｅｍｉｎ …（６）
Ｆｍａｘ＜Ｆｃｌｋのとき、
Ｅｖｄｄ＝Ｆｍａｘ …（７） FIG. 9A is a block diagram illustrating an internal configuration of the power supply voltage control unit 230. The power supply voltage control unit 230 includes a correlation coefficient calculation unit 232, a frequency command value calculation unit 234, and a set voltage value calculation unit 236. FIG. 9B shows arithmetic expressions of the three arithmetic units 232, 234, and 236. The correlation coefficient calculation unit 232 calculates the correlation coefficient K based on the upper voltage limit value Emax, the lower voltage limit value Emin, the upper frequency value Fmax, and the lower frequency value Fmin. The frequency command value calculation unit 234 obtains the frequency command value Fclk based on the reference frequency division value M, the frequency division value N, and the reference frequency value Fsc stored in the reference frequency value storage unit 226. The reference frequency value storage unit 226 is connected to the bus 700 (FIG. 7), and the reference frequency value Fsc is set by the CPU system 100. The reference frequency value Fsc is set to the same frequency as the frequency fRCK0 of the fixed clock signal RCK0. The set voltage value calculation unit 236 obtains the set voltage value Evdd based on the correlation coefficient K, the frequency command value Fclk, and the lower frequency value Fmin. The correlation coefficient K, the frequency command value Fclk, and the set voltage value Evdd can be obtained by the following equations.
K = (Emax−Emin) / (log (Fmax) −log (Fmin)) (3)
Fclk = Fsc · N / M (4)
When Fclk <Fmin,
Evdd = Emin (5)
When Fmin ≦ Fclk ≦ Fmax,
Evdd = K · (log (Fclk) −log (Fmin)) + Emin (6)
When Fmax <Fclk,
Evdd = Fmax (7)

図９（Ｃ）は、周波数指令値Ｆｃｌｋと設定電圧値Ｅｖｄｄとの関係を示すグラフである。このグラフでは、周波数指令値Ｆｃｌｋの常用対数をとった値を横軸とし、設定電圧値Ｅｖｄｄを縦軸として示している。上記（２），（４）式から理解できるように、周波数指令値Ｆｃｌｋは、電圧制御発振器２７６から出力される動作クロック信号Ｆｃｌｋ−Ａの周波数fFclk-Aと等しい値として設定される。また、上記（３），（６）式で示したように、設定電圧値Ｅｖｄｄは、周波数指令値Ｆｃｌｋの常用対数をとった値に比例するように設定される。これは、動作クロック信号Ｆｃｌｋ−Ａおよび周波数指令値Ｆｃｌｋが広範囲の周波数域で変化した場合であっても、その周波数に対応して設定電圧値Ｅｖｄｄを定めることができるようにするためである。そして、周波数指令値Ｆｃｌｋが下位周波数値Ｆｍｉｎよりも小さい値を示した場合は、設定電圧値Ｅｖｄｄは下位電圧限界値Ｅｍｉｎに設定され、周波数指令値Ｆｃｌｋが上位周波数値Ｆｍａｘよりも大きい値を示した場合は、設定電圧値Ｅｖｄｄは上位電圧限界値Ｅｍａｘに設定される（（５），（７）式）。このようにすれば、ＣＰＵシステム１００等に供給される電源電圧Ｅｖｄｄ−Ａの上限値と下限値を規定することができるからである。 FIG. 9C is a graph showing the relationship between the frequency command value Fclk and the set voltage value Evdd. In this graph, the value obtained by taking the common logarithm of the frequency command value Fclk is shown on the horizontal axis, and the set voltage value Evdd is shown on the vertical axis. As can be understood from the above equations (2) and (4), the frequency command value Fclk is set as a value equal to the frequency fFclk-A of the operation clock signal Fclk-A output from the voltage controlled oscillator 276. Further, as shown in the above equations (3) and (6), the set voltage value Evdd is set to be proportional to the value obtained by taking the common logarithm of the frequency command value Fclk. This is because the set voltage value Evdd can be determined corresponding to the frequency even when the operation clock signal Fclk-A and the frequency command value Fclk change in a wide frequency range. When the frequency command value Fclk shows a value smaller than the lower frequency value Fmin, the set voltage value Evdd is set to the lower voltage limit value Emin, and the frequency command value Fclk shows a value larger than the upper frequency value Fmax. In this case, the set voltage value Evdd is set to the upper voltage limit value Emax (Equations (5) and (7)). This is because the upper limit value and the lower limit value of the power supply voltage Evdd-A supplied to the CPU system 100 and the like can be defined in this way.

図１０（Ａ）は、電圧補間器２５０の内部構成を示すブロック図である。電圧補間器２５０は、第１設定電圧値記憶部２５２と、第２設定電圧値記憶部２５４と、電圧補間値生成部２５６とを備えている。第１設定電圧値記憶部２５２は、電源電圧制御部２３０（図７）から順次供給される設定電圧値Ｅｖｄｄを記憶する。設定電圧値Ｅｖｄｄの値は、基準分周値Ｍや分周値Ｎの値に応じて変化する。第１設定電圧値記憶部２５２は、設定電圧値Ｅｖｄｄの値が変化すると、すでに記憶されている変化前の設定電圧値Ｅｖｄｄ＿ｎを第２設定電圧値記憶部２５４に供給すると共に、変化前の設定電圧値Ｅｖｄｄ＿ｎを順次変化後の設定電圧値Ｅｖｄｄ＿ｎ＋１で上書きして記憶する。第２設定電圧値記憶部２５４は、第１設定電圧値記憶部２５２から供給された変化前（上書きされる前）の設定電圧値Ｅｖｄｄ＿ｎを記憶する。つまり、第１設定電圧値記憶部２５２が変化後の設定電圧値Ｅｖｄｄ＿ｎ＋１を記憶しているときは、第２設定電圧値記憶部２５４は、変化前の設定電圧値Ｅｖｄｄ＿ｎを記憶していることとなる。 FIG. 10A is a block diagram showing the internal configuration of the voltage interpolator 250. The voltage interpolator 250 includes a first set voltage value storage unit 252, a second set voltage value storage unit 254, and a voltage interpolation value generation unit 256. The first set voltage value storage unit 252 stores the set voltage value Evdd sequentially supplied from the power supply voltage control unit 230 (FIG. 7). The value of the set voltage value Evdd changes according to the reference frequency division value M and the frequency division value N. When the value of the set voltage value Evdd changes, the first set voltage value storage unit 252 supplies the stored pre-change set voltage value Evdd_n to the second set voltage value storage unit 254 and also sets the change before the change. The voltage value Evdd_n is overwritten and stored with the set voltage value Evdd_n + 1 after the sequential change. The second set voltage value storage unit 254 stores the set voltage value Evdd_n before change (before being overwritten) supplied from the first set voltage value storage unit 252. That is, when the first set voltage value storage unit 252 stores the set voltage value Evdd_n + 1 after the change, the second set voltage value storage unit 254 stores the set voltage value Evdd_n before the change. Become.

図１０（Ｂ）は、電圧補間値生成部２５６から出力される設定電圧補間値Ｅｖｄｄ−Ｄと時間の経過との関係を示すグラフである。電圧補間値生成部２５６は、設定電圧値Ｅｖｄｄが変化していない場合は、第１設定電圧値記憶部２５２に記憶されている設定電圧値Ｅｖｄｄ＿ｎ＋１の値をそのまま設定電圧補間値Ｅｖｄｄ−Ｄとして出力する。設定電圧値Ｅｖｄｄが変化した場合は、電圧補間値生成部２５６は、第１設定電圧値記憶部２５２に新たに記憶された変化後の設定電圧値Ｅｖｄｄ＿ｎ＋１と、第２設定電圧値記憶部２５４に記憶された変化前の設定電圧値Ｅｖｄｄ＿ｎとを比較すると共に、それら２つの値の間を補間する補間値を、設定電圧補間値Ｅｖｄｄ−Ｄとして順次出力する。すなわち、設定電圧補間値Ｅｖｄｄ−Ｄは、変化前の設定電圧値Ｅｖｄｄ＿ｎの値から、変化後の設定電圧値Ｅｖｄｄ＿ｎ＋１の値に徐々に近づくように直線状の変化曲線にしたがって出力される。設定電圧補間値Ｅｖｄｄ−Ｄの生成方法としては、例えば、電圧補間値生成部２５６に固定クロック信号ＲＣＫ０を供給し、固定クロック信号ＲＣＫ０の１クロックごとに、変化前の設定電圧値Ｅｖｄｄ＿ｎに所定の値を加算または減算して設定電圧補間値Ｅｖｄｄ−Ｄとして出力する。そして、設定電圧補間値Ｅｖｄｄ−Ｄの値が変化後の設定電圧値Ｅｖｄｄ＿ｎ＋１の値と一致するまで、所定の値を加算または減算し続ければよい。このように設定電圧補間値Ｅｖｄｄ−Ｄを出力すれば、単位時間当たりの電源電圧Ｅｖｄｄ−Ａの変化量は一定となる。ＤＡ変換器２６０（図７）は、デジタル信号である設定電圧補間値Ｅｖｄｄ−Ｄをアナログ信号である電源電圧Ｅｖｄｄ−Ａに変換し、電源電圧Ｅｖｄｄ−ＡをＣＰＵシステム１００等に供給する。 FIG. 10B is a graph showing the relationship between the set voltage interpolation value Evdd-D output from the voltage interpolation value generation unit 256 and the passage of time. When the set voltage value Evdd has not changed, the voltage interpolation value generation unit 256 outputs the value of the set voltage value Evdd_n + 1 stored in the first set voltage value storage unit 252 as the set voltage interpolation value Evdd-D. To do. When the set voltage value Evdd changes, the voltage interpolation value generation unit 256 stores the changed set voltage value Evdd_n + 1 newly stored in the first set voltage value storage unit 252 and the second set voltage value storage unit 254. The stored set voltage value Evdd_n before the change is compared, and an interpolation value for interpolating between these two values is sequentially output as a set voltage interpolation value Evdd-D. That is, the set voltage interpolation value Evdd-D is output according to a linear change curve so as to gradually approach the set voltage value Evdd_n + 1 after the change from the set voltage value Evdd_n before the change. As a generation method of the set voltage interpolation value Evdd-D, for example, the fixed clock signal RCK0 is supplied to the voltage interpolation value generation unit 256, and the set voltage value Evdd_n before the change is set to a predetermined value every clock of the fixed clock signal RCK0. The value is added or subtracted and output as a set voltage interpolation value Evdd-D. Then, the predetermined value may be continuously added or subtracted until the set voltage interpolation value Evdd-D matches the changed set voltage value Evdd_n + 1. When the set voltage interpolation value Evdd-D is output in this way, the amount of change in the power supply voltage Evdd-A per unit time becomes constant. The DA converter 260 (FIG. 7) converts the set voltage interpolation value Evdd-D that is a digital signal into a power supply voltage Evdd-A that is an analog signal, and supplies the power supply voltage Evdd-A to the CPU system 100 and the like.

したがって、基準分周値Ｍや分周値Ｎの値が大きく変化し、設定電圧値Ｅｖｄｄの値が急激に変化した場合であっても、電圧補間器２５０の出力の設定電圧補間値Ｅｖｄｄ−Ｄの値は緩やかに変化する。そのため、ＣＰＵシステム１００等に供給される電源電圧Ｅｖｄｄ−Ａの値が急激に変化することを抑制することが可能となる。 Therefore, even when the reference frequency division value M or the frequency division value N changes greatly and the value of the set voltage value Evdd changes abruptly, the set voltage interpolation value Evdd-D of the output of the voltage interpolator 250 is changed. The value of changes slowly. Therefore, it is possible to suppress a sudden change in the value of the power supply voltage Evdd-A supplied to the CPU system 100 or the like.

このように、第１実施例では、電源電圧Ｅｖｄｄ−Ａの電圧値を変動させた場合であっても、一定の周波数値を示す固定クロック信号ＲＣＫ０を生成することが可能である。そして、この固定クロック信号ＲＣＫ０を基準とすれば、電源電圧Ｅｖｄｄ−Ａの変動に関わらずに一定の周波数を有するタイマ割込クロック信号ＴＣＫ＿Ａ〜ＴＣＫ＿Ｅを生成することが可能となる。 As described above, in the first embodiment, even when the voltage value of the power supply voltage Evdd-A is changed, it is possible to generate the fixed clock signal RCK0 indicating a constant frequency value. Then, using this fixed clock signal RCK0 as a reference, it becomes possible to generate timer interrupt clock signals TCK_A to TCK_E having a constant frequency regardless of fluctuations in the power supply voltage Evdd-A.

なお、ＣＰＵ部１６０（図２）は、本発明におけるマイクロプロセッサに相当し、電源電圧制御部２３０（図７，図９）と、電圧補間器２５０（図７，図１０）と、ＤＡ変換器２６０（図７）は、本発明における電源電圧生成部に相当し、基準分周器２２０（図７）と、ＰＬＬ回路２７０（図７）は、本発明における動作クロック信号生成部に相当する。固定クロック信号生成部１１０（図３）内の定電流回路１１１と、抵抗器１１２は、本発明における定電圧供給部に相当する。 The CPU unit 160 (FIG. 2) corresponds to the microprocessor in the present invention, and includes a power supply voltage control unit 230 (FIGS. 7 and 9), a voltage interpolator 250 (FIGS. 7 and 10), and a DA converter. 260 (FIG. 7) corresponds to the power supply voltage generation unit in the present invention, and the reference frequency divider 220 (FIG. 7) and the PLL circuit 270 (FIG. 7) correspond to the operation clock signal generation unit in the present invention. The constant current circuit 111 and the resistor 112 in the fixed clock signal generation unit 110 (FIG. 3) correspond to the constant voltage supply unit in the present invention.

Ｂ．第２実施例：
図１１は、第２実施例における固定クロック信号生成部１１０ｂの内部構成を示す説明図である。この固定クロック信号生成部１１０ｂは、抵抗器１２７と、ツェナーダイオード１２８と、発振部１２０とを備えている。発振部１２０の内部構成は、第１実施例と同じである。また、固定クロック信号発生部以外の他の構成は第１実施例と同じである。 B. Second embodiment:
FIG. 11 is an explanatory diagram showing the internal configuration of the fixed clock signal generator 110b in the second embodiment. The fixed clock signal generation unit 110b includes a resistor 127, a Zener diode 128, and an oscillation unit 120. The internal configuration of the oscillation unit 120 is the same as that in the first embodiment. Further, the configuration other than the fixed clock signal generator is the same as that of the first embodiment.

このように、抵抗器１２７とツェナーダイオード１２８とを用いて定電圧回路を構成しても、第１実施例と同様に、電源電圧Ｅｖｄｄ−Ａの電圧値が変動した場合であっても、一定の周波数値を示す固定クロック信号ＲＣＫ０を生成することが可能である。なお、抵抗器１２７と、ツェナーダイオード１２８は、本発明における定電圧供給部に相当する。 As described above, even if the constant voltage circuit is configured by using the resistor 127 and the Zener diode 128, even when the voltage value of the power supply voltage Evdd-A fluctuates as in the first embodiment, it is constant. It is possible to generate a fixed clock signal RCK0 indicating the frequency value of. The resistor 127 and the Zener diode 128 correspond to the constant voltage supply unit in the present invention.

Ｃ．第３実施例：
図１２は、第３実施例における発振部１２０ｃの内部構成を示す説明図である。この発振部１２０ｃは、奇数個のインバータ１２９を直列に備えたリングオシレータである。発振部以外の他の構成は、第１および第２実施例と同じである。奇数個のインバータ１２９には、第１，第２実施例と同様に、電源電圧Ｅｖｄｄ−Ａの電圧値が変動した場合であっても、一定の電圧が供給される。したがって、この発振部１２０ｃを用いても、一定の周波数値を示す固定クロック信号ＲＣＫ０を生成することができる。 C. Third embodiment:
FIG. 12 is an explanatory diagram showing the internal configuration of the oscillation section 120c in the third embodiment. The oscillation unit 120c is a ring oscillator that includes an odd number of inverters 129 in series. The other configuration than the oscillation unit is the same as in the first and second embodiments. As in the first and second embodiments, a constant voltage is supplied to the odd number of inverters 129 even when the voltage value of the power supply voltage Evdd-A varies. Therefore, the fixed clock signal RCK0 indicating a constant frequency value can be generated even using the oscillation unit 120c.

Ｄ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。 D. Variations:
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible.

Ｄ１．変形例１：
上記実施例では、発振部１２０の内部に水晶振動子を用いていたが（図３，図１１）、この代わりに、セラミック振動子等の種々の振動子を用いることも可能である。また、発振部としては、上記実施例の発振部１２０（図３，図１１），１２０ｃ（図１２）の構成の他に、一定の電圧が与えられれば、一定の周波数のクロック信号を生成するようなその他の種々の構成とすることが可能である。 D1. Modification 1:
In the above embodiment, a crystal resonator is used in the oscillation unit 120 (FIGS. 3 and 11), but various resonators such as a ceramic resonator can be used instead. In addition to the configuration of the oscillators 120 (FIGS. 3 and 11) and 120c (FIG. 12) of the above embodiment, the oscillator generates a clock signal having a constant frequency when a constant voltage is applied. Various other configurations as described above are possible.

Ｄ２．変形例２：
上記実施例では、固定クロック信号生成部１１０，１１０ｂの内部構成が示されているが（図３，図１１）、固定クロック信号発生部の内部構成はこれに限られず、発振部１２０，１２０ｃに供給される電圧値が一定となるようなその他の種々の構成とすることが可能である。 D2. Modification 2:
In the above embodiment, the internal configuration of the fixed clock signal generation units 110 and 110b is shown (FIGS. 3 and 11), but the internal configuration of the fixed clock signal generation unit is not limited to this, and the oscillation units 120 and 120c Various other configurations are possible in which the supplied voltage value is constant.

Ｄ３．変形例３：
上記実施例では、ＣＰＵシステム１００は、５つの分周器１５１〜１５５を備えていたが、分周器の数は５つに限られず、ＣＰＵシステム１００は任意の数の分周器を備えることができる。 D3. Modification 3:
In the above embodiment, the CPU system 100 includes the five frequency dividers 151 to 155. However, the number of frequency dividers is not limited to five, and the CPU system 100 includes an arbitrary number of frequency dividers. Can do.

Ｄ４．変形例４：
上記実施例では、加減速発振部２００は、電源電圧Ｅｖｄｄ−Ａの電圧値を、動作クロック信号Ｆｃｌｋ−Ａの周波数と連動させて変化させていたが、動作クロック信号Ｆｃｌｋ−Ａの周波数を変化させずに、電源電圧Ｅｖｄｄ−Ａの電圧値のみを変更するように加減速発振部２００を構成してもよい。また、本発明は、電源電圧の電圧値が外乱等によって変動してしまう場合にも適用可能であり、この場合にも、電源電圧の電圧値の変動によらずに、一定の周波数値を示す固定クロック信号を生成することができる。 D4. Modification 4:
In the above embodiment, the acceleration / deceleration oscillation unit 200 changes the voltage value of the power supply voltage Evdd-A in conjunction with the frequency of the operation clock signal Fclk-A, but changes the frequency of the operation clock signal Fclk-A. Instead, the acceleration / deceleration oscillating unit 200 may be configured to change only the voltage value of the power supply voltage Evdd-A. The present invention is also applicable to the case where the voltage value of the power supply voltage fluctuates due to a disturbance or the like. In this case as well, a constant frequency value is shown regardless of the fluctuation of the voltage value of the power supply voltage. A fixed clock signal can be generated.

Ｄ５．変形例５：
上記実施例では、タイマ割込みの種別に応じて電力制御を行っていたが、この代わりに、情報処理装置において起動するアプリケーションの種別や、Ｉ／Ｏ割込みの種別に応じて分周値Ｍ，Ｎの値を設定し、電力制御を行うことも可能である。 D5. Modification 5:
In the above embodiment, power control is performed according to the type of timer interrupt, but instead of this, the divided values M and N are determined according to the type of application to be activated in the information processing apparatus and the type of I / O interrupt. It is also possible to perform power control by setting the value of.

Ｄ６．変形例６：
上記実施例では、マイクロプロセッサとしてＣＰＵ部１６０を用いていたが、この代わりに、種々のデータ処理を行うマイクロプロセッサ、たとえば、画像処理用のプロセッサ（ＧＰＵ：Graphics Processing Unit）等を用いることも可能である。 D6. Modification 6:
In the above-described embodiment, the CPU unit 160 is used as a microprocessor. However, instead of this, a microprocessor that performs various data processing, for example, a processor for processing an image (GPU: Graphics Processing Unit) may be used. It is.

Ｄ７．変形例７：
上記実施例では、加減速発振部２００によってＣＰＵシステム１００の周波数と電圧の制御を行っていたが、加減速発振部２００の全部または一部（たとえば、ＤＡ変換器２６０を除く加減速発振部２００等）を半導体集積回路で実現することも可能である。また、加減速発振部２００の全部または一部の機能を有する半導体集積回路を１チップＣＰＵまたはＤＳＰ内の回路に取り込んで１チップ化することも可能である。このようにして得られたチップを小型携帯機器、電子ペーパ等の極低消費電力化を要求する機器に搭載すれば、消費電力の低減を実現することが可能であり、これらの機器の高寿命化を容易に実現することができる。 D7. Modification 7:
In the above embodiment, the frequency and voltage of the CPU system 100 are controlled by the acceleration / deceleration oscillating unit 200. However, the acceleration / deceleration oscillating unit 200 excluding all or part of the acceleration / deceleration oscillating unit 200 (for example, the DA converter 260 is excluded). Etc.) can also be realized by a semiconductor integrated circuit. It is also possible to incorporate a semiconductor integrated circuit having all or a part of the function of the acceleration / deceleration oscillation unit 200 into a circuit in a one-chip CPU or DSP to form one chip. If the chip thus obtained is mounted on a device that requires extremely low power consumption, such as a small portable device or electronic paper, it is possible to reduce power consumption, and the long service life of these devices. Can be easily realized.

Ｄ８．変形例８：
本発明による回路や装置は、携帯電話、携帯用パソコン、ＰＤＡ等の携帯機器にも適用可能である。本発明を携帯機器に適用した場合には、上述した種々の効果（低消費電力、周波数が供給電圧の電圧値に依存しない固定クロック信号の生成）が特に顕著である。同様に、本発明による回路や装置は、車両等の移動体にも適用可能であり、携帯機器に適用した場合と同様の効果を有する。 D8. Modification 8:
The circuit and device according to the present invention can also be applied to portable devices such as a mobile phone, a portable personal computer, and a PDA. When the present invention is applied to a portable device, the various effects described above (low power consumption, generation of a fixed clock signal whose frequency does not depend on the voltage value of the supply voltage) are particularly remarkable. Similarly, the circuit and the device according to the present invention can be applied to a moving body such as a vehicle, and have the same effect as when applied to a portable device.

図１３は、本発明の実施例による回路を利用した携帯電話を示す説明図である。図１３（Ａ）は携帯電話７０１の外観を示しており、図１３（Ｂ）は、内部構成の例を示している。携帯電話７０１は、携帯電話７０１の動作を制御する制御回路７１０と、燃料電池７３０とを備えている。燃料電池７３０は、制御回路７１０に電源を供給する。制御回路７１０は、ＭＰＵ７１２と周辺回路７１４とを備えている。ＭＰＵ７１２は、図１のＣＰＵシステム１００に相当し、周辺回路７１４は、図１の加減速発振部２００と、ＲＯＭ部３００と、ＲＡＭ部４００と、記憶装置部５００とを含んでいる。この制御回路７１０内においても、上記実施例で説明した種々の処理を実現することが可能である。 FIG. 13 is an explanatory diagram showing a mobile phone using a circuit according to an embodiment of the present invention. FIG. 13A shows the appearance of the mobile phone 701, and FIG. 13B shows an example of the internal configuration. The mobile phone 701 includes a control circuit 710 that controls the operation of the mobile phone 701 and a fuel cell 730. The fuel cell 730 supplies power to the control circuit 710. The control circuit 710 includes an MPU 712 and a peripheral circuit 714. The MPU 712 corresponds to the CPU system 100 of FIG. 1, and the peripheral circuit 714 includes the acceleration / deceleration oscillation unit 200, the ROM unit 300, the RAM unit 400, and the storage device unit 500 of FIG. 1. In the control circuit 710, various processes described in the above embodiments can be realized.

本発明の一実施例としての情報処理装置の構成を示すブロック図である。It is a block diagram which shows the structure of the information processing apparatus as one Example of this invention. ＣＰＵシステムの内部構成を示すブロック図である。It is a block diagram which shows the internal structure of CPU system. 固定クロック信号発生部の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a fixed clock signal generation part. 情報処理装置のＯＳが行う電力制御の処理を示すフローチャートである。It is a flowchart which shows the process of the power control which OS of information processing apparatus performs. 割込処理の内部の処理を示すフローチャートである。It is a flowchart which shows the process inside an interruption process. 電源電圧が変化した場合における動作クロック信号の周波数値-Aと固定クロック信号の周波数値を示すグラフである。6 is a graph showing the frequency value -A of the operation clock signal and the frequency value of the fixed clock signal when the power supply voltage changes. 加減速発振部の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of an acceleration / deceleration oscillation part. 電圧制御発振器のＶＦ特性を示すグラフである。It is a graph which shows the VF characteristic of a voltage controlled oscillator. 電源電圧制御部の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a power supply voltage control part. 電圧補間器の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a voltage interpolator. 第２実施例における固定クロック信号発生部の内部構成を示す説明図である。It is explanatory drawing which shows the internal structure of the fixed clock signal generation part in 2nd Example. 第３実施例における発振部の内部構成を示す説明図である。It is explanatory drawing which shows the internal structure of the oscillation part in 3rd Example. 本発明の実施例による回路を利用した携帯電話を示す説明図である。It is explanatory drawing which shows the mobile telephone using the circuit by the Example of this invention.

Explanation of symbols

１００…ＣＰＵシステム
１１０…固定クロック信号発生部
１１０ｂ…固定クロック信号発生部
１１１…定電流発生装置
１１２…抵抗器
１２０…発振部
１２０ｃ…発振部
１２１…インバータ
１２２…水晶発振子
１２３…コンデンサー
１２５…バッファ
１２７…抵抗器
１２８…ツェナーダイオード
１２９…インバータ
１５１〜１５５…分周器
１５６…分周値記憶部
１５７…割込管理部
１６０…ＣＰＵ部
２００…加減速発振部
２１０…上位電圧限界値記憶部
２１２…下位電圧限界値記憶部
２１４…上位周波数値記憶部
２１６…下位周波数値記憶部
２１８…基準発振部
２２０…基準分周器
２２２…基準分周値記憶部
２２４…分周値記憶部
２２６…基準周波数値記憶部
２３０…電源電圧制御部
２３２…相関係数演算部
２３４…周波数指令値演算部
２３６…設定電圧値演算部
２５０…電圧補間器
２５２…第１設定電圧値記憶部
２５４…第２設定電圧値記憶部
２５６…電圧補間値生成部
２６０…ＤＡ変換器
２７０…ＰＬＬ回路
２７２…位相比較部
２７４…ループフィルタ
２７６…電圧制御発振器
２７８…分周器
３００…ＲＯＭ部
４００…ＲＡＭ部
５００…記憶装置部
６００…入出力部
７００…バス
７０１…携帯電話
７１０…制御回路
７１２…ＭＰＵ
７１４…周辺回路
７３０…燃料電池 DESCRIPTION OF SYMBOLS 100 ... CPU system 110 ... Fixed clock signal generator 110b ... Fixed clock signal generator 111 ... Constant current generator 112 ... Resistor 120 ... Oscillator 120c ... Oscillator 121 ... Inverter 122 ... Crystal oscillator 123 ... Condenser 125 ... Buffer DESCRIPTION OF SYMBOLS 127 ... Resistor 128 ... Zener diode 129 ... Inverter 151-155 ... Divider 156 ... Frequency division value memory | storage part 157 ... Interrupt management part 160 ... CPU part 200 ... Acceleration / deceleration oscillation part 210 ... Upper voltage limit value memory | storage part 212 ... Lower voltage limit value storage unit 214 ... Higher frequency value storage unit 216 ... Lower frequency value storage unit 218 ... Reference oscillation unit 220 ... Reference frequency divider 222 ... Reference frequency division value storage unit 224 ... Division value storage unit 226 ... Reference Frequency value storage unit 230 ... power supply voltage control unit 232 ... correlation coefficient calculation unit 234 ... frequency Command value calculation unit 236 ... Setting voltage value calculation unit 250 ... Voltage interpolator 252 ... First setting voltage value storage unit 254 ... Second setting voltage value storage unit 256 ... Voltage interpolation value generation unit 260 ... DA converter 270 ... PLL circuit 272: Phase comparison unit 274 ... Loop filter 276 ... Voltage controlled oscillator 278 ... Frequency divider 300 ... ROM unit 400 ... RAM unit 500 ... Storage device unit 600 ... I / O unit 700 ... Bus 701 ... Mobile phone 710 ... Control circuit 712 ... MPU
714 ... peripheral circuit 730 ... fuel cell

Claims

A device comprising a microprocessor,
A power supply voltage generator for generating a power supply voltage supplied to the microprocessor;
A fixed clock signal generator that operates in response to the power supply voltage and generates a fixed clock signal having a constant frequency regardless of a variation in the voltage value of the power supply voltage;
An apparatus comprising:

The apparatus of claim 1, comprising:
The fixed clock signal generator is
A constant voltage supply unit that receives supply of the power supply voltage and supplies a constant voltage that does not depend on a voltage value of the power supply voltage;
An oscillation unit for receiving the constant voltage and generating the fixed clock signal;
An apparatus comprising:

The apparatus according to claim 1 or 2, further comprising:
An operation clock signal generation unit for generating an operation clock signal with variable frequency supplied to the microprocessor;
The power supply voltage generation unit varies the voltage value of the power supply voltage according to the frequency of the operation clock signal.

The apparatus according to any one of claims 1 to 3, further comprising:
An interrupt management unit for generating an interrupt in the microprocessor;
The fixed clock signal is supplied to the interrupt management unit as a reference clock signal for timer interrupt.

A semiconductor integrated circuit,
A power supply voltage generator for generating a power supply voltage supplied to the microprocessor;
A fixed clock signal generator that operates in response to the power supply voltage and generates a fixed clock signal having a constant frequency regardless of a variation in the voltage value of the power supply voltage;
A semiconductor integrated circuit comprising:

Fuel cell equipment,
A microprocessor;
A fuel cell for generating a power supply voltage supplied to the microprocessor;
A fixed clock signal generator that operates in response to the power supply voltage and generates a fixed clock signal having a constant frequency regardless of a variation in the voltage value of the power supply voltage;
An apparatus using a fuel cell.