JP2009094233A - Polishing composition for semiconductor substrate - Google Patents
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Description
本発明は、半導体デバイス製造技術である基板表面の平坦化研磨、特に素子分離や層間絶縁膜の平坦化研磨において使用される研磨組成物及びこれら研磨組成物を使用した基板の研磨方法、並びにこの研磨方法を適用した半導体デバイス基板に関する。 The present invention relates to a polishing composition used in planarization polishing of a substrate surface, which is a semiconductor device manufacturing technique, in particular, element isolation and planarization polishing of an interlayer insulating film, a method of polishing a substrate using these polishing compositions, and this The present invention relates to a semiconductor device substrate to which a polishing method is applied.
半導体デバイスの高集積化・高速化が進むに伴い、グローバルプラナリゼーション技術の重要性がますます高まってきている。多層配線構造を必要とするロジックＬＳＩの製造工程に於いて、層間絶縁膜（ＩＬＤ膜：Ｉｎｔｅｒ−Ｌｅｖｅｌ Ｄｉｅｌｅｃｔｒｉｃｓ）の平坦化はリソグラフィーの精度を高めてデザインルールの微細化を達成する必要不可欠なキーテクノロジーとなっている。又、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）に代わる素子分離技術として開発されたシャロートレンチ分離法（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）では、研磨後の膜厚の均一性が素子特性を決めるため、極めて精度の高い平坦化研磨技術が要求されている。特に近年ＳＴＩ工程ではパターンの微細化が進んだ影響で素子分離溝の深さが浅くなり、それに伴い堆積絶縁膜の厚さが薄くなっていることから、少ない研磨量で異なるパターンサイズ及び密度幅を持った被研磨基板を平坦化しなければならない。 As semiconductor devices become more highly integrated and faster, global planarization technology has become increasingly important. In a logic LSI manufacturing process that requires a multi-layer wiring structure, planarization of an interlayer dielectric film (ILD film: Inter-Level Dielectrics) is an indispensable key for increasing the accuracy of lithography and achieving miniaturization of design rules. Technology has become. In addition, in the shallow trench isolation (STI) developed as an element isolation technique replacing LOCOS (Local Oxidation of Silicon), the uniformity of the film thickness after polishing determines the element characteristics, so that the accuracy is extremely high. Flattening polishing technology is required. In particular, in the STI process in recent years, the depth of the element isolation trench is reduced due to the progress of pattern miniaturization, and the thickness of the deposited insulating film is reduced accordingly. Therefore, different pattern sizes and density widths can be obtained with a small amount of polishing. The to-be-polished substrate having a thickness must be flattened.
図１に、基板９９上の絶縁膜１０１上にアルミ配線１０２を形成した後で、絶縁膜である酸化珪素膜１０３（以下、被研磨膜ともいう）を成膜した半導体基板１００の断面模式図を示す。絶縁膜１０１表面にはアルミ配線１０２の凹凸に対応する凹凸段差１０４が形成される。この絶縁膜である酸化珪素膜１０３上に微細な配線層を積層するためには、酸化珪素膜１０３表面を高度に平坦化してリソグラフィー精度を高める事が要求される。また、図２に素子分離（ＳＴＩ）工程における絶縁膜となる酸化珪素膜２０３を成膜後の半導体基板２００の断面模式図を示す。窒化珪素膜２０２を通してエッチングされたシリコン基板１９９の溝Ｔに対応する凹凸段差２０４が、絶縁膜である酸化珪素膜２０３表面に形成される。窒化珪素膜２０２表面まで研磨して酸化珪素膜２０３を除去することによって、エッチングされた溝の中に絶縁膜となる酸化珪素膜２０３を残し、素子領域を分離する。研磨後の絶縁膜厚及び窒化珪素膜厚の均一性が素子性能に影響することから、段差および各凸部，凹部の膜厚差が無い平坦な研磨面を得られる研磨方法が求められている。
1 is a schematic cross-sectional view of a
この様な半導体基板の平坦化には化学的な研磨と機械的な研磨を組み合わせた、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）が応用されている。一般的な半導体基板のＣＭＰでは、半導体基板を、回転テーブル上に張り付けた研磨パッドに一定荷重で押しつけ、研磨パッドと半導体基板の間に研磨スラリーを供給しながらテーブル及び半導体基板を回転させて、凹凸のある半導体基板表面を研磨する。スラリー状の研磨組成物は、被研磨物に対して化学的に活性な溶液に機械的な研磨作用を有する研磨粒子を懸濁させたものが一般的に使用されるが、研磨粒子を埋め込んだパッド等が使用される場合もある。 For such planarization of a semiconductor substrate, chemical mechanical polishing (CMP), which combines chemical polishing and mechanical polishing, is applied. In CMP of a general semiconductor substrate, the semiconductor substrate is pressed against a polishing pad attached on a rotary table with a constant load, and the table and the semiconductor substrate are rotated while supplying a polishing slurry between the polishing pad and the semiconductor substrate. The surface of the semiconductor substrate with unevenness is polished. As the slurry-like polishing composition, a slurry in which abrasive particles having a mechanical polishing action are suspended in a chemically active solution with respect to an object to be polished is generally used, but the abrasive particles are embedded. A pad etc. may be used.
ＣＭＰ技術は一般に高平坦な研磨面を得るために有効な手法とされているが、被研磨基板上に形成されたパターンの大きさに依存して研磨速度が異なるために基板全面での高いレベルの平坦化を実現することが難しいという技術課題がある。この課題に対しての対応策の例が特許文献１〜３に示してある。特許文献１では、ポリカルボン酸であるポリアクリル酸が半導体基板表面の凹凸段差を平坦化することが開示されている。 CMP technology is generally considered to be an effective method for obtaining a highly flat polished surface, but the polishing rate varies depending on the size of the pattern formed on the substrate to be polished, so the high level over the entire surface of the substrate. There is a technical problem that it is difficult to realize flattening. Examples of countermeasures against this problem are shown in Patent Documents 1 to 3. Patent Document 1 discloses that polyacrylic acid, which is a polycarboxylic acid, flattens the uneven steps on the surface of a semiconductor substrate.
一方、特許文献２では、酸化セリウム粒子と水溶性ポリアミンを含有する研磨剤を用いることにより、被研磨面を研磨する場合の研磨速度のパターン依存性が少なく、凹部の研磨を抑制しながら凸部を優先的に研磨でき、極めて少ない研磨量で被研磨面を高平坦化することが可能であることが開示されている。 On the other hand, in Patent Document 2, by using an abrasive containing cerium oxide particles and a water-soluble polyamine, there is little pattern dependency of the polishing rate when polishing the surface to be polished, and the convex portion while suppressing the polishing of the concave portion. It is disclosed that the surface to be polished can be highly planarized with an extremely small amount of polishing.
一方、特許文献３では、酸化セリウム粒子とポリビニルアルコール等からなる添加剤とを含有する研磨材を用いることにより、酸化珪素絶縁膜研磨速度と窒化珪素絶縁膜研磨速度との比を１０以上にすることが可能であることが開示されている。
しかし、特許文献１では、パターンサイズが凹部と凸部それぞれ１００μｍにて凹部のＤｉｓｈｉｎｇ（過剰研磨）評価を行っているのみであり、パターンサイズの異なるものでの具体的な評価はなされていない。また特許文献２では、パターンサイズが凸部１０μｍから５０μｍ、凹部が５０μｍから９０μｍでの膜厚ばらつきと段差を求めているが、ここでも２０倍以上サイズが異なる凹凸パターンが混在するウェハ表面の段差及び、凸部の膜厚ばらつきを高度に平坦化できるという研磨方法は開示されていない。また特許文献３においても、２０倍以上サイズが異なる凹凸パターンが混在するウェハ表面の段差及び、凸部の膜厚ばらつきを高度に平坦化できるという研磨方法は開示されていない。 However, in Patent Document 1, only the evaluation of dishing (overpolishing) of the recesses is performed with the pattern size being 100 μm for each of the recesses and the protrusions, and no specific evaluation is performed with different pattern sizes. Further, in Patent Document 2, the film thickness variation and the step are obtained when the pattern size is 10 μm to 50 μm for the convex portion and 50 μm to 90 μm for the concave portion. And the grinding | polishing method which can planarize the film thickness dispersion | variation of a convex part highly is not disclosed. Also, Patent Document 3 does not disclose a polishing method capable of highly flattening a step on the wafer surface where uneven patterns having different sizes of 20 times or more are mixed and a film thickness variation of the protrusions.
従って本発明の目的は、半導体デバイスの層間絶縁膜や素子分離工程において、２０倍以上凹凸パターンのサイズが異なる絶縁膜層を持つ半導体基板を高度に平坦化できる半導体基板研磨組成物及び半導体デバイス基板の研磨方法、並びに半導体デバイス基板の製造方法を提供することである。 Accordingly, an object of the present invention is to provide a semiconductor substrate polishing composition and a semiconductor device substrate capable of highly planarizing a semiconductor substrate having an insulating film layer having a concavo-convex pattern size different by 20 times or more in an interlayer insulating film or element isolation process of a semiconductor device And a method for manufacturing a semiconductor device substrate.
本発明者は、前記の目的を達成すべく鋭意研究を重ねた結果、酸化セリウム粒子と、カチオン性ポリビニルアルコールとを含む研磨組成物によって、２０倍以上サイズが異なる凹凸パターンが混在する絶縁膜層を持つ半導体デバイス基板を高度に平坦化できることを見出し、本発明を完成するに至った。
すなわち、本発明は以下に示すようなものである。
（１）酸化セリウム粒子と、カチオン性ポリビニルアルコールとを含む研磨組成物。
（２）前記カチオン性ポリビニルアルコールが、ビニルアルコールとＮ−［３−（ジメチルアミノ）プロピル］メタクリルアミドとの共重合体を含む（１）に記載の研磨組成物。
（３）前記酸化セリウム粒子の含有量が、０．０１〜２０質量％である（１）又は（２）に記載の研磨組成物。
（４）前記カチオン性ポリビニルアルコールの含有量が、酸化セリウム粒子１００質量部に対して０．１〜５０質量部である（１）〜（３）のいずれか一項に記載の研磨組成物。
（５）前記カチオン性ポリビニルアルコールの４質量％水溶液粘度が、５０ｍＰａ・ｓ以下である（１）〜（４）のいずれか一項に記載の研磨組成物。
（６）当該研磨組成物のｐＨが３〜１２である（１）〜（５）のいずれか一項に記載の研磨組成物。
As a result of intensive studies to achieve the above object, the present inventor has an insulating film layer in which uneven patterns having different sizes of 20 times or more are mixed by a polishing composition containing cerium oxide particles and cationic polyvinyl alcohol. The present inventors have found that a semiconductor device substrate having a high degree of planarization can be obtained and the present invention has been completed.
That is, the present invention is as follows.
(1) A polishing composition comprising cerium oxide particles and cationic polyvinyl alcohol.
(2) The polishing composition according to (1), wherein the cationic polyvinyl alcohol contains a copolymer of vinyl alcohol and N- [3- (dimethylamino) propyl] methacrylamide.
(3) The polishing composition according to (1) or (2), wherein the content of the cerium oxide particles is 0.01 to 20% by mass.
(4) Polishing composition as described in any one of (1)-(3) whose content of the said cationic polyvinyl alcohol is 0.1-50 mass parts with respect to 100 mass parts of cerium oxide particles.
(5) Polishing composition as described in any one of (1)-(4) whose 4 mass% aqueous solution viscosity of the said cationic polyvinyl alcohol is 50 mPa * s or less.
(6) The polishing composition according to any one of (1) to (5), wherein the polishing composition has a pH of 3 to 12.
（７）半導体デバイス基板上に形成した被研磨膜を研磨パッドに押し当て、（１）〜（６）のいずれか一項に記載の研磨組成物を被研磨膜と研磨パッドとの間に供給しながら半導体デバイス基板と研磨パッドとを擦り合わせて被研磨膜を研磨する半導体デバイス基板の研磨方法。
（８）前記被研磨膜が酸化珪素を含む膜である（７）に記載の半導体デバイス基板の研磨方法。
(7) The film to be polished formed on the semiconductor device substrate is pressed against the polishing pad, and the polishing composition according to any one of (1) to (6) is supplied between the film to be polished and the polishing pad. A method for polishing a semiconductor device substrate, comprising polishing a film to be polished by rubbing a semiconductor device substrate and a polishing pad.
(8) The method for polishing a semiconductor device substrate according to (7), wherein the film to be polished is a film containing silicon oxide.
（９）（７）又は（８）に記載の方法で研磨する工程を含む半導体デバイス基板の製造方法。 (9) A method for producing a semiconductor device substrate, comprising a step of polishing by the method according to (7) or (8).
本発明の研磨組成物は半導体デバイス基板表面、特に酸化珪素膜を高平坦に研磨することができ、層間絶縁膜や素子分離工程の絶縁膜の平坦化に好適に使用することができる。更に、本発明の半導体デバイス基板は被研磨面の平坦性が高いため、素子性能が高く、微細なデザインルールが適用できる半導体デバイス基板である。 The polishing composition of the present invention can polish a semiconductor device substrate surface, particularly a silicon oxide film, in a highly flat manner, and can be suitably used for flattening an interlayer insulating film or an insulating film in an element isolation process. Furthermore, the semiconductor device substrate of the present invention is a semiconductor device substrate that has high element performance and can be applied with fine design rules because the flatness of the surface to be polished is high.
本発明の半導体デバイス基板用研磨組成物（以下、単に「研磨組成物」と称することがある）は、前記のように、酸化セリウム粒子及びカチオン性ポリビニルアルコールを含有する半導体基板用研磨組成物であって、該研磨組成物中の酸化セリウムの含有量が０．０１〜２０質量％であり、カチオン性ポリビニルアルコールの含有量が酸化セリウム粒子１００質量部に対して、好ましくは０．０１〜１００質量部である研磨液組成物である。カチオン性ポリビニルアルコールの含有量について、０．１〜５０質量部であることがより好ましい。本発明が、かかる構成を有することにより、２０倍以上異なる凹凸パターンのサイズを持つ被研磨基板でも高度な平坦化を速やかに達成できるという効果を得ることができる。 The polishing composition for a semiconductor device substrate of the present invention (hereinafter sometimes simply referred to as “polishing composition”) is a polishing composition for a semiconductor substrate containing cerium oxide particles and cationic polyvinyl alcohol as described above. The content of cerium oxide in the polishing composition is 0.01 to 20% by mass, and the content of cationic polyvinyl alcohol is preferably 0.01 to 100 with respect to 100 parts by mass of the cerium oxide particles. It is a polishing liquid composition which is a mass part. The content of the cationic polyvinyl alcohol is more preferably 0.1 to 50 parts by mass. By having such a configuration, the present invention can achieve an effect that high level planarization can be achieved quickly even on a substrate to be polished having a size of a concavo-convex pattern that is different by 20 times or more.
本発明の研磨組成物が、前記のような高い平坦化性能を示す理由は正確には分かっていないが、酸化セリウム粒子及びカチオン性ポリビニルアルコールが共存することにより、以下のようなメカニズムが起こっているためと推定される。
即ち、カチオン性ポリビニルアルコールが酸化セリウム粒子及び被研磨面に吸着し皮膜を形成する。表面に形成された被膜は、酸化セリウム粒子の被研磨膜表面への作用を阻害し、研磨速度を低下させる。一方、高い研磨力が加わると、カチオン性ポリビニルアルコールの吸着被膜が破断して、酸化セリウム粒子が被研磨膜表面に作用できるため研磨速度が発現する。従って、凹凸を有する被研磨膜を研磨する場合、凸部には局部的に高い研磨力が働くため、吸着膜が破断し研磨が進行し、反対に凹部は局部的に研磨力が低く、吸着被膜に保護され研磨が進行しない。従って凸部のみが選択的に研磨され効率的に凹凸段差の低減が進行する。
Although the reason why the polishing composition of the present invention exhibits the above high leveling performance is not precisely known, the following mechanism occurs due to the coexistence of cerium oxide particles and cationic polyvinyl alcohol. It is estimated that
That is, cationic polyvinyl alcohol is adsorbed on the cerium oxide particles and the surface to be polished to form a film. The film formed on the surface inhibits the action of the cerium oxide particles on the surface of the film to be polished, and reduces the polishing rate. On the other hand, when a high polishing power is applied, the cationic polyvinyl alcohol adsorbed film breaks, and the cerium oxide particles can act on the surface of the film to be polished, so that a polishing rate is exhibited. Therefore, when polishing a film to be polished having irregularities, a high polishing force is locally applied to the convex portion, so that the adsorption film is broken and the polishing proceeds, and conversely, the concave portion is locally low in polishing force and is adsorbed. The film is protected and polishing does not proceed. Therefore, only the convex portion is selectively polished, and the uneven step is efficiently reduced.
＜カチオン性ポリビニルアルコール＞
本発明のカチオン性ポリビニルアルコールは、ビニルアルコールとビニルアミンとの共重合体、ビニルアルコールとジアリルジメチルアンモニウムクロライドとの共重合体、ビニルアルコールと酢酸ビニルとＮ−［３−（ジメチルアミノ）プロピル］メタクリルアミドとの共重合体などを用いることができ、特にビニルアルコールとＮ−［３−（ジメチルアミノ）プロピル］メタクリルアミドとの共重合体（例えば、（株）クラレ製、クラレポリマーＣＭ−１３８）が望ましい。また、カチオン性ポリビニルアルコールの粘度は２０℃、４％水溶液下で５０ｍＰａ・ｓ以下であることが望ましい。５０ｍＰａ・ｓより高い粘度を持つカチオン性ポリビニルアルコールを用いた場合は、研磨組成物の粘度が高くなり、安定性が損なわれる恐れがある。
<Cationic polyvinyl alcohol>
The cationic polyvinyl alcohol of the present invention includes a copolymer of vinyl alcohol and vinylamine, a copolymer of vinyl alcohol and diallyldimethylammonium chloride, vinyl alcohol, vinyl acetate and N- [3- (dimethylamino) propyl] methacryl. A copolymer with an amide can be used, and in particular, a copolymer of vinyl alcohol and N- [3- (dimethylamino) propyl] methacrylamide (for example, Kuraray Co., Ltd., Kuraray Polymer CM-138). Is desirable. The viscosity of the cationic polyvinyl alcohol is desirably 50 mPa · s or less at 20 ° C. in a 4% aqueous solution. When cationic polyvinyl alcohol having a viscosity higher than 50 mPa · s is used, the viscosity of the polishing composition increases, and the stability may be impaired.
本発明の研磨組成物に用いるカチオン性ポリビニルアルコールの含有量は、酸化セリウム粒子１００質量部に対して０．０１〜１００質量部の範囲とすることができ、０．１〜５０質量部であることが望ましく、更に望ましくは３〜３０質量部である。カチオン性ポリビニルアルコールの含有量が、酸化セリウム粒子１００質量部に対して１００質量部を超えると粘度が高くなる傾向があるため好ましくない。一方、酸化セリウム粒子１００質量部にたいして０．０１質量部％未満にすると、凹凸段差の低減効果が少なくなるために好ましくない。 The content of the cationic polyvinyl alcohol used in the polishing composition of the present invention can be in the range of 0.01 to 100 parts by mass with respect to 100 parts by mass of the cerium oxide particles, and is 0.1 to 50 parts by mass. More preferably, it is 3-30 mass parts. If the content of the cationic polyvinyl alcohol exceeds 100 parts by mass with respect to 100 parts by mass of the cerium oxide particles, the viscosity tends to increase, such being undesirable. On the other hand, if it is less than 0.01 part by mass with respect to 100 parts by mass of the cerium oxide particles, the effect of reducing the uneven step is reduced, which is not preferable.
＜酸化セリウム粒子＞
本発明で用いる酸化セリウム粒子は、セリウム化合物の焼成により合成した酸化セリウム、又はセリウム化合物から湿式法により合成した酸化セリウムであってよい。特に酸化セリウム粒子は、硫酸塩、硝酸塩、炭酸塩等のセリウム塩を高温で焼成後、ボールミル等による湿式粉砕法やジェットミル等の乾式粉砕法によって機械的に粉砕して得られる。
<Cerium oxide particles>
The cerium oxide particles used in the present invention may be cerium oxide synthesized by firing a cerium compound or cerium oxide synthesized from a cerium compound by a wet method. In particular, the cerium oxide particles are obtained by firing cerium salts such as sulfates, nitrates and carbonates at a high temperature and then mechanically pulverizing them by a wet pulverization method such as a ball mill or a dry pulverization method such as a jet mill.
又、水溶性のセリウム塩から湿式合成法によって得られる酸化セリウム粒子を用いることもできる。 Further, cerium oxide particles obtained from a water-soluble cerium salt by a wet synthesis method can also be used.
酸化セリウム粒子は、研磨速度を高めるためには粒子径が大きいものが好ましいが、研磨傷の発生を防ぐためには粒子径が小さくかつ粒子径の揃ったものが好ましい。また、酸化セリウムの比表面積は窒素ガス吸着法により算出した値で１〜１００ｍ２／ｇであることが好ましく、５〜８０ｍ２／ｇであることがより好ましい。更に好ましくは８〜５０ｍ２／ｇである。加えて、研磨傷の発生をより確実に抑制するためには、動的光散乱法で測定した酸化セリウムの質量平均粒子径が１〜１０００ｎｍであることが好ましく、１０〜７００ｎｍであることがより好ましく、３０〜５００ｎｍであることがさらに好ましい。 The cerium oxide particles preferably have a large particle size in order to increase the polishing rate, but those having a small particle size and a uniform particle size are preferable in order to prevent the occurrence of polishing flaws. Further, it is preferred that the specific surface area of the cerium oxide is 1 to 100 m 2 / g by a value calculated by the nitrogen gas adsorption method, and more preferably 5~80m 2 / g. More preferably, it is 8-50 m < 2 > / g. In addition, in order to more reliably suppress the occurrence of polishing flaws, the cerium oxide mass average particle diameter measured by the dynamic light scattering method is preferably 1 to 1000 nm, more preferably 10 to 700 nm. Preferably, it is 30-500 nm.
本発明の研磨組成物に用いる酸化セリウム粒子の含有量は０．０１〜２０質量％であることが望ましく、更に望ましくは０．１〜１０質量％である。酸化セリウム粒子の分散性の低下、研磨組成物の粘度の上昇等を防ぎ、研磨組成物のハンドリング性を改良するためには、酸化セリウムの含有量が２０質量％以下であることが好ましい。又、酸化セリウムの含有量を０．０１質量％未満にすると、十分な研磨速度が発現しない可能性があるので好ましくない。酸化セリウムは半導体装置の特性を劣化させる不純物が少ない高純度のものが好ましく、酸化セリウムの純度が９９％以上のものが好ましく、９９．９％以上の高純度品がより好ましい。 The content of the cerium oxide particles used in the polishing composition of the present invention is preferably 0.01 to 20% by mass, more preferably 0.1 to 10% by mass. In order to prevent a decrease in dispersibility of the cerium oxide particles, an increase in the viscosity of the polishing composition, and to improve the handling properties of the polishing composition, the content of cerium oxide is preferably 20% by mass or less. Moreover, if the content of cerium oxide is less than 0.01% by mass, a sufficient polishing rate may not be exhibited, which is not preferable. The cerium oxide preferably has a high purity with few impurities that deteriorate the characteristics of the semiconductor device, preferably has a purity of cerium oxide of 99% or more, and more preferably a high purity product having a purity of 99.9% or more.
＜研磨組成物のｐＨ＞
本発明の研磨組成物のｐＨは３〜１２であることが好ましい。また、ｐＨを調整するために酸やアルカリを加えることができる。ｐＨが３未満の場合は、酸化珪素膜の研磨速度が低くなりすぎて研磨時間が長くなってしまい好ましくない。また、ｐＨが１２以上の場合は、ハンドリング性が悪化する可能性がある。なお、ｐＨを調節する酸又はアルカリには特に制限はなく、例えば酸では塩酸、硫酸、硝酸等の無機酸類、あるいは蟻酸、酢酸、プロピオン酸、安息香酸、ベンゼンスルホン酸等の有機酸類、アルカリでは水酸化カリウム等のアルカリ金属の水酸化物、炭酸カリウム等のアルカリ金属の炭酸塩、アンモニア等を挙げることができる。
<PH of polishing composition>
The pH of the polishing composition of the present invention is preferably 3-12. Further, an acid or an alkali can be added to adjust the pH. When the pH is less than 3, the polishing rate of the silicon oxide film becomes too low and the polishing time becomes long, which is not preferable. Moreover, when pH is 12 or more, handling property may deteriorate. In addition, there is no restriction | limiting in particular in the acid or alkali which adjusts pH, For example, in acid, inorganic acids, such as hydrochloric acid, a sulfuric acid, nitric acid, or organic acids, such as formic acid, acetic acid, propionic acid, benzoic acid, and benzenesulfonic acid, and alkali Examples include alkali metal hydroxides such as potassium hydroxide, alkali metal carbonates such as potassium carbonate, and ammonia.
＜分散剤及び研磨調節剤＞
本発明の研磨組成物には、必要に応じて、酸化セリウムの分散性を高めるための分散剤、被研磨面の研磨速度や研磨選択比をコントロールするための研磨調節剤等を含有することができる。これらの研磨調節剤は酸化セリウムが極度に凝集しない濃度範囲で含有させることができる。
<Dispersant and polishing regulator>
The polishing composition of the present invention may contain, as necessary, a dispersant for enhancing the dispersibility of cerium oxide, a polishing regulator for controlling the polishing rate and polishing selectivity of the surface to be polished, and the like. it can. These polishing regulators can be contained in a concentration range in which cerium oxide does not extremely aggregate.
（分散剤）
分散剤としては、例えばアニオン性界面活性剤、カチオン性界面活性剤、非イオン性界面活性剤、両性界面活性剤、高分子界面活性剤等が挙げられる。これらは、単独で又は２種以上を組み合わせて使用できる。アニオン性界面活性剤としては、脂肪酸塩類、高級アルコール硫酸エステル類、脂肪族アミン硫酸塩類、脂肪アルコールリン酸エステル塩類、ニ塩基性脂肪酸エステルのスルホン塩類、脂肪族アミドスルホン酸塩類、アルキルアリルスルホン酸塩類、ホルマリン縮合のナフタリンスルホン酸塩類等が挙げられる。カチオン性界面活性剤としては、脂肪族アミン塩類、第四アンモニウム塩類、アルキルピリジニウム塩類等が挙げられる。非イオン性界面活性剤としては、ポリオキシエチレンアルキルエーテル類、ポリオキシエチレンアルキルフェノールエーテル類、ポリオキシエチレンアルキルエステル類、ソルビタンアルキルエステル類、ポリオキシエチレンソルビタンアルキルエステル類、ポリオキシエチレンアルキルアミン等が挙げられる。両性界面活性剤としては、ラウリルベタイン、ステアリルベタイン等のベタイン類等が挙げられる。
(Dispersant)
Examples of the dispersant include an anionic surfactant, a cationic surfactant, a nonionic surfactant, an amphoteric surfactant, and a polymer surfactant. These can be used alone or in combination of two or more. Anionic surfactants include fatty acid salts, higher alcohol sulfates, aliphatic amine sulfates, fatty alcohol phosphate esters, dibasic fatty acid ester sulfonates, aliphatic amide sulfonates, alkylallyl sulfonic acids Examples thereof include salts and formalin-condensed naphthalene sulfonates. Examples of the cationic surfactant include aliphatic amine salts, quaternary ammonium salts, and alkylpyridinium salts. Nonionic surfactants include polyoxyethylene alkyl ethers, polyoxyethylene alkylphenol ethers, polyoxyethylene alkyl esters, sorbitan alkyl esters, polyoxyethylene sorbitan alkyl esters, polyoxyethylene alkyl amines and the like. Can be mentioned. Examples of amphoteric surfactants include betaines such as lauryl betaine and stearyl betaine.
（研磨調節剤）
研磨調節剤としては、蟻酸、酢酸、プロピオン酸、酪酸、イソ酪酸、グリコール酸、蓚酸、リンゴ酸、クエン酸、コハク酸、乳酸、酒石酸、アジピン酸、ポリアクリル酸、安息香酸、サリチル酸、ニコチン酸、ベンゼンスルホン酸、スルファミン酸、ヘキサメタ燐酸、１−ヒドロキシエチリデン−１，１−ジホスホン酸等の有機酸類及びその塩類、アラニン、グリシン、グリシルグルシン、アルギニン、リシン、グルタミン、グルタミン酸、アスパラギン、アスパラギン酸、セリン、チロシン、トリプトファン、トレオニン、バリン、ヒスチジン、フェニルアラニン、リシン、ロイシン、４−アミノ酪酸、６−アミノヘキサン酸、１２−アミノラウリン酸、ジヒドロキシエチルグリシン、トリヒドロキシメチルメチルグリシン等のアミノ酸類及びそれらの塩類、エチレンジアミン四酢酸、ニトリロトリ酢酸、β−アラニン二酢酸、α−アラニン二酢酸、アスパラギン酸二酢酸、エチレンジアミン二コハク酸、ヒドロキシエチルイミノジ酢酸、１，３−プロパンジアミン四酢酸、シクロヘキサンジアミン四酢酸、ジヒドロキシエチルグリシン、ヒドロキシエチルエチレンジアミン三酢酸、ジエチレントリアミン五酢酸、トリエチレンテトラミン六酢酸、トリヒドロキシメチルメチルグリシン、Ｌ−グルタミン酸二酢酸、アミノトリ，１−ヒドロキシエチリデン−１，１−ジホスホン酸、エチレンジアミンテトラ（メチレンホスホン酸）、ジエチレントリアミンペンタ（メチレンホスホン酸）、イミノジ酢酸等のキレート剤及びそれらの塩類が挙げられる。
(Polishing regulator)
Polishing modifiers include formic acid, acetic acid, propionic acid, butyric acid, isobutyric acid, glycolic acid, succinic acid, malic acid, citric acid, succinic acid, lactic acid, tartaric acid, adipic acid, polyacrylic acid, benzoic acid, salicylic acid, nicotinic acid , Organic acids such as benzenesulfonic acid, sulfamic acid, hexametaphosphoric acid, 1-hydroxyethylidene-1,1-diphosphonic acid and salts thereof, alanine, glycine, glycylglucin, arginine, lysine, glutamine, glutamic acid, asparagine, aspartic acid, serine , Tyrosine, tryptophan, threonine, valine, histidine, phenylalanine, lysine, leucine, 4-aminobutyric acid, 6-aminohexanoic acid, 12-aminolauric acid, dihydroxyethylglycine, trihydroxymethylmethylglycine, etc. And their salts, ethylenediaminetetraacetic acid, nitrilotriacetic acid, β-alanine diacetic acid, α-alanine diacetic acid, aspartic acid diacetic acid, ethylenediamine disuccinic acid, hydroxyethyliminodiacetic acid, 1,3-propanediaminetetraacetic acid, cyclohexane Diaminetetraacetic acid, dihydroxyethylglycine, hydroxyethylethylenediaminetriacetic acid, diethylenetriaminepentaacetic acid, triethylenetetraminehexaacetic acid, trihydroxymethylmethylglycine, L-glutamic acid diacetic acid, aminotri, 1-hydroxyethylidene-1,1-diphosphonic acid, Examples include chelating agents such as ethylenediaminetetra (methylenephosphonic acid), diethylenetriaminepenta (methylenephosphonic acid), iminodiacetic acid, and salts thereof.
＜本発明の研磨組成物の使用＞
本発明の研磨組成物は、濃厚な組成物として予め作成しておき、使用時に所定濃度に希釈、特に水で希釈して本発明の研磨組成物として用いることができる。
<Use of Polishing Composition of the Present Invention>
The polishing composition of the present invention can be prepared in advance as a thick composition and diluted to a predetermined concentration at the time of use, particularly diluted with water, and used as the polishing composition of the present invention.
＜研磨装置＞
研磨装置としては、一般的な半導体基板研磨用の研磨装置が使用できる。キャリアに保持した半導体基板を定盤に貼り付けた研磨パッドに加圧して押し当て、被研磨膜を有する半導体基板と研磨パッドとの間に研磨組成物を連続的に供給しながら、半導体基板と研磨パッドとを相対的に擦り動かして半導体基板の被研磨膜を研磨する。研磨パッドがベルト状になった研磨装置も使用できる。押し当て圧力、キャリア及び定盤の回転数、研磨組成物供給量としては、通常の条件を使用できる。研磨時間は、被研磨膜の厚み、被研磨表面のパターン密度、被研磨表面のパターン密度、研磨パッドの状態等によって調節する。
<Polishing device>
As a polishing apparatus, a general polishing apparatus for polishing a semiconductor substrate can be used. A semiconductor substrate held by a carrier is pressed against a polishing pad affixed to a surface plate and pressed, and a polishing composition is continuously supplied between the semiconductor substrate having the film to be polished and the polishing pad, The film to be polished on the semiconductor substrate is polished by relatively rubbing the polishing pad. A polishing apparatus having a belt-like polishing pad can also be used. Ordinary conditions can be used as the pressing pressure, the rotation number of the carrier and the platen, and the polishing composition supply amount. The polishing time is adjusted by the thickness of the film to be polished, the pattern density of the surface to be polished, the pattern density of the surface to be polished, the state of the polishing pad, and the like.
研磨パッドは一般的な発泡ウレタン製や不織布製などが使用でき、特に制限がない。本発明の研磨組成物は、半導体デバイス基板に形成された酸化珪素や窒化珪素を含む層を高平坦に研磨することができる。研磨後のウェハリンス工程やウェハ洗浄工程にも特に制限がなく、脱イオン水でのリンス工程、フッ酸やアンモニア水、半導体用洗浄液での洗浄工程を適用できる。 The polishing pad can be made of general foamed urethane or non-woven fabric, and is not particularly limited. The polishing composition of the present invention can highly flatly polish a layer containing silicon oxide or silicon nitride formed on a semiconductor device substrate. There are no particular restrictions on the wafer rinsing step and wafer cleaning step after polishing, and a rinsing step with deionized water, a cleaning step with hydrofluoric acid, ammonia water, or a semiconductor cleaning solution can be applied.
以上説明したように、本実施形態の研磨組成物は、酸化セリウム粒子とカチオン性ポリビニルアルコールとを含んでいるため、半導体デバイスの層間絶縁膜や素子分離工程において、２０倍以上凹凸パターンのサイズが異なる絶縁膜層を持つ半導体基板を高度に平坦化することができる。
また、カチオン性ポリビニルアルコールの４質量％水溶液粘度が５０ｍＰａ・ｓ以下であるため、研磨組成物の粘度が高くなり、安定性が損なわれる恐れがなく、層間絶縁膜や素子分離工程の絶縁膜の平坦化に好適に使用することができる。
また、研磨組成物のｐＨが３〜１２であるため、酸化珪素膜の研磨速度の低下及びハンドリング性の悪化を生じることなく、層間絶縁膜や素子分離工程の絶縁膜の平坦化に好適に使用することができる。
As described above, since the polishing composition of the present embodiment contains cerium oxide particles and cationic polyvinyl alcohol, the size of the concavo-convex pattern is 20 times or more in the interlayer insulating film or element isolation step of the semiconductor device. A semiconductor substrate having different insulating film layers can be highly planarized.
In addition, since the viscosity of a 4% by weight aqueous solution of cationic polyvinyl alcohol is 50 mPa · s or less, the viscosity of the polishing composition is increased, and there is no risk of loss of stability. It can be suitably used for planarization.
Moreover, since the pH of the polishing composition is 3 to 12, it is suitably used for planarization of an interlayer insulating film or an insulating film in an element isolation process without causing a decrease in polishing rate of a silicon oxide film and a deterioration in handling properties. can do.
さらに、本実施形態の半導体デバイス基板の研磨方法は、表面に凹凸のある半導体基板、例えば素子分離工程における絶縁膜成膜後の半導体基板や、素子層や配線層上に層間絶縁膜を形成した後の半導体基板を平坦化することができる。
更にまた、本実施形態の半導体デバイス基板は、被研磨面の平坦性が高いため、素子性能が高く、微細なデザインルールが適用できる。
Furthermore, in the polishing method of the semiconductor device substrate of the present embodiment, a semiconductor substrate having an uneven surface, for example, a semiconductor substrate after forming an insulating film in an element isolation process, or an interlayer insulating film is formed on an element layer or a wiring layer Later semiconductor substrates can be planarized.
Furthermore, since the semiconductor device substrate of this embodiment has a high flatness of the surface to be polished, the device performance is high and fine design rules can be applied.
以下に、実施例を挙げて本発明を更に詳細に説明するが、本発明はこれらの実施例によりなんら限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to examples, but the present invention is not limited to these examples.
実施例１
高純度酸化セリウムスラリー（二次粒子径０．２２μｍ、一次粒子径０．１μｍ、純度９９．９質量％以上の酸化セリウムの１０質量％スラリー）を２質量部、カチオン性ポリビニルアルコール（株式会社クラレ製：商品名クラレＣポリマーＣＭ‐３１８）を０．０４質量部、更に脱イオン水を９７．９６質量部加えて溶液を混合し、超音波分散を施して、酸化セリウムの濃度が０．２％、ｐＨが６．５の混合物を作成した。
Example 1
2 parts by mass of high-purity cerium oxide slurry (secondary particle diameter 0.22 μm, primary particle diameter 0.1 μm, 10 mass% slurry of cerium oxide having a purity of 99.9 mass% or more), cationic polyvinyl alcohol (Kuraray Co., Ltd.) Manufactured by Kuraray C Polymer CM-318), 0.04 parts by mass, 97.96 parts by mass of deionized water, and the solution is mixed and subjected to ultrasonic dispersion. The concentration of cerium oxide is 0.2. % And pH 6.5 was made.
比較例１
高純度酸化セリウムスラリー（二次粒子径０．２２μｍ、一次粒子径０．１μｍ、純度９９．９質量％以上の酸化セリウムの１０質量％スラリー）を２質量部、キトサン塩酸塩（キトサン：アルドリッチ社製Ｍｅｄｉｕｍ Ｍｏｌｅｃｕｌａｒ Ｗｅｉｇｈｔ 塩酸：和光純薬製）を０．０１質量部、更に脱イオン水を９７．９９質量部加えて溶液を混合し、超音波分散を施して、酸化セリウムの濃度が０．２％、ｐＨが５．５の混合物を作成した。
Comparative Example 1
2 parts by mass of high-purity cerium oxide slurry (secondary particle diameter 0.22 μm, primary particle diameter 0.1 μm, 10 mass% slurry of cerium oxide having a purity of 99.9 mass% or more), chitosan hydrochloride (chitosan: Aldrich) Medium molecular weight hydrochloric acid (manufactured by Wako Pure Chemical Industries, Ltd.), 0.01 parts by mass, and deionized water (97.99 parts by mass) are added and the solution is mixed and subjected to ultrasonic dispersion to give a cerium oxide concentration of 0.2. % And a pH of 5.5 was made.
比較例２
高純度酸化セリウムスラリー（二次粒子径０．２２μｍ、一次粒子径０．１μｍ、純度９９．９質量％以上の酸化セリウムの１０質量％スラリー）を２質量部、ポリアリルアミン（日東紡績社：分子量１００００）を０．０００６質量部、更に脱イオン水が９７．９９９４質量部となるよう溶液を混合し、超音波分散を施して、酸化セリウムの濃度が０．２％、ｐＨが４．０の混合物を作成した。
Comparative Example 2
2 parts by mass of high-purity cerium oxide slurry (secondary particle diameter 0.22 μm, primary particle diameter 0.1 μm, 10 mass% slurry of cerium oxide having a purity of 99.9 mass% or more), polyallylamine (Nittobo Co., Ltd .: molecular weight) 10000) is 0.0006 parts by mass, and the deionized water is 97.994 parts by mass. The solution is mixed and subjected to ultrasonic dispersion, so that the concentration of cerium oxide is 0.2% and the pH is 4.0. A mixture was made.
比較例３
高純度酸化セリウムスラリー（二次粒子径０．２２μｍ、一次粒子径０．１μｍ、純度９９．９質量％以上の酸化セリウムの１０質量％スラリー）を２質量部、ポリビニルアルコール（重合度５００：和光純薬製）が０．４質量部、更に脱イオン水が９７．６質量部となるよう溶液を混合し、超音波分散を施して、酸化セリウムの濃度が０．２％、ｐＨが７．０の混合物を作成した。
Comparative Example 3
2 parts by mass of high-purity cerium oxide slurry (secondary particle diameter 0.22 μm, primary particle diameter 0.1 μm, 10 mass% slurry of cerium oxide having a purity of 99.9 mass% or more), polyvinyl alcohol (degree of polymerization 500: sum) The solution is mixed so that 0.4 mass part of Koyo Pure Chemical Co., Ltd. and 97.6 mass parts of deionized water are mixed, and subjected to ultrasonic dispersion, so that the concentration of cerium oxide is 0.2% and the pH is 7. A mixture of zero was made.
比較例４
高純度酸化セリウムスラリー（二次粒子径０．２２μｍ、一次粒子径０．１μｍ、純度９９．９質量％以上の酸化セリウムの１０質量％スラリー）を２質量部、ポリオキシプロピレンジアミン（ＢＡＳＦ社）が１質量部、更に脱イオン水が９７質量部となるよう溶液を混合し、超音波分散を施して、酸化セリウムの濃度が０．２％、ｐＨが１０．９の混合物を作成した。
Comparative Example 4
2 parts by mass of high-purity cerium oxide slurry (secondary particle diameter 0.22 μm, primary particle diameter 0.1 μm, 10 mass% slurry of cerium oxide having a purity of 99.9 mass% or more), polyoxypropylenediamine (BASF) The solution was mixed so that 1 part by mass and further 97 parts by mass of deionized water were mixed and subjected to ultrasonic dispersion to prepare a mixture having a cerium oxide concentration of 0.2% and a pH of 10.9.
比較例５
高純度酸化セリウムスラリー（二次粒子径０．２２μｍ、一次粒子径０．１μｍ、純度９９．９質量％以上の酸化セリウムの１０質量％スラリー）を２質量部、平均分子量５０００のポリアクリル酸アンモニウム（ポリアクリル酸：和光純薬製，アンモニア：関東化学製）を０．５質量部、更に脱イオン水を９７．５質量部加えて溶液を混合し、超音波分散を施して、酸化セリウムの濃度が０．２％、ｐＨが７．１の混合物を作成した。
Comparative Example 5
2 parts by mass of high-purity cerium oxide slurry (secondary particle diameter 0.22 μm, primary particle diameter 0.1 μm, 10 mass% slurry of cerium oxide having a purity of 99.9 mass% or more), polyammonium acrylate having an average molecular weight of 5000 0.5 parts by mass (polyacrylic acid: manufactured by Wako Pure Chemical Industries, ammonia: manufactured by Kanto Chemical), 97.5 parts by mass of deionized water were added, and the solution was mixed. A mixture with a concentration of 0.2% and a pH of 7.1 was made.
実施例及び比較例の研磨組成物の評価
研磨組成物を評価する際の被研磨ウェハとして、ＣＭＰ特性評価試験用として市販されているＳｅｍａｔｅｃｈ８６４（シリコン基板上に膜厚１６０ｎｍの窒化ケイ素をＣＶＤ法で製膜後、エッチングで５００ｎｍの深さに凹凸状にパターンニングされた基板上に厚さ６００ｎｍのＨＤＰ−ＴＥＯＳ酸化珪素膜を形成したもの）を用いた。このパターンウェハの表面形状を触針式段差計で測定したところ、溝の形状を反映した段差５００ｎｍの凹凸パターンがウェハ表面の酸化珪素膜に形成されていた。以後、このウェハを用いて研磨組成物の評価を行った。
Evaluation of Polishing Compositions of Examples and Comparative Examples As a wafer to be polished when evaluating polishing compositions, Sematech 864 (160 nm-thick silicon nitride on a silicon substrate by a CVD method, which is commercially available for CMP characteristic evaluation tests) After forming the film, an HDP-TEOS silicon oxide film having a thickness of 600 nm was formed on a substrate patterned to have a concavo-convex shape to a depth of 500 nm by etching. When the surface shape of the pattern wafer was measured with a stylus profilometer, an uneven pattern with a step of 500 nm reflecting the shape of the groove was formed on the silicon oxide film on the wafer surface. Thereafter, the polishing composition was evaluated using this wafer.
Ｓｔｒａｓｂａｕｇｈ社製６ＥＧ研磨機のウェハキャリアにパターンウェハを装着し、パターンウェハの酸化珪素表面を、研磨パッド（ロデール社製、ＩＣ−１０００／Ｓｕｂａ４００）を貼り付けた研磨定盤に０．２８１ｇ重／ｃｍ２の圧力で押し付けた。又、研磨定盤にそれぞれ実施例１及び比較例１から５の研磨組成物を各２００ｍｌ／ｍｉｎの速度で供給しながら、キャリアと研磨定盤を共に１００ｒｐｍで回転させて研磨を行った。研磨時間は、パターンウェハと研磨パッドの間の摩擦係数変化を定盤の駆動モーター電流を測定することでおよび研磨終点を検出することで測定し、研磨液ごとに決定した。その後、研磨を行ったパターンウェハの凹凸部の膜厚を光学式膜厚計で測定した。 A pattern wafer is mounted on a wafer carrier of a Strasbaugh 6EG polishing machine, and a silicon oxide surface of the pattern wafer is attached to a polishing surface plate with a polishing pad (IC-1000 / Suba400, manufactured by Rodel) 0.281 g weight / It pressed with the pressure of cm2. Further, while supplying the polishing compositions of Example 1 and Comparative Examples 1 to 5 to the polishing surface plate at a rate of 200 ml / min, the carrier and the polishing surface plate were both rotated at 100 rpm for polishing. The polishing time was determined for each polishing liquid by measuring the change in the friction coefficient between the pattern wafer and the polishing pad by measuring the driving motor current of the surface plate and detecting the polishing end point. Then, the film thickness of the uneven part of the polished pattern wafer was measured with an optical film thickness meter.
研磨組成物の性能を判断するにあたり、平坦化性能の指標として段差緩和性及びパターン依存性を、更に分散安定性というパラメータを定めた。その中で、段差緩和性及びパターン依存性については、パターンウェハＳｅｍａｔｅｃｈ８６４の、Ｐ５０、Ｐ２００、Ｐ１０００パターン部（Ｐ５０：凸部幅２５μｍ／凹部幅２５μｍのＬｉｎｅ＆Ｓｐａｃｅパターン、Ｐ２００：凸部幅１００μｍ／凹部幅１００μｍのＬｉｎｅ＆Ｓｐａｃｅパターン、Ｐ１０００：凸部幅５００μｍ／凹部幅５００μｍのＬｉｎｅ＆Ｓｐａｃｅパターン）の、各研磨組成物にて研磨後の残存膜厚を測定し、表１に示す基準に基づいて判断を行った。分散安定性は、各研磨組成物を調整後、蓋付ポリプロピレンボトル（１００ｍｌ，高さ７５ｍｍ）にいれ、３日間静置した際の挙動を目視にて確認した。各３つの評価結果を表２に示す。
In judging the performance of the polishing composition, a step relaxation property and pattern dependency were further set as parameters for planarization performance, and a parameter called dispersion stability was determined. Among them, with respect to step relaxation and pattern dependency, P50, P200, and P1000 pattern portions (P50: Line & Space pattern with convex portion width 25 μm / recess width 25 μm, P200:
［平坦化性能評価結果］
実施例１では、凹凸部の膜厚差がいずれも５０ｎｍ未満であり、パターン依存性でも、Ｐ１０００とＰ５０の凸部の膜厚差は５０ｎｍ未満であり、高い平坦性を持っていた。また、分散安定性でも、３日静置しても上澄み部は１０ｍｍ以下であった。比較例１、２は特に分散安定性に問題があった。比較例３は段差緩和性、パターン依存性ともに低かった。比較例４はパターン依存性が１００ｎｍ以上となっており、比較例５では分散安定性が悪く、研磨組成物の調整直後を除き、実質的に使用が困難であった。
[Flatification performance evaluation results]
In Example 1, the film thickness difference between the concavo-convex parts was less than 50 nm, and the film thickness difference between the convex parts of P1000 and P50 was less than 50 nm even with pattern dependence, and had high flatness. Moreover, even if it was dispersion stability and left still for 3 days, the supernatant was 10 mm or less. Comparative Examples 1 and 2 were particularly problematic in dispersion stability. In Comparative Example 3, both the level difference relaxation property and the pattern dependency were low. In Comparative Example 4, the pattern dependency was 100 nm or more. In Comparative Example 5, the dispersion stability was poor, and it was substantially difficult to use except immediately after the adjustment of the polishing composition.
本発明は、ＳＴＩ及びＩＬＤを採用する半導体デバイスに好適に用いることができる。 The present invention can be suitably used for a semiconductor device employing STI and ILD.
９９・・・基板、１００，２００・・・半導体基板、１０１・・・絶縁膜、１０２・・・アルミ配線、１０３，２０３・・・酸化珪素膜、１０４，２０４・・・凹凸段差、１９９・・・シリコン基板、２０２・・・窒化珪素膜、Ｔ・・・溝 99 ... substrate, 100, 200 ... semiconductor substrate, 101 ... insulating film, 102 ... aluminum wiring, 103, 203 ... silicon oxide film, 104, 204 ... uneven step, 199 ..Silicon substrate, 202 ... silicon nitride film, T ... groove
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