JP2009088731A - Gate drive circuit - Google Patents

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JP2009088731A
JP2009088731A JP2007252945A JP2007252945A JP2009088731A JP 2009088731 A JP2009088731 A JP 2009088731A JP 2007252945 A JP2007252945 A JP 2007252945A JP 2007252945 A JP2007252945 A JP 2007252945A JP 2009088731 A JP2009088731 A JP 2009088731A
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gate
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gate drive
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JP2007252945A
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Akifumi Yokomizo
明文 横溝
Rei Setojima
玲 瀬戸島
Nobutaka Tokuda
信貴 徳田
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Nihon Inter Electronics Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To eliminate possibility of simultaneous conduction of an MOSFET 1 and an MOSFET 2 driving an IGBT while improving reliability and reducing cost by reducing the number of components. <P>SOLUTION: The D terminals of the MOSFET 1 and the MOSFET 2 are connected to a G terminal of the IGBT; the S terminal of the MOSFET 1 and the S terminal of the MOSFET 2 are connected to V+ and V-, respectively; a signal source S generating a positive or negative pulse is connected to the E terminal of a B grounded Tr 2, the B terminal of an E grounded Tr 3, the E terminal of a B grounded Tr 1, and the B terminal of an E grounded Tr 5; the C terminal of the Tr 2 is connected to the B terminal of a Tr 6; the C terminal of the Tr 6 is connected to the G terminal of the MOSFET 2; the E terminal of the Tr 6 is connected to the S terminal of the MOSFET 2; the C terminal of the Tr 1 is connected to the B terminal of a Tr 4; the C terminal of the Tr 4 is connected to the G terminal of the MOSFET 1; the E terminal of the Tr 4 is connected to the S terminal of the MOSFET 1; only R 3 around 220-1,000 Ω is arranged between the C terminal of the Tr 3 and the G terminal of the MOSFET 1; and only R 4 around 220-1,000 Ω is arranged between the C terminal of the Tr 5 and the G terminal of the MOSFET 2. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、Ｐ型ＭＯＳＦＥＴがＯＮされ、Ｎ型ＭＯＳＦＥＴがＯＦＦされている時に主スイッチング素子をＯＮし、Ｐ型ＭＯＳＦＥＴがＯＦＦされ、Ｎ型ＭＯＳＦＥＴがＯＮされている時に主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路に関する。   The present invention includes a P-type MOSFET and an N-type MOSFET for driving a main switching element, and the P-type MOSFET is turned on when the P-type MOSFET is turned on and the N-type MOSFET is turned off. The present invention relates to a gate drive circuit configured to turn off a main switching element when is turned off and an N-type MOSFET is turned on.

特に、本発明は、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを確実に排除することができるゲートドライブ回路に関する。   In particular, the present invention improves the reliability of the gate drive circuit by reducing the number of parts, and reduces the cost of the entire gate drive circuit, while driving the main switching element and the N-type MOSFET. The present invention relates to a gate drive circuit that can reliably eliminate the possibility of simultaneous conduction of MOSFETs.

従来から、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを具備し、Ｐ型ＭＯＳＦＥＴがＯＮされ、Ｎ型ＭＯＳＦＥＴがＯＦＦされている時に主スイッチング素子をＯＮし、Ｐ型ＭＯＳＦＥＴがＯＦＦされ、Ｎ型ＭＯＳＦＥＴがＯＮされている時に主スイッチング素子をＯＦＦするように構成されたゲートドライブ回路が知られている。この種のゲートドライブ回路の例としては、例えば特開２００６−３１９７１１号公報の図１に記載されたものがある。   Conventionally, a P-type MOSFET and an N-type MOSFET for driving the main switching element are provided. When the P-type MOSFET is turned on and the N-type MOSFET is turned off, the main switching element is turned on. There is known a gate drive circuit configured to turn off a main switching element when turned off and an N-type MOSFET is turned on. An example of this type of gate drive circuit is disclosed in FIG. 1 of Japanese Patent Application Laid-Open No. 2006-319711.

特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、主スイッチング素子としての主ＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴＱ１とＮ型ＭＯＳＦＥＴＱ２とが設けられている。更に、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２のドレイン端子が主ＩＧＢＴのゲート端子に接続されている。また、Ｐ型ＭＯＳＦＥＴＱ１のソース端子が＋ＶＤラインに接続され、Ｎ型ＭＯＳＦＥＴＱ２のソース端子が−ＶＤラインに接続されている。   In the gate drive circuit described in FIG. 1 of JP-A-2006-319711, a P-type MOSFET Q1 and an N-type MOSFET Q2 for driving a main IGBT as a main switching element are provided. Further, the drain terminals of the P-type MOSFET Q1 and the N-type MOSFET Q2 are connected to the gate terminal of the main IGBT. The source terminal of the P-type MOSFET Q1 is connected to the + VD line, and the source terminal of the N-type MOSFET Q2 is connected to the -VD line.

更に、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、正または負のパルスを発生させるための信号源が、ベース接地されたＰＮＰトランジスタＴＲ８のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴＲ５のベース端子と、ベース接地されたＮＰＮトランジスタＴＲ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴＲ６のベース端子とに接続されている。   Further, in the gate drive circuit described in FIG. 1 of Japanese Patent Application Laid-Open No. 2006-319711, a signal source for generating a positive or negative pulse is connected to the emitter terminal of the PNP transistor TR8 whose base is grounded and the emitter is grounded. The base terminal of the NPN transistor TR5, the emitter terminal of the NPN transistor TR7 grounded at the base, and the base terminal of the PNP transistor TR6 grounded at the emitter are connected.

また、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、ＰＮＰトランジスタＴＲ８のコレクタ端子が、ＮＰＮトランジスタＴＲ１０のベース端子に接続されている。更に、ＮＰＮトランジスタＴＲ１０のコレクタ端子が、Ｎ型ＭＯＳＦＥＴＱ２のゲート端子に接続されている。また、ＮＰＮトランジスタＴＲ１０のエミッタ端子が、Ｎ型ＭＯＳＦＥＴＱ２のソース端子に接続されている。   In the gate drive circuit described in FIG. 1 of Japanese Patent Application Laid-Open No. 2006-319711, the collector terminal of the PNP transistor TR8 is connected to the base terminal of the NPN transistor TR10. Furthermore, the collector terminal of the NPN transistor TR10 is connected to the gate terminal of the N-type MOSFET Q2. The emitter terminal of the NPN transistor TR10 is connected to the source terminal of the N-type MOSFET Q2.

更に、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、ＮＰＮトランジスタＴＲ７のコレクタ端子が、ＰＮＰトランジスタＴＲ９のベース端子に接続されている。また、ＰＮＰトランジスタＴＲ９のコレクタ端子が、Ｐ型ＭＯＳＦＥＴＱ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴＲ９のエミッタ端子が、Ｐ型ＭＯＳＦＥＴＱ１のソース端子に接続されている。   Further, in the gate drive circuit described in FIG. 1 of Japanese Patent Application Laid-Open No. 2006-319711, the collector terminal of the NPN transistor TR7 is connected to the base terminal of the PNP transistor TR9. The collector terminal of the PNP transistor TR9 is connected to the gate terminal of the P-type MOSFET Q1. Furthermore, the emitter terminal of the PNP transistor TR9 is connected to the source terminal of the P-type MOSFET Q1.

詳細には、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、信号源Ｓから正のパルスが入力されると、ＰＮＰトランジスタＴＲ８のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ８がＯＮする。また、ＮＰＮトランジスタＴＲ５のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ５がＯＮする。   Specifically, in the gate drive circuit described in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711, when a positive pulse is input from the signal source S, the base potential of the PNP transistor TR8 becomes lower than its emitter potential. , PNP transistor TR8 is turned ON. Further, the base potential of the NPN transistor TR5 becomes higher than its emitter potential, and the NPN transistor TR5 is turned on.

ＰＮＰトランジスタＴＲ８がＯＮすると、ＮＰＮトランジスタＴＲ１０のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ１０がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴＱ２のゲート電位がそのソース電位とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦする。   When the PNP transistor TR8 is turned on, the base potential of the NPN transistor TR10 becomes higher than its emitter potential, and the NPN transistor TR10 is turned on. As a result, the gate potential of the N-type MOSFET Q2 becomes substantially equal to its source potential, and the N-type MOSFET Q2 is turned off.

一方、ＮＰＮトランジスタＴＲ５がＯＮすると、ＰＮＰトランジスタＴＲ２のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ２がＯＮする。ＰＮＰトランジスタＴＲ２がＯＮすると、Ｐ型ＭＯＳＦＥＴＱ１のゲート電位がそのソース電位よりも低くなり、Ｐ型ＭＯＳＦＥＴＱ１がＯＮする。その結果、＋ＶＤラインから主ＩＧＢＴのゲート端子に正電圧が供給され、主ＩＧＢＴがＯＮする。   On the other hand, when the NPN transistor TR5 is turned on, the base potential of the PNP transistor TR2 becomes lower than its emitter potential, and the PNP transistor TR2 is turned on. When the PNP transistor TR2 is turned on, the gate potential of the P-type MOSFET Q1 becomes lower than its source potential, and the P-type MOSFET Q1 is turned on. As a result, a positive voltage is supplied from the + VD line to the gate terminal of the main IGBT, and the main IGBT is turned on.

特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わる前にＮ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＮＰＮトランジスタＴＲ５よりも応答速度が速い、ベース接地されたＰＮＰトランジスタＴＲ８によって、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換えられる。   In the gate drive circuit described in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711, the NPN transistor is grounded so that the N-type MOSFET Q2 is switched from ON to OFF before the P-type MOSFET Q1 is switched from OFF to ON. The N-type MOSFET Q2 is switched from ON to OFF by the base-grounded PNP transistor TR8 having a faster response speed than TR5.

また、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わった後にＰ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わるように、つまり、Ｐ型ＭＯＳＦＥＴＱ１のゲート電位が、所定の時間をかけて、そのソース電位よりも低くなるように、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＢ１とＰＮＰトランジスタＴＲ２と抵抗ＲＥ１とが配置されている。   In the gate drive circuit described in FIG. 1 of JP-A-2006-319711, the P-type MOSFET Q1 is switched from OFF to ON after the N-type MOSFET Q2 is switched from ON to OFF, that is, the P-type. The resistor RB1, the PNP transistor TR2, and the resistor RE1 are connected between the collector terminal of the NPN transistor TR5 and the gate terminal of the P-type MOSFET Q1 so that the gate potential of the MOSFET Q1 becomes lower than the source potential over a predetermined time. Is arranged.

そのため、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わってしまうのを回避することができる。   Therefore, in the gate drive circuit described in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711, it is avoided that the P-type MOSFET Q1 is switched from OFF to ON before the N-type MOSFET Q2 is switched from ON to OFF. Can do.

また、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、信号源Ｓから負のパルスが入力されると、ＮＰＮトランジスタＴＲ７のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ７がＯＮする。また、ＰＮＰトランジスタＴＲ６のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ６がＯＮする。   In the gate drive circuit described in FIG. 1 of Japanese Patent Application Laid-Open No. 2006-319711, when a negative pulse is input from the signal source S, the base potential of the NPN transistor TR7 becomes higher than the emitter potential, and the NPN The transistor TR7 is turned on. Further, the base potential of the PNP transistor TR6 becomes lower than its emitter potential, and the PNP transistor TR6 is turned on.

ＮＰＮトランジスタＴＲ７がＯＮすると、ＰＮＰトランジスタＴＲ９のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴＲ９がＯＮする。それにより、Ｐ型ＭＯＳＦＥＴＱ１のゲート電位がそのソース電位とほぼ等しくなり、Ｐ型ＭＯＳＦＥＴＱ１がＯＦＦする。   When the NPN transistor TR7 is turned on, the base potential of the PNP transistor TR9 becomes lower than its emitter potential, and the PNP transistor TR9 is turned on. As a result, the gate potential of the P-type MOSFET Q1 becomes substantially equal to its source potential, and the P-type MOSFET Q1 is turned off.

一方、ＰＮＰトランジスタＴＲ６がＯＮすると、ＮＰＮトランジスタＴＲ３のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴＲ３がＯＮする。ＮＰＮトランジスタＴＲ３がＯＮすると、Ｎ型ＭＯＳＦＥＴＱ２のゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＮする。その結果、−ＶＤラインから主ＩＧＢＴのゲート端子に負電圧が供給され、主ＩＧＢＴがＯＦＦする。   On the other hand, when the PNP transistor TR6 is turned ON, the base potential of the NPN transistor TR3 becomes higher than the emitter potential, and the NPN transistor TR3 is turned ON. When the NPN transistor TR3 is turned on, the gate potential of the N-type MOSFET Q2 becomes higher than its source potential, and the N-type MOSFET Q2 is turned on. As a result, a negative voltage is supplied from the −VD line to the gate terminal of the main IGBT, and the main IGBT is turned OFF.

特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わる前にＰ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＰＮＰトランジスタＴＲ６よりも応答速度が速い、ベース接地されたＮＰＮトランジスタＴＲ７によって、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換えられる。   In the gate drive circuit described in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711, a PNP transistor whose emitter is grounded so that the P-type MOSFET Q1 is switched from ON to OFF before the N-type MOSFET Q2 is switched from OFF to ON. The P-type MOSFET Q1 is switched from ON to OFF by the base-grounded NPN transistor TR7 having a faster response speed than TR6.

また、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わった後にＮ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わるように、つまり、Ｎ型ＭＯＳＦＥＴＱ２のゲート電位が、所定の時間をかけて、そのソース電位よりも高くなるように、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＢ２とＮＰＮトランジスタＴＲ３と抵抗ＲＥ２とが配置されている。   In the gate drive circuit described in FIG. 1 of JP-A-2006-319711, the N-type MOSFET Q2 is switched from OFF to ON after the P-type MOSFET Q1 is switched from ON to OFF, that is, the N-type. A resistor RB2, an NPN transistor TR3, and a resistor RE2 are provided between the collector terminal of the PNP transistor TR6 and the gate terminal of the N-type MOSFET Q2 so that the gate potential of the MOSFET Q2 becomes higher than the source potential over a predetermined time. Is arranged.

そのため、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わってしまうのを回避することができる。   Therefore, in the gate drive circuit described in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711, it is avoided that the N-type MOSFET Q2 is switched from OFF to ON before the P-type MOSFET Q1 is switched from ON to OFF. Can do.

特開２００６−３１９７１１号公報の図１FIG. 1 of JP-A-2006-319711

ところで、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、上述したように、Ｐ型ＭＯＳＦＥＴＱ１のゲート電位が、所定の時間をかけて、そのソース電位よりも低くなるように、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＢ１とＰＮＰトランジスタＴＲ２と抵抗ＲＥ１とが配置されている。   By the way, in the gate drive circuit described in FIG. 1 of JP-A-2006-319711, as described above, the gate potential of the P-type MOSFET Q1 becomes lower than its source potential over a predetermined time. The resistor RB1, the PNP transistor TR2, and the resistor RE1 are disposed between the collector terminal of the NPN transistor TR5 and the gate terminal of the P-type MOSFET Q1.

ところが、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される部品数が多くなればなるほど、例えば厳しい使用条件下でゲートドライブ回路が使用される場合などに、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される部品のいずれかが故障する可能性が高くなり、ゲートドライブ回路の信頼性が低くなってしまう。   However, as the number of components arranged between the collector terminal of the NPN transistor TR5 and the gate terminal of the P-type MOSFET Q1 increases, for example, when the gate drive circuit is used under severe usage conditions, the NPN transistor TR5. Any of the components arranged between the collector terminal of the P-type MOSFET Q1 and the gate terminal of the P-type MOSFET Q1 is likely to fail, and the reliability of the gate drive circuit is lowered.

また、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される部品数が多くなればなるほど、ゲートドライブ回路全体のコストが嵩んでしまう。   Further, as the number of components arranged between the collector terminal of the NPN transistor TR5 and the gate terminal of the P-type MOSFET Q1 increases, the cost of the entire gate drive circuit increases.

更に、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路では、上述したように、Ｎ型ＭＯＳＦＥＴＱ２のゲート電位が、所定の時間をかけて、そのソース電位よりも高くなるように、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＢ２とＮＰＮトランジスタＴＲ３と抵抗ＲＥ２とが配置されている。   Furthermore, in the gate drive circuit described in FIG. 1 of Japanese Patent Application Laid-Open No. 2006-319711, as described above, the gate potential of the N-type MOSFET Q2 becomes higher than its source potential over a predetermined time. The resistor RB2, the NPN transistor TR3, and the resistor RE2 are disposed between the collector terminal of the PNP transistor TR6 and the gate terminal of the N-type MOSFET Q2.

ところが、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される部品数が多くなればなるほど、例えば厳しい使用条件下でゲートドライブ回路が使用される場合などに、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される部品のいずれかが故障する可能性が高くなり、ゲートドライブ回路の信頼性が低くなってしまう。   However, as the number of components arranged between the collector terminal of the PNP transistor TR6 and the gate terminal of the N-type MOSFET Q2 increases, for example, when the gate drive circuit is used under severe usage conditions, the PNP transistor TR6. Any of the components arranged between the collector terminal of the N-type MOSFET Q2 and the gate terminal of the N-type MOSFET Q2 is likely to fail, and the reliability of the gate drive circuit is lowered.

また、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される部品数が多くなればなるほど、ゲートドライブ回路全体のコストが嵩んでしまう。   Further, as the number of components arranged between the collector terminal of the PNP transistor TR6 and the gate terminal of the N-type MOSFET Q2 increases, the cost of the entire gate drive circuit increases.

上述した点に鑑み、本発明者等は、Ｐ型ＭＯＳＦＥＴＱ１およびＮ型ＭＯＳＦＥＴＱ２が同時に導通してしまうおそれを確実に排除しつつ、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される部品数、および、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される部品数を低減したゲートドライブ回路について鋭意研究を行った。   In view of the above-mentioned points, the present inventors have eliminated the possibility that the P-type MOSFET Q1 and the N-type MOSFET Q2 are turned on at the same time, and the gate drive circuit described in FIG. 1 of JP-A-2006-319711. Rather than the number of components arranged between the collector terminal of the NPN transistor TR5 and the gate terminal of the P-type MOSFET Q1, and the number of components arranged between the collector terminal of the PNP transistor TR6 and the gate terminal of the N-type MOSFET Q2. We have conducted intensive research on gate drive circuits with reduced noise.

研究の結果、本発明者等は、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に配置される抵抗ＲＥ１の値を約２２０Ω〜約１ｋΩに設定することにより、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＥ１のみを配置した場合であっても、Ｎ型ＭＯＳＦＥＴＱ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴＱ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避できることを見出したのである。   As a result of the research, the present inventors set the value of the resistor RE1 disposed between the collector terminal of the NPN transistor TR5 and the gate terminal of the P-type MOSFET Q1 to about 220Ω to about 1 kΩ, so that the NPN transistor TR5 Even when only the resistor RE1 is arranged between the collector terminal and the gate terminal of the P-type MOSFET Q1, the P-type MOSFET Q1 is switched from OFF to ON before the N-type MOSFET Q2 is switched from ON to OFF. It was found that this can be avoided reliably.

また、本発明者等は、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に配置される抵抗ＲＥ２の値を約２２０Ω〜約１ｋΩに設定することにより、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＥ２のみを配置した場合であっても、Ｐ型ＭＯＳＦＥＴＱ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴＱ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避できることを見出したのである。   In addition, the present inventors set the value of the resistor RE2 disposed between the collector terminal of the PNP transistor TR6 and the gate terminal of the N-type MOSFET Q2 to about 220Ω to about 1 kΩ, whereby the collector terminal of the PNP transistor TR6. Even if only the resistor RE2 is arranged between the N-type MOSFET Q2 and the gate terminal of the N-type MOSFET Q2, it is certain that the N-type MOSFET Q2 will be switched from OFF to ON before the P-type MOSFET Q1 is switched from ON to OFF. It was found that it can be avoided.

つまり、本発明は、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、主スイッチング素子を駆動するためのＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴが同時に導通してしまうおそれを確実に排除することができるゲートドライブ回路を提供することを目的とする。   That is, the present invention improves the reliability of the gate drive circuit by reducing the number of parts compared to the gate drive circuit described in FIG. 1 of Japanese Patent Application Laid-Open No. 2006-319711, and the cost of the entire gate drive circuit. An object of the present invention is to provide a gate drive circuit that can surely eliminate the possibility that a P-type MOSFET and an N-type MOSFET for driving a main switching element are simultaneously turned on while reducing the above.

請求項１に記載の発明によれば、主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とを具備し、Ｐ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続され、Ｐ型ＭＯＳＦＥＴ１のソース端子がＶ＋ラインに接続され、Ｎ型ＭＯＳＦＥＴ２のソース端子がＶ−ラインに接続され、正または負のパルスを発生させるための信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴｒ３のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５のベース端子とに接続され、ＰＮＰトランジスタＴｒ２のコレクタ端子が、ＮＰＮトランジスタＴｒ６のベース端子に接続され、ＮＰＮトランジスタＴｒ６のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続され、ＮＰＮトランジスタＴｒ６のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ２のソース端子に接続され、ＮＰＮトランジスタＴｒ１のコレクタ端子が、ＰＮＰトランジスタＴｒ４のベース端子に接続され、ＰＮＰトランジスタＴｒ４のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続され、ＰＮＰトランジスタＴｒ４のエミッタ端子が、Ｐ型ＭＯＳＦＥＴ１のソース端子に接続されたゲートドライブ回路において、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子とを接続すると共に、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３のみを配置し、抵抗Ｒ３の値を約２２０Ω〜約１ｋΩに設定し、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子とを接続すると共に、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４のみを配置し、抵抗Ｒ４の値を約２２０Ω〜約１ｋΩに設定したことを特徴とするゲートドライブ回路が提供される。   According to the first aspect of the present invention, the P-type MOSFET 1 and the N-type MOSFET 2 for driving the main switching element Q0 are provided, and the drain terminals of the P-type MOSFET 1 and the N-type MOSFET 2 are the gate terminals of the main switching element Q0. , The source terminal of the P-type MOSFET 1 is connected to the V + line, the source terminal of the N-type MOSFET 2 is connected to the V- line, and the signal source S for generating a positive or negative pulse is grounded to the base The PNP transistor Tr2 is connected to the emitter terminal of the PNP transistor Tr2, the base terminal of the NPN transistor Tr3 grounded at the emitter, the emitter terminal of the NPN transistor Tr1 grounded to the base, and the base terminal of the PNP transistor Tr5 grounded to the emitter. Collector terminal is NP Connected to the base terminal of the transistor Tr6, the collector terminal of the NPN transistor Tr6 is connected to the gate terminal of the N-type MOSFET 2, the emitter terminal of the NPN transistor Tr6 is connected to the source terminal of the N-type MOSFET 2, and the collector of the NPN transistor Tr1 The gate is connected to the base terminal of the PNP transistor Tr4, the collector terminal of the PNP transistor Tr4 is connected to the gate terminal of the P-type MOSFET 1, and the emitter terminal of the PNP transistor Tr4 is connected to the source terminal of the P-type MOSFET 1. In the drive circuit, the collector terminal of the NPN transistor Tr3 and the gate terminal of the P-type MOSFET 1 are connected, and the collector terminal of the NPN transistor Tr3 and the gate terminal of the P-type MOSFET 1 are connected. Only the anti-R3 is arranged, the value of the resistor R3 is set to about 220Ω to about 1 kΩ, the collector terminal of the PNP transistor Tr5 and the gate terminal of the N-type MOSFET 2 are connected, and the collector terminal of the PNP transistor Tr5 and the N-type MOSFET 2 A gate drive circuit is provided, in which only the resistor R4 is disposed between the gate terminal and the value of the resistor R4 is set to about 220Ω to about 1 kΩ.

請求項２に記載の発明によれば、Ｐ型ＭＯＳＦＥＴ１のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ１を配置し、Ｎ型ＭＯＳＦＥＴ２のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ２を配置したことを特徴とする請求項１に記載のゲートドライブ回路が提供される。   According to the invention described in claim 2, the resistor RG1 is disposed between the drain terminal of the P-type MOSFET 1 and the gate terminal of the main switching element Q0, and the drain terminal of the N-type MOSFET 2 and the gate terminal of the main switching element Q0 A gate drive circuit according to claim 1, wherein a resistor RG2 is arranged between the two.

請求項３に記載の発明によれば、抵抗を介することなくＰＮＰトランジスタＴｒ２のコレクタ端子とＮＰＮトランジスタＴｒ６のベース端子とを直接接続し、抵抗を介することなくＮＰＮトランジスタＴｒ１のコレクタ端子とＰＮＰトランジスタＴｒ４のベース端子とを直接接続したことを特徴とする請求項１又は２に記載のゲートドライブ回路が提供される。   According to the third aspect of the present invention, the collector terminal of the PNP transistor Tr2 and the base terminal of the NPN transistor Tr6 are directly connected without passing through a resistor, and the collector terminal of the NPN transistor Tr1 and the PNP transistor Tr4 are passed without passing through a resistor. 3. The gate drive circuit according to claim 1, wherein the base drive terminal is directly connected.

請求項４に記載の発明によれば、主スイッチング素子Ｑ０を駆動するためのＮ型ＭＯＳＦＥＴ３を具備し、Ｎ型ＭＯＳＦＥＴ３のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続され、Ｎ型ＭＯＳＦＥＴ３のソース端子がＶ−ラインに接続され、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを発生させるための信号源Ｓ’が、ベース接地されたＰＮＰトランジスタＴｒ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ８のベース端子とに接続され、ＰＮＰトランジスタＴｒ７のコレクタ端子が、ＮＰＮトランジスタＴｒ９のベース端子に接続され、ＮＰＮトランジスタＴｒ９のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、ＮＰＮトランジスタＴｒ９のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ３のソース端子に接続され、ＰＮＰトランジスタＴｒ８のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間電圧と、コレクタ−エミッタ間電圧と、コレクタ−エミッタ間電流とに基づいて正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを信号源Ｓ’から入力することを特徴とする請求項１〜３のいずれか一項に記載のゲートドライブ回路が提供される。   According to the fourth aspect of the present invention, the N-type MOSFET 3 for driving the main switching element Q0 is provided, the drain terminal of the N-type MOSFET 3 is connected to the gate terminal of the main switching element Q0, and the source of the N-type MOSFET 3 A signal source S ′ having a terminal connected to the V-line and generating a positive pulse as a normal operation continuation signal or a negative pulse as an abnormal operation stop signal is an emitter of a PNP transistor Tr7 whose base is grounded. And the collector terminal of the PNP transistor Tr7 is connected to the base terminal of the NPN transistor Tr9. The collector terminal of the NPN transistor Tr9 is connected to the gate terminal of the N-type MOSFET 3. To the NPN transistor Tr9. The Miter terminal is connected to the source terminal of the N-type MOSFET 3, the collector terminal of the PNP transistor Tr8 is connected to the gate terminal of the N-type MOSFET 3, the gate-emitter voltage of the IGBT as the main switching element Q0, and the collector-emitter 2. A positive pulse as a normal operation continuation signal or a negative pulse as an abnormal operation stop signal is input from a signal source S ′ based on the inter-voltage and the collector-emitter current. The gate drive circuit as described in any one of -3 is provided.

請求項１に記載のゲートドライブ回路では、主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とが設けられている。更に、Ｐ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続されている。また、Ｐ型ＭＯＳＦＥＴ１のソース端子がＶ＋ラインに接続され、Ｎ型ＭＯＳＦＥＴ２のソース端子がＶ−ラインに接続されている。   In the gate drive circuit according to the first aspect, a P-type MOSFET 1 and an N-type MOSFET 2 for driving the main switching element Q0 are provided. Further, the drain terminals of the P-type MOSFET 1 and the N-type MOSFET 2 are connected to the gate terminal of the main switching element Q0. The source terminal of the P-type MOSFET 1 is connected to the V + line, and the source terminal of the N-type MOSFET 2 is connected to the V− line.

更に、請求項１に記載のゲートドライブ回路では、正または負のパルスを発生させるための信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴｒ３のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５のベース端子とに接続されている。   Furthermore, in the gate drive circuit according to claim 1, the signal source S for generating the positive or negative pulse includes the emitter terminal of the PNP transistor Tr2 whose base is grounded and the base terminal of the NPN transistor Tr3 whose ground is grounded Are connected to the emitter terminal of the NPN transistor Tr1 grounded at the base and the base terminal of the PNP transistor Tr5 grounded at the emitter.

また、請求項１に記載のゲートドライブ回路では、ＰＮＰトランジスタＴｒ２のコレクタ端子が、ＮＰＮトランジスタＴｒ６のベース端子に接続されている。更に、ＮＰＮトランジスタＴｒ６のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続されている。また、ＮＰＮトランジスタＴｒ６のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ２のソース端子に接続されている。   In the gate drive circuit according to the first aspect, the collector terminal of the PNP transistor Tr2 is connected to the base terminal of the NPN transistor Tr6. Further, the collector terminal of the NPN transistor Tr6 is connected to the gate terminal of the N-type MOSFET 2. The emitter terminal of the NPN transistor Tr6 is connected to the source terminal of the N-type MOSFET 2.

更に、請求項１に記載のゲートドライブ回路では、ＮＰＮトランジスタＴｒ１のコレクタ端子が、ＰＮＰトランジスタＴｒ４のベース端子に接続されている。また、ＰＮＰトランジスタＴｒ４のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴｒ４のエミッタ端子が、Ｐ型ＭＯＳＦＥＴ１のソース端子に接続されている。   Furthermore, in the gate drive circuit according to claim 1, the collector terminal of the NPN transistor Tr1 is connected to the base terminal of the PNP transistor Tr4. Further, the collector terminal of the PNP transistor Tr4 is connected to the gate terminal of the P-type MOSFET 1. Furthermore, the emitter terminal of the PNP transistor Tr4 is connected to the source terminal of the P-type MOSFET 1.

また、請求項１に記載のゲートドライブ回路では、ＮＰＮトランジスタＴｒ３のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴｒ５のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続されている。   In the gate drive circuit according to the first aspect, the collector terminal of the NPN transistor Tr3 is connected to the gate terminal of the P-type MOSFET 1. Further, the collector terminal of the PNP transistor Tr5 is connected to the gate terminal of the N-type MOSFET 2.

詳細には、請求項１に記載のゲートドライブ回路では、信号源Ｓから正のパルスが入力されると、ＰＮＰトランジスタＴｒ２のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ２がＯＮする。また、ＮＰＮトランジスタＴｒ３のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ３がＯＮする。   Specifically, in the gate drive circuit according to the first aspect, when a positive pulse is input from the signal source S, the base potential of the PNP transistor Tr2 becomes lower than the emitter potential, and the PNP transistor Tr2 is turned ON. Further, the base potential of the NPN transistor Tr3 becomes higher than the emitter potential, and the NPN transistor Tr3 is turned ON.

ＰＮＰトランジスタＴｒ２がＯＮすると、ＮＰＮトランジスタＴｒ６のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ６がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ２のゲート電位がそのソース電位とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦする。   When the PNP transistor Tr2 is turned ON, the base potential of the NPN transistor Tr6 becomes higher than its emitter potential, and the NPN transistor Tr6 is turned ON. Thereby, the gate potential of the N-type MOSFET 2 becomes substantially equal to its source potential, and the N-type MOSFET Q2 is turned OFF.

一方、ＮＰＮトランジスタＴｒ３がＯＮすると、Ｐ型ＭＯＳＦＥＴ１のゲート電位がそのソース電位よりも低くなり、Ｐ型ＭＯＳＦＥＴ１がＯＮする。その結果、Ｖ＋ラインから主スイッチング素子Ｑ０のゲート端子に正電圧が供給され、主スイッチング素子Ｑ０がＯＮする。   On the other hand, when the NPN transistor Tr3 is turned ON, the gate potential of the P-type MOSFET 1 becomes lower than its source potential, and the P-type MOSFET 1 is turned ON. As a result, a positive voltage is supplied from the V + line to the gate terminal of the main switching element Q0, and the main switching element Q0 is turned on.

請求項１に記載のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＮＰＮトランジスタＴｒ３よりも応答速度が速い、ベース接地されたＰＮＰトランジスタＴｒ２によって、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換えられる。   In the gate drive circuit according to claim 1, the response speed is faster than that of the NPN transistor Tr3 grounded on the emitter so that the N-type MOSFET 2 is switched from ON to OFF before the P-type MOSFET 1 is switched from OFF to ON. The N-type MOSFET 2 is switched from ON to OFF by the base-grounded PNP transistor Tr2.

また、請求項１に記載のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わった後にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わるように、つまり、Ｐ型ＭＯＳＦＥＴ１のゲート電位が、所定の時間をかけて、そのソース電位よりも低くなるように、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３が配置され、抵抗Ｒ３の値が約２２０Ω〜約１ｋΩに設定されている。   In the gate drive circuit according to claim 1, the P-type MOSFET 1 is switched from OFF to ON after the N-type MOSFET 2 is switched from ON to OFF. Over time, a resistor R3 is arranged between the collector terminal of the NPN transistor Tr3 and the gate terminal of the P-type MOSFET 1 so as to be lower than the source potential, and the value of the resistor R3 is set to about 220Ω to about 1 kΩ. Has been.

そのため、請求項１に記載のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。   Therefore, according to the gate drive circuit of the first aspect, it is possible to reliably prevent the P-type MOSFET 1 from being switched from OFF to ON before the N-type MOSFET 2 is switched from ON to OFF.

更に、請求項１に記載のゲートドライブ回路では、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３のみが配置され、抵抗Ｒ３の値が約２２０Ω〜約１ｋΩに設定されている。   Furthermore, in the gate drive circuit according to claim 1, only the resistor R3 is arranged between the collector terminal of the NPN transistor Tr3 and the gate terminal of the P-type MOSFET 1, and the value of the resistor R3 is set to about 220Ω to about 1 kΩ. ing.

そのため、請求項１に記載のゲートドライブ回路によれば、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＢ１とＰＮＰトランジスタＴＲ２と抵抗ＲＥ１とが配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。   Therefore, according to the gate drive circuit of the first aspect, the resistor RB1, the PNP transistor TR2, and the resistor RE1 are arranged between the collector terminal of the NPN transistor TR5 and the gate terminal of the P-type MOSFET Q1. As compared with the gate drive circuit described in FIG. 1 of Japanese Patent No. 319711, the reliability of the gate drive circuit is improved by reducing the number of components, and the cost of the entire gate drive circuit is reduced. It is possible to reliably prevent the P-type MOSFET 1 from switching from OFF to ON before switching from ON to OFF.

また、請求項１に記載のゲートドライブ回路では、信号源Ｓから負のパルスが入力されると、ＮＰＮトランジスタＴｒ１のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ１がＯＮする。また、ＰＮＰトランジスタＴｒ５のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ５がＯＮする。   In the gate drive circuit according to the first aspect, when a negative pulse is input from the signal source S, the base potential of the NPN transistor Tr1 becomes higher than the emitter potential, and the NPN transistor Tr1 is turned ON. Further, the base potential of the PNP transistor Tr5 becomes lower than its emitter potential, and the PNP transistor Tr5 is turned on.

ＮＰＮトランジスタＴｒ１がＯＮすると、ＰＮＰトランジスタＴｒ４のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ４がＯＮする。それにより、Ｐ型ＭＯＳＦＥＴ１のゲート電位がそのソース電位とほぼ等しくなり、Ｐ型ＭＯＳＦＥＴ１がＯＦＦする。   When the NPN transistor Tr1 is turned on, the base potential of the PNP transistor Tr4 becomes lower than its emitter potential, and the PNP transistor Tr4 is turned on. As a result, the gate potential of the P-type MOSFET 1 becomes substantially equal to its source potential, and the P-type MOSFET 1 is turned off.

一方、ＰＮＰトランジスタＴｒ５がＯＮすると、Ｎ型ＭＯＳＦＥＴ２のゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴ２がＯＮする。その結果、Ｖ−ラインから主スイッチング素子Ｑ０のゲート端子に負電圧が供給され、主スイッチング素子Ｑ０がＯＦＦする。   On the other hand, when the PNP transistor Tr5 is turned on, the gate potential of the N-type MOSFET 2 becomes higher than its source potential, and the N-type MOSFET 2 is turned on. As a result, a negative voltage is supplied from the V-line to the gate terminal of the main switching element Q0, and the main switching element Q0 is turned off.

請求項１に記載のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＰＮＰトランジスタＴｒ５よりも応答速度が速い、ベース接地されたＮＰＮトランジスタＴｒ１によって、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換えられる。   In the gate drive circuit according to claim 1, the response speed is faster than that of the PNP transistor Tr5 grounded at the emitter so that the P-type MOSFET 1 is switched from ON to OFF before the N-type MOSFET 2 is switched from OFF to ON. The P-type MOSFET 1 is switched from ON to OFF by the base-grounded NPN transistor Tr1.

また、請求項１に記載のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わった後にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わるように、つまり、Ｎ型ＭＯＳＦＥＴ２のゲート電位が、所定の時間をかけて、そのソース電位よりも高くなるように、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４が配置され、抵抗Ｒ４の値が約２２０Ω〜約１ｋΩに設定されている。   In the gate drive circuit according to claim 1, the N-type MOSFET 2 is switched from OFF to ON after the P-type MOSFET 1 is switched from ON to OFF, that is, the gate potential of the N-type MOSFET 2 is set to a predetermined value. A resistor R4 is arranged between the collector terminal of the PNP transistor Tr5 and the gate terminal of the N-type MOSFET 2 so as to be higher than the source potential over time, and the value of the resistor R4 is set to about 220Ω to about 1 kΩ. Has been.

そのため、請求項１に記載のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。   Therefore, according to the gate drive circuit of the first aspect, it is possible to reliably avoid the N-type MOSFET 2 from being switched from OFF to ON before the P-type MOSFET 1 is switched from ON to OFF.

更に、請求項１に記載のゲートドライブ回路では、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４のみが配置され、抵抗Ｒ４の値が約２２０Ω〜約１ｋΩに設定されている。   Furthermore, in the gate drive circuit according to claim 1, only the resistor R4 is disposed between the collector terminal of the PNP transistor Tr5 and the gate terminal of the N-type MOSFET 2, and the value of the resistor R4 is set to about 220Ω to about 1 kΩ. ing.

そのため、請求項１に記載のゲートドライブ回路によれば、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＢ２とＮＰＮトランジスタＴＲ３と抵抗ＲＥ２とが配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。   Therefore, according to the gate drive circuit of the first aspect, the resistor RB2, the NPN transistor TR3, and the resistor RE2 are arranged between the collector terminal of the PNP transistor TR6 and the gate terminal of the N-type MOSFET Q2. P-type MOSFET 1 while improving the reliability of the gate drive circuit by reducing the number of components and reducing the cost of the entire gate drive circuit as compared with the gate drive circuit described in FIG. Thus, it is possible to reliably avoid the N-type MOSFET 2 from switching from OFF to ON before switching from ON to OFF.

換言すれば、請求項１に記載のゲートドライブ回路によれば、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２が同時に導通してしまうおそれを確実に排除することができる。   In other words, according to the gate drive circuit of the first aspect, the reliability of the gate drive circuit is improved by reducing the number of parts compared to the gate drive circuit described in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711. While improving and reducing the cost of the whole gate drive circuit, the possibility that the P-type MOSFET 1 and the N-type MOSFET 2 for driving the main switching element Q0 are simultaneously conducted can be surely eliminated.

請求項２に記載のゲートドライブ回路では、Ｐ型ＭＯＳＦＥＴ１のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ１が配置されている。そのため、請求項２に記載のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１がＯＮした瞬間にＶ＋ラインから主スイッチング素子Ｑ０のゲート端子に過大な正電圧が供給されてしまうのを回避することができる。つまり、請求項２に記載のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴＱ１のドレイン端子と主スイッチング素子としての主ＩＧＢＴのゲート端子との間に抵抗が配置されていない特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも主スイッチング素子Ｑ０を安全に保護することができる。   In the gate drive circuit according to the second aspect, the resistor RG1 is arranged between the drain terminal of the P-type MOSFET 1 and the gate terminal of the main switching element Q0. Therefore, according to the gate drive circuit of the second aspect, it is possible to avoid an excessive positive voltage being supplied from the V + line to the gate terminal of the main switching element Q0 at the moment when the P-type MOSFET 1 is turned on. . That is, according to the gate drive circuit of the second aspect, there is no resistor between the drain terminal of the P-type MOSFET Q1 and the gate terminal of the main IGBT as the main switching element. The main switching element Q0 can be protected more safely than the gate drive circuit shown in FIG.

また、請求項２に記載のゲートドライブ回路では、Ｎ型ＭＯＳＦＥＴ２のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ２が配置されている。そのため、請求項２に記載のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２がＯＮした瞬間にＶ−ラインから主スイッチング素子Ｑ０のゲート端子に過大な負電圧が供給されてしまうのを回避することができる。つまり、請求項２に記載のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴＱ２のドレイン端子と主スイッチング素子としての主ＩＧＢＴのゲート端子との間に抵抗が配置されていない特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも主スイッチング素子Ｑ０を安全に保護することができる。   In the gate drive circuit according to claim 2, the resistor RG2 is disposed between the drain terminal of the N-type MOSFET 2 and the gate terminal of the main switching element Q0. Therefore, according to the gate drive circuit of the second aspect, it is possible to avoid an excessive negative voltage from being supplied from the V-line to the gate terminal of the main switching element Q0 at the moment when the N-type MOSFET 2 is turned on. it can. In other words, according to the gate drive circuit of the second aspect of the present invention, no resistor is disposed between the drain terminal of the N-type MOSFET Q2 and the gate terminal of the main IGBT as the main switching element. The main switching element Q0 can be protected more safely than the gate drive circuit shown in FIG.

請求項３に記載のゲートドライブ回路では、ＰＮＰトランジスタＴｒ２のコレクタ端子と、ＮＰＮトランジスタＴｒ６のベース端子とが、抵抗を介することなく、直接接続されている。そのため、請求項３に記載のゲートドライブ回路によれば、ＰＮＰトランジスタＴＲ８のコレクタ端子とＮＰＮトランジスタＴＲ１０のベース端子との間に抵抗Ｒ６が配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりもＮ型ＭＯＳＦＥＴ２をＯＮからＯＦＦに迅速に切り換えることができる。   In the gate drive circuit according to claim 3, the collector terminal of the PNP transistor Tr2 and the base terminal of the NPN transistor Tr6 are directly connected without a resistor. Therefore, according to the gate drive circuit of the third aspect, the resistor R6 is arranged between the collector terminal of the PNP transistor TR8 and the base terminal of the NPN transistor TR10 in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711. The N-type MOSFET 2 can be switched from ON to OFF more quickly than the gate drive circuit described.

また、請求項３に記載のゲートドライブ回路では、ＮＰＮトランジスタＴｒ１のコレクタ端子と、ＰＮＰトランジスタＴｒ４のベース端子とが、抵抗を介することなく、直接接続されている。そのため、請求項３に記載のゲートドライブ回路によれば、ＮＰＮトランジスタＴＲ７のコレクタ端子とＰＮＰトランジスタＴＲ９のベース端子との間に抵抗Ｒ５が配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりもＰ型ＭＯＳＦＥＴ１をＯＮからＯＦＦに迅速に切り換えることができる。   In the gate drive circuit according to the third aspect, the collector terminal of the NPN transistor Tr1 and the base terminal of the PNP transistor Tr4 are directly connected without a resistor. Therefore, according to the gate drive circuit of the third aspect, the resistor R5 is arranged between the collector terminal of the NPN transistor TR7 and the base terminal of the PNP transistor TR9 in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711. The P-type MOSFET 1 can be switched from ON to OFF more rapidly than the gate drive circuit described.

請求項４に記載のゲートドライブ回路では、主スイッチング素子Ｑ０を駆動するためのＮ型ＭＯＳＦＥＴ３が設けられている。更に、Ｎ型ＭＯＳＦＥＴ３のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続されている。また、Ｎ型ＭＯＳＦＥＴ３のソース端子がＶ−ラインに接続されている。   In the gate drive circuit according to the fourth aspect, an N-type MOSFET 3 for driving the main switching element Q0 is provided. Further, the drain terminal of the N-type MOSFET 3 is connected to the gate terminal of the main switching element Q0. The source terminal of the N-type MOSFET 3 is connected to the V-line.

更に、請求項４に記載のゲートドライブ回路では、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを発生させるための信号源Ｓ’が、ベース接地されたＰＮＰトランジスタＴｒ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ８のベース端子とに接続されている。   Furthermore, in the gate drive circuit according to claim 4, the signal source S ′ for generating a positive pulse as a normal operation continuation signal or a negative pulse as an abnormal operation stop signal is a PNP with a grounded base. The emitter terminal of the transistor Tr7 is connected to the base terminal of the PNP transistor Tr8 whose emitter is grounded.

また、請求項４に記載のゲートドライブ回路では、ＰＮＰトランジスタＴｒ７のコレクタ端子が、ＮＰＮトランジスタＴｒ９のベース端子に接続されている。更に、ＮＰＮトランジスタＴｒ９のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、ＮＰＮトランジスタＴｒ９のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ３のソース端子に接続されている。また、ＰＮＰトランジスタＴｒ８のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続されている。   In the gate drive circuit according to claim 4, the collector terminal of the PNP transistor Tr7 is connected to the base terminal of the NPN transistor Tr9. Further, the collector terminal of the NPN transistor Tr9 is connected to the gate terminal of the N-type MOSFET 3, and the emitter terminal of the NPN transistor Tr9 is connected to the source terminal of the N-type MOSFET 3. The collector terminal of the PNP transistor Tr8 is connected to the gate terminal of the N-type MOSFET 3.

更に、請求項４に記載のゲートドライブ回路では、主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間電圧と、コレクタ−エミッタ間電圧と、コレクタ−エミッタ間電流とに基づいて、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスが、信号源Ｓ’から入力される。   Furthermore, in the gate drive circuit according to claim 4, the normal operation continuation signal is based on the gate-emitter voltage, collector-emitter voltage, and collector-emitter current of the IGBT as the main switching element Q0. Or a negative pulse as an abnormal operation stop signal is input from the signal source S ′.

詳細には、請求項４に記載のゲートドライブ回路では、信号源Ｓ’から正常時運転継続信号としての正のパルスが入力されると、ＰＮＰトランジスタＴｒ７のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ７がＯＮする。ＰＮＰトランジスタＴｒ７がＯＮすると、ＮＰＮトランジスタＴｒ９のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ９がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ３のゲート電位がそのソース電位とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ３がＯＦＦする。   Specifically, in the gate drive circuit according to claim 4, when a positive pulse as a normal operation continuation signal is input from the signal source S ′, the base potential of the PNP transistor Tr7 becomes lower than its emitter potential. The PNP transistor Tr7 is turned on. When the PNP transistor Tr7 is turned on, the base potential of the NPN transistor Tr9 becomes higher than the emitter potential, and the NPN transistor Tr9 is turned on. As a result, the gate potential of the N-type MOSFET 3 becomes substantially equal to the source potential, and the N-type MOSFET Q3 is turned off.

一方、信号源Ｓ’から異常時運転停止信号としての負のパルスが入力されると、ＰＮＰトランジスタＴｒ８のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ８がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ３のゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴ３がＯＮする。その結果、Ｖ−ラインから主スイッチング素子Ｑ０としてのＩＧＢＴのゲート端子に負電圧が供給され、主スイッチング素子Ｑ０としてのＩＧＢＴがＯＦＦする。   On the other hand, when a negative pulse as an abnormal operation stop signal is input from the signal source S ', the base potential of the PNP transistor Tr8 becomes lower than its emitter potential, and the PNP transistor Tr8 is turned ON. As a result, the gate potential of the N-type MOSFET 3 becomes higher than its source potential, and the N-type MOSFET 3 is turned on. As a result, a negative voltage is supplied from the V-line to the gate terminal of the IGBT as the main switching element Q0, and the IGBT as the main switching element Q0 is turned OFF.

そのため、請求項４に記載のゲートドライブ回路によれば、主スイッチング素子Ｑ０としてのＩＧＢＴの異常時にＩＧＢＴのゲート端子に負電圧を供給し、ＩＧＢＴをＯＦＦすることができる。   Therefore, according to the gate drive circuit of the fourth aspect, when the IGBT as the main switching element Q0 is abnormal, a negative voltage can be supplied to the gate terminal of the IGBT to turn off the IGBT.

以下、本発明のゲートドライブ回路の第１の実施形態について説明する。図１は本発明のゲートドライブ回路の第１の実施形態を示した図である。第１の実施形態のゲートドライブ回路は、本発明者等が研究において性能を確認することができたゲートドライブ回路に相当している。第１の実施形態のゲートドライブ回路では、図１に示すように、主スイッチング素子Ｑ０としてのＩＧＢＴを駆動するためのＰ型ＭＯＳＦＥＴ１（ＩＲＦＲ０２４Ｎ （５５Ｖ１７Ａ））とＮ型ＭＯＳＦＥＴ２（ＩＲＦＲ９０２４Ｎ （５５Ｖ１１Ａ））とが設けられている。更に、Ｐ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続されている。また、Ｐ型ＭＯＳＦＥＴ１のソース端子が例えば＋１５Ｖ電源のようなＶ＋ラインに接続され、Ｎ型ＭＯＳＦＥＴ２のソース端子が例えば−１５Ｖ電源のようなＶ−ラインに接続されている。   Hereinafter, a first embodiment of the gate drive circuit of the present invention will be described. FIG. 1 is a diagram showing a first embodiment of a gate drive circuit of the present invention. The gate drive circuit according to the first embodiment corresponds to a gate drive circuit that the inventors have been able to confirm performance in research. In the gate drive circuit of the first embodiment, as shown in FIG. 1, a P-type MOSFET 1 (IRFR024N (55V17A)) and an N-type MOSFET 2 (IRFR9024N (55V11A)) for driving an IGBT as the main switching element Q0, Is provided. Further, the drain terminals of the P-type MOSFET 1 and the N-type MOSFET 2 are connected to the gate terminal of the main switching element Q0. The source terminal of the P-type MOSFET 1 is connected to a V + line such as a + 15V power source, and the source terminal of the N-type MOSFET 2 is connected to a V-line such as a −15V power source.

更に、第１の実施形態のゲートドライブ回路では、図１に示すように、正または負のパルスを発生させるための信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２（２ＳＡ１６０８ （４０Ｖ５００ｍＡ ｈＦＥ１００−２００）〔バラック時は２ＳＡ１０１５ （５０Ｖ１５０ｍＡ ｈＦＥ１２０−２４０〕）のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴｒ３（２ＳＣ４１７３ （４０Ｖ５００ｍＡ ｈＦＥ１００−２００）〔バラック時は２ＳＣ１８１５ （５０Ｖ１５０ｍＡ ｈＦＥ１２０−２４０〕）のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１（２ＳＣ４１７３ （４０Ｖ５００ｍＡ ｈＦＥ１００−２００）〔バラック時は２ＳＣ１８１５ （５０Ｖ１５０ｍＡ ｈＦＥ１２０−２４０〕）のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５（２ＳＡ１６０８ （４０Ｖ５００ｍＡ ｈＦＥ１００−２００）〔バラック時は２ＳＡ１０１５ （５０Ｖ１５０ｍＡ ｈＦＥ１２０−２４０〕）のベース端子とに接続されている。詳細には、信号源Ｓが、抵抗Ｒ１（約５ｋΩ〜約１０ｋΩ（１／４Ｗ））を介して、エミッタ接地されたＮＰＮトランジスタＴｒ３のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子とに接続されている。また、信号源Ｓが、抵抗Ｒ２（約５ｋΩ〜約１０ｋΩ（１／４Ｗ））を介して、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５のベース端子とに接続されている。   Further, in the gate drive circuit of the first embodiment, as shown in FIG. 1, the signal source S for generating a positive or negative pulse is a PNP transistor Tr2 (2SA1608 (40V500mA hFE100-200) whose base is grounded. [The emitter terminal of 2SA1015 (50V150mA hFE120-240) at the time of barrack, the base terminal of the NPN transistor Tr3 (2SC4173 (40V500mA hFE100-200) grounded at the barack [2SC1815 (50V150mA hFE120-240]) at the time of barack) The grounded NPN transistor Tr1 (2SC4173 (40V500mA hFE100-200) [2SC1815 (50V150mA hFE120-240] at the time of barracks)) Are connected to the base terminal of a PNP transistor Tr5 (2SA1608 (40V500mA hFE100-200) [2SA1015 (50V150mA hFE120-240) at the time of barracks)]. The resistor R1 (approximately 5 kΩ to approximately 10 kΩ (1/4 W)) is connected to the base terminal of the NPN transistor Tr3 whose emitter is grounded and the emitter terminal of the NPN transistor Tr1 whose ground is grounded. The signal source S is connected to the emitter terminal of the PNP transistor Tr2 whose base is grounded and the base terminal of the PNP transistor Tr5 whose ground is grounded via a resistor R2 (about 5 kΩ to about 10 kΩ (1/4 W)). Yes.

また、第１の実施形態のゲートドライブ回路では、図１に示すように、ＰＮＰトランジスタＴｒ２のコレクタ端子が、ＮＰＮトランジスタＴｒ６（２ＳＣ４１７３ （４０Ｖ５００ｍＡ ｈＦＥ１００−２００）〔バラック時は２ＳＣ１８１５ （５０Ｖ１５０ｍＡ ｈＦＥ１２０−２４０〕）のベース端子に接続されている。更に、ＮＰＮトランジスタＴｒ６のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続されている。また、ＮＰＮトランジスタＴｒ６のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ２のソース端子に接続されている。更に、ＮＰＮトランジスタＴｒ１のコレクタ端子が、ＰＮＰトランジスタＴｒ４（２ＳＡ１６０８ （４０Ｖ５００ｍＡ ｈＦＥ１００−２００）〔バラック時は２ＳＡ１０１５ （５０Ｖ１５０ｍＡ ｈＦＥ１２０−２４０〕）のベース端子に接続されている。また、ＰＮＰトランジスタＴｒ４のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴｒ４のエミッタ端子が、Ｐ型ＭＯＳＦＥＴ１のソース端子に接続されている。また、ＮＰＮトランジスタＴｒ３のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続されている。更に、ＰＮＰトランジスタＴｒ５のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続されている。   In the gate drive circuit of the first embodiment, as shown in FIG. 1, the collector terminal of the PNP transistor Tr2 is the NPN transistor Tr6 (2SC4173 (40V500mA hFE100-200) [2SC1815 (50V150mA hFE120-240 at the time of barack)]. In addition, the collector terminal of the NPN transistor Tr6 is connected to the gate terminal of the N-type MOSFET 2. The emitter terminal of the NPN transistor Tr6 is connected to the source terminal of the N-type MOSFET 2. Furthermore, the collector terminal of the NPN transistor Tr1 is connected to the PNP transistor Tr4 (2SA1608 (40V500mA hFE100-200) [2SA1015 (50V150mA hF at barrack). E120-240]), the collector terminal of the PNP transistor Tr4 is connected to the gate terminal of the P-type MOSFET 1. Further, the emitter terminal of the PNP transistor Tr4 is connected to the P-type MOSFET 1. The collector terminal of the NPN transistor Tr3 is connected to the gate terminal of the P-type MOSFET 1. Further, the collector terminal of the PNP transistor Tr5 is connected to the gate terminal of the N-type MOSFET 2. Yes.

図２は図１中のＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の電位と時間との関係を示した図である。第１の実施形態のゲートドライブ回路では、図１および図２に示すように、信号源Ｓから正のパルスが入力されると（図２中の時間ＴＡ）、ＰＮＰトランジスタＴｒ２のベース電位（≒０Ｖ）がそのエミッタ電位（≒Ｐ３点の電位）よりも低くなり、ＰＮＰトランジスタＴｒ２がＯＮする（図２中の時間ＴＣ）。また、ＮＰＮトランジスタＴｒ３のベース電位（≒Ｐ２点の電位）がそのエミッタ電位（≒０Ｖ）よりも高くなり、ＮＰＮトランジスタＴｒ３がＯＮする（図２中の時間ＴＤ）。   FIG. 2 is a diagram showing the relationship between the potentials of P1, P2, P3, P4, P5, P6, P7, and P8 in FIG. 1 and time. In the gate drive circuit of the first embodiment, as shown in FIGS. 1 and 2, when a positive pulse is input from the signal source S (time TA in FIG. 2), the base potential of the PNP transistor Tr2 (≈ 0V) becomes lower than the emitter potential (≈P3 point potential), and the PNP transistor Tr2 is turned on (time TC in FIG. 2). Further, the base potential (≈P2 point potential) of the NPN transistor Tr3 becomes higher than the emitter potential (≈0 V), and the NPN transistor Tr3 is turned on (time TD in FIG. 2).

ＰＮＰトランジスタＴｒ２がＯＮすると、ＮＰＮトランジスタＴｒ６のベース電位（≒Ｐ５の電位）がそのエミッタ電位（≒−１５Ｖ）よりも高くなり、ＮＰＮトランジスタＴｒ６がＯＮする（図２中の時間ＴＤ）。それにより、Ｎ型ＭＯＳＦＥＴ２のゲート電位（≒Ｐ７の電位）がそのソース電位（≒−１５Ｖ）とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ２がＯＦＦする（図２中の時間ＴＥ）。   When the PNP transistor Tr2 is turned ON, the base potential (≈P5 potential) of the NPN transistor Tr6 becomes higher than its emitter potential (≈-15V), and the NPN transistor Tr6 is turned ON (time TD in FIG. 2). Thereby, the gate potential (≈P7 potential) of the N-type MOSFET 2 becomes substantially equal to the source potential (≈−15 V), and the N-type MOSFET Q2 is turned OFF (time TE in FIG. 2).

一方、ＮＰＮトランジスタＴｒ３がＯＮすると、Ｐ型ＭＯＳＦＥＴ１のゲート電位（≒Ｐ６の電位）がそのソース電位（≒＋１５Ｖ）よりも低くなり、Ｐ型ＭＯＳＦＥＴ１がＯＮする（図２中の時間ＴＦ）。その結果、Ｖ＋ラインから主スイッチング素子Ｑ０のゲート端子に正電圧が供給され、主スイッチング素子Ｑ０がＯＮする（図２中の時間ＴＧ）。   On the other hand, when the NPN transistor Tr3 is turned on, the gate potential (≈P6 potential) of the P-type MOSFET 1 becomes lower than its source potential (≈ + 15 V), and the P-type MOSFET 1 is turned on (time TF in FIG. 2). As a result, a positive voltage is supplied from the V + line to the gate terminal of the main switching element Q0, and the main switching element Q0 is turned on (time TG in FIG. 2).

第１の実施形態のゲートドライブ回路では、図１および図２に示すように、図２中の時間ＴＦにＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わる前の図２中の時間ＴＥにＮ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＮＰＮトランジスタＴｒ３よりも応答速度が速い、ベース接地されたＰＮＰトランジスタＴｒ２によって、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換えられる。   In the gate drive circuit of the first embodiment, as shown in FIGS. 1 and 2, the N-type MOSFET 2 at the time TE in FIG. 2 before the P-type MOSFET 1 is switched from OFF to ON at the time TF in FIG. 2. The N-type MOSFET 2 is switched from ON to OFF by the PNP transistor Tr2 grounded at the base, which has a faster response speed than the NPN transistor Tr3 grounded at the emitter, so that is switched from ON to OFF.

また、第１の実施形態のゲートドライブ回路では、図１および図２に示すように、図２中の時間ＴＥにＮ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わった後の図２中の時間ＴＦにＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わるように、つまり、Ｐ型ＭＯＳＦＥＴ１のゲート電位（≒Ｐ６の電位）が、所定の時間（図２中の遅れ時間ＴＥ〜ＴＦ）をかけて、そのソース電位（≒＋１５Ｖ）よりも低くなるように、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３が配置され、抵抗Ｒ３の値が約２２０Ω〜約１ｋΩ（１／４Ｗ）に設定されている。   Further, in the gate drive circuit of the first embodiment, as shown in FIGS. 1 and 2, at the time TF in FIG. 2 after the N-type MOSFET 2 is switched from ON to OFF at time TE in FIG. The source potential of the P-type MOSFET 1 is switched from OFF to ON, that is, the gate potential of the P-type MOSFET 1 (≈P6 potential) takes a predetermined time (delay time TE to TF in FIG. 2). A resistor R3 is disposed between the collector terminal of the NPN transistor Tr3 and the gate terminal of the P-type MOSFET 1 so that the voltage is lower than (≈ + 15 V), and the value of the resistor R3 is about 220Ω to about 1 kΩ (1/4 W). Is set.

そのため、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。   Therefore, according to the gate drive circuit of the first embodiment, it is possible to reliably prevent the P-type MOSFET 1 from being switched from OFF to ON before the N-type MOSFET 2 is switched from ON to OFF.

更に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３のみが配置され、抵抗Ｒ３の値が約２２０Ω〜約１ｋΩ（１／４Ｗ）に設定されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＮＰＮトランジスタＴＲ５のコレクタ端子とＰ型ＭＯＳＦＥＴＱ１のゲート端子との間に抵抗ＲＢ１とＰＮＰトランジスタＴＲ２と抵抗ＲＥ１とが配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、Ｎ型ＭＯＳＦＥＴ２がＯＮからＯＦＦに切り換わる前にＰ型ＭＯＳＦＥＴ１がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。   Furthermore, in the gate drive circuit of the first embodiment, as shown in FIG. 1, only the resistor R3 is arranged between the collector terminal of the NPN transistor Tr3 and the gate terminal of the P-type MOSFET 1, and the value of the resistor R3 is about It is set to 220Ω to about 1 kΩ (1/4 W). Therefore, according to the gate drive circuit of the first embodiment, the resistor RB1, the PNP transistor TR2, and the resistor RE1 are arranged between the collector terminal of the NPN transistor TR5 and the gate terminal of the P-type MOSFET Q1. As compared with the gate drive circuit described in FIG. 1 of Japanese Patent No. 319711, the reliability of the gate drive circuit is improved by reducing the number of components, and the cost of the entire gate drive circuit is reduced. It is possible to reliably prevent the P-type MOSFET 1 from switching from OFF to ON before switching from ON to OFF.

また、第１の実施形態のゲートドライブ回路では、図１および図２に示すように、信号源Ｓから負のパルスが入力されると（図２中の時間ＴＨ）、ＮＰＮトランジスタＴｒ１のベース電位（≒０Ｖ）がそのエミッタ電位（≒Ｐ２の電位）よりも高くなり、ＮＰＮトランジスタＴｒ１がＯＮする（図２中の時間ＴＪ）。また、ＰＮＰトランジスタＴｒ５のベース電位（≒Ｐ３の電位）がそのエミッタ電位（≒０Ｖ）よりも低くなり、ＰＮＰトランジスタＴｒ５がＯＮする（図２中の時間ＴＫ）。   In the gate drive circuit of the first embodiment, as shown in FIGS. 1 and 2, when a negative pulse is input from the signal source S (time TH in FIG. 2), the base potential of the NPN transistor Tr1 (≈0V) becomes higher than the emitter potential (≈P2 potential), and the NPN transistor Tr1 is turned ON (time TJ in FIG. 2). Further, the base potential (≈P3 potential) of the PNP transistor Tr5 becomes lower than the emitter potential (≈0 V), and the PNP transistor Tr5 is turned on (time TK in FIG. 2).

ＮＰＮトランジスタＴｒ１がＯＮすると、ＰＮＰトランジスタＴｒ４のベース電位（≒Ｐ４の電位）がそのエミッタ電位（≒＋１５Ｖ）よりも低くなり、ＰＮＰトランジスタＴｒ４がＯＮする（図２中の時間ＴＫ）。それにより、Ｐ型ＭＯＳＦＥＴ１のゲート電位（≒Ｐ６の電位）がそのソース電位（≒＋１５Ｖ）とほぼ等しくなり、Ｐ型ＭＯＳＦＥＴ１がＯＦＦする（図２中の時間ＴＬ）。   When the NPN transistor Tr1 is turned on, the base potential of the PNP transistor Tr4 (≈P4 potential) becomes lower than its emitter potential (≈ + 15 V), and the PNP transistor Tr4 is turned on (time TK in FIG. 2). As a result, the gate potential (≈P6 potential) of the P-type MOSFET 1 becomes substantially equal to its source potential (≈ + 15 V), and the P-type MOSFET 1 is turned OFF (time TL in FIG. 2).

一方、ＰＮＰトランジスタＴｒ５がＯＮすると、Ｎ型ＭＯＳＦＥＴ２のゲート電位（≒Ｐ７の電位）がそのソース電位（≒−１５Ｖ）よりも高くなり、Ｎ型ＭＯＳＦＥＴ２がＯＮする（図２中の時間ＴＭ）。その結果、Ｖ−ラインから主スイッチング素子Ｑ０のゲート端子に負電圧が供給され、主スイッチング素子Ｑ０がＯＦＦする（図２中の時間ＴＮ）。   On the other hand, when the PNP transistor Tr5 is turned on, the gate potential of the N-type MOSFET 2 (≈P7 potential) becomes higher than its source potential (≈−15 V), and the N-type MOSFET 2 is turned on (time TM in FIG. 2). As a result, a negative voltage is supplied from the V-line to the gate terminal of the main switching element Q0, and the main switching element Q0 is turned OFF (time TN in FIG. 2).

尚、第１の実施形態のゲートドライブ回路では、信号源Ｓから正のパルスが入力される時に、トランジスタＴｒ６のベース−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ６のコレクタ−エミッタ間電流が約５０ｍＡになり、トランジスタＴｒ２のコレクタ−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ３のベース−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ３のコレクタ−エミッタ間電流が約５０ｍＡになり、Ｐ型ＭＯＳＦＥＴ１のソース−ドレイン間電流が約１５Ａになる。また、信号源Ｓから負のパルスが入力される時に、トランジスタＴｒ４のベース−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ４のコレクタ−エミッタ間電流が約５０ｍＡになり、トランジスタＴｒ１のコレクタ−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ５のベース−エミッタ間電流が約１ｍＡになり、トランジスタＴｒ５のコレクタ−エミッタ間電流が約５０ｍＡになり、Ｎ型ＭＯＳＦＥＴ２のソース−ドレイン間電流が約１５Ａになる。   In the gate drive circuit of the first embodiment, when a positive pulse is input from the signal source S, the base-emitter current of the transistor Tr6 becomes about 1 mA, and the collector-emitter current of the transistor Tr6 becomes about 1 mA. 50 mA, the collector-emitter current of the transistor Tr2 is about 1 mA, the base-emitter current of the transistor Tr3 is about 1 mA, the collector-emitter current of the transistor Tr3 is about 50 mA, and the P-type MOSFET 1 The source-drain current is about 15A. Further, when a negative pulse is input from the signal source S, the base-emitter current of the transistor Tr4 becomes about 1 mA, the collector-emitter current of the transistor Tr4 becomes about 50 mA, and the collector-emitter of the transistor Tr1. The current is about 1 mA, the base-emitter current of the transistor Tr5 is about 1 mA, the collector-emitter current of the transistor Tr5 is about 50 mA, and the source-drain current of the N-type MOSFET 2 is about 15 A.

第１の実施形態のゲートドライブ回路では、図１および図２に示すように、図２中の時間ＴＭにＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わる前の図２中の時間ＴＬにＰ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わるように、エミッタ接地されたＰＮＰトランジスタＴｒ５よりも応答速度が速い、ベース接地されたＮＰＮトランジスタＴｒ１によって、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換えられる。   In the gate drive circuit of the first embodiment, as shown in FIGS. 1 and 2, the P-type MOSFET 1 at time TL in FIG. 2 before the N-type MOSFET 2 switches from OFF to ON at time TM in FIG. 2. Is switched from ON to OFF by the base-grounded NPN transistor Tr1, which has a faster response speed than the emitter-grounded PNP transistor Tr5.

また、第１の実施形態のゲートドライブ回路では、図１および図２に示すように、図２中の時間ＴＬにＰ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わった後の図２中の時間ＴＭにＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わるように、つまり、Ｎ型ＭＯＳＦＥＴ２のゲート電位（≒Ｐ７の電位）が、所定の時間（図２中の遅れ時間ＴＬ〜ＴＭ）をかけて、そのソース電位（≒−１５Ｖ）よりも高くなるように、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４が配置され、抵抗Ｒ４の値が約２２０Ω〜約１ｋΩ（１／４Ｗ）に設定されている。   Further, in the gate drive circuit of the first embodiment, as shown in FIGS. 1 and 2, at the time TM in FIG. 2 after the P-type MOSFET 1 is switched from ON to OFF at time TL in FIG. The source potential of the N-type MOSFET 2 is switched from OFF to ON, that is, the gate potential of the N-type MOSFET 2 (≈P7 potential) takes a predetermined time (delay time TL to TM in FIG. 2). A resistor R4 is arranged between the collector terminal of the PNP transistor Tr5 and the gate terminal of the N-type MOSFET 2 so that the voltage becomes higher than (≈−15V), and the value of the resistor R4 is about 220Ω to about 1 kΩ (1/4 W). Is set to

そのため、第１の実施形態のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。   Therefore, according to the gate drive circuit of the first embodiment, it is possible to reliably avoid the N-type MOSFET 2 from being switched from OFF to ON before the P-type MOSFET 1 is switched from ON to OFF.

更に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４のみが配置され、抵抗Ｒ４の値が約２２０Ω〜約１ｋΩ（１／４Ｗ）に設定されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＰＮＰトランジスタＴＲ６のコレクタ端子とＮ型ＭＯＳＦＥＴＱ２のゲート端子との間に抵抗ＲＢ２とＮＰＮトランジスタＴＲ３と抵抗ＲＥ２とが配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも、部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、Ｐ型ＭＯＳＦＥＴ１がＯＮからＯＦＦに切り換わる前にＮ型ＭＯＳＦＥＴ２がＯＦＦからＯＮに切り換わってしまうのを確実に回避することができる。   Furthermore, in the gate drive circuit of the first embodiment, as shown in FIG. 1, only the resistor R4 is disposed between the collector terminal of the PNP transistor Tr5 and the gate terminal of the N-type MOSFET 2, and the value of the resistor R4 is about It is set to 220Ω to about 1 kΩ (1/4 W). Therefore, according to the gate drive circuit of the first embodiment, the resistor RB2, the NPN transistor TR3, and the resistor RE2 are arranged between the collector terminal of the PNP transistor TR6 and the gate terminal of the N-type MOSFET Q2. P-type MOSFET 1 while improving the reliability of the gate drive circuit by reducing the number of components and reducing the cost of the entire gate drive circuit as compared with the gate drive circuit described in FIG. Thus, it is possible to reliably avoid the N-type MOSFET 2 from switching from OFF to ON before switching from ON to OFF.

換言すれば、第１の実施形態のゲートドライブ回路によれば、特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも部品数を低減することによってゲートドライブ回路の信頼性を向上させ、かつ、ゲートドライブ回路全体のコストを低減しつつ、主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２が同時に導通してしまうおそれを確実に排除することができる。   In other words, according to the gate drive circuit of the first embodiment, the reliability of the gate drive circuit is improved by reducing the number of components compared to the gate drive circuit described in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711. While improving and reducing the cost of the whole gate drive circuit, the possibility that the P-type MOSFET 1 and the N-type MOSFET 2 for driving the main switching element Q0 are simultaneously conducted can be surely eliminated.

更に、第１の実施形態のゲートドライブ回路では、図１に示すように、Ｐ型ＭＯＳＦＥＴ１のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ１（約１Ω〜約５Ω）が配置されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１がＯＮした瞬間にＶ＋ラインから主スイッチング素子Ｑ０のゲート端子に過大な正電圧が供給されてしまうのを回避することができる。つまり、第１の実施形態のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴＱ１のドレイン端子と主スイッチング素子としての主ＩＧＢＴのゲート端子との間に抵抗が配置されていない特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも主スイッチング素子Ｑ０を安全に保護することができる。   Further, in the gate drive circuit of the first embodiment, as shown in FIG. 1, a resistor RG1 (about 1Ω to about 5Ω) is arranged between the drain terminal of the P-type MOSFET 1 and the gate terminal of the main switching element Q0. ing. Therefore, according to the gate drive circuit of the first embodiment, it is possible to avoid an excessive positive voltage being supplied from the V + line to the gate terminal of the main switching element Q0 at the moment when the P-type MOSFET 1 is turned on. . That is, according to the gate drive circuit of the first embodiment, a resistor is not arranged between the drain terminal of the P-type MOSFET Q1 and the gate terminal of the main IGBT as the main switching element. The main switching element Q0 can be protected more safely than the gate drive circuit shown in FIG.

また、第１の実施形態のゲートドライブ回路では、図１に示すように、Ｎ型ＭＯＳＦＥＴ２のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ２（約１Ω〜約５Ω）が配置されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２がＯＮした瞬間にＶ−ラインから主スイッチング素子Ｑ０のゲート端子に過大な負電圧が供給されてしまうのを回避することができる。つまり、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴＱ２のドレイン端子と主スイッチング素子としての主ＩＧＢＴのゲート端子との間に抵抗が配置されていない特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりも主スイッチング素子Ｑ０を安全に保護することができる。   In the gate drive circuit of the first embodiment, as shown in FIG. 1, a resistor RG2 (about 1Ω to about 5Ω) is arranged between the drain terminal of the N-type MOSFET 2 and the gate terminal of the main switching element Q0. ing. Therefore, according to the gate drive circuit of the first embodiment, it is possible to avoid an excessive negative voltage being supplied from the V-line to the gate terminal of the main switching element Q0 at the moment when the N-type MOSFET 2 is turned on. it can. That is, according to the gate drive circuit of the first embodiment, a resistor is not arranged between the drain terminal of the N-type MOSFET Q2 and the gate terminal of the main IGBT as the main switching element. The main switching element Q0 can be protected more safely than the gate drive circuit shown in FIG.

更に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＰＮＰトランジスタＴｒ２のコレクタ端子と、ＮＰＮトランジスタＴｒ６のベース端子とが、抵抗を介することなく、直接接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＰＮＰトランジスタＴＲ８のコレクタ端子とＮＰＮトランジスタＴＲ１０のベース端子との間に抵抗Ｒ６が配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりもＮ型ＭＯＳＦＥＴ２をＯＮからＯＦＦに迅速に切り換えることができる。   Furthermore, in the gate drive circuit of the first embodiment, as shown in FIG. 1, the collector terminal of the PNP transistor Tr2 and the base terminal of the NPN transistor Tr6 are directly connected without a resistor. Therefore, according to the gate drive circuit of the first embodiment, the resistor R6 is arranged between the collector terminal of the PNP transistor TR8 and the base terminal of the NPN transistor TR10 in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711. The N-type MOSFET 2 can be switched from ON to OFF more quickly than the gate drive circuit described.

また、第１の実施形態のゲートドライブ回路では、図１に示すように、ＮＰＮトランジスタＴｒ１のコレクタ端子と、ＰＮＰトランジスタＴｒ４のベース端子とが、抵抗を介することなく、直接接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＮＰＮトランジスタＴＲ７のコレクタ端子とＰＮＰトランジスタＴＲ９のベース端子との間に抵抗Ｒ５が配置されている特開２００６−３１９７１１号公報の図１に記載されたゲートドライブ回路よりもＰ型ＭＯＳＦＥＴ１をＯＮからＯＦＦに迅速に切り換えることができる。   In the gate drive circuit of the first embodiment, as shown in FIG. 1, the collector terminal of the NPN transistor Tr1 and the base terminal of the PNP transistor Tr4 are directly connected without a resistor. Therefore, according to the gate drive circuit of the first embodiment, the resistor R5 is arranged between the collector terminal of the NPN transistor TR7 and the base terminal of the PNP transistor TR9 in FIG. 1 of Japanese Patent Laid-Open No. 2006-319711. The P-type MOSFET 1 can be switched from ON to OFF more rapidly than the gate drive circuit described.

詳細には、第１の実施形態のゲートドライブ回路では、図１に示すように、Ｐ型ＭＯＳＦＥＴ１のソース端子がＶ＋ラインに接続され、そのドレイン端子が出力端子として使用されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｐ型ＭＯＳＦＥＴ１の出力段を低損失化することができ、大電流化することができる。同様に、第１の実施形態のゲートドライブ回路では、図１に示すように、Ｎ型ＭＯＳＦＥＴ２のソース端子がＶ−ラインに接続され、そのドレイン端子が出力端子として使用されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２の出力段を低損失化することができ、大電流化することができる。   Specifically, in the gate drive circuit of the first embodiment, as shown in FIG. 1, the source terminal of the P-type MOSFET 1 is connected to the V + line, and its drain terminal is used as an output terminal. Therefore, according to the gate drive circuit of the first embodiment, the loss of the output stage of the P-type MOSFET 1 can be reduced and the current can be increased. Similarly, in the gate drive circuit of the first embodiment, as shown in FIG. 1, the source terminal of the N-type MOSFET 2 is connected to the V-line, and its drain terminal is used as the output terminal. Therefore, according to the gate drive circuit of the first embodiment, the loss of the output stage of the N-type MOSFET 2 can be reduced and the current can be increased.

更に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＰＮＰトランジスタＴｒ４のエミッタ端子がＶ＋ラインに接続され、そのコレクタ端子がＰ型ＭＯＳＦＥＴ１のゲート端子に接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、ＰＮＰトランジスタＴｒ４のコレクタ端子からＰ型ＭＯＳＦＥＴ１のゲート端子に大電流を流すことができ、Ｐ型ＭＯＳＦＥＴ１のゲート端子を迅速に充電することができる。同様に、第１の実施形態のゲートドライブ回路では、図１に示すように、ＮＰＮトランジスタＴｒ６のエミッタ端子がＶ−ラインに接続され、そのコレクタ端子がＮ型ＭＯＳＦＥＴ２のゲート端子に接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、Ｎ型ＭＯＳＦＥＴ２のゲート端子からＮＰＮトランジスタＴｒ６のコレクタ端子に大電流を流すことができ、Ｎ型ＭＯＳＦＥＴ２のゲート端子を迅速に放電することができる。   Furthermore, in the gate drive circuit of the first embodiment, as shown in FIG. 1, the emitter terminal of the PNP transistor Tr4 is connected to the V + line, and its collector terminal is connected to the gate terminal of the P-type MOSFET 1. Therefore, according to the gate drive circuit of the first embodiment, a large current can flow from the collector terminal of the PNP transistor Tr4 to the gate terminal of the P-type MOSFET 1, and the gate terminal of the P-type MOSFET 1 can be quickly charged. it can. Similarly, in the gate drive circuit of the first embodiment, as shown in FIG. 1, the emitter terminal of the NPN transistor Tr6 is connected to the V-line, and the collector terminal is connected to the gate terminal of the N-type MOSFET 2. . Therefore, according to the gate drive circuit of the first embodiment, a large current can flow from the gate terminal of the N-type MOSFET 2 to the collector terminal of the NPN transistor Tr6, and the gate terminal of the N-type MOSFET 2 can be discharged quickly. it can.

また、第１の実施形態のゲートドライブ回路では、図１に示すように、信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子とに接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、信号源Ｓからの信号（パルス）の振幅が小さくても、ＰＮＰトランジスタＴｒ２あるいはＮＰＮトランジスタＴｒ１を動作させることができる。   In the gate drive circuit of the first embodiment, as shown in FIG. 1, the signal source S is connected to the emitter terminal of the base-grounded PNP transistor Tr2 and the base terminal of the NPN transistor Tr1. Has been. Therefore, according to the gate drive circuit of the first embodiment, even if the amplitude of the signal (pulse) from the signal source S is small, the PNP transistor Tr2 or the NPN transistor Tr1 can be operated.

図３は図１に示したＮＰＮトランジスタＴｒ１とＮＰＮトランジスタＴｒ３との関係を説明するための図である。詳細には、図３（Ａ）は図１中のＮＰＮトランジスタＴｒ１とＮＰＮトランジスタＴｒ３とを抜粋して示した図、図３（Ｂ）は図３（Ａ）中のＮＰＮトランジスタＴｒ１とＮＰＮトランジスタＴｒ３とを配置し直した図、図３（Ｃ）はＮＰＮトランジスタＴｒ１のベース−エミッタ間を構成するＰＮダイオードと、ＮＰＮトランジスタＴｒ３のベース−エミッタ間を構成するＰＮダイオードとを示した図である。   FIG. 3 is a diagram for explaining the relationship between the NPN transistor Tr1 and the NPN transistor Tr3 shown in FIG. Specifically, FIG. 3A is a diagram illustrating the NPN transistor Tr1 and the NPN transistor Tr3 extracted in FIG. 1, and FIG. 3B is the NPN transistor Tr1 and the NPN transistor Tr3 in FIG. 3A. FIG. 3C shows a PN diode constituting the base-emitter of the NPN transistor Tr1 and a PN diode constituting the base-emitter of the NPN transistor Tr3.

第１の実施形態のゲートドライブ回路では、図３（Ｃ）に示すように、ＮＰＮトランジスタＴｒ１のベース−エミッタ間を構成するＰＮダイオードと、ＮＰＮトランジスタＴｒ３のベース−エミッタ間を構成するＰＮダイオードとが、逆並列に接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、図１中のＰ２の電位が大きく振れてしまうのを抑制することができる。同様に、詳細には図示しないが、第１の実施形態のゲートドライブ回路では、ＰＮＰトランジスタＴｒ２のベース−エミッタ間を構成するＰＮダイオードと、ＰＮＰトランジスタＴｒ５のベース−エミッタ間を構成するＰＮダイオードとが、逆並列に接続されている。そのため、第１の実施形態のゲートドライブ回路によれば、図１中のＰ３の電位が大きく振れてしまうのを抑制することができる。   In the gate drive circuit of the first embodiment, as shown in FIG. 3C, a PN diode that forms the base-emitter of the NPN transistor Tr1, and a PN diode that forms the base-emitter of the NPN transistor Tr3 Are connected in antiparallel. Therefore, according to the gate drive circuit of the first embodiment, it is possible to prevent the potential of P2 in FIG. Similarly, although not shown in detail, in the gate drive circuit of the first embodiment, a PN diode that forms the base-emitter of the PNP transistor Tr2, and a PN diode that forms the base-emitter of the PNP transistor Tr5, Are connected in antiparallel. Therefore, according to the gate drive circuit of the first embodiment, it is possible to suppress the potential of P3 in FIG.

図４は本発明のゲートドライブ回路の第２の実施形態を示した図である。第２の実施形態のゲートドライブ回路では、図４に示すように、図１に示した第１の実施形態のゲートドライブ回路に対して、抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、コンデンサＣ１，Ｃ２と、ゼナーダイオードＺＤ１，ＺＤ２，ＺＤ３とが追加されている。   FIG. 4 is a diagram showing a second embodiment of the gate drive circuit of the present invention. In the gate drive circuit of the second embodiment, as shown in FIG. 4, resistors R5, R6, R7, R8, R9, R10, R11 are compared to the gate drive circuit of the first embodiment shown in FIG. , R12, R13, R14, capacitors C1, C2, and Zener diodes ZD1, ZD2, ZD3 are added.

詳細には、第２の実施形態のゲートドライブ回路では、図４に示すように、光信号を発生するカプラーＣＰと、カプラーＣＰからの光信号を電気信号に変換するフォトトランジスタＰＴと、フォトトランジスタＰＴからの電気信号を増幅するためのバッファＢＦ１，ＢＦ２と、抵抗Ｒ０とによって信号源Ｓが構成されている。また、コンデンサＣ１によって、Ｖ＋ラインおよびＶ−ラインの電源変動が吸収される。更に、コンデンサＣ２および抵抗Ｒ１３によって、スナバ回路が構成されている。また、ゼナーダイオードＺＤ１によって、主スイッチング素子Ｑ０としてのＩＧＢＴのエミッタ電位が設定され、抵抗Ｒ１４によって、ゼナーダイオードＺＤ１を流れる電流値が設定されている。更に、直列逆方向接続された２つのゼナーダイオードＺＤ２，ＺＤ３によって、主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間が保護されている。   Specifically, in the gate drive circuit of the second embodiment, as shown in FIG. 4, a coupler CP that generates an optical signal, a phototransistor PT that converts an optical signal from the coupler CP into an electrical signal, and a phototransistor A signal source S is constituted by the buffers BF1 and BF2 for amplifying the electric signal from the PT and the resistor R0. Further, the power supply fluctuation of the V + line and the V− line is absorbed by the capacitor C1. Further, a snubber circuit is constituted by the capacitor C2 and the resistor R13. Further, the emitter potential of the IGBT as the main switching element Q0 is set by the Zener diode ZD1, and the current value flowing through the Zener diode ZD1 is set by the resistor R14. Furthermore, the gate-emitter of the IGBT as the main switching element Q0 is protected by the two Zener diodes ZD2 and ZD3 connected in reverse in series.

図５は本発明のゲートドライブ回路の第３の実施形態の一部を示した図である。第３の実施形態のゲートドライブ回路では、図５に示す回路が図１中のＰ８に接続されている。   FIG. 5 is a diagram showing a part of a third embodiment of the gate drive circuit of the present invention. In the gate drive circuit of the third embodiment, the circuit shown in FIG. 5 is connected to P8 in FIG.

第３の実施形態のゲートドライブ回路では、図１および図５に示すように、主スイッチング素子Ｑ０を駆動するためのＮ型ＭＯＳＦＥＴ３が設けられている。更に、Ｎ型ＭＯＳＦＥＴ３のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続されている。また、Ｎ型ＭＯＳＦＥＴ３のソース端子がＶ−ラインに接続されている。更に、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを発生させるための信号源Ｓ’が、ベース接地されたＰＮＰトランジスタＴｒ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ８のベース端子とに接続されている。   In the gate drive circuit of the third embodiment, as shown in FIGS. 1 and 5, an N-type MOSFET 3 for driving the main switching element Q0 is provided. Further, the drain terminal of the N-type MOSFET 3 is connected to the gate terminal of the main switching element Q0. The source terminal of the N-type MOSFET 3 is connected to the V-line. Further, a signal source S ′ for generating a positive pulse as a normal operation continuation signal or a negative pulse as an abnormal operation stop signal is connected to the emitter terminal of the base-grounded PNP transistor Tr7 and to the emitter. It is connected to the base terminal of the PNP transistor Tr8.

また、第３の実施形態のゲートドライブ回路では、図１および図５に示すように、ＰＮＰトランジスタＴｒ７のコレクタ端子が、ＮＰＮトランジスタＴｒ９のベース端子に接続されている。更に、ＮＰＮトランジスタＴｒ９のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、ＮＰＮトランジスタＴｒ９のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ３のソース端子に接続されている。また、ＰＮＰトランジスタＴｒ８のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続されている。   In the gate drive circuit of the third embodiment, as shown in FIGS. 1 and 5, the collector terminal of the PNP transistor Tr7 is connected to the base terminal of the NPN transistor Tr9. Further, the collector terminal of the NPN transistor Tr9 is connected to the gate terminal of the N-type MOSFET 3, and the emitter terminal of the NPN transistor Tr9 is connected to the source terminal of the N-type MOSFET 3. The collector terminal of the PNP transistor Tr8 is connected to the gate terminal of the N-type MOSFET 3.

更に、第３の実施形態のゲートドライブ回路では、図１および図５に示すように、主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間電圧ＶＧＥと、コレクタ−エミッタ間電圧ＶＣＥと、コレクタ−エミッタ間電流ＩＣＥとに基づいて、正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスが、信号源Ｓ’から入力される。   Further, in the gate drive circuit of the third embodiment, as shown in FIGS. 1 and 5, the gate-emitter voltage VGE, the collector-emitter voltage VCE of the IGBT as the main switching element Q0, and the collector-emitter Based on the inter-current ICE, a positive pulse as a normal operation continuation signal or a negative pulse as an abnormal operation stop signal is input from the signal source S ′.

詳細には、第３の実施形態のゲートドライブ回路では、図１および図５に示すように、信号源Ｓ’から正常時運転継続信号としての正のパルスが、増幅回路によって増幅され、抵抗Ｒ１５を介して入力されると、ＰＮＰトランジスタＴｒ７のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ７がＯＮする。ＰＮＰトランジスタＴｒ７がＯＮすると、ＮＰＮトランジスタＴｒ９のベース電位がそのエミッタ電位よりも高くなり、ＮＰＮトランジスタＴｒ９がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ３のゲート電位がそのソース電位とほぼ等しくなり、Ｎ型ＭＯＳＦＥＴＱ３がＯＦＦする。   Specifically, in the gate drive circuit of the third embodiment, as shown in FIGS. 1 and 5, a positive pulse as a normal operation continuation signal from the signal source S ′ is amplified by the amplifier circuit, and the resistor R15 , The base potential of the PNP transistor Tr7 becomes lower than its emitter potential, and the PNP transistor Tr7 is turned on. When the PNP transistor Tr7 is turned on, the base potential of the NPN transistor Tr9 becomes higher than the emitter potential, and the NPN transistor Tr9 is turned on. As a result, the gate potential of the N-type MOSFET 3 becomes substantially equal to the source potential, and the N-type MOSFET Q3 is turned off.

一方、信号源Ｓ’から異常時運転停止信号としての負のパルスが、増幅回路によって増幅され、抵抗Ｒ１５を介して入力されると、ＰＮＰトランジスタＴｒ８のベース電位がそのエミッタ電位よりも低くなり、ＰＮＰトランジスタＴｒ８がＯＮする。それにより、Ｎ型ＭＯＳＦＥＴ３のゲート電位がそのソース電位よりも高くなり、Ｎ型ＭＯＳＦＥＴ３がＯＮする。その結果、Ｖ−ラインから主スイッチング素子Ｑ０としてのＩＧＢＴのゲート端子に負電圧が抵抗ＲＧ３を介して供給され、主スイッチング素子Ｑ０としてのＩＧＢＴがＯＦＦする。   On the other hand, when a negative pulse as an abnormal operation stop signal from the signal source S ′ is amplified by the amplifier circuit and inputted through the resistor R15, the base potential of the PNP transistor Tr8 becomes lower than its emitter potential, The PNP transistor Tr8 is turned on. As a result, the gate potential of the N-type MOSFET 3 becomes higher than its source potential, and the N-type MOSFET 3 is turned on. As a result, a negative voltage is supplied from the V-line to the gate terminal of the IGBT as the main switching element Q0 via the resistor RG3, and the IGBT as the main switching element Q0 is turned OFF.

そのため、第３の実施形態のゲートドライブ回路によれば、主スイッチング素子Ｑ０としてのＩＧＢＴの異常時にＩＧＢＴのゲート端子に負電圧を供給し、ＩＧＢＴをＯＦＦすることができる。   Therefore, according to the gate drive circuit of the third embodiment, a negative voltage can be supplied to the gate terminal of the IGBT and the IGBT can be turned off when the IGBT serving as the main switching element Q0 is abnormal.

第３の実施形態のゲートドライブ回路では、主スイッチング素子Ｑ０としてのＩＧＢＴがＯＦＦする負電圧が誤って供給されるおそれを低減するために、抵抗ＲＧ３の値が、抵抗ＲＧ１，ＲＧ２の値（約１Ω〜約５Ω）よりも大きくされている。   In the gate drive circuit of the third embodiment, the value of the resistor RG3 is set to the value of the resistors RG1 and RG2 (about approximately) in order to reduce the possibility that the negative voltage at which the IGBT as the main switching element Q0 is turned off is erroneously supplied. 1Ω to about 5Ω).

第４の実施形態では、上述した第１から第３の実施形態を適宜組み合わせることも可能である。   In the fourth embodiment, the first to third embodiments described above can be appropriately combined.

本発明のゲートドライブ回路の第１の実施形態を示した図である。It is the figure which showed 1st Embodiment of the gate drive circuit of this invention. 図１中のＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の電位と時間との関係を示した図である。It is the figure which showed the relationship between the electric potential of P1, P2, P3, P4, P5, P6, P7, P8 in FIG. 1, and time. 図１に示したＮＰＮトランジスタＴｒ１とＮＰＮトランジスタＴｒ３との関係を説明するための図である。FIG. 2 is a diagram for explaining a relationship between an NPN transistor Tr1 and an NPN transistor Tr3 illustrated in FIG. 本発明のゲートドライブ回路の第２の実施形態を示した図である。It is the figure which showed 2nd Embodiment of the gate drive circuit of this invention. 本発明のゲートドライブ回路の第３の実施形態の一部を示した図である。It is the figure which showed a part of 3rd Embodiment of the gate drive circuit of this invention.

符号の説明Explanation of symbols

Ｓ 信号源
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ４，Ｔｒ６ トランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，ＲＧ１，ＲＧ２ 抵抗
Ｑ０ 主スイッチング素子 S signal sources Tr1, Tr2, Tr3, Tr4, Tr4, Tr6 Transistors R1, R2, R3, R4, RG1, RG2 Resistor Q0 Main switching element

Claims (4)

主スイッチング素子Ｑ０を駆動するためのＰ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とを具備し、
Ｐ型ＭＯＳＦＥＴ１およびＮ型ＭＯＳＦＥＴ２のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続され、
Ｐ型ＭＯＳＦＥＴ１のソース端子がＶ＋ラインに接続され、
Ｎ型ＭＯＳＦＥＴ２のソース端子がＶ−ラインに接続され、
正または負のパルスを発生させるための信号源Ｓが、ベース接地されたＰＮＰトランジスタＴｒ２のエミッタ端子と、エミッタ接地されたＮＰＮトランジスタＴｒ３のベース端子と、ベース接地されたＮＰＮトランジスタＴｒ１のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ５のベース端子とに接続され、
ＰＮＰトランジスタＴｒ２のコレクタ端子が、ＮＰＮトランジスタＴｒ６のベース端子に接続され、
ＮＰＮトランジスタＴｒ６のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ２のゲート端子に接続され、
ＮＰＮトランジスタＴｒ６のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ２のソース端子に接続され、
ＮＰＮトランジスタＴｒ１のコレクタ端子が、ＰＮＰトランジスタＴｒ４のベース端子に接続され、
ＰＮＰトランジスタＴｒ４のコレクタ端子が、Ｐ型ＭＯＳＦＥＴ１のゲート端子に接続され、
ＰＮＰトランジスタＴｒ４のエミッタ端子が、Ｐ型ＭＯＳＦＥＴ１のソース端子に接続されたゲートドライブ回路において、
ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子とを接続すると共に、ＮＰＮトランジスタＴｒ３のコレクタ端子とＰ型ＭＯＳＦＥＴ１のゲート端子との間に抵抗Ｒ３のみを配置し、抵抗Ｒ３の値を約２２０Ω〜約１ｋΩに設定し、
ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子とを接続すると共に、ＰＮＰトランジスタＴｒ５のコレクタ端子とＮ型ＭＯＳＦＥＴ２のゲート端子との間に抵抗Ｒ４のみを配置し、抵抗Ｒ４の値を約２２０Ω〜約１ｋΩに設定したことを特徴とするゲートドライブ回路。 A P-type MOSFET 1 and an N-type MOSFET 2 for driving the main switching element Q0;
The drain terminals of the P-type MOSFET 1 and the N-type MOSFET 2 are connected to the gate terminal of the main switching element Q0,
The source terminal of the P-type MOSFET 1 is connected to the V + line,
The source terminal of the N-type MOSFET 2 is connected to the V-line,
A signal source S for generating a positive or negative pulse includes an emitter terminal of a PNP transistor Tr2 whose base is grounded, a base terminal of an NPN transistor Tr3 whose ground is grounded, and an emitter terminal of an NPN transistor Tr1 whose base is grounded Connected to the base terminal of the PNP transistor Tr5 whose emitter is grounded,
The collector terminal of the PNP transistor Tr2 is connected to the base terminal of the NPN transistor Tr6,
The collector terminal of the NPN transistor Tr6 is connected to the gate terminal of the N-type MOSFET 2,
The emitter terminal of the NPN transistor Tr6 is connected to the source terminal of the N-type MOSFET 2,
The collector terminal of the NPN transistor Tr1 is connected to the base terminal of the PNP transistor Tr4,
The collector terminal of the PNP transistor Tr4 is connected to the gate terminal of the P-type MOSFET 1,
In the gate drive circuit in which the emitter terminal of the PNP transistor Tr4 is connected to the source terminal of the P-type MOSFET 1,
The collector terminal of the NPN transistor Tr3 is connected to the gate terminal of the P-type MOSFET 1, and only the resistor R3 is disposed between the collector terminal of the NPN transistor Tr3 and the gate terminal of the P-type MOSFET 1, and the value of the resistor R3 is set to about 220Ω. Set to ~ 1kΩ,
The collector terminal of the PNP transistor Tr5 and the gate terminal of the N-type MOSFET 2 are connected, and only the resistor R4 is disposed between the collector terminal of the PNP transistor Tr5 and the gate terminal of the N-type MOSFET 2, and the value of the resistor R4 is set to about 220Ω. A gate drive circuit characterized by being set to about 1 kΩ. Ｐ型ＭＯＳＦＥＴ１のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ１を配置し、
Ｎ型ＭＯＳＦＥＴ２のドレイン端子と主スイッチング素子Ｑ０のゲート端子との間に抵抗ＲＧ２を配置したことを特徴とする請求項１に記載のゲートドライブ回路。 A resistor RG1 is disposed between the drain terminal of the P-type MOSFET 1 and the gate terminal of the main switching element Q0,
2. The gate drive circuit according to claim 1, wherein a resistor RG2 is arranged between the drain terminal of the N-type MOSFET 2 and the gate terminal of the main switching element Q0. 抵抗を介することなくＰＮＰトランジスタＴｒ２のコレクタ端子とＮＰＮトランジスタＴｒ６のベース端子とを直接接続し、
抵抗を介することなくＮＰＮトランジスタＴｒ１のコレクタ端子とＰＮＰトランジスタＴｒ４のベース端子とを直接接続したことを特徴とする請求項１又は２に記載のゲートドライブ回路。 The collector terminal of the PNP transistor Tr2 and the base terminal of the NPN transistor Tr6 are directly connected without using a resistor,
3. The gate drive circuit according to claim 1, wherein the collector terminal of the NPN transistor Tr1 and the base terminal of the PNP transistor Tr4 are directly connected without passing through a resistor. 主スイッチング素子Ｑ０を駆動するためのＮ型ＭＯＳＦＥＴ３を具備し、
Ｎ型ＭＯＳＦＥＴ３のドレイン端子が主スイッチング素子Ｑ０のゲート端子に接続され、
Ｎ型ＭＯＳＦＥＴ３のソース端子がＶ−ラインに接続され、
正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを発生させるための信号源Ｓ’が、ベース接地されたＰＮＰトランジスタＴｒ７のエミッタ端子と、エミッタ接地されたＰＮＰトランジスタＴｒ８のベース端子とに接続され、
ＰＮＰトランジスタＴｒ７のコレクタ端子が、ＮＰＮトランジスタＴｒ９のベース端子に接続され、
ＮＰＮトランジスタＴｒ９のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、
ＮＰＮトランジスタＴｒ９のエミッタ端子が、Ｎ型ＭＯＳＦＥＴ３のソース端子に接続され、
ＰＮＰトランジスタＴｒ８のコレクタ端子が、Ｎ型ＭＯＳＦＥＴ３のゲート端子に接続され、
主スイッチング素子Ｑ０としてのＩＧＢＴのゲート−エミッタ間電圧と、コレクタ−エミッタ間電圧と、コレクタ−エミッタ間電流とに基づいて正常時運転継続信号としての正のパルスまたは異常時運転停止信号としての負のパルスを信号源Ｓ’から入力することを特徴とする請求項１〜３のいずれか一項に記載のゲートドライブ回路。 An N-type MOSFET 3 for driving the main switching element Q0;
The drain terminal of the N-type MOSFET 3 is connected to the gate terminal of the main switching element Q0,
The source terminal of the N-type MOSFET 3 is connected to the V-line,
A signal source S ′ for generating a positive pulse as a normal operation continuation signal or a negative pulse as an abnormal operation stop signal includes an emitter terminal of a base-grounded PNP transistor Tr7 and a grounded PNP transistor. Connected to the base terminal of Tr8,
The collector terminal of the PNP transistor Tr7 is connected to the base terminal of the NPN transistor Tr9,
The collector terminal of the NPN transistor Tr9 is connected to the gate terminal of the N-type MOSFET 3,
The emitter terminal of the NPN transistor Tr9 is connected to the source terminal of the N-type MOSFET 3,
The collector terminal of the PNP transistor Tr8 is connected to the gate terminal of the N-type MOSFET 3,
Based on the gate-emitter voltage of the IGBT as the main switching element Q0, the collector-emitter voltage, and the collector-emitter current, a positive pulse as a normal operation continuation signal or a negative pulse as an abnormal operation stop signal The gate drive circuit according to claim 1, wherein the pulse is input from a signal source S ′.
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