JP2009077286A

JP2009077286A - 半導体デバイス間通信方法および装置

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Publication number: JP2009077286A
Application number: JP2007245916A
Authority: JP
Inventors: Koichi Yanase; 康一柳瀬
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2007-09-21
Filing date: 2007-09-21
Publication date: 2009-04-09

Abstract

【課題】回路規模を抑えた上で、通信データの秘匿性の向上および回路内部動作の不正な解析・推定の防止を図る。
【解決手段】送信側デバイス１０から、受信側デバイス２０に送信するとき、エンコーダ１１は、入力データの内のデータＸ_０を初期値の外部データＢ_ｉとし、その外部データＢ_ｉと入力データＸ_０との排他的論理和を外部データＢ_０とし、入力データＸ_０とＸ_１の排他的論理和を外部データＢ_１とし、入力データＸ_１とＸ_２の排他的論理和を外部データＢ_２とし、以下ｎビット目まで同様の演算を行い、外部データＢｉとＢ_０〜Ｂ_ｎ−１を出力する。デコーダ２１は、初期値の外部データＢｉとＢ_０との排他的論理和を出力データＹ_０とし、出力データＹ_０と外部データＢ_１の排他的論理和を出力データＹ_１とし、出力データＹ_１と外部データＢ_２の排他的論理和を出力データＹ_２とし、以下ｎビット目まで同様の演算を行い、出力データＹ_０〜Ｙ_ｎ−１を出力する。
【選択図】図１

Description

本発明は、半導体デバイス間で外部データバスを使用してデータ送受信を行う際に、やり取りされる信号に対して簡易な方法による暗号化処理を施すことにより、回路規模の増大を極力抑えた上で通信データの秘匿性の向上および回路内部動作の不正な解析・推定の防止を図った半導体デバイス間通信方法および装置に関するものである。

従来から、複数の半導体デバイス間（ＣＰＵ−外部メモリ、ＣＰＵ−ＣＰＵなど）で通信を行う場合、外部データバスにより各デバイスを接続し、データ、アドレス、制御信号などをその外部データバスを介してやり取りしている。このとき、外部データバスの複数の信号線からプローブを取ることが可能であるが、これを第三者に実行されると、デバイス間でやり取りされる情報を観測され、重要データを盗聴されたり、回路の内部動作を不正に解読・推定される恐れがある。

これに対して、ダミー信号をその外部データバスで同時に送信したり、データ自体を高度に暗号化して送信したり、特許文献１に記載のようにバス伝送するデータの一部をラッチして、そのラッチデータにより伝送データを暗号化する方法などが提案されている。
特開２００４−７２６７３号公報

ところが、ダミー信号を同時に送信する方法では、秘匿性を高めるためには、バス幅が広くなり、ダミー信号線数がより多く必要となる。また、データそのものを暗号化する方法では、デバイス内に複雑な暗号化／復号化の処理機能を搭載する必要があり回路規模が増大する。また、特許文献１に記載のものは、送受信側に備えられるラッチ回路にラッチさせるデータの値を同期させなければならない。

本発明の目的は、簡易な構成により実現でき、また送受間で同期をとる必要もなく、回路規模の増大を極力抑えた上で、通信データの秘匿性の向上および回路内部動作の不正な解析・推定の防止を図った半導体デバイス間通信方法および装置を提供することである。

上記目的を達成するために、本発明の半導体デバイス間通信方法は、エンコーダを組み込んだ送信側デバイスから、外部データバスを経由して、デコーダを組み込んだ受信側デバイスにｎビットの並列データを送信するとき、前記エンコーダにおいて、入力データの内の１ビット目のデータを初期値の外部データとし、該初期値の外部データと前記１ビット目のデータとの排他的論理和を１ビット目の外部データとし、前記入力データの内の前記１ビット目のデータと２ビット目のデータとの排他的論理和を２ビット目の外部データとし、前記入力データの内の前記２ビット目のデータと３ビット目のデータとの排他的論理和を３ビット目の外部データとし、以後これをｎビット目の外部データまで繰り返し、前記デコーダにおいて、前記初期値の外部データと前記１ビット目の外部データとの排他的論理和を１ビット目の出力データとし、該１ビット目の出力データと前記２ビット目の外部データとの排他的論理和を２ビット目の出力データとし、該２ビット目の出力データと前記３ビット目の外部データとの排他的論理和を３ビット目の出力データとし、以後これをｎビット目の出力データまで繰り返す、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載の半導体デバイス間通信方法において、前記エンコーダにおける前記入力データの１ビット目〜ｎビット目を、ｎビットの前記入力データの並び順に対して任意に並び替えたビットとし、前記デコーダにおける前記各排他的論理和の結果を、前記並び替えに応じて並び替えて、前記１ビット目〜ｎビット目の出力データとする、ことを特徴とする。
請求項３にかかる発明の半導体デバイス間通信装置は、エンコーダを組み込んだ送信側デバイスから、外部データバスを経由して、デコーダを組み込んだ受信側デバイスにｎビットの並列データを送信する半導体デバイス間通信装置において、前記エンコーダは、入力データの内の１ビット目のデータを初期値の外部データとして出力するスルー経路と、該初期値の外部データと前記１ビット目のデータとの演算結果を１ビット目の外部データとして出力する第１の排他的論理和回路と、前記入力データの内の前記１ビット目のデータと２ビット目のデータとの演算結果を２ビット目の外部データとして出力する第２の排他的論理和回路と、前記入力データの内の前記２ビット目のデータと３ビット目のデータとの演算結果を３ビット目の外部データとして出力する第３の排他的論理和回路と、・・・・、前記入力データの内の前記ｎ−１ビット目のデータとｎビット目のデータとの演算結果をｎビット目の外部データとして出力する第ｎの排他的論理和回路とを備え、前記デコーダは、前記初期値の外部データと前記１ビット目の外部データとの演算結果を１ビット目の出力データとして出力する第ｎ＋１の排他的論理和回路と、前記１ビット目の出力データと前記２ビット目の外部データとの演算結果を２ビット目の出力データとして出力する第ｎ＋２の排他的論理和回路と、前記２ビット目の出力データと前記３ビット目の外部データとの演算結果を３ビット目の出力データとして出力する第ｎ＋３の排他的論理和回路と、・・・・、前記ｎ−１ビット目の出力データと前記ｎビット目の外部データとの演算結果をｎビット目の出力データとして出力する第２ｎの排他的論理和回路とを備える、ことを特徴とする。
請求項４にかかる発明は、請求項３に記載の半導体デバイス間通信装置において、前記エンコーダにおける前記入力データの１ビット目〜ｎビット目を、ｎビットの前記入力データの並び順に対して任意に並び替えたビットとし、前記デコーダにおける前記各排他的論理和の演算結果を、前記並び替えに応じて並び替えて、前記１ビット目〜ｎビット目の出力データとした、ことを特徴とする。

本発明によれば、送信側デバイスにエンコーダを組み込み、受信側デバイスにデコーダを組み込んで送受信を行う事で、外部データバス上でやり取りされる信号を観測しても、元のデータとはなんら関係ないビット列が観測されるだけで、回路動作を解読・推定したり送受信データを盗聴をする事ができなくなる。また、送信側や受信側のデバイス本来の動作仕様・入出力仕様には一切の変更はなく、この暗号化処理のための特別な同期方法も必要とせず、また、本来のシステムに対して、１本の初期値用の信号線と各デバイス内に簡易で小規模なエンコーダやデコーダ回路を追加するだけで上記の機能が実現できる。

図１は本発明の１つの実施例の半導体デバイス間通信装置の構成を示すブロック図であり、ビット幅ｎの並列データの伝送の場合を示す。１０は送信側デバイスであり、入力データＸ_０〜Ｘ_ｎ−１（Ｘ_０：ＬＳＢ、Ｘ_ｎ−１：ＭＳＢ）を取り込み、外部データＢ_ｉとＢ_０〜Ｂ_ｎ−１を出力するエンコーダ１１を備える。２０は受信側デバイスであり、外部データＢ_ｉとＢ_０〜Ｂ_ｎ−１を取り込み、出力データＹ_０〜Ｙ_ｎ−１（Ｙ_０：ＬＳＢ、Ｙ_ｎ−１：ＭＳＢ）を出力するデコーダ２１を備える。３０は外部データバスであり、外部データＢ_ｉとＢ_０〜Ｂ_ｎ−１を伝送するので、ｎ＋１本の信号線をもつ。

図２はエンコーダ１１の構成を示す回路図である。このエンコーダ１１は、ｎ個の排他的論理和回路１２_０〜１２_ｎ−１を備え、入力データＸ_０〜Ｘ_ｎ−１を入力すると、初期値の外部データＢ_ｉは、スルー経路を介して、
Ｂ_ｉ＝Ｘ_０
となる。また、排他的論理和回路１２_０は、
Ｂ_０＝Ｂ_ｉ・ＸＯＲ・Ｘ_０
のように演算して、１ビット目の外部データＢ_０を出力する。さらに、排他的論理和回路１２_１〜１２_ｎ−１は、
Ｂ_１＝Ｘ_０・ＸＯＲ・Ｘ_１
Ｂ_２＝Ｘ_１・ＸＯＲ・Ｘ_２
：
Ｂ_ｎ−１＝Ｘ_ｎ−２・ＸＯＲ・Ｘ_ｎ−１
のように演算して、２〜ｎビット目の外部データＢ_１〜Ｂ_ｎ−１を出力する。

図３はデコーダ２１の構成を示す回路図である。このデコーダ２１は、ｎ個の排他的論理和回路２２_０〜２２_ｎ−１を備え、外部データＢ_ｉ、Ｂ_０〜Ｂ_ｎ−１を入力すると、排他的論理和回路２２_０は、
Ｙ_０＝Ｂ_ｉ・ＸＯＲ・Ｂ_０
のように演算して、１ビット目の出力データＹ_０を出力する。また、排他的論理和回路２２_１〜２２_ｎ−１は、
Ｙ_１＝Ｙ_０・ＸＯＲ・Ｂ_１
Ｙ_２＝Ｙ_１・ＸＯＲ・Ｂ_２
：
Ｙ_ｎ−１＝Ｙ_ｎ−２・ＸＯＲ・Ｂ_ｎ−１
のように演算して、２〜ｎビット目の出力データＹ_１〜Ｙ_ｎ−１を出力する。

このような処理を送受信双方で行うと、Ｘ_１〜Ｘ_ｎ−１＝Ｙ_１〜Ｙ_ｎ−１となり、送信側が出力したｎビットの並列データは、受信側で元通りのデータに復元される。

本実施例では、あるビットを復号するためには、既に復号された上流のビット値の情報が必要であり、それは受信側デバイス２０の内部でしかわからないため、外部データバス３０上に現れている外部データＢ_ｉ、Ｂ_０〜Ｂ_ｎ−１を観測したとしても、元の入力データＸ_０〜Ｘ_ｎ−１を推測することはできない。また、本実施例では回路本来の特別な改良は不要で、複雑で大規模な暗号化アルゴリズムを必要とせず、簡易な構成のエンコーダ１１とデコーダ２１を挿入するだけで済み、ｎビット幅の外部データバス３０にデータＢ_ｉの信号線を１本追加するだけで実現できる。さらに、両デバイス１０，２０間で暗号化処理を行うための特別な同期方法も必要としない。

ここで、２つのデバイス１０，２０間で外部データバス３０を使用し、８ビット幅のデータ送受信を行う場合は、エンコーダ１１の入力データ、外部データバスの出力データ、デコーダ２１の出力データは、図４に示すようになる。すなわち、入力データを、｛Ｘ_７〜Ｘ_０｝＝｛０、０、１、１、１、０、１、１｝とすると、エンコーダ１１により、Ｂ_ｉ＝Ｘ_０＝１、Ｂ_０＝Ｂ_ｉ・ＸＯＲ・Ｘ_０＝０、Ｂ_１＝Ｘ_０・ＸＯＲ・Ｘ_１＝０、Ｂ_２＝Ｘ_１・ＸＯＲ・Ｘ_２＝１、・・・・、となり、｛Ｂ_７〜Ｂ_０｝＝｛０、１、０、０、１、１、０、０｝の外部データが生成される。

デバイス２０では、外部データＢ_ｉと｛Ｂ_７〜Ｂ_０｝を受信し、デコーダ２１によりＹ_０＝Ｂ_ｉ・ＸＯＲ・Ｂ_０＝１、Ｙ_１＝Ｙ_０・ＸＯＲ・Ｂ_１＝１、Ｙ_２＝Ｙ_１・ＸＯＲ・Ｂ_２＝０、・・・・となり、｛Ｙ_７〜Ｙ_０｝＝｛０、０、１、１、１、０、１、１｝の出力データが生成される。よって、｛Ｘ_７〜Ｘ_０｝＝｛Ｙ_７〜Ｙ_０｝となり、元の信号が正しく復元できる。

同様に、図５に示すように、入力データを、｛Ｘ_７〜Ｘ_０｝＝｛１、０、１、０、０、０、１、０｝としたときは、Ｂｉ＝０、｛Ｂ_７〜Ｂ_Ｏ｝＝｛１、１、１、０、０、１、１、０｝の外部データとなり、｛Ｙ_７〜Ｙ_０｝＝｛１、０、１、０、０、０、１、０｝の出力データが生成され、｛Ｘ_７〜Ｘ_０｝＝｛Ｙ_７〜Ｙ_０｝となる。

なお、以上説明したエンコーダ１１の入力データＸ_０〜Ｘ_ｎ−１は、排他的論理和回路１２_０〜１２_ｎ−１に対して、入力データＸ_０〜Ｘ_ｎ−１の並び順序をランダムに変更して接続することができる。この場合は、デコーダ２１について、排他的論理和回路２２_０〜２２_ｎ−１の出力を、出力データＹ_０〜Ｙ_ｎ−１に対して、前記変更に対応して並び順序を変更すればよい。例えば、図６に示すように、入力データＸ_０〜Ｘ_ｎ−１の内のＸ_０とＸ_１の並びを逆にし、Ｘ_２とＸ_３の並びを逆にして、それぞれ排他的論理和回路に入力させるエンコーダ１１Ａを使用する場合は、図７に示すように、それに対応して、排他的論理和回路の出力を並び替えて、出力データＹ_０〜Ｙ_ｎ−１とするデコーダ２１Ａを使用すればよい。

また、以上では、データＸ_０，Ｙ_０をＬＳＢ側（１ビット目）とし、データＸ_ｎ−１，Ｙ_ｎ−１をＭＳＢ側（ｎビット目）としたが、データＸ_０，Ｂ_０，Ｙ_０をＭＳＢ側（１ビット目）とし、データＸ_ｎ−１，Ｂ_ｎ−１，Ｙ_ｎ−１をＬＳＢ側（ｎビット目）としてもよい。

本発明の半導体デバイス間通信装置の構成を示すブロック図である。図１に示す半導体デバイス間通信装置のエンコーダの構成を示すブロック図である。図１に示す半導体デバイス間通信装置のデコーダの構成を示すブロック図である。データ幅を８ビットとしたときのエンコーダの入力データ、外部データバス上のデータ、デコーダの出力データの関係を示す説明図である。データ幅を８ビットとしたときの別の例のエンコーダの入力データ、外部データバス上のデータ、デコーダの出力データの関係を示す説明図である。図１に示す半導体デバイス間通信装置のエンコーダの別の例の構成を示すブロック図である。図１に示す半導体デバイス間通信装置のデコーダの別の例の構成を示すブロック図である。

符号の説明

１０：送信側デバイス、１１，１１Ａ：エンコーダ、１２_０〜１２_ｎ−１：排他的論理和回路
２０：受信側デバイス、２１，２１Ａ：デコーダ、２２_０〜２２_ｎ−１：排他的論理和回路
３０：外部データバス

Claims

エンコーダを組み込んだ送信側デバイスから、外部データバスを経由して、デコーダを組み込んだ受信側デバイスにｎビットの並列データを送信するとき、
前記エンコーダにおいて、入力データの内の１ビット目のデータを初期値の外部データとし、該初期値の外部データと前記１ビット目のデータとの排他的論理和を１ビット目の外部データとし、前記入力データの内の前記１ビット目のデータと２ビット目のデータとの排他的論理和を２ビット目の外部データとし、前記入力データの内の前記２ビット目のデータと３ビット目のデータとの排他的論理和を３ビット目の外部データとし、以後これをｎビット目の外部データまで繰り返し、
前記デコーダにおいて、前記初期値の外部データと前記１ビット目の外部データとの排他的論理和を１ビット目の出力データとし、該１ビット目の出力データと前記２ビット目の外部データとの排他的論理和を２ビット目の出力データとし、該２ビット目の出力データと前記３ビット目の外部データとの排他的論理和を３ビット目の出力データとし、以後これをｎビット目の出力データまで繰り返す、
ことを特徴とする半導体デバイス間通信方法。
請求項１に記載の半導体デバイス間通信方法において、
前記エンコーダにおける前記入力データの１ビット目〜ｎビット目を、ｎビットの前記入力データの並び順に対して任意に並び替えたビットとし、
前記デコーダにおける前記各排他的論理和の結果を、前記並び替えに応じて並び替えて、前記１ビット目〜ｎビット目の出力データとする、
ことを特徴とする半導体デバイス間通信方法。
エンコーダを組み込んだ送信側デバイスから、外部データバスを経由して、デコーダを組み込んだ受信側デバイスにｎビットの並列データを送信する半導体デバイス間通信装置において、
前記エンコーダは、入力データの内の１ビット目のデータを初期値の外部データとして出力するスルー経路と、該初期値の外部データと前記１ビット目のデータとの演算結果を１ビット目の外部データとして出力する第１の排他的論理和回路と、前記入力データの内の前記１ビット目のデータと２ビット目のデータとの演算結果を２ビット目の外部データとして出力する第２の排他的論理和回路と、前記入力データの内の前記２ビット目のデータと３ビット目のデータとの演算結果を３ビット目の外部データとして出力する第３の排他的論理和回路と、・・・・、前記入力データの内の前記ｎ−１ビット目のデータとｎビット目のデータとの演算結果をｎビット目の外部データとして出力する第ｎの排他的論理和回路とを備え、
前記デコーダは、前記初期値の外部データと前記１ビット目の外部データとの演算結果を１ビット目の出力データとして出力する第ｎ＋１の排他的論理和回路と、前記１ビット目の出力データと前記２ビット目の外部データとの演算結果を２ビット目の出力データとして出力する第ｎ＋２の排他的論理和回路と、前記２ビット目の出力データと前記３ビット目の外部データとの演算結果を３ビット目の出力データとして出力する第ｎ＋３の排他的論理和回路と、・・・・、前記ｎ−１ビット目の出力データと前記ｎビット目の外部データとの演算結果をｎビット目の出力データとして出力する第２ｎの排他的論理和回路とを備える、
ことを特徴とする半導体デバイス間通信装置。
請求項３に記載の半導体デバイス間通信装置において、
前記エンコーダにおける前記入力データの１ビット目〜ｎビット目を、ｎビットの前記入力データの並び順に対して任意に並び替えたビットとし、
前記デコーダにおける前記各排他的論理和の演算結果を、前記並び替えに応じて並び替えて、前記１ビット目〜ｎビット目の出力データとした、
ことを特徴とする半導体デバイス間通信装置。