JP4990843B2 - 暗号演算装置、その方法、及びプログラム - Google Patents
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E. Biham and A. Shamir, "Differential Fault Analysis of Secret Key Cryptosystems," Advances in Cryptology, CRYPTO'97, LNCS 1294, Springer-Verlag, pp. 513-525, 1997. J. Takahashi, T. Fukunaga and K. Yamakoshi, "DFA Mechanism on the AES Key Schedule", Fourth International Workshop on Fault Diagnosis and Tolerance in Cryptography -- FDTC 2007. G. Bertoni, L. Breveglieri, I. Koren, P. Maistri and V. Piuri, "Error analysis and detection procedures for a hardware implementation of the advanced encryption standard", IEEE Transactions on Computers, Vol. 52, No.4, 2003. M. Karpovsky, K.J. Kulikowski and A. Taubin, "Robust protection against fault-injection attacks on smart cards implementing the advanced encryption standard", International Conference on Dependable Systems and Networks -- DSN'04.
まず、本発明の実施形態で用いる記号を定義する。
α|β:αとβとのビット結合。
α(+)β:αとβとの排他的論理和。
R:予め設定された1以上の整数の定数。ラウンド鍵の行番号の最大値。AESの例ではR=3。
C:予め設定された1以上の整数の定数。ラウンド鍵の列番号の最大値。AESの例ではC=3。
W:予め設定された1以上の整数の定数。演算処理単位となるビット長。AESの例ではW=8。
N:予め設定されたラウンド数。AESの例ではN=10。
r:0以上R以下の整数。
c:0以上C以下の整数の変数。
n:1以上N以下の整数の変数。
k:予め設定された−R以上R以下の整数の定数。RotWordのローテーション方向とローテーション量に対応。AESの例ではk=1。
Kn−1∈{0,1}L:n−1ラウンド目のラウンド鍵。
L:ラウンド鍵のビット長L=W・(C+1)・(R+1)。AESの例ではL=128。
BISn−1,r,c:ラウンド鍵Kn−1の上位W{(R+1)・c+r}+1ビット目からW{(R+1)・c+r+1}ビット目までからなるWビットのビット列。
BISn−1,r(0):BISn−1,r,0|BISn−1,r,1|…|BISn−1,r,Cからなるビット列。
BISn−1,r(i+1):ビット列BISn−1,r(i)を下位にWビットシフトさせたビット列。
XORBISn−1,r(i+1):XORBISn−1,r(i)とビット列BISn−1,r(i+1)との排他的論理和値。XORBISn−1,r(0)=BISn−1,r(0)。
CBISn−1,r,C:ビット列BISn−1,(r+k)mod(R+1),Cから所定の規則に従って生成されたWビットのビット列。CBISn−1,r,CとBISn−1,(r+k)mod(R+1),Cとは一対一で対応する。
XORBISn−1,r,c:XORBISn−1,r(C)=XORBISn−1,r,0|XORBISn−1,r,1|...|XORBISn−1,r,Cを満たすWビットの各ビット列。
次に、本発明の第1実施形態について説明する。本形態は、暗号演算が記述されたソフトウェアをCPUに実行させることにより、本形態の暗号演算を実装する形態である。
<構成>
図3(a)は、第1実施形態の暗号演算装置10のハードウェア構成を説明するためのブロック図である。
次に、本形態の処理について説明する。以下では、本形態の処理を一般化して説明した後、本形態をAESに適用した場合の処理を具体的に例示する。また、以下では、暗号演算装置10が暗号化装置であり、暗号演算部10kがラウンド鍵を用いて暗号化を行う場合を説明する。しかし、ラウンド鍵の生成処理は暗号化を行う場合と復号を行う場合とで同じであり、以下の説明を暗号演算装置10が復号装置であり、暗号演算部10kがラウンド鍵を用いて復号を行う場合に拡張するのは容易である。
図4及び図5は、第1実施形態のnラウンド目におけるラウンド鍵の生成処理を説明するためのフローチャートである。以下、これらの図を用いて本形態の一般化した処理を説明する。
次に、第1実施形態をAESに適用した場合の処理を説明する。この場合、R及びCは3であり、Wは8であり、Lは128であり、kは1であり、CBISn−1,r,Cは、ビット列BISn−1,(r+1)mod4,3を所定の置換規則に従って置換した8ビットのビット列である。
図13及び図14は、第1実施形態をAESに適用した場合のラウンド鍵生成過程に誤りが混入された様子を例示する図である。
9ラウンド目のラウンド鍵の生成中に、攻撃者が外部から暗号演算装置10の電源電圧を故意に変動させ、図13に示すように9ラウンド目のr=1の行の32ビットに故障が起きたとする。しかし、本形態での処理は列単位で行われ、処理時に記憶部10aに格納されるデータも列単位であるため(図7から図11)、これによって9ラウンド目では列方向に同じ誤り値が伝播することはないため、この誤り値の情報を得ることができるバイト数が減少する。このことにより攻撃時の解析が困難となるため、DFA攻撃に対する安全性が向上する。
9ラウンド目のラウンド鍵の生成中に、攻撃者が外部から暗号演算装置10の電源電圧を故意に変動させ、図13に示すように9ラウンド目のr=1の行のビット列BIS9,1,0及びBIS9,1,1の16ビットに故障が起きたとする。しかし、本形態での処理は列単位で行われ、処理時に記憶部10aに格納されるデータも列単位であるため(図7から図11)、これによって挿入された16ビットの誤りは10ラウンド目のr=1の行のみに伝播し、列方向に伝播することはない。よって、10ラウンド目のラウンド鍵に伝播する誤りはr=1の行のみであり、その他の行には誤りが生じない。そのため、このDFA攻撃によって攻撃者が得ることができる情報は、故障を発生させたr=1の行に対応する部分に限られる。その結果、1度の故障の挿入によって攻撃者が得ることができる情報量が小さくなり、攻撃時の解析が困難となるため、DFA攻撃に対する安全性が向上する。
本形態では、処理対象の行を特定する整数rをランダムな整数とした。これにより、ラウンド鍵の生成時におけるラウンド鍵の各行の処理順序がランダムになり、攻撃者が狙う特定の位置のビットに故障を起こさせることが困難となる。その結果、攻撃者はDFA攻撃によって秘密鍵を取得することが困難となる。
次に、本発明の第2実施形態について説明する。
第1実施形態と同様、本形態でもnラウンド目に生成されたビット列BISn,r,cは、記憶部10aのビット列BISn−1,r,cが格納されていた領域10aaに上書きされる。また、ビット列BISn,r,cを求めるためには、ビット列BISn−1,r,cとビット列BISn−1,(r+k)mod(R+1),Cとが必要である。ここで、例えば、k=1であり、ビット列BISn,1,cを求め、それらをビット列BISn−1,r,cが格納されていた領域10aaに上書きした後、r=0が選択され、ビット列BISn,0,cを求める処理を実行する場合を想定する。この場合、ビット列BISn,0,cを求めるためにビット列BISn−1,0,cとビット列BISn−1,1,Cとが必要であるが、領域10aaのビット列BISn−1,1,Cはビット列BISn,1,Cによって上書きされている。そのため、第1実施形態では、別の領域10acを確保し、そこにビット列BISn−1,1,C等を格納していた。
次に、本発明の第3実施形態について説明する。本形態は、第1実施形態の変形例であり、選択された整数rに対するビット列BISn,r,cが既に得られているか否かにかかわらず、当該整数rに対応する各処理を実行する点が第1実施形態との相違点である。すなわち、ステップS14の判定を行わない。以下では、第1実施形態との相違点のみを説明する。
以上のように、本形態は、選択された整数rに対するビット列BISn,r,cが既に得られているか否かにかかわらず、0以上R以下のすべての整数rに対応するビット列BISn,r,cが生成されていない限り、当該整数rに対応する各処理を実行することとした。この場合、整数rの値に応じて繰り返し処理の有無が変化しないため、演算内容の変化に伴う消費電力の変化等によって攻撃者に演算順序等の情報が漏洩することを防止できる。その結果、安全性が向上する。
次に、本発明の第4実施形態について説明する。本形態は、第1実施形態の変形例であり、記憶部へのデータの格納方法を工夫することにより、ランダムな整数rを用いつつ、使用する記憶領域を第1実施形態よりも削減可能な形態である。以下では、第1実施形態との相違点を中心に説明する。
次に、本発明の第5実施形態について説明する。本形態は、第1,2実施形態の変形例であり、暗号演算を実行する暗号プロセッサによって本形態の暗号演算を実装し、さらに、第2実施形態と同様に、k=1又は−1とし、選択部10f、置換部10i、右シフト部10g、排他的論理和演算部10h,10jの各処理が繰り返されるたびに、選択部10fは(r+k)mod(R+1)を新たな整数rとして選択する形態である。以下では、第1,2実施形態との相違点を中心に説明する。
図29は、第5実施形態の暗号演算装置110のハードウェア構成を説明するためのブロック図である。
図29に示すように、本形態の暗号演算装置110は、CPU(central processing unit)11と、RAM(random-access memory)12と、ROM(read-only memory)13と、EEPROM14と、乱数生成器15と、入力インタフェース(IF)16と、出力インタフェース(IF)17と、データバス18と暗号プロセッサ111とを有する。また、EEPROM14には、所定のプログラムと0ラウンド目のラウンド鍵K0∈{0,1}Lとが格納されている。これらのプログラム及びラウンド鍵K0はそれぞれRAM12に書き込まれ、さらにCPU11がRAM12に書き込まれたプログラムを実行し、ラウンド鍵K0を用いた暗号演算処理を行うことにより、本形態の暗号演算装置110が構築される。なお、本形態の暗号演算装置110によって構築される機能構成は図3(b)に示したのと同様である。
次に、本形態の処理について説明する。以下では、本形態の処理を一般化して説明した後、本形態をAESに適用した場合の処理を具体的に例示する。
[一般化した処理内容]
図30は、第5実施形態のnラウンド目におけるラウンド鍵の生成処理を説明するためのフローチャートである。以下、この図を用いて本形態の一般化した処理を説明する。
本形態のnラウンド目のラウンド鍵の生成処理では、まず、n−1ラウンド目のL=W・(C+1)・(R+1)ビット長のラウンド鍵Kn−1∈{0,1}Lが記憶部10aの領域10aaに格納される(ステップS1)。次に、選択部10fが、0以上R以下のランダムな整数rを選択する(ステップS3)。次に、制御部10cが、ビット列BISn−1,r,Cを複製し、それを記憶部10aのWビットの領域10acに格納し(ステップS104)、さらに、ビット列BISn−1,r,0, BISn−1,r,1,…,BISn−1,r,Cを複製し、それらを領域10abに格納する(ステップS304)。
次に、第5実施形態をAESに適用した場合の処理を説明する。この場合、R及びCは3であり、Wは8であり、Lは128であり、kは1であり、CBISn−1,r,Cは、ビット列BISn−1,(r+1)mod4,3を所定の置換規則に従って置換した8ビットのビット列である。
本形態の方法では、エラー検知やエラー訂正を行うことなくDFA攻撃を抑制することができるため、本形態のようなハードウェア実装では、エラー検知やエラー訂正を行うための回路を増設することに伴う回路規模の増大をまねくことなく、DFA攻撃に対する安全性を向上させることができる。
Claims (12)
- ラウンド鍵を用いて暗号演算を行う暗号演算装置であって、
R,C及びWを1以上の整数の定数とし、nを1以上の整数の変数とした場合における、n−1ラウンド目のL=W・(C+1)・(R+1)ビット長のラウンド鍵Kn−1∈{0,1}Lを格納する記憶部と、
0以上R以下の整数rを選択する選択部と、
cを0以上C以下の整数の変数とし、ラウンド鍵Kn−1の上位W{(R+1)・c+r}+1ビット目からW{(R+1)・c+r+1}ビット目までからなるWビットのビット列をBISn−1,r,cとし、BISn−1,r(0)=BISn−1,r,0|BISn−1,r,1|…|BISn−1,r,Cとし、iを0以上C−1以下の各整数とした場合における、ビット列BISn−1,r(i)を下位にWビットシフトさせたビット列BISn−1,r(i+1)を生成する右シフト部と、
0以上C以下の各jにそれぞれ対応する各ビット列BISn−1,r(j)の排他的論理和であるビット列XORBISn−1,r(C)を求める第1排他的論理和演算部と、
kを−R以上R以下の整数の定数とし、前記記憶部に格納されたビット列BISn−1,(r+k)mod(R+1),Cに対して一義的に定まるWビットのビット列をCBISn−1,r,Cとし、XORBISn−1,r(C)=XORBISn−1,r,0|XORBISn−1,r,1|...|XORBISn−1,r,Cを満たすWビットの各ビット列をXORBISn−1,r,cとした場合における、CBISn−1,r,CとXORBISn−1,r,cとの排他的論理和を各cについて計算し、各cに対応する各演算結果をnラウンド目のラウンド鍵Kn∈{0,1}Lの上位W{(R+1)・c+r}+1ビット目からW{(R+1)・c+r+1}ビット目までのビット列BISn,r,cとして出力する第2排他的論理和演算部と、
0以上R以下のすべての整数rについてラウンド鍵Knの各ビット列BISn,r,cが得られるまで、前記選択部、前記右シフト部、前記第1排他的論理和演算部、及び前記第2排他的論理和演算部の各処理を繰返し実行させる制御部と、
を有する暗号演算装置。 - 請求項1の暗号演算装置であって、
前記選択部は、0以上R以下のランダムな整数rを選択する、
ことを特徴とする暗号演算装置。 - 請求項2の暗号演算装置であって、
前記制御部は、前記選択部で選択された整数rに対するビット列BISn,r,cが既に得られている場合には、当該整数rに対応する前記右シフト部、前記第1排他的論理和演算部、及び前記第2排他的論理和演算部の各処理を繰返し実行させることなく、前記選択部に新たなランダムな整数rを選択させる、
ことを特徴とする暗号演算装置。 - 請求項2の暗号演算装置であって、
前記制御部は、前記選択部で選択された整数rに対するビット列BISn,r,cが既に得られているか否かにかかわらず、当該整数rに対応する前記右シフト部、前記第1排他的論理和演算部、及び前記第2排他的論理和演算部の各処理を実行させる、
ことを特徴とする暗号演算装置。 - 請求項1の暗号演算装置であって、
前記記憶部に格納されたビット列BISn−1,(r+k)mod(R+1),Cから所定の規則に従ってビット列CBISn−1,r,Cを生成する置換部をさらに有し、
前記制御部は、前記選択部の処理、前記置換部の処理、前記右シフト部の処理、前記第1排他的論理和演算部の処理、前記第2排他的論理和演算部の処理の順序で各処理を繰り返し実行させ、
前記第2排他的論理和演算部から出力されたビット列BISn,r,cは、前記記憶部のビット列BISn−1,r,cが格納されていた領域に上書きされ、
kは1又は−1であり、
前記選択部、前記置換部、前記右シフト部、前記第1排他的論理和演算部、及び前記第2排他的論理和演算部の各処理が繰り返されるたびに、前記選択部は(r+k)mod(R+1)を新たな整数rとして選択する、
ことを特徴とする暗号演算装置。 - 請求項1から5の何れかの暗号演算装置であって、
R及びCは3であり、Wは8であり、Lは128であり、kは1であり、CBISn−1,r,3は、前記記憶部に格納されたビット列BISn−1,(r+1)mod4,3を所定の置換規則に従って置換した8ビットのビット列であり、ビット列CBISn−1,r,3とビット列BISn−1,(r+1)mod4,3とは一対一で対応する、
ことを特徴とする暗号演算装置。 - ラウンド鍵を用いて暗号演算を行う暗号演算方法であって、
(a)R,C及びWを1以上の整数の定数とし、nを1以上の整数の変数とした場合における、n−1ラウンド目のL=W・(C+1)・(R+1)ビット長のラウンド鍵Kn−1∈{0,1}Lを記憶部に格納するステップと、
(b)選択部が、0以上R以下の整数rを選択するステップと、
(c)右シフト部が、cを0以上C以下の整数の変数とし、ラウンド鍵Kn−1の上位W{(R+1)・c+r}+1ビット目からW{(R+1)・c+r+1}ビット目までからなるWビットのビット列をBISn−1,r,cとし、BISn−1,r(0)=BISn−1,r,0|BISn−1,r,1|…|BISn−1,r,Cとし、iを0以上C−1以下の整数とした場合における、ビット列BISn−1,r(i)を下位にWビットシフトさせたビット列BISn−1,r(i+1)を生成するステップと、
(d)第1排他的論理和演算部が、XORBISn−1,r(0)=BISn−1,r(0)とした場合における、XORBISn−1,r(i)とビット列BISn−1,r(i+1)との排他的論理和値XORBISn−1,r(i+1)を計算するステップと、
(e)第2排他的論理和演算部が、kを−R以上R以下の整数の定数とし、前記記憶部に格納されたビット列BISn−1,(r+k)mod(R+1),Cに対して一義的に定まるWビットのビット列をCBISn−1,r,Cとし、前記ステップ(c)(d)を0以上C−1以下の各整数iについて実行して得られた排他的論理和値XORBISn−1,r(C)に対してXORBISn−1,r(C)=XORBISn−1,r,0|XORBISn−1,r,1|...|XORBISn−1,r,Cを満たすWビットの各ビット列をXORBISn−1,r,cとした場合における、CBISn−1,r,CとXORBISn−1,r,cとの排他的論理和を各cについて計算し、各cに対応する各演算結果をnラウンド目のラウンド鍵Kn∈{0,1}Lの上位W{(R+1)・c+r}+1ビット目からW{(R+1)・c+r+1}ビット目までのビット列BISn,r,cとして出力するステップと、を有し、
前記ステップ(b)から(e)は、0以上R以下のすべての整数rについてラウンド鍵Knの各ビット列BISn,r,cが得られるまで繰返し実行されるステップである、
ことを特徴とする暗号演算方法。 - 請求項7の暗号演算方法であって、
前記ステップ(b)は、0以上R以下のランダムな整数rを選択するステップである、
ことを特徴とする暗号演算方法。 - 請求項7の暗号演算方法であって、
(f)置換部が、前記記憶部に格納されたビット列BISn−1,(r+k)mod(R+1),Cから所定の規則に従ってビット列CBISn−1,r,Cを生成するステップをさらに有し、
前記ステップ(b)から(f)は、ステップ(b)、ステップ(f)、ステップ(c)、ステップ(d)、ステップ(e)の順序で繰返し実行されるステップであり、
ステップ(e)で生成されたビット列BISn,r,cは、前記記憶部のビット列BISn−1,r,cが格納されていた領域に上書きされ、
kは1又は−1であり、
前記ステップ(b)から(f)の処理が繰り返されるたびに、前記ステップ(b)において(r+k)mod(R+1)が新たな整数rとして選択される、
ことを特徴とする暗号演算方法。 - 請求項8の暗号演算方法であって、
前記ステップ(b)で選択された整数rに対するビット列BISn,r,cが既に得られているか否かにかかわらず、当該整数rに対応する前記ステップ(c),(d),(e)の各処理を実行する、
ことを特徴とする暗号演算方法。 - 請求項7から10の何れかの暗号演算方法であって、
R及びCは3であり、Wは8であり、Lは128であり、kは1であり、CBISn−1,r,3は、前記記憶部に格納されたビット列BISn−1,(r+1)mod4,3を所定の置換規則に従って置換した8ビットのビット列であり、ビット列CBISn−1,r,3とビット列BISn−1,(r+1)mod4,3とは一対一で対応する、
ことを特徴とする暗号演算方法。 - 請求項1から6の何れかの暗号演算装置としてコンピュータを機能させるためのプログラム。
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