JP2009077059A - Flip-flop circuit - Google Patents
Flip-flop circuit Download PDFInfo
- Publication number
- JP2009077059A JP2009077059A JP2007242808A JP2007242808A JP2009077059A JP 2009077059 A JP2009077059 A JP 2009077059A JP 2007242808 A JP2007242808 A JP 2007242808A JP 2007242808 A JP2007242808 A JP 2007242808A JP 2009077059 A JP2009077059 A JP 2009077059A
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- circuit
- flip
- inverter
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、ダブルエッジトリガ型フリップフロップ回路に関する。 The present invention relates to a double edge triggered flip-flop circuit.
デジタルオーディオプレーヤなど、各種デジタル機器が普及してきており、デジタル信号処理を行うLSI(Large Scale Integration)の需要がますます高まっている。このようなLSIには、順序回路の基本要素として多数のフリップフロップ回路が搭載される。 Various digital devices such as digital audio players are becoming widespread, and the demand for LSI (Large Scale Integration) that performs digital signal processing is increasing. In such an LSI, a large number of flip-flop circuits are mounted as basic elements of a sequential circuit.
省エネ化が推進されるなか、LSIに対する消費電力の低減が求められている。また、携帯機器を代表とする電池駆動される機器に搭載されるLSIに対しては、駆動時間延長の観点からも消費電力の低減が求められている。 As energy saving is promoted, reduction of power consumption for LSI is required. Further, LSIs mounted on battery-driven devices such as portable devices are required to reduce power consumption from the viewpoint of extending driving time.
LSIで消費される電力の20%〜45%が、クロック信号による容量の充放電電力として消費されるため、LSIの消費電力の低減には、この充放電電力の低減が効果的である。クロック信号の遷移による消費電力を低減するための手法として、ダブルエッジトリガ型フリップフロップ回路が提案されている。 Since 20% to 45% of the power consumed by the LSI is consumed as charge / discharge power of the capacity by the clock signal, this charge / discharge power reduction is effective in reducing the power consumption of the LSI. A double edge triggered flip-flop circuit has been proposed as a technique for reducing power consumption due to clock signal transitions.
ダブルエッジトリガ型フリップフロップ回路は、二つのラッチ回路を並列に備え、一方のラッチ回路は、クロック信号の立ち上がりエッジで入力データをラッチし、他方のラッチ回路は、クロック信号の立ち下がりエッジで入力データをラッチする。ダブルエッジトリガ型フリップフロップ回路は、シングルエッジトリガ型フリップフロップ回路と比較し、半分のクロック周波数で、同等の動作速度を実現することができる。クロック周波数を半分にすれば、クロック信号による消費電力を半分に低減することができる。 The double-edge triggered flip-flop circuit includes two latch circuits in parallel, one latch circuit latches input data at the rising edge of the clock signal, and the other latch circuit inputs at the falling edge of the clock signal. Latch data. The double edge triggered flip-flop circuit can achieve the same operation speed at half the clock frequency as compared with the single edge triggered flip-flop circuit. If the clock frequency is halved, the power consumed by the clock signal can be halved.
特許文献1は、ステートマシンを開示する。このステートマシンは、第1ラッチ手段および第2ラッチ手段を備え、第1ラッチ手段および第2ラッチ手段は、クロック信号の状態に応じて交互にイネーブル状態となる。
ダブルエッジトリガ型フリップフロップ回路では、クロック信号でオンオフする多数のトランジスタを設ける必要があり、クロック信号による容量の充放電電力が増大してしまう。 In the double edge trigger type flip-flop circuit, it is necessary to provide a large number of transistors that are turned on / off by a clock signal, and the charge / discharge power of the capacitor due to the clock signal increases.
本発明はこうした状況に鑑みてなされたものであり、その目的は、ダブルエッジトリガ型フリップフロップ回路において、消費電力を低減することにある。 The present invention has been made in view of such circumstances, and an object thereof is to reduce power consumption in a double edge triggered flip-flop circuit.
本発明のある態様のフリップフロップ回路は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする第1ラッチ回路と、第1ラッチ回路と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データをラッチする第2ラッチ回路と、を備え、第1ラッチ回路および第2ラッチ回路の少なくとも一方がSRAM型で構成される。 A flip-flop circuit according to an aspect of the present invention includes a first latch circuit that latches input data on one of a rising edge and a falling edge of a clock signal, and is provided in parallel with the first latch circuit. And a second latch circuit that latches input data at the other falling edge, and at least one of the first latch circuit and the second latch circuit is formed of an SRAM type.
本発明によれば、ダブルエッジトリガ型フリップフロップ回路において、消費電力を低減することができる。 According to the present invention, power consumption can be reduced in a double edge triggered flip-flop circuit.
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.
図1は、ダブルエッジトリガ型フリップフロップ回路100の基本構成を示すブロック図である。当該フリップフロップ回路100は、第1ラッチ回路10、第2ラッチ回路20、およびマルチプレクサ30を備える。また、フリップフロップ回路100は、入出力端子として、入力データDが入力される入力端子40、クロック信号CLKが入力されるクロック端子42および出力データQが出力される出力端子44を備える。
FIG. 1 is a block diagram showing a basic configuration of a double edge triggered flip-
なお以下の説明では、入力データDの振幅は、ローレベルが低電位側固定電圧源として接地電位、ハイレベルが高電位側固定電圧源として電源電位Vddに設計されているものとする。また、クロック信号CLKおよび反転クロック信号CLKBの振幅も、同様に、ローレベルが低電位側固定電圧源として接地電位、ハイレベルが高電位側固定電圧源として電源電位Vddに設計されているものとする。 In the following description, it is assumed that the amplitude of the input data D is designed such that the low level is the ground potential as the low potential side fixed voltage source and the high level is the power supply potential Vdd as the high potential side fixed voltage source. Similarly, the amplitudes of the clock signal CLK and the inverted clock signal CLKB are designed such that the low level is the ground potential as the low potential side fixed voltage source and the high level is the power supply potential Vdd as the high potential side fixed voltage source. To do.
第1ラッチ回路10および第2ラッチ回路20は、入力端子40とマルチプレクサ30との間に並列に設けられる。第1ラッチ回路10および第2ラッチ回路20は、活性化状態と非活性化期間とが交互に繰り返され、同一時点では、いずれか一方が活性化期間、他方が非活性化期間となるよう制御される。ここで、活性化期間とは、ラッチしたデータを入力データDに関わりなく、保持する期間である。非活性化期間とは、入力データDに追従する期間である。活性化期間および非活性化期間は、それぞれ活性化状態および非活性化状態と読み替えてもよい。
The
図1に示すフリップフロップ回路100では、第1ラッチ回路10は、反転クロック信号CLKBの立ち上がりエッジ、すなわちクロック信号CLKの立ち下がりエッジで入力データDをラッチする。第2ラッチ回路20は、クロック信号CLKの立ち上がりエッジで入力データDをラッチする。これにより、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジの両方で、入力データDをラッチすることができる。
In the flip-
マルチプレクサ30は、第1ラッチ回路10の出力データと、第2ラッチ回路20の出力データとを、クロック信号CLKに応じて選択的に出力する。
The
図2は、シングルエッジトリガ型フリップフロップ回路に供給されるクロック信号(S)と、ダブルエッジトリガ型フリップフロップ回路に供給されるクロック信号(D)とを比較した図である。図2にて、前者のクロック信号(S)では、立ち上がりエッジがラッチタイミングとなる。一方、後者のクロック信号(D)では、立ち上がりエッジおよび立ち下がりエッジの両方がラッチタイミングとなる。このように、ダブルエッジトリガ型フリップフロップ回路は、シングルエッジトリガ型と比較し、半分の周波数で、それと同等の動作速度を実現することができる。 FIG. 2 is a diagram comparing the clock signal (S) supplied to the single edge triggered flip-flop circuit and the clock signal (D) supplied to the double edge triggered flip-flop circuit. In FIG. 2, in the former clock signal (S), the rising edge is the latch timing. On the other hand, in the latter clock signal (D), both the rising edge and the falling edge are the latch timing. As described above, the double edge trigger type flip-flop circuit can realize an operation speed equivalent to that of the single edge trigger type at half the frequency.
図3は、一般的なダブルエッジトリガ型フリップフロップ回路100の構成を示す回路図である。当該フリップフロップ回路100は、第1ラッチ回路10、第2ラッチ回路20、第1出力スイッチOS1、第2出力スイッチOS2および第5インバータIN5を備える。第1出力スイッチOS1および第2出力スイッチOS2は、図1に示したマルチプレクサ30の機能を実現する。第1出力スイッチOS1は、第1ラッチ回路10の出力端子に接続され、第2出力スイッチOS2は、第2ラッチ回路20の出力端子に接続される。
FIG. 3 is a circuit diagram showing a configuration of a general double edge triggered flip-
第5インバータIN5は、第1ラッチ回路10および第2ラッチ回路20に入力またはラッチされる入力データDを同相で出力するためのものである。入力またはラッチされる入力データDを逆相で出力する場合、設ける必要はない。なお、出力データQとその逆相の反転出力データの両方を出力する構成であってもよい。
The fifth inverter IN5 is for outputting the input data D input or latched to the
第1ラッチ回路10は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データDをラッチする。第1ラッチ回路10は、第1インバータIN1、第2インバータIN2、第1入力スイッチIS1および第1帰還スイッチFS1を含む。
The
第1入力スイッチIS1は、第1インバータIN1の入力端子に接続される。第1インバータIN1は、入力データDを受け、反転させて出力する。第2インバータIN2は、第1インバータIN1の出力データを受け、反転させて第1インバータIN1の入力に帰還する。第1帰還スイッチFS1は、第2インバータIN2の出力端子と第1インバータIN1の入力端子との間に設けられる。 The first input switch IS1 is connected to the input terminal of the first inverter IN1. The first inverter IN1 receives the input data D, inverts it, and outputs it. The second inverter IN2 receives the output data of the first inverter IN1, inverts it, and feeds it back to the input of the first inverter IN1. The first feedback switch FS1 is provided between the output terminal of the second inverter IN2 and the input terminal of the first inverter IN1.
第2ラッチ回路20は、第1ラッチ回路10と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データDをラッチする。第2ラッチ回路20は、第3インバータIN3、第4インバータIN4、第2入力スイッチIS2および第2帰還スイッチFS2を含む。
The
第2入力スイッチIS2は、第3インバータIN3の入力端子に接続される。第3インバータIN3は、入力データDを受け、反転させて出力する。第4インバータIN4は、第3インバータIN3の出力データを受け、反転させて第3インバータIN3の入力に帰還する。第2帰還スイッチFS2は、第4インバータIN4の出力端子と第3インバータIN3の入力端子との間に設けられる。 The second input switch IS2 is connected to the input terminal of the third inverter IN3. The third inverter IN3 receives the input data D, inverts it, and outputs it. The fourth inverter IN4 receives the output data of the third inverter IN3, inverts it, and feeds it back to the input of the third inverter IN3. The second feedback switch FS2 is provided between the output terminal of the fourth inverter IN4 and the input terminal of the third inverter IN3.
第1入力スイッチIS1、第2入力スイッチIS2、第1出力スイッチOS1、第2出力スイッチOS2、第1帰還スイッチFS1および第2帰還スイッチFS2は、相補スイッチで構成される。相補スイッチは、Nチャンネルトランジスタ(以下、Nchトランジスタと表記する。)とPチャンネルトランジスタ(以下、Pchトランジスタと表記する。)の組み合わせで構成される。これらのトランジスタには、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)が採用される。相補スイッチは、NchトランジスタとPchトランジスタのオン抵抗の増加特性が入力電圧レベルに対し、反対の特性を持つことを利用したものである。相補スイッチを採用することにより、トランジスタの閾値電圧による制限を緩和し、出力電圧レベルの鈍りを抑制することができる。 The first input switch IS1, the second input switch IS2, the first output switch OS1, the second output switch OS2, the first feedback switch FS1, and the second feedback switch FS2 are composed of complementary switches. The complementary switch is composed of a combination of an N channel transistor (hereinafter referred to as an Nch transistor) and a P channel transistor (hereinafter referred to as a Pch transistor). These transistors employ MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). The complementary switch utilizes the fact that the increase characteristic of the ON resistance of the Nch transistor and the Pch transistor has a characteristic opposite to the input voltage level. By adopting the complementary switch, the restriction due to the threshold voltage of the transistor can be relaxed and the dullness of the output voltage level can be suppressed.
図3に示すフリップフロップ回路100にて、第1ラッチ回路10が活性化状態および第2ラッチ回路20が非活性化状態に制御されるとき、クロック信号CLKおよび反転クロック信号CLKBにより、第1入力スイッチIS1、第2出力スイッチOS2および第2帰還スイッチFS2がオフ、ならびに第2入力スイッチIS2、第1出力スイッチOS1および第1帰還スイッチFS1がオンに制御される。
In the flip-
一方、第1ラッチ回路10が非活性化状態および第2ラッチ回路20が活性化状態に制御されるとき、クロック信号CLKおよび反転クロック信号CLKBにより、第1入力スイッチIS1、第2出力スイッチOS2および第2帰還スイッチFS2がオン、ならびに第2入力スイッチIS2、第1出力スイッチOS1および第1帰還スイッチFS1がオフに制御される。
On the other hand, when the
図4は、図3に示したフリップフロップ回路100の動作例を示すタイミングチャートである。図4を参照すると、クロック信号CLKがハイレベルのとき、入力データDが第1ラッチ回路10にラッチされ、第2ラッチ回路20にラッチされていたデータが出力されることが分かる。反対に、クロック信号CLKがローレベルのとき、入力データDが第2ラッチ回路20にラッチされ、第1ラッチ回路10にラッチされていたデータが出力されることが分かる。
FIG. 4 is a timing chart showing an operation example of the flip-
図5は、本発明の実施の形態1に係るダブルエッジトリガ型フリップフロップ回路110の構成を示す回路図である。当該フリップフロップ回路110は、図3に示したフリップフロップ回路100と比較し、第1ラッチ回路10および第2ラッチ回路20内における帰還用のインバータが共有される構成である。すなわち、図3に示した第2インバータIN2および第4インバータIN4が共有され、第4インバータIN4が省略された構成である。
FIG. 5 is a circuit diagram showing a configuration of the double edge triggered flip-
実施の形態1に係るフリップフロップ回路110の基本構成は、図3に示したフリップフロップ回路100の構成と同様であり、以下、相違点について説明する。第2ラッチ回路20は、第3インバータIN3、第2入力スイッチIS2および第2帰還スイッチFS2を含む。第2ラッチ回路20は、活性化状態のとき、第1ラッチ回路10に含まれる第2インバータIN2を利用する。
The basic configuration of the flip-
第2インバータIN2は、第1ラッチ回路10が非活性化状態および第2ラッチ回路20が活性化状態のとき、第1インバータIN1と切り離されて第3インバータIN3に接続し、第3インバータIN3の出力データを受け、反転させて第3インバータIN3の入力に帰還する。反対に、第1ラッチ回路10が活性化状態および第2ラッチ回路20が非活性化状態のとき、第3インバータIN3と切り離されて第1インバータIN1に接続し、第1インバータIN1の出力データを受け、反転させて第1インバータIN1の入力に帰還する。
The second inverter IN2 is disconnected from the first inverter IN1 and connected to the third inverter IN3 when the
第1出力スイッチOS1は、第1インバータIN1の出力端子と第2インバータIN2の入力端子との間に設けられる。第2出力スイッチOS2は、第3インバータIN3の出力端子と第2インバータIN2の入力端子との間に設けられる。 The first output switch OS1 is provided between the output terminal of the first inverter IN1 and the input terminal of the second inverter IN2. The second output switch OS2 is provided between the output terminal of the third inverter IN3 and the input terminal of the second inverter IN2.
実施の形態1に係るフリップフロップ回路110の動作は、図3に示したフリップフロップ回路100の動作と同様である。
The operation of the flip-
以上説明したように実施の形態1によれば、ダブルエッジトリガ型フリップフロップ回路において、回路規模を削減することができる。すなわち、図3に示したフリップフロップ回路100と比較し、同じ動作を実現しつつ、インバータを一つ省略することができる。また、そのインバータによる消費電力を低減することができる。
As described above, according to the first embodiment, the circuit scale can be reduced in the double edge triggered flip-flop circuit. That is, as compared with the flip-
また、図3に示したフリップフロップ回路100では、第1インバータIN1の出力端子と第2インバータIN2の入力端子との間にスイッチが設けられず、それらの間を電気的に切り離すことができない。したがって、第1ラッチ回路10が非活性化状態のとき、図3に示したフリップフロップ回路100では、第1インバータIN1および第2インバータIN2が入力データDに同期して動作する。これに対し、実施の形態1に係るフリップフロップ回路110では、第1インバータIN1の出力端子と第2インバータIN2の入力端子との間に第1出力スイッチOS1が設けられる。したがって、第1ラッチ回路10が非活性化状態のとき、実施の形態1に係るフリップフロップ回路110では、第2インバータIN2が第1出力スイッチOS1により遮断され、第1インバータIN1のみが入力データDに同期して動作する。
Further, in the flip-
したがって、実施の形態1によれば、第1ラッチ回路10が非活性化状態のとき、入力データDに同期して駆動するトランジスタの素子数を削減することができ、その分の消費電力を低減することができる。たとえば、第2インバータIN2が二つのトランジスタで構成される場合、図3に示したフリップフロップ回路100と比較し、入力データDに同期して駆動するトランジスタの素子数を二つ削減することができる。とくに、図4における入力データDの不定期間の遷移頻度が高い場合、それによる消費電力低減の効果はより大きくなる。なお、図4における入力データDの斜線期間は、不定期間を表す。
Therefore, according to the first embodiment, when the
図6は、実施の形態1の変形例1に係るダブルエッジトリガ型フリップフロップ回路120の構成を示す回路図である。当該フリップフロップ回路120は、図5に示したフリップフロップ回路110と比較し、第5インバータIN5が省略された構成である。その代わりに、本フリップフロップ回路120の出力データは、第2インバータIN2の出力端子から供給される。
FIG. 6 is a circuit diagram showing a configuration of a double edge triggered flip-
以上説明したように実施の形態1の変形例1によれば、ダブルエッジトリガ型フリップフロップ回路において、回路規模を削減することができる。すなわち、図3に示したフリップフロップ回路100と比較し、同じ動作を実現しつつ、インバータを二つ省略することができる。また、それらインバータによる消費電力を低減することができる。ただし、図5に示したフリップフロップ回路110と比較し、第1帰還スイッチFS1、第2帰還スイッチFS2および後段の素子がすべて、第2インバータIN2の出力電圧により駆動されることになる。この点、図5に示したフリップフロップ回路110は、後段の素子を第5インバータIN5の出力電圧で駆動することができるため、柔軟な設計が可能である。たとえば、後段への信号遷移の精度を向上させるため、第5インバータIN5のサイズを第3インバータIN3より大きく設計することも可能である。また、第1インバータIN1の出力端子と第2インバータIN2の入力端子との間に第1出力スイッチOS1を設けたことによる効果は、図5に示したフリップフロップ回路110の場合と同様である。
As described above, according to the first modification of the first embodiment, the circuit scale can be reduced in the double edge triggered flip-flop circuit. That is, as compared with the flip-
図7は、実施の形態1の変形例2に係るダブルエッジトリガ型フリップフロップ回路130の構成を示す回路図である。当該フリップフロップ回路130は、図6に示したフリップフロップ回路120と比較し、第1PchトランジスタPM1および第2PchトランジスタPM2が追加され、第1帰還スイッチFS1および第2帰還スイッチFS2が相補スイッチから、第1NchトランジスタNM1および第2NchトランジスタNM2に置換された構成である。
FIG. 7 is a circuit diagram showing a configuration of a double edge triggered flip-
実施の形態1の変形例2に係るフリップフロップ回路130の基本構成は、図6に示したフリップフロップ回路120の構成と同様であり、以下、相違点について説明する。
第1ラッチ回路10は、第1PchトランジスタPM1をさらに含む。第1PchトランジスタPM1は、第1インバータIN1の入力端子と電源電位Vddとの間に設けられる。そのソース端子は電源電位Vddに接続され、そのドレイン端子は第1インバータIN1の入力端子に接続され、そのゲート端子は第1インバータIN1の出力データを受ける。第1帰還スイッチFS1は、相補スイッチではなく、第1NchトランジスタNM1で構成される。
The basic configuration of the flip-
The
第2ラッチ回路20は、第2PchトランジスタPM2をさらに含む。第2PchトランジスタPM2は、第3インバータIN3の入力端子と電源電位Vddとの間に設けられる。そのソース端子は電源電位Vddに接続され、そのドレイン端子は第3インバータIN3の入力端子に接続され、そのゲート端子は第3インバータIN3の出力データを受ける。第2帰還スイッチFS2は、相補スイッチではなく、第2NchトランジスタNM2で構成される。
The
第1帰還スイッチFS1および第2帰還スイッチFS2を第1NchトランジスタNM1および第2NchトランジスタNM2で構成すると、第1インバータIN1および第3インバータIN3の出力データがハイレベルからローレベルに遷移するとき、すなわち、第2インバータIN2の出力データがローレベルからハイレベルに遷移するとき、第1インバータIN1および第3インバータIN3の入力電圧が鈍ってしまう。 When the first feedback switch FS1 and the second feedback switch FS2 are configured by the first Nch transistor NM1 and the second Nch transistor NM2, when the output data of the first inverter IN1 and the third inverter IN3 transition from the high level to the low level, that is, When the output data of the second inverter IN2 transitions from the low level to the high level, the input voltages of the first inverter IN1 and the third inverter IN3 become dull.
そこで、変形例2では、第1インバータIN1および第3インバータIN3の出力データがハイレベルからローレベルに遷移するとき、第1PchトランジスタPM1および第2PchトランジスタPM2を介して、第1インバータIN1および第3インバータIN3の出力データをその入力に帰還させる。具体的には、第1PchトランジスタPM1および第2PchトランジスタPM2は、そのゲート端子にローレベルが入力されると、導通し、第3ノードN3および第4ノードN4を充電する。一方、当該ゲート端子にハイレベルが入力されると、遮断し、第3ノードN3および第4ノードN4を充電しない。 Therefore, in the second modification, when the output data of the first inverter IN1 and the third inverter IN3 transition from the high level to the low level, the first inverter IN1 and the third inverter are passed through the first Pch transistor PM1 and the second Pch transistor PM2. The output data of the inverter IN3 is fed back to its input. Specifically, the first Pch transistor PM1 and the second Pch transistor PM2 become conductive when a low level is input to their gate terminals, and charge the third node N3 and the fourth node N4. On the other hand, when a high level is input to the gate terminal, the gate node is cut off and the third node N3 and the fourth node N4 are not charged.
すなわち、第1インバータIN1および第3インバータIN3の出力データがハイレベルからローレベルに遷移するとき、第1PchトランジスタPM1および第2PchトランジスタPM2を帰還系とする。一方、上記出力データがローレベルからハイレベルに遷移するとき、第1NchトランジスタNM1および第2NchトランジスタNM2を帰還系とする。 That is, when the output data of the first inverter IN1 and the third inverter IN3 transition from the high level to the low level, the first Pch transistor PM1 and the second Pch transistor PM2 are used as a feedback system. On the other hand, when the output data transitions from the low level to the high level, the first Nch transistor NM1 and the second Nch transistor NM2 are used as a feedback system.
以上説明したように実施の形態1の変形例2によれば、実施の形態1の変形例1と同様の効果を奏する。それに加えて、以下の効果を奏する。すなわち、クロック信号CLKおよび反転クロック信号CLKBによりゲート容量が充放電されるMOSスイッチの数を減少させることができる。具体的には、相補スイッチは二つのMOSスイッチで構成されるため、変形例1では12個のMOSスイッチがクロック信号CLKおよび反転クロック信号CLKBにより制御されるが、変形例2では10個のMOSスイッチがクロック信号CLKおよび反転クロック信号CLKBにより制御されることになる。 As described above, according to the second modification of the first embodiment, the same effect as that of the first modification of the first embodiment is obtained. In addition, the following effects are achieved. That is, the number of MOS switches whose gate capacitance is charged / discharged by the clock signal CLK and the inverted clock signal CLKB can be reduced. Specifically, since the complementary switch is composed of two MOS switches, in the first modification, twelve MOS switches are controlled by the clock signal CLK and the inverted clock signal CLKB, but in the second modification, ten MOS switches. The switch is controlled by the clock signal CLK and the inverted clock signal CLKB.
変形例2では、二個のMOSスイッチ、すなわち第1PchトランジスタPM1および第2PchトランジスタPM2が追加されたが、それらのMOSスイッチは第1インバータIN1および第3インバータIN3の出力データにより駆動される。一般に、クロック信号の遷移頻度と、データの遷移頻度では前者の方が高い。よって、MOSスイッチ全体のゲート負荷が低減し、フリップフロップ回路130全体の消費電力を低減することができる。
In the second modification, two MOS switches, that is, a first Pch transistor PM1 and a second Pch transistor PM2 are added, but these MOS switches are driven by output data of the first inverter IN1 and the third inverter IN3. Generally, the former is higher in clock signal transition frequency and data transition frequency. Therefore, the gate load of the entire MOS switch is reduced, and the power consumption of the entire flip-
図8は、実施の形態1の変形例3に係るダブルエッジトリガ型フリップフロップ回路140の構成を示す回路図である。当該フリップフロップ回路140は、図7に示したフリップフロップ回路130と比較し、第2インバータIN2が第3NchトランジスタNM3に置換され、第5インバータIN5が追加された構成である。
FIG. 8 is a circuit diagram showing a configuration of a double edge triggered flip-
実施の形態1の変形例3に係るフリップフロップ回路140の基本構成は、図7に示したフリップフロップ回路130の構成と同様であり、以下、相違点について説明する。
第1ラッチ回路10は、第2インバータIN2の代わりに第3NchトランジスタNM3を含む。
The basic configuration of the flip-
The
第3NchトランジスタNM3のソース端子はグラウンド電位に接続され、そのドレイン端子は第1NchトランジスタNM1および第2NchトランジスタNM2を介して第1インバータIN1および第3インバータIN3の入力端子に接続され、そのゲート端子は第1インバータIN1および第3インバータIN3の出力データを受ける。第3NchトランジスタNM3は、そのゲート端子にハイレベルが入力されると、導通し、第5ノードN5の電荷を放電する。 The source terminal of the third Nch transistor NM3 is connected to the ground potential, its drain terminal is connected to the input terminals of the first inverter IN1 and the third inverter IN3 via the first Nch transistor NM1 and the second Nch transistor NM2, and its gate terminal is The output data of the first inverter IN1 and the third inverter IN3 are received. The third Nch transistor NM3 becomes conductive when a high level is input to its gate terminal, and discharges the charge of the fifth node N5.
第5インバータIN5は、第1出力スイッチOS1および第2出力スイッチOS2を介して第1インバータIN1および第3インバータIN3の出力端子に接続される。なお、第5インバータIN5を設けず、第5ノードN5の出力電圧レベルを本フリップフロップ回路140の出力データとする構成も可能である。
The fifth inverter IN5 is connected to the output terminals of the first inverter IN1 and the third inverter IN3 via the first output switch OS1 and the second output switch OS2. A configuration in which the output voltage level of the fifth node N5 is used as output data of the flip-
以上説明したように実施の形態1の変形例3によれば、実施の形態1の変形例2と同様の効果を奏する。それに加えて、以下の効果を奏する。すなわち、第2インバータIN2を第3NchトランジスタNM3に置換したことにより、トランジスタの数を減少させることができる。通常、インバータは二つ以上のトランジスタを組み合わせて構成する必要があるためである。よって、変形例3では回路規模および消費電力をさらに低減することができる。
As described above, according to the third modification of the first embodiment, the same effect as that of the second modification of the first embodiment is obtained. In addition, the following effects are achieved. That is, the number of transistors can be reduced by replacing the second inverter IN2 with the third Nch transistor NM3. This is because an inverter usually needs to be configured by combining two or more transistors. Therefore, in
図9は、実施の形態1の変形例4に係るダブルエッジトリガ型フリップフロップ回路150の構成を示す回路図である。当該フリップフロップ回路150は、図8に示したフリップフロップ回路140と比較し、第1入力スイッチIS1および第2入力スイッチIS2が相補スイッチから第4NchトランジスタNM4および第5NchトランジスタNM5に置換された構成である。
FIG. 9 is a circuit diagram showing a configuration of a double edge triggered flip-flop circuit 150 according to the fourth modification of the first embodiment. Compared with the flip-
第1入力スイッチIS1および第2入力スイッチIS2が第4NchトランジスタNM4および第5NchトランジスタNM5で構成されると、入力データDがローレベルからハイレベルに遷移したとき、第3ノードN3および第4ノードN4には、鈍った入力データDが伝達される。第3ノードN3および第4ノードN4は、それぞれ、第1インバータIN1と第1PchトランジスタPM1とで構成されるループ回路、および第3インバータIN3と第2PchトランジスタPM2とで構成されるループ回路のノードである。したがって、第3ノードN3および第4ノードN4の電位は、それぞれ、第1インバータIN1および第3インバータIN3の閾値電圧を超えた時点でハイレベルに達したことになる。よって、上述した鈍りの影響は大幅に緩和される。 When the first input switch IS1 and the second input switch IS2 are configured by the fourth Nch transistor NM4 and the fifth Nch transistor NM5, when the input data D transitions from the low level to the high level, the third node N3 and the fourth node N4 Is transmitted with dull input data D. The third node N3 and the fourth node N4 are nodes of a loop circuit configured by the first inverter IN1 and the first Pch transistor PM1, and a loop circuit configured by the third inverter IN3 and the second Pch transistor PM2, respectively. is there. Therefore, the potentials of the third node N3 and the fourth node N4 reach the high level when they exceed the threshold voltages of the first inverter IN1 and the third inverter IN3, respectively. Therefore, the influence of the blunting mentioned above is greatly relieved.
以上説明したように実施の形態1の変形例4によれば、実施の形態1の変形例3と同様の効果を奏する。それに加えて、以下の効果を奏する。すなわち、第1入力スイッチIS1および第2入力スイッチIS2を相補スイッチから第4NchトランジスタNM4および第5NchトランジスタNM5に置換したことにより、トランジスタの数を減少させることができる。よって、変形例4では回路規模および消費電力をさらに低減することができる。
As described above, according to the fourth modification of the first embodiment, the same effect as that of the third modification of the first embodiment is obtained. In addition, the following effects are achieved. That is, by replacing the first input switch IS1 and the second input switch IS2 with the fourth Nch transistor NM4 and the fifth Nch transistor NM5 from the complementary switches, the number of transistors can be reduced. Therefore, in
図10は、本発明の実施の形態2に係るダブルエッジトリガ型フリップフロップ回路200の構成を示す回路図である。当該フリップフロップ回路200は、第1ラッチ回路10、第2ラッチ回路20、第1出力スイッチOS1、第2出力スイッチOS2、第5インバータIN5および第6インバータIN6を備える。
FIG. 10 is a circuit diagram showing a configuration of a double edge triggered flip-
第1出力スイッチOS1は、第1ラッチ回路10の出力端子に接続される。第2出力スイッチOS2は、第2ラッチ回路の出力端子44に接続される。第1出力スイッチOS1および第2出力スイッチOS2は、NチャンネルトランジスタとPチャンネルトランジスタとが組み合わせられた相補スイッチでそれぞれ構成される。
The first output switch OS1 is connected to the output terminal of the
第6インバータIN6は、入力データDを受け、反転させて、第1ラッチ回路10および第2ラッチ回路20の両方に出力する。第5インバータIN5は、第1ラッチ回路10および第2ラッチ回路20の出力データを反転させて出力する。実施の形態2では、第1ラッチ回路10および第2ラッチ回路20の出力データは、入力データDと同相となる。もちろん、第5インバータIN5を設けない構成も可能である。
The sixth inverter IN6 receives the input data D, inverts it, and outputs it to both the
第1ラッチ回路10は、クロック信号の立ち上がりエッジおよび立ち下がりエッジの一方で入力データをラッチする。第2ラッチ回路20は、第1ラッチ回路10と並列に設けられ、クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で入力データをラッチする。第1ラッチ回路10および第2ラッチ回路20の少なくとも一方がSRAM型で構成される。以下の説明では、両方ともSRAM型で構成される例を説明する。なお、いずれか一方を実施の形態1で説明したラッチ回路や、その他の構成のラッチ回路で構成してもよい。
The
第1ラッチ回路10は、第1インバータIN1、第2インバータIN2、第1トランジスタ対MP1および第1活性化トランジスタEM1を含む。第1トランジスタ対MP1は、第6NchトランジスタNM6および第7NchトランジスタNM7で構成される。第6NchトランジスタNM6のゲート端子に入力データDが入力され、第7NchトランジスタNM7のゲート端子に第6インバータIN6の出力データ、すなわち入力データDの反転データが入力される。したがって、第6NchトランジスタNM6および第7NchトランジスタNM7は、相補的にオンオフする。
The
第6NchトランジスタNM6のドレイン端子は第1インバータIN1の入力端子および第2インバータIN2の出力端子に接続される。第7NchトランジスタNM7のドレイン端子は第2インバータIN2の入力端子および第1インバータIN1の出力端子に接続される。第6NchトランジスタNM6および第7NchトランジスタNM7のソース端子は共通接続される。 The drain terminal of the sixth Nch transistor NM6 is connected to the input terminal of the first inverter IN1 and the output terminal of the second inverter IN2. The drain terminal of the seventh Nch transistor NM7 is connected to the input terminal of the second inverter IN2 and the output terminal of the first inverter IN1. The source terminals of the sixth Nch transistor NM6 and the seventh Nch transistor NM7 are commonly connected.
第1活性化トランジスタEM1は、導通状態において、第1トランジスタ対MP1を活性化させる。第1活性化トランジスタEM1はNchトランジスタで構成され、そのゲート端子には反転クロック信号CLKBが入力される。そのソース端子はグラウンド電位に接続され、そのドレイン端子は第1トランジスタ対MP1の共通ソース端子に接続される。 The first activation transistor EM1 activates the first transistor pair MP1 in the conductive state. The first activation transistor EM1 is composed of an Nch transistor, and the inverted clock signal CLKB is input to its gate terminal. Its source terminal is connected to the ground potential, and its drain terminal is connected to the common source terminal of the first transistor pair MP1.
第1ラッチ回路10は、以下のように動作する。第1トランジスタ対MP1が活性化すると、第1ラッチ回路10全体は非活性化状態となり、第1トランジスタ対MP1が非活性化すると、第1ラッチ回路10全体は活性化状態となる。
The
より具体的には、第1活性化トランジスタEM1が導通すると、第1トランジスタ対MP1が活性化する。この状態では、第1トランジスタ対MP1を構成する第6NchトランジスタNM6および第7NchトランジスタNM7のいずれか一方が導通する。導通したトランジスタのドレイン端子電圧は、ローレベルになり、そのドレイン端子に接続された、第1インバータIN1または第2インバータIN2の入力端子電圧がローレベルとなる。 More specifically, when the first activation transistor EM1 becomes conductive, the first transistor pair MP1 is activated. In this state, one of the sixth Nch transistor NM6 and the seventh Nch transistor NM7 constituting the first transistor pair MP1 is turned on. The drain terminal voltage of the conductive transistor becomes low level, and the input terminal voltage of the first inverter IN1 or the second inverter IN2 connected to the drain terminal becomes low level.
さらに具体的には、入力データDがハイレベルのとき、第6NchトランジスタNM6は導通し、第1インバータIN1の入力端子がローレベルとなる。したがって、第1インバータIN1は、ハイレベルを出力することになる。入力データDがローレベルのとき、第7NchトランジスタNM7は導通し、第2インバータIN2はハイレベル、第1インバータIN1はローレベルを出力することになる。このように、第1ラッチ回路10の出力は、入力データDに同相で追従することになる。
More specifically, when the input data D is at a high level, the sixth Nch transistor NM6 is turned on, and the input terminal of the first inverter IN1 is at a low level. Therefore, the first inverter IN1 outputs a high level. When the input data D is at a low level, the seventh Nch transistor NM7 conducts, the second inverter IN2 outputs a high level, and the first inverter IN1 outputs a low level. As described above, the output of the
一方、第1活性化トランジスタEM1が遮断すると、第1トランジスタ対MP1が非活性化する。この状態では、第1インバータIN1および第2インバータIN2は、ループ回路を形成し、第1トランジスタ対MP1が非活性化されたときの入力データDをラッチする。 On the other hand, when the first activation transistor EM1 is cut off, the first transistor pair MP1 is deactivated. In this state, the first inverter IN1 and the second inverter IN2 form a loop circuit, and latch the input data D when the first transistor pair MP1 is deactivated.
第2ラッチ回路20は、第3インバータIN3、第4インバータIN4、第2トランジスタ対MP2および第2活性化トランジスタEM2を含む。第2トランジスタ対MP2は、第8NchトランジスタNM8および第9NchトランジスタNM9で構成される。第2活性化トランジスタEM2のゲート端子に入力される信号が、クロック信号CLKである点を除き、第2ラッチ回路20の構成および動作は第1ラッチ回路10の構成および動作と同様であるため、説明を省略する。
The
以上の説明を踏まえ、以下、フリップフロップ回路200全体の動作を説明する。第1ラッチ回路10が活性化状態および第2ラッチ回路20が非活性化状態に制御されるとき、クロック信号により、第1活性化トランジスタEM1および第2出力スイッチOS2がオフ、ならびに第2活性化トランジスタEM2および第1出力スイッチOS1がオンに制御される。一方、第1ラッチ回路10が非活性化状態および第2ラッチ回路20が活性化状態に制御されるとき、クロック信号により、第1活性化トランジスタEM1および第2出力スイッチOS2がオン、ならびに第2活性化トランジスタEM2および第1出力スイッチOS1がオフに制御される。具体的な動作タイミング例は、第1ラッチ回路10および第2ラッチ回路20の出力データが入力データDと同相となる点を除き、図4に示したタイミングチャートがそのままあてはまる。
Based on the above description, the overall operation of the flip-
以上説明したように実施の形態2によれば、ダブルエッジトリガ型フリップフロップ回路において、消費電力を低減することができる。すなわち、図3に示したフリップフロップ回路100と比較し、同じ動作を実現しつつ、クロック信号CLKおよび反転クロック信号CLKBによりゲート容量が充放電されるMOSスイッチの数を減少させることができる。これにより、クロック信号による容量の充放電電力を低減することができる。図3に示したフリップフロップ回路100と比較し、六個減少させることができる。
As described above, according to the second embodiment, power consumption can be reduced in the double edge triggered flip-flop circuit. That is, compared with the flip-
実施の形態2では、四個のMOSスイッチ、すなわち第6NchトランジスタNM6、第7NchトランジスタNM7、第8NchトランジスタNM8および第9NchトランジスタNM9が追加された。それらのMOSスイッチは入力データDまたはその反転データにより駆動される。一般に、クロック信号の遷移頻度と、データの遷移頻度では前者の方が高い。よって、MOSスイッチ全体のゲート負荷が低減し、フリップフロップ回路200全体の消費電力を低減することができる。
In the second embodiment, four MOS switches, that is, a sixth Nch transistor NM6, a seventh Nch transistor NM7, an eighth Nch transistor NM8, and a ninth Nch transistor NM9 are added. These MOS switches are driven by input data D or its inverted data. Generally, the former is higher in clock signal transition frequency and data transition frequency. Therefore, the gate load of the entire MOS switch is reduced, and the power consumption of the entire flip-
つぎに実施の形態3について説明する。実施の形態3は、不使用期間が設定されたダブルエッジトリガ型フリップフロップ回路に供給すべきクロック信号を生成するクロック制御回路に関する。 Next, a third embodiment will be described. The third embodiment relates to a clock control circuit that generates a clock signal to be supplied to a double edge triggered flip-flop circuit in which a non-use period is set.
図11は、フリップフロップ回路に供給すべきクロック信号を制御する一般的なクロック制御回路50およびそれを搭載した半導体集積装置300の構成を示すブロック図である。半導体集積装置300は、クロック制御回路50およびフリップフロップ回路100を備える。
FIG. 11 is a block diagram showing a configuration of a general
フリップフロップ回路100は、不使用期間が設定されたダブルエッジトリガ型フリップフロップ回路である。このフリップフロップ回路100は、図3に示した構成に限らず、図5〜図10に示したいずれの構成でもよい。また、上述した構成に限らず、不使用期間が設定されたダブルエッジトリガ型フリップフロップ回路であれば、どのような構成でもよい。また、図11では便宜上、フリップフロップ回路100を一つ描いているが、複数のフリップフロップ回路100を含む回路ブロックが、クロック制御回路50の出力信号により制御される単位であってもよい。
The flip-
クロック制御回路50は、ANDゲート51で構成される。ANDゲート51は、第1クロック信号CLK1およびイネーブル信号Eを受け、第2クロック信号CLK2を出力する。第2クロック信号CLK2は、フリップフロップ回路100に供給される。
The
第1クロック信号CLK1は、システムクロックであってもよいし、システムクロックが逓倍されたクロックでもよい。周期性を保った信号であればよい。イネーブル信号Eは、上記フリップフロップ回路100の使用状態を示す。たとえば、当該フリップフロップ回路100が使用期間のとき有意な信号を出力し、不使用期間のとき非有意な信号を出力する。ここで、不使用期間とは、スタンバイ期間であってもよい。以下の説明では、有意な信号をハイレベル、非有意な信号をローレベルとする。もちろん、逆の設定も可能である。
The first clock signal CLK1 may be a system clock or a clock obtained by multiplying the system clock. Any signal having periodicity may be used. The enable signal E indicates the usage state of the flip-
図12は、図11に示したクロック制御回路50の動作例を示すタイミングチャートである。クロック制御回路50は、ANDゲート51で構成されるため、イネーブル信号Eがハイレベルのとき、第1クロック信号CLK1がANDゲート51からそのまま出力され、イネーブル信号Eがローレベルのとき、ANDゲート51からローレベルが出力される。これにより、フリップフロップ回路100が不使用の期間、第2クロック信号CLK2の遷移を停止させることができる。
FIG. 12 is a timing chart showing an operation example of the
図12を参照すると、イネーブル信号Eがハイレベルからローレベルに遷移する立ち下がりエッジで、第2クロック信号CLK2もハイレベルからローレベルに遷移する。このエッジe1は無駄な遷移である。すなわち、フリップフロップ回路100が不使用期間に遷移するとき、フリップフロップ回路100が保持しているデータを変化させる必要はない。むしろ、そのデータを不使用期間中、保持し、使用期間に復帰する際、そのデータを保持した状態から動作を再開すべきである。
Referring to FIG. 12, the second clock signal CLK2 also changes from the high level to the low level at the falling edge when the enable signal E changes from the high level to the low level. This edge e1 is a useless transition. That is, when the flip-
図2に示したシングルエッジトリガ型フリップフロップ回路では、クロック信号の立ち下がりエッジをトリガとしないが、ダブルエッジトリガ型フリップフロップ回路では、クロック信号の立ち下がりエッジもトリガとする。よって、第2クロック信号CLK2の立ち下がりエッジe1により、フリップフロップ回路100が保持しているデータの内容が更新されてしまい、使用期間に復帰する際に誤動作の原因となる。
In the single edge triggered flip-flop circuit shown in FIG. 2, the falling edge of the clock signal is not triggered, but in the double edge triggered flip-flop circuit, the falling edge of the clock signal is also triggered. Therefore, the content of the data held in the flip-
図13は、実施の形態3に係る、フリップフロップ回路に供給すべきクロック信号を制御するクロック制御回路60およびそれを搭載した半導体集積装置310の構成を示すブロック図である。半導体集積装置310は、クロック制御回路60およびフリップフロップ回路100を備える。クロック制御回路60は、エッジ検出回路61、ANDゲート64およびT型フリップフロップ回路65を含む。
FIG. 13 is a block diagram showing a configuration of a clock control circuit 60 for controlling a clock signal to be supplied to the flip-flop circuit and a semiconductor integrated
エッジ検出回路61は、第1クロック信号CLK1を受け、そのエッジを検出すると、所定幅のパルス信号をANDゲート64に出力する。ここで、検出対象とするエッジは、立ち上がりエッジおよび立ち下がりエッジの両方である。
The
たとえば、エッジ検出回路61は、遅延回路62およびXORゲート63で構成される。遅延回路62は、第1クロック信号CLK1を所定の期間、遅延させてXORゲート63に出力する。遅延回路62は、偶数段のインバータを縦列接続することにより構成してもよい。この段数を調整することにより、上記パルス信号の幅を調整することができる。XORゲート63は、遅延回路62の出力信号と、第1クロック信号CLK1とを受け、演算結果をANDゲート64に出力する。この演算結果は、第1クロック信号CLK1のエッジが検出されるたびに、所定幅のパルス信号が発生するものである。
For example, the
ANDゲート64は、エッジ検出回路61の出力信号と、イネーブル信号Eとを受け、イネーブル信号Eが有意な期間、エッジ検出回路61の出力信号に追従する信号をT型フリップフロップ回路65に出力し、イネーブル信号Eが非有意な期間、非有意なレベルの信号をT型フリップフロップ回路65に出力する。具体的には、イネーブル信号Eがハイレベルの期間、エッジ検出回路61の出力信号をそのまま出力し、イネーブル信号Eがローレベルの期間、ローレベルを出力する。
The AND
T型フリップフロップ回路65は、ANDゲート64の出力信号を受け、所定幅のパルス信号を検出するたびに、論理レベルが反転する信号を、ダブルエッジトリガ型フリップフロップ回路100に出力する。
The T-type flip-
図14は、実施の形態3に係るクロック制御回路50の動作例を示すタイミングチャートである。XORゲート63は、二つの入力信号の論理レベルが同レベルでローレベルを出力し、異なるレベルでハイレベルを出力する。したがって、遅延回路62による遅延期間が過ぎると、二つの入力信号の論理レベルが同レベルとなるため、XORゲート63は、ローレベルを出力する。よって、XORゲート63の出力信号は、第1クロック信号CLK1のエッジが検出されるたびに、所定幅のパルス信号が発生するものとなる。
FIG. 14 is a timing chart illustrating an operation example of the
ANDゲート64は、XORゲート63の出力信号を、イネーブル信号Eがローレベルの期間、マスクする。T型フリップフロップ回路65は、ANDゲート64の出力信号の立ち上がりエッジで、T型フリップフロップ回路65自身の出力信号の論理レベルを反転し、ANDゲート64の出力信号の立ち下がりエッジでは、自身の出力信号の論理レベルを維持する。したがって、T型フリップフロップ回路65では、上記パルス信号が一つ検出されると、当該出力信号の論理レベルが一回反転されることになる。
The AND
図14と図12とを比較すると、図14では無駄なエッジe1が発生しないことが分かる。なお、フリップフロップ回路100が非活性化状態から活性化状態に復帰後、第2クロック信号CLK2の位相が第1クロック信号CLK1と逆相となっている。この点、ダブルエッジトリガ型フリップフロップ回路100では、第1ラッチ回路10と第2ラッチ回路20にラッチされるデータDが入れ替わるだけであり、フリップフロップ回路100の出力信号は、ラッチされるタイミングが同じであれば、第1ラッチ回路10および第2ラッチ回路20のどちらにラッチされても同じである。
Comparing FIG. 14 with FIG. 12, it can be seen that the useless edge e1 does not occur in FIG. Note that after the flip-
以上説明したように実施の形態3によれば、不使用期間が設定されたダブルエッジトリガ型フリップフロップ回路に供給すべきクロック信号を生成するとき、簡素な構成で、当該フリップフロップ回路の誤動作を抑制することができる。すなわち、イネーブル信号Eが有意な期間、第1クロック信号CLK1のエッジ検出に同期して、第2クロック信号CLK2が遷移する。一方、イネーブル信号Eが非有意に遷移するとき、第2クロック信号CLK2は、その直前の論理レベルを維持する。 As described above, according to the third embodiment, when generating a clock signal to be supplied to a double edge triggered flip-flop circuit in which a non-use period is set, a malfunction of the flip-flop circuit can be reduced with a simple configuration. Can be suppressed. That is, the second clock signal CLK2 transitions in synchronization with the edge detection of the first clock signal CLK1 during a period when the enable signal E is significant. On the other hand, when the enable signal E transitions insignificantly, the second clock signal CLK2 maintains the previous logic level.
よって、イネーブル信号Eの論理レベルの遷移による、第2クロック信号CLK2の無駄な論理レベルの遷移を抑制し、フリップフロップ回路100の誤動作を防止することができる。
Therefore, useless logic level transition of the second clock signal CLK2 due to logic level transition of the enable signal E can be suppressed, and malfunction of the flip-
また、第2クロック信号CLK2の供給を停止した際の当該第2クロック信号CLK2の論理レベルと、その供給を再開する際の第1クロック信号CLK1の論理レベルとを比較し、その結果に応じて、当該第2クロック信号CLK2の位相を制御する手法もある。しかしながら、第2クロック信号CLK2の供給を停止した際の当該第2クロック信号CLK2の論理レベルを保持することが必要であり、回路面積を増大させる。 Further, the logic level of the second clock signal CLK2 when the supply of the second clock signal CLK2 is stopped is compared with the logic level of the first clock signal CLK1 when the supply is resumed, and according to the result. There is also a method for controlling the phase of the second clock signal CLK2. However, it is necessary to maintain the logic level of the second clock signal CLK2 when the supply of the second clock signal CLK2 is stopped, which increases the circuit area.
これに対し、実施の形態3では、当該論理レベルを記憶する必要がなく、回路構成を簡素化することができる。また、実施の形態3に係るクロック制御回路60は、イネーブル信号Eが有意な期間、第1クロック信号CLK1のエッジを検出するたびに、第2クロック信号CLK2の論理レベルを反転させるだけという、シンプルなアルゴリズムに基づいている。したがって、クロック制御回路60における誤動作を抑制し、信頼性の高い第2クロック信号CLK2を生成することができる。 On the other hand, in the third embodiment, it is not necessary to store the logic level, and the circuit configuration can be simplified. Further, the clock control circuit 60 according to the third embodiment is simple in that it only inverts the logic level of the second clock signal CLK2 every time the edge of the first clock signal CLK1 is detected during a period when the enable signal E is significant. Based on a simple algorithm. Therefore, malfunction in the clock control circuit 60 can be suppressed and the highly reliable second clock signal CLK2 can be generated.
上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 It will be understood by those skilled in the art that the above-described embodiment is an exemplification, and that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are also within the scope of the present invention. By the way.
実施の形態1では、相補スイッチの代わりにNchトランジスタを用いる例を説明したが、Nchトランジスタの代わりにPchトランジスタを用いてもよい。その場合、ゲート端子に入力される信号を、クロック信号CLKから反転クロック信号CLKBに、反転クロック信号CLKBからクロック信号CLKに、適宜変更すればよい。 In the first embodiment, an example in which an Nch transistor is used instead of a complementary switch has been described. However, a Pch transistor may be used instead of an Nch transistor. In that case, a signal input to the gate terminal may be appropriately changed from the clock signal CLK to the inverted clock signal CLKB and from the inverted clock signal CLKB to the clock signal CLK.
また、実施の形態3にて説明した各論理ゲートは、同じ真理値表を持つ論理ゲートであれば、適宜置き換えが可能である。
In addition, each logic gate described in
IS1 第1入力スイッチ、 OS1 第1出力スイッチ、 FS1 第1帰還スイッチ、 IN1 第1インバータ、 PM1 第1Pchトランジスタ、 NM1 第1Nchトランジスタ、 MP1 第1トランジスタ対、 EM1 第1活性化トランジスタ、 IS2 第2入力スイッチ、 OS2 第2出力スイッチ、 FS2 第2帰還スイッチ、 IN2 第2インバータ、 PM2 第2Pchトランジスタ、 NM2 第2Nchトランジスタ、 MP2 第2トランジスタ対、 EM2 第2活性化トランジスタ、 IN3 第3インバータ、 NM3 第3Nchトランジスタ、 IN4 第4インバータ、 NM4 第4Nchトランジスタ、 IN5 第5インバータ、 NM5 第5Nchトランジスタ、 IN6 第6インバータ、 NM6 第6Nchトランジスタ、 NM7 第7Nchトランジスタ、 NM8 第8Nchトランジスタ、 NM9 第9Nchトランジスタ、 10 第1ラッチ回路、 20 第2ラッチ回路、 30 マルチプレクサ、 40 入力端子、 42 クロック端子、 44 出力端子、 50 クロック制御回路、 51 ANDゲート、 60 クロック制御回路、 61 エッジ検出回路、 62 遅延回路、 63 XORゲート、 64 ANDゲート、 65 T型フリップフロップ回路、 100 フリップフロップ回路、 110 フリップフロップ回路、 120 フリップフロップ回路、 130 フリップフロップ回路、 140 フリップフロップ回路、 150 フリップフロップ回路、 200 フリップフロップ回路、 300 半導体集積装置、 310 半導体集積装置。
IS1 first input switch, OS1 first output switch, FS1 first feedback switch, IN1 first inverter, PM1 first Pch transistor, NM1 first Nch transistor, MP1 first transistor pair, EM1 first activation transistor, IS2 second input Switch, OS2 second output switch, FS2 second feedback switch, IN2 second inverter, PM2 second Pch transistor, NM2 second Nch transistor, MP2 second transistor pair, EM2 second activation transistor, IN3 third inverter, NM3 third Nch Transistor, IN4 fourth inverter, NM4 fourth Nch transistor, IN5 fifth inverter, NM5 fifth Nch transistor, IN6 sixth inverter, NM6 6th Nch transistor, NM7 7th Nch transistor, NM8 8th Nch transistor, NM9 9th Nch transistor, 10 1st latch circuit, 20 2nd latch circuit, 30 multiplexer, 40 input terminal, 42 clock terminal, 44 output terminal, 50
Claims (3)
前記第1ラッチ回路と並列に設けられ、前記クロック信号の立ち上がりエッジおよび立ち下がりエッジの他方で前記入力データをラッチする第2ラッチ回路と、を備え、
前記第1ラッチ回路および前記第2ラッチ回路の少なくとも一方がSRAM(Static Random Access Memory)型で構成されることを特徴とするフリップフロップ回路。 A first latch circuit that latches input data on one of a rising edge and a falling edge of a clock signal;
A second latch circuit provided in parallel with the first latch circuit and latching the input data at the other of the rising edge and the falling edge of the clock signal;
A flip-flop circuit in which at least one of the first latch circuit and the second latch circuit is configured as an SRAM (Static Random Access Memory) type.
前記第2ラッチ回路の出力端子に接続される第2出力スイッチと、を備え、
前記第1ラッチ回路は、
前記入力データおよびその反転データが入力される第1トランジスタ対と、
導通状態において、前記第1トランジスタ対を活性化させる第1活性化トランジスタと、を含み、
前記第2ラッチ回路は、
前記入力データおよびその反転データが入力される第2トランジスタ対と、
導通状態において、前記第2トランジスタ対を活性化させる第2活性化トランジスタと、を含み、
前記第1ラッチ回路が、ラッチしたデータを保持する活性化状態、および前記第2ラッチ回路が、前記入力データに追従する非活性化状態に制御されるとき、前記クロック信号により、前記第1活性化トランジスタおよび前記第2出力スイッチがオフ、ならびに前記第2活性化トランジスタおよび前記第1出力スイッチがオンに制御され、
前記第1ラッチ回路が前記非活性化状態および前記第2ラッチ回路が前記活性化状態に制御されるとき、前記クロック信号により、前記第1活性化トランジスタおよび前記第2出力スイッチがオン、ならびに前記第2活性化トランジスタおよび前記第1出力スイッチがオフに制御されることを特徴とする請求項1に記載のフリップフロップ回路。 A first output switch connected to an output terminal of the first latch circuit;
A second output switch connected to the output terminal of the second latch circuit,
The first latch circuit includes:
A first transistor pair to which the input data and its inverted data are input;
A first activation transistor that activates the first transistor pair in a conductive state;
The second latch circuit includes:
A second transistor pair to which the input data and its inverted data are input;
A second activation transistor that activates the second transistor pair in a conductive state;
When the first latch circuit is controlled to be in an activated state in which the latched data is held and in an inactivated state in which the second latch circuit follows the input data, the first active circuit is activated by the clock signal And the second activation transistor and the first output switch are controlled to be turned on.
When the first latch circuit is controlled to the inactive state and the second latch circuit is controlled to the active state, the clock signal causes the first activation transistor and the second output switch to be turned on, and 2. The flip-flop circuit according to claim 1, wherein the second activation transistor and the first output switch are controlled to be off.
前記第1活性化トランジスタおよび前記第2活性化トランジスタは、一つのトランジスタでそれぞれ構成されることを特徴とする請求項2に記載のフリップフロップ回路。 The first output switch and the second output switch are each composed of a complementary switch in which an N-channel transistor and a P-channel transistor are combined,
3. The flip-flop circuit according to claim 2, wherein each of the first activation transistor and the second activation transistor includes one transistor.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007242808A JP2009077059A (en) | 2007-09-19 | 2007-09-19 | Flip-flop circuit |
PCT/JP2008/002560 WO2009037831A1 (en) | 2007-09-19 | 2008-09-17 | Flip-flop circuit |
US12/519,255 US8004908B2 (en) | 2007-09-19 | 2008-09-17 | Double edge triggered flip-flop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007242808A JP2009077059A (en) | 2007-09-19 | 2007-09-19 | Flip-flop circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009077059A true JP2009077059A (en) | 2009-04-09 |
Family
ID=40611631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007242808A Pending JP2009077059A (en) | 2007-09-19 | 2007-09-19 | Flip-flop circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009077059A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8604827B2 (en) | 2011-02-21 | 2013-12-10 | Samsung Electronics Co., Ltd. | Logic circuit, integrated circuit including the logic circuit, and method of operating the integrated circuit |
JP2015012362A (en) * | 2013-06-27 | 2015-01-19 | 大学共同利用機関法人情報・システム研究機構 | Flip-flop circuit |
JP2016019183A (en) * | 2014-07-09 | 2016-02-01 | 株式会社ソシオネクスト | Output circuit |
-
2007
- 2007-09-19 JP JP2007242808A patent/JP2009077059A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8604827B2 (en) | 2011-02-21 | 2013-12-10 | Samsung Electronics Co., Ltd. | Logic circuit, integrated circuit including the logic circuit, and method of operating the integrated circuit |
JP2015012362A (en) * | 2013-06-27 | 2015-01-19 | 大学共同利用機関法人情報・システム研究機構 | Flip-flop circuit |
JP2016019183A (en) * | 2014-07-09 | 2016-02-01 | 株式会社ソシオネクスト | Output circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8004908B2 (en) | Double edge triggered flip-flop circuit | |
US7649393B2 (en) | Semiconductor integrated circuit having active and sleep modes and non-retention flip-flop that is initialized when switching from sleep mode to active mode | |
US8890573B2 (en) | Clock gating latch, method of operation thereof and integrated circuit employing the same | |
JP3552972B2 (en) | Static clock pulse oscillator, spatial light modulator, and display | |
JP2006135960A (en) | High-speed and low-power clock gated logic circuit | |
US20080074151A1 (en) | Dual-edge-triggered, clock-gated logic circuit and method | |
WO2020001167A1 (en) | Dynamic d flip-flop, data operation unit, chip, hash board and computing device | |
US8519743B2 (en) | Semiconductor integrated circuit | |
KR20110055417A (en) | State retention circuit and method of operation of such a circuit | |
US9425792B2 (en) | Reconfigurable power switch chains for efficient dynamic power saving | |
CN110635783A (en) | Positive feedback dynamic D trigger | |
JP2002300010A (en) | Semiconductor storage device | |
JP2002091604A (en) | Clock generating circuit | |
US20150365080A1 (en) | System and Method for a Pulse Generator | |
JP2009077059A (en) | Flip-flop circuit | |
CN110635784A (en) | Hold-free dynamic D flip-flop | |
CN110633104A (en) | Multi-channel parallel register | |
US8026754B2 (en) | Low latency flop circuit | |
US20080157842A1 (en) | MTCMOS Flip-Flop Circuit | |
US20080030250A1 (en) | Flip-flop circuit | |
JP2009077060A (en) | Clock control circuit and semiconductor integrated device mounted therewith | |
JP2009077058A (en) | Flip-flop circuit | |
CN210745099U (en) | Hold-free dynamic D trigger, data operation unit, chip, force calculation board and computing equipment | |
US7759999B2 (en) | Externally asynchronous internally clocked system | |
US10706916B1 (en) | Method and apparatus for integrated level-shifter and memory clock |