JP2009071044A - Semiconductor device, and manufacturing method thereof - Google Patents

Semiconductor device, and manufacturing method thereof Download PDF

Info

Publication number
JP2009071044A
JP2009071044A JP2007238002A JP2007238002A JP2009071044A JP 2009071044 A JP2009071044 A JP 2009071044A JP 2007238002 A JP2007238002 A JP 2007238002A JP 2007238002 A JP2007238002 A JP 2007238002A JP 2009071044 A JP2009071044 A JP 2009071044A
Authority
JP
Japan
Prior art keywords
semiconductor device
convex portion
semiconductor wafer
semiconductor
polishing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007238002A
Other languages
Japanese (ja)
Inventor
Toshihiro Togawa
勤博 戸川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2007238002A priority Critical patent/JP2009071044A/en
Publication of JP2009071044A publication Critical patent/JP2009071044A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of restraining variation of the semiconductor device thickness in the semiconductor device having a convex part formed around and on the inner side of the outer periphery of the surface. <P>SOLUTION: The semiconductor device 100 includes a semiconductor layer 2, an emitter electrode 6 formed on the surface of the semiconductor layer 2, a first convex part 4 with the insulation property at least on the surface, formed around and on the inner side of the outer periphery of the surface of the semiconductor device 100, and a second convex part 8 formed in the inner side range of the first convex part 4. The first convex part 4 and the second convex part 8 have flat surfaces in the same plane. Since the second convex part 8 is disposed in the inner side range of the first convex part 4, distortion to the surface side of the inner side range of the first convex part 4 is restrained at the time of polishing the rear side of the semiconductor wafer. Thereby, a semiconductor device 100 having a small thickness variation after polishing the rear side is achieved. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、表面に凸部を有する半導体装置とその製造方法に関する。特に、外周に沿って外周の内側を一巡している凸部を備えているとともに、裏面が研磨されて薄板化されている半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device having a convex portion on the surface and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device that includes a convex portion that goes around the outer periphery along the outer periphery and is thinned by polishing the back surface, and a manufacturing method thereof.

半導体装置の薄板化が進められている。例えば、縦型のFET(Field Effect Transistor)や縦型のIGBT(Insulated Gate Bipolar Transistor)などでは、低損失化のために、半導体ウェハを研磨して薄板化する必要がある。
半導体ウェハを研磨して薄板化する工程では、半導体装置の表面構造を表面に形成した半導体ウェハの裏面を研磨する。
半導体装置の中には、半導体装置の表面の外周に沿って外周の内側を一巡している凸部を備えているものが存在する。例えばIGBTの場合、半導体装置の表面の外周の内側の範囲に、耐圧を確保するためのガードリングが形成されており、その表面が絶縁膜で覆われている。その絶縁膜は帯電防止等のために厚く形成されている。厚い絶縁膜によって、半導体装置の表面の外周に沿って外周の内側を一巡している凸部が形成されている。
Semiconductor devices are being made thinner. For example, in a vertical FET (Field Effect Transistor) and a vertical IGBT (Insulated Gate Bipolar Transistor), it is necessary to polish and thin the semiconductor wafer in order to reduce loss.
In the step of polishing and thinning the semiconductor wafer, the back surface of the semiconductor wafer on which the surface structure of the semiconductor device is formed is polished.
Some semiconductor devices include a convex portion that goes around the inside of the outer periphery along the outer periphery of the surface of the semiconductor device. For example, in the case of an IGBT, a guard ring for securing a withstand voltage is formed in a range inside the outer periphery of the surface of the semiconductor device, and the surface is covered with an insulating film. The insulating film is formed thick to prevent charging. The thick insulating film forms a convex portion that goes around the inside of the outer periphery along the outer periphery of the surface of the semiconductor device.

半導体ウェハの裏面を研磨する工程では、半導体ウェハの表面を保護テープで保護した後に半導体ウェハの表面を支持板に押し付けた状態で、半導体ウェハの裏面を砥石で研磨する。半導体ウェハの裏面を砥石で研磨する時に、半導体ウェハの表面側に撓んでしまう可能性がある。   In the step of polishing the back surface of the semiconductor wafer, the back surface of the semiconductor wafer is polished with a grindstone while the surface of the semiconductor wafer is pressed against the support plate after the surface of the semiconductor wafer is protected with a protective tape. When the back surface of the semiconductor wafer is polished with a grindstone, the semiconductor wafer may be bent toward the front surface side.

半導体ウェハの外周近傍が表面側に撓んだ状態で裏面を研磨することを抑制する裏面研磨方法が提案されている。この方法では、半導体ウェハ内の半導体装置群の形成範囲には半導体ウェハの表面から突出する電極群が形成されているのに対し、半導体ウェハの外周近傍には電極群が形成されていないことが原因となって半導体ウェハの外周近傍が表面側に撓んだ状態で研磨していることに着目し、半導体ウェハの外周近傍にダミー電極を形成する。半導体ウェハの外周近傍にダミー電極を形成しておいて裏面研磨を行うと、半導体ウェハの外周近傍が表面側に撓んだ状態で研磨することを抑制することができる。この裏面研磨方法が、特許文献1に開示されている。特許文献1の裏面研磨方法によって、研磨後の半導体ウェハの厚みが半導体ウェハの外周近傍で不均一となることを防止することができる。   There has been proposed a back surface polishing method for suppressing polishing of the back surface in a state where the vicinity of the outer periphery of the semiconductor wafer is bent to the front surface side. In this method, an electrode group protruding from the surface of the semiconductor wafer is formed in the formation range of the semiconductor device group in the semiconductor wafer, whereas no electrode group is formed in the vicinity of the outer periphery of the semiconductor wafer. The dummy electrode is formed in the vicinity of the outer periphery of the semiconductor wafer, paying attention to the fact that polishing is performed in a state where the vicinity of the outer periphery of the semiconductor wafer is bent to the surface side. When backside polishing is performed by forming a dummy electrode in the vicinity of the outer periphery of the semiconductor wafer, it is possible to suppress polishing in a state where the vicinity of the outer periphery of the semiconductor wafer is bent to the front surface side. This backside polishing method is disclosed in Patent Document 1. By the back surface polishing method of Patent Document 1, it is possible to prevent the semiconductor wafer after polishing from becoming uneven in the vicinity of the outer periphery of the semiconductor wafer.

特開2005−311402号公報JP 2005-314002 A

半導体ウェハのサイズに比して、個々の半導体装置のサイズは格段に小さい。サイズが大きい半導体ウェハの単位で考察すると、半導体ウェハの研磨時に生じる撓みの影響が研磨後の半導体ウェハの厚みに顕著に影響することから、撓みの発生を抑制する研究がなされ、特許文献1等の技術が開発されている。それに対して個々の半導体装置のサイズは格段に小さく、個々の半導体装置内における撓みの影響は無視され、これまで研究対象とされてこなかった。   Compared to the size of a semiconductor wafer, the size of each semiconductor device is much smaller. Considering the unit of a semiconductor wafer having a large size, since the influence of the bending that occurs during polishing of the semiconductor wafer significantly affects the thickness of the semiconductor wafer after polishing, research for suppressing the occurrence of bending has been conducted. Technology has been developed. On the other hand, the size of each semiconductor device is remarkably small, and the influence of bending in each semiconductor device is ignored and has not been studied.

前記したように、半導体装置の表面構造を表面に形成した半導体ウェハの裏面を研磨して薄板化する。表面構造を形成した半導体ウェハの表面には凹凸が存在している。このために、個々の半導体装置のサイズが小さいとはいえ、正確に観察すると、半導体ウェハの表面が凹部になっている領域の裏面を研磨する時には、半導体ウェハが表面側に撓んだ状態で裏面を研磨する。一方、表面が凸部になっている領域の裏面を研磨する時には、半導体ウェハが撓まない状態で研磨する。その結果、撓みの影響が小さいとはいえ、研磨後の半導体ウェハ厚みが、半導体装置内でばらついてしまう。半導体ウェハの表面が凹部になっている領域では半導体ウェハが厚く、半導体ウェハの表面が凸部になっている領域では半導体ウェハが薄くなってしまう。   As described above, the back surface of the semiconductor wafer on which the surface structure of the semiconductor device is formed is polished and thinned. Irregularities exist on the surface of the semiconductor wafer on which the surface structure is formed. For this reason, although the size of each semiconductor device is small, when observed accurately, when polishing the back surface of the region where the surface of the semiconductor wafer is a recess, the semiconductor wafer is bent to the surface side. Polish the back side. On the other hand, when the back surface of the region where the front surface is a convex portion is polished, the semiconductor wafer is polished without being bent. As a result, the thickness of the semiconductor wafer after polishing varies within the semiconductor device even though the influence of bending is small. The semiconductor wafer is thick in the region where the surface of the semiconductor wafer is concave, and the semiconductor wafer is thin in the region where the surface of the semiconductor wafer is convex.

半導体装置の薄板化が進行しており、半導体ウェハの裏面研磨時に半導体ウェハが表面側に撓みやすくなっている。このために、研磨後の半導体ウェハの厚みが半導体装置内で不均一となり、それが半導体装置の特性に悪影響を及ぼすことが判明した。例えばIGBTの場合、半導体装置内に半導体ウェアの厚みが局所的に薄い領域があるとそこに大電流が集中して発熱しやすい。IGBTの場合、加熱されるとゲートしきい値電圧が低下してますます大電流が流れやすくなる。大電流が流れて発熱し、それがまた大電流を流すという正のフィードバック現象が現れ、局所的な大発熱によってIGBTが損傷する可能性がある。個々の半導体装置は小型であるために半導体ウェハの研磨時に半導体ウェハが撓むことによる影響は受けにくいとはいえ、それが問題となるケースが存在することが判明してきた。
本発明は、上記の課題の存在を認識し、それを解決するために創作された。
The thinning of the semiconductor device is progressing, and the semiconductor wafer is easily bent to the front side when the back surface of the semiconductor wafer is polished. For this reason, it has been found that the thickness of the semiconductor wafer after polishing becomes uneven in the semiconductor device, which adversely affects the characteristics of the semiconductor device. For example, in the case of an IGBT, if there is a region where the thickness of the semiconductor wear is locally thin in the semiconductor device, a large current is concentrated there, and heat is likely to be generated. In the case of an IGBT, when heated, the gate threshold voltage decreases and an increasingly large current tends to flow. A positive feedback phenomenon that a large current flows and generates heat, which also causes a large current to flow, appears, and there is a possibility that the IGBT may be damaged by the large local heat generation. Since individual semiconductor devices are small in size, it has been found that there are cases where this is a problem, although it is not easily affected by the bending of the semiconductor wafer during polishing of the semiconductor wafer.
The present invention was created in order to recognize and solve the above-described problems.

本発明で創作された半導体装置は、裏面研磨時に半導体ウェハが撓みにくい構造を備えている。この半導体装置は、半導体装置の表面の外周に沿って外周の内側を一巡している第1凸部と、半導体装置の表面の第1凸部の内側範囲に配置されている第2凸部を備えている。第1凸部と第2凸部は表面が平坦であり、かつ表面が同一平面内にある。
この半導体装置は、半導体ウェハに比して小型であることから裏面研磨時に撓みにくいとはいえ、正確に観察すると、表面の外周部を一巡している凸部が形成されていることから、その内側の範囲の裏面を研磨する際に半導体ウェハが表面側に撓む。この半導体装置は、それに対処するために、半導体装置の表面の外周部を一巡している凸部の内側の範囲に第2凸部を配置している。第2凸部が配置されているために、半導体ウェハの裏面研磨時に、外周部を一巡する凸部の内側範囲が表面側に撓むことを抑制した状態で研磨することができる。半導体装置内における半導体ウェハの厚みの変動が小さい半導体装置を実現することができる。
The semiconductor device created by the present invention has a structure in which the semiconductor wafer is not easily bent during back surface polishing. The semiconductor device includes a first convex portion that makes a round along the outer periphery of the surface of the semiconductor device, and a second convex portion that is disposed in an inner range of the first convex portion of the surface of the semiconductor device. I have. The first and second protrusions have a flat surface and the surfaces are in the same plane.
Although this semiconductor device is small compared to a semiconductor wafer, it is difficult to bend at the time of back surface polishing. When polishing the back surface in the inner range, the semiconductor wafer bends to the front surface side. In order to cope with this semiconductor device, the second convex portion is arranged in a range inside the convex portion that goes around the outer peripheral portion of the surface of the semiconductor device. Since the 2nd convex part is arranged, it can polish in the state where the inner side range of the convex part which makes a round of an outer peripheral part bent to the surface side was controlled at the time of back surface grinding of a semiconductor wafer. A semiconductor device in which the variation of the thickness of the semiconductor wafer in the semiconductor device is small can be realized.

本発明は、特に、半導体装置の終端領域の表面が厚い絶縁膜で覆われている半導体装置に適している。この場合、半導体装置の終端領域の表面を覆っている絶縁性物質によって第1凸部が形成されている。この種の半導体装置では、半導体装置の表面の第1凸部の内側範囲に表面電極が広がっていることが多い。この場合、第2凸部が導電性物質で形成されているとともに、表面電極に導通していることが好ましい。
この場合、第2凸部は、半導体ウェハの裏面研磨時に第1凸部の内側の範囲が表面側に撓むことを抑制するだけでなく、電極の一部としても機能する。半導体装置をはんだ等で固定する際に、はんだとの接触面積を増大させることができ、接触抵抗を下げることに寄与する。また機械的接合強度を向上するのにも寄与する。さらに、半導体装置の放熱能力をも向上させる。
The present invention is particularly suitable for a semiconductor device in which the surface of the termination region of the semiconductor device is covered with a thick insulating film. In this case, the first convex portion is formed by an insulating material covering the surface of the termination region of the semiconductor device. In this type of semiconductor device, the surface electrode often extends in the inner area of the first protrusion on the surface of the semiconductor device. In this case, it is preferable that the second convex portion is formed of a conductive material and is electrically connected to the surface electrode.
In this case, the second convex portion not only suppresses the inner area of the first convex portion from being bent toward the front surface when polishing the back surface of the semiconductor wafer, but also functions as a part of the electrode. When the semiconductor device is fixed with solder or the like, the contact area with the solder can be increased, which contributes to lowering the contact resistance. It also contributes to improving the mechanical joint strength. Furthermore, the heat dissipation capability of the semiconductor device is also improved.

本発明は、半導体装置を製造する方法をも提供する。本発明で創作された半導体装置の製造方法は、ウェハの表面を複数区画に分割した各区画(各区画に半導体装置が製造される)の外周に沿って外周の内側を一巡する第1凸部を形成する工程と、ウェハの表面の第1凸部の内側範囲に第2凸部を形成する工程と、第1凸部と第2凸部が形成された半導体ウェハの表面に保護テープを貼付ける工程と、表面に保護テープが貼付けられた半導体ウェハの裏面を研磨する工程を備えている。上記において、第1凸部と第2凸部は表面が平坦であり、かつ表面が同一平面内にあるように形成する。第1凸部と第2凸部を形成する順序は特に限定されない。第2凸部の形成後に第1凸部を形成してもよいし、その逆でもよい。
上記の方法によると、外周に沿って一巡する第1凸部の内側範囲に第2凸部が配置されている状態で半導体ウェハの裏面を研磨するために、第1凸部の内側の範囲が表面側に撓むことを抑制した状態で研磨することができる。半導体装置内における半導体ウェハの厚みの変動が小さい半導体装置を製造することができる。
The present invention also provides a method of manufacturing a semiconductor device. The method of manufacturing a semiconductor device created in the present invention includes a first convex portion that goes around the inside of the outer periphery along the outer periphery of each section (a semiconductor device is manufactured in each section) obtained by dividing the wafer surface into a plurality of sections. A step of forming the second convex portion in the inner range of the first convex portion on the surface of the wafer, and affixing a protective tape to the surface of the semiconductor wafer on which the first convex portion and the second convex portion are formed And a step of polishing the back surface of the semiconductor wafer having a protective tape attached to the front surface. In the above, the first convex portion and the second convex portion are formed so that the surfaces are flat and the surfaces are in the same plane. The order of forming the first convex portion and the second convex portion is not particularly limited. The first convex portion may be formed after the second convex portion is formed, or vice versa.
According to the above method, in order to polish the back surface of the semiconductor wafer in a state where the second convex portion is disposed in the inner range of the first convex portion that makes a round along the outer periphery, the inner range of the first convex portion is It can grind | polish in the state which suppressed bending to the surface side. A semiconductor device having a small variation in the thickness of the semiconductor wafer in the semiconductor device can be manufactured.

本製造方法では、裏面研磨後に、半導体装置の裏面構造を形成してもよい。例えばIGBTを製造する場合は、裏面研磨後に裏面から不純物を注入してから熱処理して拡散領域を形成してもよいし、コレクタ電極などを形成してもよい。
本製造法方法では、裏面構造形成後に、半導体ウェハをダイシングして個々の半導体装置に切り分けてもよい。
なお、これらの工程は、半導体装置内における半導体ウェハの厚みの変動が小さい半導体装置を製造するのに直接関係する工程でない。
In this manufacturing method, the back surface structure of the semiconductor device may be formed after the back surface polishing. For example, when manufacturing an IGBT, an impurity may be injected from the back surface after the back surface polishing, followed by heat treatment to form a diffusion region, or a collector electrode or the like may be formed.
In this manufacturing method, after the back surface structure is formed, the semiconductor wafer may be diced into individual semiconductor devices.
These steps are not directly related to manufacturing a semiconductor device in which the variation in the thickness of the semiconductor wafer in the semiconductor device is small.

第2凸部を形成する工程では、凸部と凸部の間隔が裏面研磨に用いる砥石の幅よりも小さくなる関係で、第2凸部を形成することが好ましい。
この場合、半導体ウェハの裏面研磨時に半導体ウェハが表面側に撓む現象が顕著に抑制される。半導体装置内における半導体ウェハの厚みの変動が極めて小さい半導体装置を製造することができる。
In the step of forming the second convex portion, it is preferable to form the second convex portion so that the interval between the convex portion and the convex portion is smaller than the width of the grindstone used for back surface polishing.
In this case, the phenomenon that the semiconductor wafer bends to the front side when the back surface of the semiconductor wafer is polished is significantly suppressed. A semiconductor device in which the variation of the thickness of the semiconductor wafer in the semiconductor device is extremely small can be manufactured.

本発明によると、表面の外周に沿って外周の内側を一巡している凸部を備えている半導体装置内において半導体装置の厚みが変動することを抑制することができる。半導体装置内において特性が均質化されている半導体装置を実現することができる。特性が半導体装置で不均一に変化していると局所的な特性劣化部が存在し、それが半導体装置の全体品質を低下させる。本発明によると、全体品質が高い半導体装置を実現することができる。
特に、第2凸部が導電性材料で形成されている場合、電極の表面積を増やことができ、半導体装置の放熱能力を向上することができる。
According to the present invention, it is possible to suppress the fluctuation of the thickness of the semiconductor device in the semiconductor device including the convex portion that goes around the outer periphery along the outer periphery of the surface. A semiconductor device having uniform characteristics in the semiconductor device can be realized. If the characteristics change non-uniformly in the semiconductor device, a local characteristic degradation portion exists, which degrades the overall quality of the semiconductor device. According to the present invention, a semiconductor device with high overall quality can be realized.
In particular, when the second convex portion is formed of a conductive material, the surface area of the electrode can be increased, and the heat dissipation capability of the semiconductor device can be improved.

下記に説明する実施例の好ましい特徴を列記する。
(第1特徴) 半導体装置は、直方体状のIGBTである。表面の外周の内側の範囲に、耐圧確保用のガードリングが形成されており、ガードリングが形成されている終端領域の表面が絶縁膜で覆われている。表面の外周に沿って一巡している絶縁膜の内側の範囲では、半導体装置の表面に金属電極膜が形成されている。金属電極膜の少なくとも最表面はアルミニウムで形成されており、第2凸部もアルミニウムで形成されている。
(第2特徴) 外周部を一巡している凸部の内側範囲に、複数個の第2凸部が分散して配置されている。
(第3特徴) 外周部を一巡している凸部の内側範囲に、長く伸びる第2凸部が配置されている。
Preferred features of the embodiments described below are listed.
(First Feature) The semiconductor device is a rectangular parallelepiped IGBT. A guard ring for securing a withstand voltage is formed in a range inside the outer periphery of the surface, and the surface of the termination region where the guard ring is formed is covered with an insulating film. A metal electrode film is formed on the surface of the semiconductor device in a range inside the insulating film that circulates along the outer periphery of the surface. At least the outermost surface of the metal electrode film is made of aluminum, and the second convex portion is also made of aluminum.
(2nd characteristic) The several 2nd convex part is disperse | distributed and arrange | positioned in the inner side range of the convex part which goes around the outer peripheral part.
(3rd characteristic) The 2nd convex part extended long is arrange | positioned in the inner side range of the convex part which goes around the outer peripheral part.

(第1実施例)
図1に、本発明の第1実施例である半導体装置100の表面近傍の断面図を示す。半導体装置100はIGBTである。半導体装置100は、半導体層2と、半導体層2の表面に形成されているエミッタ電極6と、半導体装置100の表面の外周に沿って外周の内側を一巡しているとともに、少なくとも表面が絶縁性である第1凸部4と、第1凸部4の内側範囲に形成されている金属製の第2凸部8を備えている。第1凸部4と第2凸部8の表面は平坦であり、かつ表面が同一平面内にある。半導体装置100の裏面には、図示はしないが、コレクタ電極などの裏面構造が形成されている。また、半導体層2内には、図示はしないが、エミッタ領域、ボディ領域、ドリフト領域、コレクタ領域などで構成されるIGBTの内部構造が形成されており、半導体層2の表面の外周に沿って外周の内側を一巡するガードリングが形成されている。第1凸部4は、ガードリングが形成されている終端領域の表面を覆っている。第1凸部4は帯電防止膜としても機能する。
(First embodiment)
FIG. 1 is a sectional view showing the vicinity of the surface of a semiconductor device 100 according to the first embodiment of the present invention. The semiconductor device 100 is an IGBT. The semiconductor device 100 circulates inside the outer periphery along the outer periphery of the surface of the semiconductor device 100 and the emitter electrode 6 formed on the surface of the semiconductor layer 2, and at least the surface is insulative. The first convex portion 4 and the metal second convex portion 8 formed in the inner range of the first convex portion 4 are provided. The surface of the 1st convex part 4 and the 2nd convex part 8 is flat, and the surface exists in the same plane. Although not shown, a back surface structure such as a collector electrode is formed on the back surface of the semiconductor device 100. In addition, although not shown, an internal structure of an IGBT composed of an emitter region, a body region, a drift region, a collector region, and the like is formed in the semiconductor layer 2, and is along the outer periphery of the surface of the semiconductor layer 2. A guard ring that makes a round of the inner periphery is formed. The 1st convex part 4 has covered the surface of the termination | terminus area | region in which the guard ring is formed. The 1st convex part 4 functions also as an antistatic film.

図2に、半導体装置100の斜視図を示す。図1は図2のI−I断面における断面図を示したものである。参照符号10の内側をゲート配線が伸びている。ゲート配線は絶縁性の保護膜10で被覆されており、保護膜10は第1凸部4と連続している。半導体装置100には、4ブロックのIGBTが配置されている。各ブロック毎に半導体装置が完成しているということができる。
保護膜10と第1凸部4の表面は平坦であり、同一平面内に揃っている。保護膜10と第1凸部4は、4ブロックに分割されたIGBTのそれぞれの外周に沿って外周の内側を一巡している。保護膜10は、各ブロックの外周に沿って外周の内側を一巡する凸部の一部であるということもできる。
第2凸部8が存在しなければ、裏面研磨時に、一巡する凸部4,10で取り囲まれている4つの領域毎に、半導体ウェハが表面側に撓んでしまう。第2凸部8が配置されているために、裏面研磨時に半導体層2が表面側に撓むことを防止している。
なお、参照符号L1は第1凸部4と第2凸部8の間の最大間隔を示し、参照符号L2は第2凸部8と第2凸部8の間の間隔を示している。
FIG. 2 is a perspective view of the semiconductor device 100. FIG. 1 is a cross-sectional view taken along the line II of FIG. A gate wiring extends inside reference numeral 10. The gate wiring is covered with an insulating protective film 10, and the protective film 10 is continuous with the first convex portion 4. In the semiconductor device 100, four blocks of IGBT are arranged. It can be said that the semiconductor device is completed for each block.
The surfaces of the protective film 10 and the first convex portion 4 are flat and are aligned in the same plane. The protective film 10 and the first convex part 4 make a round of the inner periphery along the outer periphery of each of the IGBTs divided into four blocks. It can also be said that the protective film 10 is a part of a convex portion that goes around the inside of the outer periphery along the outer periphery of each block.
If the second convex portion 8 does not exist, the semiconductor wafer bends to the front surface side every four regions surrounded by the convex portions 4 and 10 that make a round during back surface polishing. Since the 2nd convex part 8 is arrange | positioned, it is preventing that the semiconductor layer 2 bends to the surface side at the time of back surface grinding | polishing.
Reference numeral L1 indicates the maximum distance between the first convex part 4 and the second convex part 8, and reference numeral L2 indicates the distance between the second convex part 8 and the second convex part 8.

図3に、本発明の半導体装置100の裏面研磨工程における断面図を示す。図3に示すように、半導体ウェハ50の表面を複数個に分割した各区画内に、半導体装置100が製造される。すなわち、半導体ウェハ50の表面を複数区画に分割した各区画の外周に沿って外周の内側を一巡する第1凸部4が形成される。さらに、半導体ウェハ50の表面の第1凸部4の内側範囲に第2凸部8も形成される。
裏面研磨工程では、複数個の半導体装置100が形成されている半導体ウェハ50を上下反転し、半導体ウェハ50の表面を支持板14の上に固定する。なお、半導体ウェハ50の表面には、図示はしないが、半導体装置100の表面構造を保護するための保護テープが貼り付けられている。次に、支持板14の上に固定した半導体ウェハ50の裏面を砥石12を用いて研磨する。半導体ウェハ50の裏面を砥石12を用いて研磨する際に、半導体ウェハ50には半導体ウェハ50を支持板14に押し付ける力が作用する。
第1凸部4と第2凸部8の間隔L1と、第2凸部8と第2凸部8の間隔L2は、いずれも、砥石12の幅L3以下である。そのため、半導体装置100の表面が凹部となっている領域の裏面を研磨する際にも、半導体装置ウェハ50が表面側に撓むことがない。半導体装置ウェハ50は、均一な厚みに研磨される。
FIG. 3 shows a cross-sectional view of the semiconductor device 100 of the present invention in the back surface polishing step. As shown in FIG. 3, the semiconductor device 100 is manufactured in each section obtained by dividing the surface of the semiconductor wafer 50 into a plurality of parts. That is, the 1st convex part 4 which makes a round of the inner periphery of the outer periphery along the outer periphery of each division which divided | segmented the surface of the semiconductor wafer 50 into several divisions is formed. Further, the second convex portion 8 is also formed in the inner range of the first convex portion 4 on the surface of the semiconductor wafer 50.
In the back surface polishing step, the semiconductor wafer 50 on which the plurality of semiconductor devices 100 are formed is turned upside down, and the surface of the semiconductor wafer 50 is fixed on the support plate 14. Although not shown, a protective tape for protecting the surface structure of the semiconductor device 100 is attached to the surface of the semiconductor wafer 50. Next, the back surface of the semiconductor wafer 50 fixed on the support plate 14 is polished using the grindstone 12. When the back surface of the semiconductor wafer 50 is polished using the grindstone 12, a force that presses the semiconductor wafer 50 against the support plate 14 acts on the semiconductor wafer 50.
The distance L1 between the first convex part 4 and the second convex part 8 and the distance L2 between the second convex part 8 and the second convex part 8 are all equal to or smaller than the width L3 of the grindstone 12. Therefore, even when the back surface of the region where the surface of the semiconductor device 100 is a concave portion is polished, the semiconductor device wafer 50 does not bend to the front surface side. The semiconductor device wafer 50 is polished to a uniform thickness.

図4(1)〜(4)に、半導体装置100を製造する方法の一例を示す。
図4(1)に示すように、半導体ウェハ50の表面を複数個に分割した各区画内に、半導体装置100の表面構造が完成している半導体ウェハ50を用意する。この段階で、各区画内の半導体層2の表面には、エミッタ電極(表面電極)6が形成されている。また、半導体層2の表面の外周に沿って外周の内側を一巡する第1凸部4も形成されている。第1凸部4は、表面が絶縁性であればよく、内部まで絶縁性であってもよいし、内部は導電性であってもよい。第1凸部4は、表面が平坦になるよう形成する。
次に、図4(2)に示すように、第1凸部4の内側範囲に金属製の第2凸部8を形成する。第2凸部8は、第1凸部4の内側範囲に任意の幅及び個数で形成することができる。第2凸部8は、表面が平坦であり、かつ表面が第1凸部4と同一平面内にあるように形成する。
ここで、同一平面内とは、研磨時に第2凸部8が圧縮されて第1凸部4の表面と第2凸部8の表面が同一平面内になることも含まれる。第2凸部8の材料や研磨時に半導体ウェハ50が押される力次第では、研磨時に第2凸部8が圧縮されて表面の高さが低くなる可能性があるためである。そのため、研磨時に第2凸部8が圧縮される分を見込んで、第2凸部8の高さを第1凸部4の高さよりも若干高く形成してもよい。
次に図4(3)に示すように、第1凸部4と第2凸部8を形成した半導体ウェハ50の表面に保護テープ16を貼り付ける。保護テープ16によって、裏面研磨時に傷などがつかないよう表面構造が保護される。
次に図4(4)に示すように、半導体ウェハ50の裏面を研磨して薄板化する。裏面研磨工程は、図3に示した方法で行う。裏面研磨後、半導体装置100の裏面構造を形成する。その後、半導体ウェハ50をダイシングして個々の半導体装置100に切り分け、半導体装置100を製造する。
4 (1) to 4 (4) show an example of a method for manufacturing the semiconductor device 100. FIG.
As shown in FIG. 4A, a semiconductor wafer 50 in which the surface structure of the semiconductor device 100 is completed is prepared in each section obtained by dividing the surface of the semiconductor wafer 50 into a plurality of parts. At this stage, an emitter electrode (surface electrode) 6 is formed on the surface of the semiconductor layer 2 in each section. Moreover, the 1st convex part 4 which goes around the inner periphery of the outer periphery along the outer periphery of the surface of the semiconductor layer 2 is also formed. The 1st convex part 4 should just be the insulating surface, may be insulated to the inside, and the inside may be electroconductive. The 1st convex part 4 is formed so that the surface may become flat.
Next, as shown in FIG. 4 (2), the metal second convex portion 8 is formed in the inner range of the first convex portion 4. The second convex portions 8 can be formed with an arbitrary width and number in the inner range of the first convex portion 4. The second convex portion 8 is formed so that the surface is flat and the surface is in the same plane as the first convex portion 4.
Here, the term “in the same plane” includes that the second convex portion 8 is compressed during polishing and the surface of the first convex portion 4 and the surface of the second convex portion 8 are in the same plane. This is because, depending on the material of the second protrusion 8 and the force with which the semiconductor wafer 50 is pressed during polishing, the second protrusion 8 may be compressed during polishing and the height of the surface may be lowered. Therefore, the height of the second convex portion 8 may be slightly higher than the height of the first convex portion 4 in anticipation of the compression of the second convex portion 8 during polishing.
Next, as shown in FIG. 4 (3), the protective tape 16 is affixed to the surface of the semiconductor wafer 50 on which the first protrusions 4 and the second protrusions 8 are formed. The protective tape 16 protects the surface structure so as not to be damaged when the back surface is polished.
Next, as shown in FIG. 4 (4), the back surface of the semiconductor wafer 50 is polished and thinned. The back surface polishing step is performed by the method shown in FIG. After the back surface polishing, the back surface structure of the semiconductor device 100 is formed. Thereafter, the semiconductor wafer 50 is diced and cut into individual semiconductor devices 100 to manufacture the semiconductor device 100.

(第2実施例)
図5に、本発明の第2実施例である半導体装置200の上視図を示す。また、図6に、図5のVI−VI断面における表面近傍の断面図を示す。
半導体装置200は、第2凸部8がVI−VI断面方向に連続して形成されている。第2凸部8がこのように形成されていると、半導体装置100に比べて凹部の幅が小さくなるため、裏面研磨時の撓み抑制効果が大きい。
なお図5に示すように、半導体装置200の縦幅L5は9.4mm、横幅L7は13mm、凹部の縦幅L4は6.3mm、凹部の横幅L6は1.5mm、第2凸部の横幅L8は1mmとなるよう形成されている。
(Second embodiment)
FIG. 5 shows a top view of the semiconductor device 200 according to the second embodiment of the present invention. FIG. 6 is a cross-sectional view of the vicinity of the surface in the VI-VI cross section of FIG.
In the semiconductor device 200, the second convex portion 8 is formed continuously in the VI-VI cross-sectional direction. When the second convex portion 8 is formed in this manner, the width of the concave portion is smaller than that of the semiconductor device 100, so that the effect of suppressing the bending during back surface polishing is great.
5, the vertical width L5 of the semiconductor device 200 is 9.4 mm, the horizontal width L7 is 13 mm, the vertical width L4 of the concave portion is 6.3 mm, the horizontal width L6 of the concave portion is 1.5 mm, and the horizontal width of the second convex portion. L8 is formed to be 1 mm.

(第3実施例)
図7に、本発明の第3実施例である半導体装置300の上視図を示す。また、図8に、図7のVIII−VIII断面における表面近傍の断面図を示す。
半導体装置300は、第2凸部8がVIII−VIII断面方向に複数個形成されている。第2凸部8がこのように形成されていると、半導体装置100に比べて第2凸部8の表面積が大きくなるため、接触抵抗をさらに下げることができる。また機械的接合強度を向上することもできる。半導体装置300の放熱能力をもさらに向上させることができる。
(Third embodiment)
FIG. 7 shows a top view of a semiconductor device 300 according to the third embodiment of the present invention. FIG. 8 is a cross-sectional view of the vicinity of the surface in the VIII-VIII cross section of FIG.
In the semiconductor device 300, a plurality of second convex portions 8 are formed in the VIII-VIII cross-sectional direction. When the second convex portion 8 is formed in this way, the surface area of the second convex portion 8 is larger than that of the semiconductor device 100, so that the contact resistance can be further reduced. Further, the mechanical bonding strength can be improved. The heat dissipation capability of the semiconductor device 300 can be further improved.

(第4実施例)
図9に、本発明の第4実施例である半導体装置400の上視図を示す。また、図10に、図9のX−X断面における表面近傍の断面図を示す。
半導体装置400は、第2凸部8が、第1凸部4の内側の凹部全体に形成されている。第2凸部8がこのように形成されていると、表面に凹部が存在しなくなるため、裏面研磨時の撓みが生じにくい。裏面研磨後に半導体装置400の厚みが変動することを大きく抑制することができる。
(Fourth embodiment)
FIG. 9 shows a top view of a semiconductor device 400 according to the fourth embodiment of the present invention. FIG. 10 is a cross-sectional view of the vicinity of the surface in the XX cross section of FIG.
In the semiconductor device 400, the second convex portion 8 is formed in the entire concave portion inside the first convex portion 4. When the second convex portion 8 is formed in this way, there is no concave portion on the surface, so that bending during back surface polishing is less likely to occur. Fluctuations in the thickness of the semiconductor device 400 after the back surface polishing can be greatly suppressed.

本発明の半導体装置は、半導体装置の表面に形成されている金属電極膜の少なくとも最表面がアルミニウムで形成されており、第2凸部8もアルミニウムで形成されていることが好ましい。アルミニウムは柔らかい金属であるため、衝撃吸収性が高い。第2凸部8をワイヤボンディング時の緩衝材として利用することもできる。   In the semiconductor device of the present invention, it is preferable that at least the outermost surface of the metal electrode film formed on the surface of the semiconductor device is formed of aluminum, and the second convex portion 8 is also formed of aluminum. Aluminum is a soft metal and has high shock absorption. The 2nd convex part 8 can also be utilized as a buffer material at the time of wire bonding.

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、実施例ではIGBTについて記載したが、他の半導体装置であってもよい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
As mentioned above, although the Example of this invention was described in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
For example, although IGBT was described in the embodiment, other semiconductor devices may be used.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

本発明の第1実施例である半導体装置100の表面近傍の断面図を示す。1 is a cross-sectional view of the vicinity of a surface of a semiconductor device 100 according to a first embodiment of the present invention. 半導体装置100の斜視図を示す。1 is a perspective view of a semiconductor device 100. FIG. 半導体装置100の裏面研磨工程の断面図を示す。FIG. 3 shows a cross-sectional view of a back surface polishing process of the semiconductor device 100. (1)〜(4)は半導体装置100の製造方法を示す。(1) to (4) show a method for manufacturing the semiconductor device 100. 本発明の第2実施例である半導体装置200の上視図を示す。The top view of the semiconductor device 200 which is 2nd Example of this invention is shown. 半導体装置200の表面近傍の断面図を示す。A cross-sectional view of the vicinity of the surface of the semiconductor device 200 is shown. 本発明の第3実施例である半導体装置300の上視図を示す。The top view of the semiconductor device 300 which is 3rd Example of this invention is shown. 半導体装置300の表面近傍の断面図を示す。A cross-sectional view of the vicinity of the surface of the semiconductor device 300 is shown. 本発明の第4実施例である半導体装置400の上視図を示す。The top view of the semiconductor device 400 which is 4th Example of this invention is shown. 半導体装置400の表面近傍の断面図を示す。A cross-sectional view of the vicinity of the surface of the semiconductor device 400 is shown.

符号の説明Explanation of symbols

2:半導体層
4:第1凸部
6:エミッタ電極
8:第2凸部
10:保護膜
12:砥石
14:支持板
16:保護テープ
50:半導体ウェハ
100、200、300、400:半導体装置
L1:半導体装置100の第1凸部と第2凸部の間隔
L2:半導体装置100の第2凸部と第2凸部の間隔
L3:砥石の幅
L4:半導体装置200の縦幅
L5:半導体装置200の横幅
L6:半導体装置200の凹部の縦幅
L7:半導体装置200の凹部の横幅
L8:半導体装置200の第2凸部の横幅
2: Semiconductor layer 4: First convex portion 6: Emitter electrode 8: Second convex portion 10: Protective film 12: Grinding wheel 14: Support plate 16: Protective tape 50: Semiconductor wafers 100, 200, 300, 400: Semiconductor device L1 : Distance L2 between the first and second protrusions of the semiconductor device 100: Distance L3 between the second and second protrusions of the semiconductor device 100: Wheel width L4: Vertical width L5 of the semiconductor device 200: Semiconductor device 200 width L6: vertical width L7 of the concave portion of the semiconductor device 200: horizontal width L8 of the concave portion of the semiconductor device 200: horizontal width of the second convex portion of the semiconductor device 200

Claims (4)

半導体装置の表面の外周に沿って外周の内側を一巡している第1凸部と、
半導体装置の表面の第1凸部の内側範囲に配置されている第2凸部を備えており、
第1凸部と第2凸部は表面が平坦であり、かつ表面が同一平面内にあることを特徴とする半導体装置。
A first convex portion that makes a circuit around the inside of the outer periphery along the outer periphery of the surface of the semiconductor device;
A second convex portion disposed in an inner range of the first convex portion on the surface of the semiconductor device;
The semiconductor device, wherein the first and second protrusions have flat surfaces and the surfaces are in the same plane.
第1凸部が半導体装置の終端領域の表面を覆っている絶縁性物質で形成されており、
半導体装置の表面の第1凸部の内側範囲に表面電極が広がっており、
第2凸部が導電性物質で形成されているとともに、表面電極に導通していることを特徴とする請求項1の半導体装置。
The first protrusion is formed of an insulating material covering the surface of the termination region of the semiconductor device;
The surface electrode extends in the inner area of the first convex portion on the surface of the semiconductor device,
2. The semiconductor device according to claim 1, wherein the second convex portion is formed of a conductive material and is electrically connected to the surface electrode.
請求項1の半導体装置を製造する方法であり、
半導体ウェハの表面を複数区画に分割した各区画の外周に沿って外周の内側を一巡する第1凸部を形成する工程と、
半導体ウェハの表面の第1凸部の内側範囲に第2凸部を形成する工程と、
第1凸部と第2凸部が形成された半導体ウェハの表面に保護テープを貼付ける工程と、
表面に保護テープが貼付けられた半導体ウェハの裏面を研磨する工程を備えており、
第1凸部と第2凸部は表面が平坦であり、かつ表面が同一平面内にあるように形成することを特徴とする半導体装置の製造方法。
A method of manufacturing the semiconductor device according to claim 1,
Forming a first protrusion that circulates around the inside of the outer circumference along the outer circumference of each section obtained by dividing the surface of the semiconductor wafer into a plurality of sections;
Forming a second protrusion in the inner area of the first protrusion on the surface of the semiconductor wafer;
Applying a protective tape to the surface of the semiconductor wafer on which the first and second protrusions are formed;
It comprises a step of polishing the back surface of a semiconductor wafer with a protective tape attached to the surface,
The method of manufacturing a semiconductor device, wherein the first protrusion and the second protrusion are formed so that the surfaces are flat and the surfaces are in the same plane.
第2凸部を形成する工程で、凸部と凸部の間隔が裏面研磨に用いる砥石の幅よりも小さくなる関係で、第2凸部を形成することを特徴とする請求項3の半導体装置の製造方法。   4. The semiconductor device according to claim 3, wherein, in the step of forming the second convex portion, the second convex portion is formed so that the interval between the convex portion and the convex portion is smaller than the width of the grindstone used for back surface polishing. Manufacturing method.
JP2007238002A 2007-09-13 2007-09-13 Semiconductor device, and manufacturing method thereof Pending JP2009071044A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007238002A JP2009071044A (en) 2007-09-13 2007-09-13 Semiconductor device, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007238002A JP2009071044A (en) 2007-09-13 2007-09-13 Semiconductor device, and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2009071044A true JP2009071044A (en) 2009-04-02

Family

ID=40606992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007238002A Pending JP2009071044A (en) 2007-09-13 2007-09-13 Semiconductor device, and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2009071044A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154815A (en) * 2013-02-13 2014-08-25 Denso Corp Semiconductor device manufacturing method
CN109994388A (en) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 A kind of manufacturing method of semiconductor devices, semiconductor devices and electronic device
US10355084B1 (en) 2018-02-27 2019-07-16 Mitsubishi Electric Corporation Semiconductor device, method of manufacturing the same and power conversion device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154815A (en) * 2013-02-13 2014-08-25 Denso Corp Semiconductor device manufacturing method
CN109994388A (en) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 A kind of manufacturing method of semiconductor devices, semiconductor devices and electronic device
US10355084B1 (en) 2018-02-27 2019-07-16 Mitsubishi Electric Corporation Semiconductor device, method of manufacturing the same and power conversion device
CN110197826A (en) * 2018-02-27 2019-09-03 三菱电机株式会社 Semiconductor device and its manufacturing method and power-converting device
CN110197826B (en) * 2018-02-27 2022-11-22 三菱电机株式会社 Semiconductor device, method for manufacturing the same, and power conversion device

Similar Documents

Publication Publication Date Title
EP2243163B1 (en) Igbt and method of producing the same
US7872282B2 (en) Semiconductor device and method of manufacturing same
US8008747B2 (en) High power and high temperature semiconductor power devices protected by non-uniform ballasted sources
JP5895950B2 (en) Manufacturing method of semiconductor device
US9870938B2 (en) Semiconductor element producing method by flattening protective tape
US8999814B2 (en) Semiconductor device fabricating method
JP2019016738A (en) Semiconductor device
US20160268193A1 (en) Semiconductor device
JP2009071044A (en) Semiconductor device, and manufacturing method thereof
JP5811325B2 (en) Semiconductor element and semiconductor device
JP6708257B2 (en) Semiconductor device and manufacturing method thereof
JP5677115B2 (en) Semiconductor device
US20180212028A1 (en) Semiconductor device and method of manufacturing the same
JP2005251905A (en) Semiconductor device
WO2014125565A1 (en) Semiconductor device and manufacturing method for same
JP4994757B2 (en) Semiconductor device manufacturing method, semiconductor wafer, and semiconductor device
CN113571658B (en) Display panel, cutting panel and display device
JP4936670B2 (en) Power semiconductor device
JPWO2012073302A1 (en) Semiconductor device
JP7149907B2 (en) Semiconductor devices and semiconductor elements
JPH0794704A (en) Semiconductor device
JP5601010B2 (en) Semiconductor element
US20180286703A1 (en) Laminated Member
US8987898B2 (en) Semiconductor wafer with reduced thickness variation and method for fabricating same
JP2022146647A (en) Semiconductor device and manufacturing method thereof