JP2009065069A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、半導体集積回路のレイアウト設計技術に関するものであり、特に、スタンダードセルを配置することによって設計された半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit layout design technique, and more particularly, to a semiconductor integrated circuit device designed by arranging standard cells.
従来から、スタンダードセルと呼ばれる回路部品を配置することによって、半導体集積回路のレイアウトを設計することが行われている。例えば、スタンダードセルを横方向に配置してスタンダードセル列を形成し、このスタンダードセル列を複数列、縦方向に並べて回路ブロックを形成する。各スタンダードセルは、PMOSトランジスタとNMOSトランジスタとを有している。Nウェル構造の場合は、PMOSトランジスタがNウェル上に形成され、NMOSトランジスタがP基板上に形成される。ツインウェル構造の場合は、PMOSトランジスタがNウェル上に形成され、NMOSトランジスタがPウェル上に形成される。 Conventionally, a layout of a semiconductor integrated circuit has been designed by arranging circuit parts called standard cells. For example, standard cells are arranged in the horizontal direction to form a standard cell column, and a plurality of standard cell columns are arranged in the vertical direction to form a circuit block. Each standard cell has a PMOS transistor and an NMOS transistor. In the case of the N well structure, the PMOS transistor is formed on the N well and the NMOS transistor is formed on the P substrate. In the case of the twin well structure, the PMOS transistor is formed on the N well and the NMOS transistor is formed on the P well.
また、近年の携帯機器等の要求仕様である低消費電力化を実現するため、トリプルウェル上にスタンダードセルブロックを形成し、電源制御や基板制御技術を適用する構成が取られている。トリプルウェル構造の場合は、PMOSトランジスタがNウェル上に形成され、NMOSトランジスタがPウェル上に形成され、これらNウェルおよびPウェルは、深いNウェルであるトリプルウェル上に形成されている。そして、Pウェルは、このトリプルウェルによってP基板とは分離されている。図21はトリプルウェル構造の概要を示す。
微細化の進展に伴い、ウェル近接効果という現象が起こりやすくなっている。ウェル近接効果とは、ウェルへの不純物注入時に、レジストで反射、散乱した不純物がトランジスタのチャネル領域に注入され、チャネルの不純物濃度が設定値以上になり、トランジスタのしきい値が上昇する、という現象である。 With the progress of miniaturization, a phenomenon called a well proximity effect is likely to occur. The well proximity effect means that when impurities are implanted into the well, the impurities reflected and scattered by the resist are implanted into the channel region of the transistor, the channel impurity concentration exceeds the set value, and the threshold value of the transistor rises. It is a phenomenon.
この反射、散乱による不純物注入量は、トランジスタとウェルとの間隔によって異なり、間隔が狭いほど増える傾向にある。ここでいうトランジスタとウェルとの間隔とは、トランジスタからウェルの端までの距離に相当する。微細化によって、トランジスタとウェルとの間隔のレイアウトルールが狭まるため、ウェル近接効果が副作用として発生しやすくなる。 The amount of impurity implantation due to reflection and scattering varies depending on the distance between the transistor and the well, and tends to increase as the distance decreases. Here, the distance between the transistor and the well corresponds to the distance from the transistor to the end of the well. The miniaturization narrows the layout rule of the distance between the transistor and the well, so that the well proximity effect is likely to occur as a side effect.
通常、電子回路の論理設計段階では、セルが同じであれば特性は同じとして扱われる。ところが、レイアウト上でトランジスタとウェルとの間隔が異なった場合には、ウェル近接効果の影響により、製品上のトランジスタ特性が異なることになる。したがって、設計と製品との間で回路動作のタイミングなどの不一致が発生し、製品不良の原因となる。そして、歩留まりの低下、特性差異を保証するための設計マージンの追加による回路性能低下、ブロック面積の増大により、競争力を落とすことになる。 Normally, in the logic design stage of an electronic circuit, if the cells are the same, the characteristics are treated as the same. However, when the distance between the transistor and the well differs on the layout, the transistor characteristics on the product differ due to the influence of the well proximity effect. Therefore, a mismatch in circuit operation timing and the like occurs between the design and the product, which causes a product failure. Then, the competitiveness is lowered due to a decrease in yield, a decrease in circuit performance due to the addition of a design margin for guaranteeing a characteristic difference, and an increase in block area.
一方、同じセルについてその特性を一致させるためには、トランジスタとウェルとの間隔を、一定にするか、あるいは、反射、散乱した不純物が届かず、ウェル近接効果による影響が無視できる程度まで広げておく必要がある。 On the other hand, in order to match the characteristics of the same cell, the distance between the transistor and the well should be kept constant, or the influence of the well proximity effect can be ignored so that the reflected and scattered impurities do not reach. It is necessary to keep.
ウェル近接効果に起因する特性ばらつきが生じる箇所としては、例えば、スタンダードセル列の端部が挙げられる。すなわち、セル列の中央付近では、両隣にセルが隣接して配置されるためトランジスタとウェルとの間隔は非常に大きくなるのに対し、セル列の端部では、1個のセルに含まれるウェル幅の間隔しかない。このため、特性に差異が生じる。 An example of the location where the characteristic variation due to the well proximity effect occurs is the end of the standard cell row. That is, in the vicinity of the center of the cell column, since the cells are arranged adjacent to each other, the distance between the transistor and the well becomes very large, whereas at the end of the cell column, the well included in one cell There are only width intervals. For this reason, a difference occurs in characteristics.
また、最上列または最下列のスタンダードセル列でも、特性に差異が生じやすい。スタンダードセルを用いて設計した半導体集積回路では、通常、スタンダードセル列は1列おきにフリップされており、上下に並ぶ2列のスタンダードセル列はウェル領域を共有している。すなわち、最上列または最下列以外の場所では、ウェル領域の幅が拡がっている。このため、最上列または最下列のスタンダードセル列では、ウェル幅が他の場所よりも狭くなっている。このため、特性に差異が生じる。 Also, characteristics are likely to be different even in the uppermost row or the lowermost standard cell row. In a semiconductor integrated circuit designed using standard cells, the standard cell columns are usually flipped every other column, and the two standard cell columns arranged vertically share a well region. That is, the width of the well region is widened at a place other than the top row or the bottom row. For this reason, the well width is narrower in other places than in the uppermost row or the lowermost standard cell row. For this reason, a difference occurs in characteristics.
このような問題は、微細化の進展により顕在化してきた課題であり、従来では、ウェル近接効果の影響に配慮した、トランジスタとウェルとの間隔に着目したレイアウト設計上の対策は、何ら行われていなかった。 Such a problem is a problem that has become apparent due to the progress of miniaturization. Conventionally, no measures have been taken in layout design, focusing on the distance between the transistor and the well in consideration of the influence of the well proximity effect. It wasn't.
前記の問題に鑑み、本発明は、ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a semiconductor integrated circuit device capable of suppressing variations in transistor characteristics due to a well proximity effect.
本発明は、半導体集積回路装置として、スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された回路ブロックを備え、前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備え、前記各スタンダードセルは、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有しており、前記各スタンダードセル列は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられており、第1列および第2列のスタンダードセル列がNウェルを共有しているとともに、第2列および第3列のスタンダードセル列がPウェルを共有しており、前記各スタンダードセル列のうち少なくとも1つにおいて、少なくともいずれか一方の端に位置するNMOSトランジスタから、横方向における、Pウェルの当該NMOSトランジスタに近い方の端までの距離が、前記第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅である共有Pウェル幅以上であるものである。 The present invention provides a semiconductor integrated circuit device comprising a circuit block in which standard cell columns in which standard cells are arranged in the horizontal direction are arranged in a plurality of columns in the vertical direction, and each standard cell column extends in the horizontal direction. In addition, each of the standard cells includes a PMOS transistor formed in the N well and an NMOS transistor formed in the P well. In each of the standard cell columns, the positional relationship between the N well and the P well in the vertical direction is replaced every other column, and the standard cell columns of the first column and the second column share the N well, The second and third standard cell columns share a P-well, and at least one of the standard cell columns The distance from the NMOS transistor located at at least one end to the end of the P well in the lateral direction closer to the NMOS transistor is the P cell shared by the second and third standard cell columns. It is equal to or larger than the shared P well width which is the width in the vertical direction of the well.
本発明によると、少なくとも1つのスタンダードセル列において、少なくともいずれか一方の端に位置するNMOSトランジスタから、横方向における、Pウェルの当該NMOSトランジスタに近い方の端までの距離が、第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅である共有Pウェル幅以上になっている。このため、スタンダードセル列の端部のウェル近接効果を抑えることができるため、スタンダードセル列の端でない他の配置箇所のトランジスタとの特性差異の発生を抑えることができる。 According to the present invention, in at least one standard cell column, the distance from the NMOS transistor located at at least one end to the end of the P well closer to the NMOS transistor in the lateral direction is the second column and The width is equal to or larger than the shared P well width which is the width in the vertical direction of the P well shared by the standard cell row of the third row. For this reason, since the well proximity effect at the end of the standard cell column can be suppressed, the occurrence of a characteristic difference from the transistors at other locations other than the end of the standard cell column can be suppressed.
また、本発明は、半導体集積回路装置として、スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置されたスタンダードセルブロックを備え、前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備え、前記各スタンダードセルは、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有しており、前記各スタンダードセル列は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられており、第1列および第2列のスタンダードセル列がNウェルを共有しているとともに、第2列および第3列のスタンダードセル列がPウェルを共有している。その上で、前記第1列のスタンダードセル列におけるPウェルの縦方向における幅が、前記第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅である共有Pウェル幅以上であり、前記各スタンダードセルとして、縦方向におけるPウェルの幅が、前記共有Pウェル幅以上であるものが、配置されている。または、Pウェルを有するダミーセルが横方向に配置されたダミーセル列が、前記第1列のスタンダードセル列のさらに外側に、前記第1列のスタンダードセル列とPウェルを共有するように、配置されており、前記第1列のスタンダードセル列と前記ダミーセル列とに共有されたPウェルの縦方向における幅が、前記第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅である共有Pウェル幅以上である。 Further, the present invention provides a semiconductor integrated circuit device comprising a standard cell block in which standard cell columns in which standard cells are arranged in the horizontal direction are arranged in a plurality of columns and arranged in the vertical direction. The standard cell includes a PMOS transistor formed in the N well and an NMOS transistor formed in the P well. In each standard cell column, the positional relationship between the N well and the P well in the vertical direction is replaced every other column, and the standard cell columns in the first column and the second column share the N well. In addition, the standard cell columns of the second column and the third column share the P well. In addition, the common P well in which the width in the vertical direction of the P well in the standard cell row of the first row is the width in the vertical direction of the P well shared by the standard cell rows of the second row and the third row. Each standard cell is arranged such that the width of the P well in the vertical direction is equal to or greater than the shared P well width. Alternatively, a dummy cell column in which dummy cells having P wells are arranged in the horizontal direction is arranged on the outer side of the standard cell column of the first column so as to share the P well with the standard cell column of the first column. And the vertical width of the P well shared by the standard cell column of the first column and the dummy cell column is the vertical direction of the P well shared by the standard cell column of the second column and the third column. The width is equal to or larger than the shared P-well width.
本発明によると、第1列のスタンダードセル列におけるPウェルの、縦方向における幅が、第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅である共有Pウェル幅以上になっている。このため、第1列のスタンダードセル列のウェル近接効果を、第2列および第3列のスタンダードセル列のウェル近接効果と同等に抑えることができるので、第1列のスタンダードセル列のトランジスタと第2列および第3列のスタンダードセル列のトランジスタとの特性差異の発生を抑えることができる。 According to the present invention, the common P well in which the vertical width of the P well in the first standard cell column is the vertical width of the P well shared by the second and third standard cell columns. It is more than the width. For this reason, the well proximity effect of the standard cell column of the first column can be suppressed to be equivalent to the well proximity effect of the standard cell column of the second column and the third column. It is possible to suppress the occurrence of a characteristic difference from the transistors in the second and third standard cell columns.
以上のように本発明によると、ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることができる。 As described above, according to the present invention, variations in transistor characteristics due to the well proximity effect can be suppressed.
以下、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
なお、本願明細書では、便宜上、スタンダードセル列においてスタンダードセルが配置された方向を横方向と呼び、スタンダードセル列が並んだ方向を縦方向と呼ぶ。 In the present specification, for convenience, the direction in which the standard cells are arranged in the standard cell row is referred to as a horizontal direction, and the direction in which the standard cell rows are arranged is referred to as a vertical direction.
(第1の実施形態)
図1は本発明の第1の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。図1において、11,12,13はスタンダードセル10(矩形で図示)が横方向に配置されたスタンダードセル列である。スタンダードセル列11,12,13,…が縦方向に並べて配置されたことによって、回路ブロックが形成されている。スタンダードセル列11が最下列である。各スタンダードセル列11,12,13は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備えている。また、各スタンダードセル10は、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有している。ただし、NMOSトランジスタ21,22,23といくつかのPMOSトランジスタ以外は図示を省略している。
(First embodiment)
FIG. 1 is a diagram showing a part of the layout of the semiconductor integrated circuit device according to the first embodiment of the present invention. In FIG. 1,
図1の半導体集積回路装置は、PMOSトランジスタがNウェル上に形成され、NMOSトランジスタがPウェル上に形成されており、これらのNウェルとPウェルが深いNウェルであるトリプルウェル上に形成されたトリプルウェル構造である。 In the semiconductor integrated circuit device of FIG. 1, a PMOS transistor is formed on an N well, an NMOS transistor is formed on a P well, and these N well and P well are formed on a triple well which is a deep N well. Triple well structure.
各スタンダードセル列11,12,13は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられている。すなわち、スタンダードセル列12がフリップされている。そして、下からみて、第1列および第2列のスタンダードセル列11,12がNウェルを共有しているとともに、第2列および第3列のスタンダードセル列12,13がPウェルを共有している。
In each of the
また、図1において、NMOSトランジスタ21,22,23は、各スタンダードセル列11,12,13のPウェルにおいて、左端に位置している。そして、D1はNMOSトランジスタ21から、横方向における、PウェルのNMOSトランジスタ21に近い方の端までの距離、D2はNMOSトランジスタ22から、横方向における、PウェルのNMOSトランジスタ22に近い方の端までの距離、D3はNMOSトランジスタ23から、横方向における、PウェルのNMOSトランジスタ23に近い方の端までの距離である。また、W1は第2列および第3列のスタンダードセル列12,13によって共有されたPウェルの縦方向における幅(共有Pウェル幅)である。
In FIG. 1, the
また、図1と対比するために、図22に従来の半導体集積回路装置のレイアウトを示す。 For comparison with FIG. 1, FIG. 22 shows a layout of a conventional semiconductor integrated circuit device.
ここで、図1の半導体集積回路装置では、NMOSトランジスタ21,22,23からPウェルの端までの距離D1,D2,D3が、図22に示す従来のレイアウトと比べて、拡げられている。そして、この距離D1,D2,D3は、第2列および第3列のスタンダードセル列12,13によって共有されたPウェルの縦方向における幅W1以上になっている。
Here, in the semiconductor integrated circuit device of FIG. 1, the distances D1, D2, D3 from the
これにより、スタンダードセル列11,12,13の端部のウェル近接効果を抑えることができ、NMOSトランジスタ21,22,23について、不純物がレジストで反射、散乱しトランジスタのチャネル領域に注入される量を十分に少なくすることができる。したがって、各スタンダードセル列11,12,13において、最も端に位置するNMOSトランジスタ21,22,23の特性とそれ以外に位置するNMOSトランジスタの特性との差異を無くすことができる。ひいては、設計段階と実際の回路動作の差異をなくすことができる。
This can suppress the well proximity effect at the ends of the
なお、図1では、各スタンダードセル列の左端に位置するNMOSトランジスタについて、Pウェルの端までの距離を拡げているが、右端に位置するNMOSトランジスタについて、Pウェルの端までの距離を拡げてもよいし、左右両方の端に位置するNMOSトランジスタについて、Pウェルの端までの距離を拡げてもかまわない。 In FIG. 1, the distance to the end of the P well is increased for the NMOS transistor located at the left end of each standard cell column, but the distance to the end of the P well is increased for the NMOS transistor located at the right end. Alternatively, for the NMOS transistors located at both the left and right ends, the distance to the end of the P well may be increased.
また、図1では、端に位置するNMOSトランジスタからPウェルの端までの距離を拡げることを、各スタンダードセル列において行っているが、少なくとも1つのスタンダードセル列において拡げられていれば、本発明に含まれる。 Further, in FIG. 1, the distance from the NMOS transistor located at the end to the end of the P-well is increased in each standard cell row. However, if the distance is extended in at least one standard cell row, the present invention include.
図2は図1のレイアウトを実現するためのスタンダードセルのレイアウトパターンの一例を示す図である。図2のスタンダードセルは、図23に示すような従来のスタンダードセルに比べて、横方向の幅が広げられている。図2において、A1,A2は横方向におけるNMOSトランジスタからPウェルの端までの距離である。そして、
A1,A2 ≧ W1
となるように、レイアウトが形成されている。
FIG. 2 is a diagram showing an example of a standard cell layout pattern for realizing the layout of FIG. The standard cell shown in FIG. 2 has a wider width in the horizontal direction than the conventional standard cell shown in FIG. In FIG. 2, A1 and A2 are distances from the NMOS transistor to the end of the P-well in the horizontal direction. And
A1, A2 ≧ W1
A layout is formed so that
図2のような幅広のレイアウトを有するスタンダードセルを用いて各スタンダードセル列を構成することによって、図1のように、端に位置するNMOSトランジスタからPウェルの端までの距離が広がったレイアウトを容易に実現することができる。なお、隣接するスタンダードセル同士は、トランジスタが形成されていない範囲のNウェルおよびPウェルの領域を、互いに重ね合わせるものとする。 By configuring each standard cell column using standard cells having a wide layout as shown in FIG. 2, a layout in which the distance from the NMOS transistor located at the end to the end of the P well is increased as shown in FIG. It can be easily realized. In the adjacent standard cells, the N well region and the P well region in which no transistor is formed are overlapped with each other.
また、図3に示すように、NMOSトランジスタ21,22,23を有するスタンダードセルのさらに外側に、Pウェルを有するダミーセル31,32,33を配置することによっても、図1のようなレイアウトを実現することができる。各ダミーセル31,32,33におけるPウェルの横方向の幅は、距離D1,D2,D3が幅W1以上になるように、十分広く設定する。
Further, as shown in FIG. 3, the layout as shown in FIG. 1 is also realized by arranging
なお、図3では、各スタンダードセル列に1個ずつダミーセルを配置しているが、複数個のダミーセルを連結して配置してもかまわない。すなわち、距離D1,D2,D3が幅W1以上になればよく、配置するダミーセルの個数に制限はない。 In FIG. 3, one dummy cell is arranged in each standard cell row, but a plurality of dummy cells may be connected and arranged. That is, the distances D1, D2, and D3 need only be equal to or greater than the width W1, and the number of dummy cells to be arranged is not limited.
図4〜図8はダミーセルの他の構成例である。図4のダミーセルは、他のスタンダードセルと入出力を共有しないスタンダードセルであり、34PはPMOSトランジスタ、34NはNMOSトランジスタである。図4のようなダミーセルを用いることによって、このダミーセルを、回路不具合がある場合や回路改善を要する場合の予備回路として活用できる。したがって、開発効率の向上を図ることができる。 4 to 8 show other configuration examples of the dummy cell. The dummy cell of FIG. 4 is a standard cell that does not share input / output with other standard cells, 34P is a PMOS transistor, and 34N is an NMOS transistor. By using a dummy cell as shown in FIG. 4, this dummy cell can be utilized as a spare circuit when there is a circuit failure or when circuit improvement is required. Therefore, the development efficiency can be improved.
図5のダミーセルは、電源間容量素子35a,35bを含む。図5のようなダミーセルを用いることによって、電源間容量の拡充が図れるため、回路動作の電源ノイズ耐性を向上させることができる。
The dummy cell in FIG. 5 includes inter-power source
図6のダミーセルは、ダイオード素子36a,36bを含む。図6のようなダミーセルを用いることによって、微細プロセス工程段階での電荷蓄積によるゲート酸化膜破壊、いわゆるアンテナ効果に対する対策を図ることができる。
The dummy cell in FIG. 6 includes
図7のダミーセルは、他の素子に接続されないダミーゲート37を含む。図7のようなダミーセルを用いることによって、スタンダードセル列の最も端に位置するトランジスタゲート配線の加工均一性向上や、ゲート配線プロセス工程における平坦化向上を図ることができる。
The dummy cell in FIG. 7 includes a
図8のダミーセルは、他の素子に接続されないダミー配線38を含む。図8のようなダミーセルを用いることによって、配線パターンの面積率を調整することができ、配線プロセスにおける平坦化向上を図ることができる。
The dummy cell in FIG. 8 includes a
(第2の実施形態)
図9は本発明の第2の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。図9に示す半導体集積回路装置は、図1とほぼ同様の構成になっており、共通の構成要素には同一の符号を付している。W2は第1列のスタンダードセル列11におけるPウェルの縦方向における幅である。
(Second Embodiment)
FIG. 9 is a diagram showing a part of the layout of the semiconductor integrated circuit device according to the second embodiment of the present invention. The semiconductor integrated circuit device shown in FIG. 9 has substantially the same configuration as that in FIG. W2 is the width in the vertical direction of the P well in the
ここで、図9の半導体集積回路装置では、第1列のスタンダードセル列11におけるPウェルの縦方向における幅W2が、図22に示す従来のレイアウトと比べて、拡げられている。そして、この幅W2が、第2列および第3列のスタンダードセル列12,13によって共有されたPウェルの縦方向における幅(共有Pウェル幅)W1以上になっている。これにより、第1列のスタンダードセル列11における、NMOSトランジスタ(例えばNMOSトランジスタ21)から縦方向におけるPウェルの遠い方の端までの距離D4が、第2列および第3列のスタンダードセル列12,13における、NMOSトランジスタ(例えばNMOSトランジスタ22,23)から縦方向におけるPウェルの遠い方の端までの距離D5,D6と、同等以上になる。
Here, in the semiconductor integrated circuit device of FIG. 9, the width W2 in the vertical direction of the P well in the
このような構成により、第1列のスタンダードセル列11のウェル近接効果を、第2列および第3列のスタンダードセル列12,13のウェル近接効果と同等に抑えることができる。
With such a configuration, the well proximity effect of the
すなわち、距離D4が距離D5,D6と同等である場合は、不純物がレジストで反射、散乱しトランジスタのチャネル領域に注入される量が、第1列のスタンダードセル列11のNMOSトランジスタと第2列および第3列のスタンダードセル列12,13のNMOSトランジスタとでほぼ同等となる。このため、特性の差異がなくなり、ひいては、設計段階と実際の回路動作に差異がなくすことができる。
That is, when the distance D4 is equal to the distances D5 and D6, the amount of impurities reflected and scattered by the resist and injected into the channel region of the transistor is the amount of the NMOS transistor and the second column in the
また、距離D4が距離D5,D6よりも大きい場合は、不純物がレジストで反射、散乱しトランジスタのチャネル領域に注入される量が、第1列のスタンダードセル列11のNMOSトランジスタの方が第2列および第3列のスタンダードセル列12,13のNMOSトランジスタより少なくなる。このため、第1列のスタンダードセル列11のNMOSトランジスタのしきい値が下がるという差異が発生する。ところが、この場合には、第1列に配置されているセルを高速な回路動作が要求される回路に多用することによって、高速な回路が実現できるという効果が得られる。
When the distance D4 is larger than the distances D5 and D6, the amount of impurities reflected and scattered by the resist and injected into the channel region of the transistor is the second in the NMOS transistor of the
なお、ここでは最下列のスタンダードセル列におけるPウェルの幅を拡げるものとしたが、同様に、最上列のスタンダードセル列におけるPウェルの幅を拡げるようにした場合も、本実施形態と同様の効果が得られる。 Here, the width of the P well in the lowermost standard cell column is expanded. Similarly, when the width of the P well in the uppermost standard cell column is expanded, the same as in the present embodiment. An effect is obtained.
図10は図9のレイアウトを実現するためのスタンダードセルのレイアウトパターンの一例を示す図である。図10のスタンダードセルは、図23に示すような従来のスタンダードセルに比べて、Pウェルの縦方向の幅が拡げられている。図10において、B2はPウェルの縦方向の幅である。そして、
B2 = W1
となるように、レイアウトが形成されている。すなわち、Pウェルの縦方向の幅B2は、図9における共有Pウェル幅W1と同等に設定されている。
FIG. 10 is a diagram showing an example of a standard cell layout pattern for realizing the layout of FIG. The standard cell of FIG. 10 has a wider P well width in the vertical direction than the conventional standard cell as shown in FIG. In FIG. 10, B2 is the vertical width of the P well. And
B2 = W1
A layout is formed so that That is, the vertical width B2 of the P well is set equal to the shared P well width W1 in FIG.
図10のようなPウェルが縦に拡がったレイアウトを有するスタンダードセルを用いて各スタンダードセル列を構成することによって、図9のように、最下列のスタンダードセル列におけるPウェルの縦方向の幅が拡がったレイアウトを容易に実現することができる。なお、上下2列のスタンダードセル列でPウェルを共有する場合には、トランジスタが形成されていない範囲のPウェルの領域を、互いに重ね合わせるものとする。 By configuring each standard cell column using standard cells having a layout in which the P wells are vertically expanded as shown in FIG. 10, the vertical width of the P well in the bottom standard cell column as shown in FIG. It is possible to easily realize a layout with a widening. When the P well is shared by the two upper and lower standard cell rows, the P well regions in the range where the transistors are not formed are overlapped with each other.
また、図9のようなレイアウトは、図11に示すように、ダミーセル列を配置することによっても実現することができる。図11では、Pウェルを有するダミーセル40が横方向に配置されたダミーセル列41が、第1列のスタンダードセル列11のさらに下すなわち外側に、第1列のスタンダードセル列11とPウェルを共有するように、配置されている。
The layout as shown in FIG. 9 can also be realized by arranging dummy cell columns as shown in FIG. In FIG. 11, a
また、図11のダミーセル40に代えて、上述した図4〜図8に示すような構成のダミーセルを用いてもかまわない。この場合、上述したのと同様の効果が得られる。
Further, in place of the
なお、図11では、ダミーセル40として、NウェルとPウェルの両方を有するものを用いたが、この代わりに、Nウェルを有さず、Pウェルのみを有するダミーセルを用いてもかまわない。この場合、ダミーセル列の追加によるレイアウト面積の増加が抑えられる。
In FIG. 11, a
図12〜図15はPウェルのみを有するダミーセルの他の構成例である。図12のダミーセルは、電源間容量素子42を含む。図12のようなダミーセルを用いることによって、電源間容量の拡充が図れるため、回路動作の電源ノイズ耐性を向上させることができる。
12 to 15 show other configuration examples of the dummy cell having only the P well. The dummy cell in FIG. 12 includes an inter-power source
図13のダミーセルは、ダイオード素子43を含む。図13のようなダミーセルを用いることによって、微細プロセス工程段階での電荷蓄積によるゲート酸化膜破壊、いわゆるアンテナ効果に対する対策を図ることができる。
The dummy cell in FIG. 13 includes a
図14のダミーセルは、他の素子に接続されないダミーゲート44を含む。図14のようなダミーセルを用いることによって、スタンダードセル列の最も端に位置するトランジスタゲート配線の加工均一性向上や、ゲート配線プロセス工程における平坦化向上を図ることができる。
The dummy cell in FIG. 14 includes a
図15のダミーセルは、他の素子に接続されないダミー配線45を含む。図15のようなダミーセルを用いることによって、配線パターンの面積率を調整することができ、配線プロセスにおける平坦化向上を図ることができる。
The dummy cell of FIG. 15 includes a
(第3の実施形態)
本発明の第3の実施形態は、上述の第1および第2の実施形態を組み合わせたものである。図16は本発明の第3の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。図16に示す半導体集積回路装置は、図1および図9とほぼ同様の構成になっており、共通の構成要素には同一の符号を付している。
(Third embodiment)
The third embodiment of the present invention is a combination of the first and second embodiments described above. FIG. 16 is a diagram showing a part of the layout of the semiconductor integrated circuit device according to the third embodiment of the present invention. The semiconductor integrated circuit device shown in FIG. 16 has substantially the same configuration as that in FIGS. 1 and 9, and common constituent elements are denoted by the same reference numerals.
図16の半導体集積回路装置では、図1の半導体集積回路装置と同様に、NMOSトランジスタ21,22,23からPウェルの端までの距離D1,D2,D3が拡げられており、第2列および第3列のスタンダードセル列12,13によって共有されたPウェルの縦方向における幅W1以上になっている。また、図9の半導体集積回路装置と同様に、第1列のスタンダードセル列11におけるPウェルの縦方向における幅W2が拡げられており、第2列および第3列のスタンダードセル列12,13によって共有されたPウェルの縦方向における幅W1以上になっている。
In the semiconductor integrated circuit device of FIG. 16, as in the semiconductor integrated circuit device of FIG. 1, the distances D1, D2, D3 from the
本実施形態によると、第1の実施形態によって得られる作用効果と、第2の実施形態によって得られる作用効果とが、ともに得られる。 According to the present embodiment, the operational effects obtained by the first embodiment and the operational effects obtained by the second embodiment are both obtained.
また、図16のようなレイアウトは、図17に示すようにダミーセルを配置することによって実現することができる。図17では、NMOSトランジスタ21,22,23を有するスタンダードセルのさらに外側に、Pウェルを有するダミーセル51,52,53が配置されている。また、Pウェルを有するダミーセル54が横方向に配置されたダミーセル列55が、第1列のスタンダードセル列11のさらに下に、Pウェルを共有するように配置されている。
Also, the layout as shown in FIG. 16 can be realized by arranging dummy cells as shown in FIG. In FIG. 17,
(第4の実施形態)
図18は本発明の第4の実施形態に係る半導体集積回路装置のイメージ図である。図18の半導体集積回路装置は、スタンダードセル100が横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された、第1および第2の回路ブロック101,102(ブロックPおよびブロックQ)を備えている。ただし、スタンダードセルの縦方向における高さは、第2の回路ブロック102の方が第1の回路ブロック101よりも高くなっている。
(Fourth embodiment)
FIG. 18 is an image diagram of a semiconductor integrated circuit device according to the fourth embodiment of the present invention. In the semiconductor integrated circuit device of FIG. 18, the first and second circuit blocks 101 and 102 (blocks P and Block Q). However, the height of the standard cell in the vertical direction is higher in the
図19(a),(b)はそれぞれ、図18における第1および第2の回路ブロック101,102の詳細レイアウトを示す図である。図19(a),(b)に示すように、第1および第2の回路ブロック101,102はともに、図16の半導体集積回路装置とほぼ同様の構成になっている。 FIGS. 19A and 19B are diagrams showing detailed layouts of the first and second circuit blocks 101 and 102 in FIG. 18, respectively. As shown in FIGS. 19A and 19B, both the first and second circuit blocks 101 and 102 have substantially the same configuration as the semiconductor integrated circuit device of FIG.
図19(a)において、61,62,63はスタンダードセル(矩形で図示)が横方向に配置されたスタンダードセル列、71,72,73は各スタンダードセル列61,62,63のPウェルにおいて左端に配置されたNMOSトランジスタである。そして、E1はNMOSトランジスタ71から、横方向における、Pウェルの近い方の端までの距離、E2はNMOSトランジスタ72から、横方向における、Pウェルの近い方の端までの距離、E3はNMOSトランジスタ73から、横方向における、Pウェルの近い方の端までの距離である。また、X1は第2列および第3列のスタンダードセル列62,63によって共有されたPウェルの縦方向における幅、X2は第1列のスタンダードセル列61におけるPウェルの縦方向における幅である。
In FIG. 19A, 61, 62, 63 are standard cell rows in which standard cells (shown by rectangles) are arranged in the horizontal direction, and 71, 72, 73 are P wells of the
また図19(b)において、64,65,66はスタンダードセル(矩形で図示)が横方向に配置されたスタンダードセル列、74,75,76は各スタンダードセル列64,65,66のPウェルにおいて左端に配置されたNMOSトランジスタである。そして、E4はNMOSトランジスタ74から、横方向における、Pウェルの近い方の端までの距離、E5はNMOSトランジスタ75から、横方向における、Pウェルの近い方の端までの距離、E6はNMOSトランジスタ76から、横方向における、Pウェルの近い方の端までの距離である。また、X3は第2列および第3列のスタンダードセル列65,66によって共有されたPウェルの縦方向における幅、X4は第1列のスタンダードセル列64におけるPウェルの縦方向における幅である。
In FIG. 19B, 64, 65 and 66 are standard cell rows in which standard cells (shown by rectangles) are arranged in the horizontal direction, and 74, 75 and 76 are P wells of the respective
ここで、図19(a)に示すように、第1の回路ブロック101において、第1列のスタンダードセル列61におけるPウェルの縦方向における幅X2が、第2列および第3列のスタンダードセル列62,63によって共有されたPウェルの縦方向における幅X1以上になっている。また、図19(b)に示すように、第2の回路ブロック102において、第1列のスタンダードセル列64におけるPウェルの縦方向における幅X4が、第2列および第3列のスタンダードセル列65,66によって共有されたPウェルの縦方向における幅X3以上になっている。
Here, as shown in FIG. 19A, in the
このような構成によって、第1および第2の回路ブロック101,102において、第2の実施形態と同様の作用効果が得られる。すなわち、第1の回路ブロック101において、第1列のスタンダードセル列61におけるNMOSトランジスタについて、第2列および第3列のスタンダードセル列62,63におけるNMOSトランジスタと比べて、その特性に差異や劣化が生じない。また、第2の回路ブロック102において、第1列のスタンダードセル列64におけるNMOSトランジスタについて、第2列および第3列のスタンダードセル列65,66におけるNMOSトランジスタと比べて、その特性に差異や劣化が生じない。
With such a configuration, the same effects as those of the second embodiment can be obtained in the first and second circuit blocks 101 and 102. That is, in the
また、図19(a)に示すように、第1の回路ブロック101において、NMOSトランジスタ71,72,73からPウェルの端までの距離E1,E1,E3が、拡げられている。そして、この距離E1,E2,E3は、第2列および第3列のスタンダードセル列62,63によって共有されたPウェルの縦方向における幅X1以上になっている。これによって、第1の実施形態と同様の作用効果が得られる。
Further, as shown in FIG. 19A, in the
また、図19(b)に示すように、第2の回路ブロック102において、NMOSトランジスタ74,75,76からPウェルの端までの距離E4,E5,E6が、拡げられている。ただしこの場合、距離E4,E5,E6は、第1の回路ブロック101における、第2列および第3列のスタンダードセル列62,63によって共有されたPウェルの縦方向における幅X1以上になっていればよい。これによって、第1の実施形態と同様の作用効果が得られる。
Further, as shown in FIG. 19B, in the
すなわち、セル高さが異なる複数の回路ブロックを有する半導体集積回路装置では、セル高さの低い方の回路ブロックにおける、共有されたPウェルの幅を基準にして、Pウェルを横方向に拡げる幅を設定すればよい。 In other words, in a semiconductor integrated circuit device having a plurality of circuit blocks with different cell heights, the width of the P wells that expands in the horizontal direction with reference to the width of the shared P wells in the circuit block with the lower cell height. Should be set.
なお、図19では、各スタンダードセル列の左端に位置するNMOSトランジスタについて、Pウェルの端までの距離を拡げているが、右端に位置するNMOSトランジスタについて、Pウェルの端までの距離を拡げてもよいし、左右両方の端に位置するNMOSトランジスタについて、Pウェルの端までの距離を拡げてもかまわない。 In FIG. 19, the distance to the end of the P well is increased for the NMOS transistor located at the left end of each standard cell column, but the distance to the end of the P well is increased for the NMOS transistor located at the right end. Alternatively, for the NMOS transistors located at both the left and right ends, the distance to the end of the P well may be increased.
また、図19では、端に位置するNMOSトランジスタからPウェルの端までの距離を拡げることを、各スタンダードセル列において行っているが、少なくとも1つのスタンダードセル列において拡げていれば、本発明に含まれる。 In FIG. 19, the distance from the NMOS transistor located at the end to the end of the P-well is increased in each standard cell column. However, if the distance is expanded in at least one standard cell column, the present invention is applied. included.
(第5の実施形態)
図20は本発明の第5の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。図20において、81,82,83はスタンダードセル80(矩形で図示)が横方向に配置されたスタンダードセル列である。スタンダードセル列81,82,83,…が縦方向に並べて配置されたことによって、回路ブロックが形成されている。スタンダードセル列81が最上列である。各スタンダードセル列81,82,83は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備えている。また、各スタンダードセル80は、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有している。ただし、PMOSトランジスタ85,86,87およびいくつかのNMOSトランジスタ以外は図示を省略している。
(Fifth embodiment)
FIG. 20 is a diagram showing a part of the layout of the semiconductor integrated circuit device according to the fifth embodiment of the present invention. In FIG. 20,
図20の半導体集積回路装置は、PMOSトランジスタがNウェル上に形成され、NMOSトランジスタがPウェル上に形成されており、これらのNウェルとPウェルが深いNウェルであるトリプルウェル上に形成されたトリプルウェル構造である。 In the semiconductor integrated circuit device of FIG. 20, a PMOS transistor is formed on an N well, an NMOS transistor is formed on a P well, and these N well and P well are formed on a triple well which is a deep N well. Triple well structure.
各スタンダードセル列81,82,83は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられている。すなわち、スタンダードセル列82がフリップされている。そして、上からみて、第1列および第2列のスタンダードセル列81,82がPウェルを共有しているとともに、第2列および第3列のスタンダードセル列82,83がNウェルを共有している。
In each
また、84は第1列のスタンダードセル列81におけるNウェルの外側に形成されたトリプルウェルのNウェルである。そして、W3は第2列および第3列のスタンダードセル列82,83によって共有されたNウェルの縦方向における幅、W4は第1列のスタンダードセル列81におけるNウェルとNウェル84とを合わせたNウェルの縦方向における幅である。
図20では、第1列のスタンダードセル列81におけるNウェルとNウェル84とを合わせたNウェルの縦方向の幅W4が、第2列および第3列のスタンダードセル列82,83によって共有されたNウェルの縦方向における幅W3以上になるように、トリプルウェルのNウェル84が配置されている。これにより、第1列のスタンダードセル列81における、PMOSトランジスタ(例えばPMOSトランジスタ85)から縦方向におけるNウェルの遠い方の端までの距離D7が、第2列および第3列のスタンダードセル列82,83における、PMOSトランジスタ(例えばPMOSトランジスタ86,87)から縦方向におけるNウェルの遠い方の端までの距離D8,D9と、同等以上になる。したがって、第1列のスタンダードセル列81におけるPMOSトランジスタについて、第2列および第3列のスタンダードセル列82,83におけるPMOSトランジスタと比べて、その特性に差異や劣化が生じない。
In FIG. 20, the vertical width W4 of the N well, which is the combination of the N well and the N well 84 in the standard cell column 81 of the first column, is shared by the
なお、ここでは最上列のスタンダードセル列におけるNウェルの幅を拡げるものとしたが、同様に、最下列のスタンダードセル列におけるNウェルの幅を拡げるようにした場合も、本実施形態と同様の効果が得られる。 Here, the width of the N well in the uppermost standard cell column is expanded. Similarly, when the width of the N well in the lowermost standard cell column is expanded, the same as in the present embodiment. An effect is obtained.
また、図20では、Pウェルについても、上述の実施形態で示したように横方向および縦方向に拡大されているが、Pウェルが拡大されていなくても、本実施形態と同様の効果が得られる。 In FIG. 20, the P well is also expanded in the horizontal direction and the vertical direction as shown in the above-described embodiment. However, even if the P well is not expanded, the same effect as in this embodiment can be obtained. can get.
本発明では、ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることができるので、例えば、半導体集積回路装置について、歩留り向上、回路性能向上、省ブロック面積を実現する技術として有用である。 In the present invention, variations in transistor characteristics due to the well proximity effect can be suppressed. Therefore, for example, the present invention is useful as a technique for improving yield, improving circuit performance, and reducing block area in a semiconductor integrated circuit device.
10 スタンダードセル
11,12,13 スタンダードセル列
21,22,23 NMOSトランジスタ
31,32,33 ダミーセル
35a,35b 電源間容量素子
36a,36b ダイオード素子
37 ダミーゲート
38 ダミー配線
40 ダミーセル
41 ダミーセル列
42 電源間容量素子
43 ダイオード素子
44 ダミーゲート
45 ダミー配線
51,52,53 ダミーセル
54 ダミーセル
55 ダミーセル列
61,62,63,64,65,66 スタンダードセル列
71,72,73,74,75,76 NMOSトランジスタ
80 スタンダードセル
81,82,83 スタンダードセル列
84 トリプルウェルのNウェル
85,86,87 PMOSトランジスタ
101 第1の回路ブロック
102 第2の回路ブロック
10
Claims (14)
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備え、
前記各スタンダードセルは、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有しており、
前記各スタンダードセル列は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられており、第1列および第2列のスタンダードセル列がNウェルを共有しているとともに、第2列および第3列のスタンダードセル列がPウェルを共有しており、
前記各スタンダードセル列のうち少なくとも1つにおいて、
少なくともいずれか一方の端に位置するNMOSトランジスタから、横方向における、Pウェルの当該NMOSトランジスタに近い方の端までの距離が、前記第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅である共有Pウェル幅以上である
ことを特徴とする半導体集積回路装置。 A standard cell row in which standard cells are arranged in the horizontal direction includes a plurality of rows and circuit blocks arranged in the vertical direction.
Each standard cell row includes an N well and a P well extending in the horizontal direction and arranged adjacent to each other in the vertical direction,
Each standard cell has a PMOS transistor formed in an N well and an NMOS transistor formed in a P well,
In each of the standard cell columns, the positional relationship between the N well and the P well in the vertical direction is exchanged every other column, and the standard cell columns of the first column and the second column share the N well, and 2 and 3 standard cell columns share a P-well,
In at least one of the standard cell columns,
The distance from the NMOS transistor located at at least one end to the end of the P well in the lateral direction closer to the NMOS transistor is the P cell shared by the second and third standard cell columns. A semiconductor integrated circuit device having a width equal to or greater than a common P-well width which is a width in a vertical direction of the well.
前記各スタンダードセル列が備えたNウェルおよびPウェルは、Nウェルであるトリプルウェル上に形成されている
ことを特徴とする半導体集積回路装置。 In claim 1,
An N well and a P well provided in each standard cell row are formed on a triple well which is an N well.
前記少なくとも1つのスタンダードセル列において、前記スタンダードセルとして、横方向におけるNMOSトランジスタからPウェルの端までの距離が、前記共有Pウェル幅以上であるものが、配置されている
ことを特徴とする半導体集積回路装置。 In claim 1,
In the at least one standard cell row, a semiconductor in which the distance from the NMOS transistor in the lateral direction to the end of the P well is equal to or larger than the shared P well width is arranged as the standard cell. Integrated circuit device.
前記少なくとも1つのスタンダードセル列において、前記PMOSトランジスタを有するスタンダードセルのさらに外側に、Pウェルを有するダミーセルが配置されている
ことを特徴とする半導体集積回路装置。 In claim 1,
2. A semiconductor integrated circuit device according to claim 1, wherein a dummy cell having a P-well is disposed further outside the standard cell having the PMOS transistor in the at least one standard cell column.
前記ダミーセルは、他のスタンダードセルと入出力を共有しないスタンダードセルである
ことを特徴とする半導体集積回路装置。 In claim 4,
The semiconductor integrated circuit device, wherein the dummy cell is a standard cell that does not share input / output with other standard cells.
前記ダミーセルは、電源間容量素子、ダイオード素子、他の素子に接続されないダミーゲート、または、他の素子に接続されないダミー配線を含む
ことを特徴とする半導体集積回路装置。 In claim 4,
The dummy cell includes a power source capacitance element, a diode element, a dummy gate not connected to another element, or a dummy wiring not connected to another element.
前記第1列のスタンダードセル列におけるPウェルの縦方向における幅が、前記共有Pウェル幅以上である
ことを特徴とする半導体集積回路装置。 In claim 1,
A semiconductor integrated circuit device, wherein a width of a P well in a vertical direction in the standard cell row of the first row is equal to or larger than the shared P well width.
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備え、
前記各スタンダードセルは、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有しており、
前記第1および第2の回路ブロックにおいて、それぞれ、前記各スタンダードセル列は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられており、第1列および第2列のスタンダードセル列がNウェルを共有しているとともに、第2列および第3列のスタンダードセル列がPウェルを共有しており、
前記第2の回路ブロックにおけるスタンダードセルの縦方向における高さは、前記第1の回路ブロックにおけるスタンダードセルの縦方向における高さよりも高く、
前記第2の回路ブロックにおける、各スタンダードセル列のうち少なくとも1つにおいて、
少なくともいずれか一方の端に位置するNMOSトランジスタから、横方向における、Pウェルの当該NMOSトランジスタに近い方の端までの距離が、前記第1の回路ブロックにおける前記第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅以上である
ことを特徴とする半導体集積回路装置。 A standard cell column in which standard cells are arranged in a horizontal direction includes a plurality of columns and first and second circuit blocks arranged in a vertical direction,
Each standard cell row includes an N well and a P well extending in the horizontal direction and arranged adjacent to each other in the vertical direction,
Each standard cell has a PMOS transistor formed in an N well and an NMOS transistor formed in a P well,
In each of the first and second circuit blocks, in each of the standard cell columns, the positional relationship between the N well and the P well in the vertical direction is changed every other column, and the standard of the first column and the second column is respectively replaced. The cell columns share the N well, and the second and third standard cell columns share the P well,
The vertical height of the standard cell in the second circuit block is higher than the vertical height of the standard cell in the first circuit block,
In at least one of the standard cell columns in the second circuit block,
The distance from the NMOS transistor located at at least one end to the end of the P-well in the lateral direction closer to the NMOS transistor is the standard of the second and third columns in the first circuit block. A semiconductor integrated circuit device having a width equal to or greater than a width in a vertical direction of a P well shared by cell columns.
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備え、
前記各スタンダードセルは、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有しており、
前記各スタンダードセル列は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられており、第1列および第2列のスタンダードセル列がNウェルを共有しているとともに、第2列および第3列のスタンダードセル列がPウェルを共有しており、
前記第1列のスタンダードセル列におけるPウェルの、縦方向における幅が、前記第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅である共有Pウェル幅以上であり、
前記各スタンダードセルとして、縦方向におけるPウェルの幅が、前記共有Pウェル幅以上であるものが、配置されている
ことを特徴とする半導体集積回路装置。 A standard cell row in which standard cells are arranged in the horizontal direction includes a plurality of rows and circuit blocks arranged in the vertical direction.
Each standard cell row includes an N well and a P well extending in the horizontal direction and arranged adjacent to each other in the vertical direction,
Each standard cell has a PMOS transistor formed in an N well and an NMOS transistor formed in a P well,
In each of the standard cell columns, the positional relationship between the N well and the P well in the vertical direction is exchanged every other column, and the standard cell columns of the first column and the second column share the N well, and 2 and 3 standard cell columns share a P-well,
The width in the vertical direction of the P well in the standard cell row of the first row is equal to or greater than the shared P well width which is the width in the vertical direction of the P well shared by the standard cell rows in the second row and the third row. Yes,
A semiconductor integrated circuit device, wherein each standard cell has a P-well width in the vertical direction equal to or greater than the shared P-well width.
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備え、
前記各スタンダードセルは、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有しており、
前記各スタンダードセル列は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられており、第1列および第2列のスタンダードセル列がNウェルを共有しているとともに、第2列および第3列のスタンダードセル列がPウェルを共有しており、
Pウェルを有するダミーセルが横方向に配置されたダミーセル列が、前記第1列のスタンダードセル列のさらに外側に、前記第1列のスタンダードセル列とPウェルを共有するように、配置されており、
前記第1列のスタンダードセル列と前記ダミーセル列とに共有されたPウェルの縦方向における幅が、前記第2列および第3列のスタンダードセル列に共有されたPウェルの縦方向における幅である共有Pウェル幅以上である
ことを特徴とする半導体集積回路装置。 A standard cell row in which standard cells are arranged in the horizontal direction includes a plurality of rows and circuit blocks arranged in the vertical direction.
Each standard cell row includes an N well and a P well extending in the horizontal direction and arranged adjacent to each other in the vertical direction,
Each standard cell has a PMOS transistor formed in an N well and an NMOS transistor formed in a P well,
In each of the standard cell columns, the positional relationship between the N well and the P well in the vertical direction is exchanged every other column, and the standard cell columns of the first column and the second column share the N well, and 2 and 3 standard cell columns share a P-well,
A dummy cell column in which dummy cells having P wells are arranged in the horizontal direction is arranged on the outer side of the standard cell column of the first column so as to share the P cell with the standard cell column of the first column. ,
The vertical width of the P well shared by the standard cell column of the first column and the dummy cell column is the vertical width of the P well shared by the standard cell column of the second column and the third column. A semiconductor integrated circuit device having a width equal to or greater than a certain common P-well width.
前記ダミーセルは、他のスタンダードセルと入出力を共有しないスタンダードセルである
ことを特徴とする半導体集積回路装置。 In claim 10,
The semiconductor integrated circuit device, wherein the dummy cell is a standard cell that does not share input / output with other standard cells.
前記ダミーセルは、電源間容量素子、ダイオード素子、他の素子に接続されないダミーゲート、または、他の素子に接続されないダミー配線を含む
ことを特徴とする半導体集積回路装置。 In claim 10,
The dummy cell includes a power source capacitance element, a diode element, a dummy gate not connected to another element, or a dummy wiring not connected to another element.
前記ダミーセルは、Nウェルを有しないものである
ことを特徴とする半導体集積回路装置。 In claim 10,
The semiconductor integrated circuit device, wherein the dummy cell does not have an N well.
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたNウェルおよびPウェルを備え、
前記各スタンダードセル列が備えたNウェルおよびPウェルは、Nウェルであるトリプルウェル上に形成されており、
前記各スタンダードセルは、Nウェルに形成されたPMOSトランジスタと、Pウェルに形成されたNMOSトランジスタとを有しており、
前記各スタンダードセル列は、縦方向におけるNウェルとPウェルの位置関係が1列おきに入れ換えられており、第1列および第2列のスタンダードセル列がPウェルを共有しているとともに、第2列および第3列のスタンダードセル列がNウェルを共有しており、
前記第1列のスタンダードセル列におけるNウェルとその外側に形成された前記トリプルウェルとを合わせたNウェルの縦方向における幅が、前記第2列および第3列のスタンダードセル列に共有されたNウェルの縦方向における幅以上である
ことを特徴とする半導体集積回路装置。 A standard cell row in which standard cells are arranged in the horizontal direction includes a plurality of rows and circuit blocks arranged in the vertical direction.
Each standard cell row includes an N well and a P well extending in the horizontal direction and arranged adjacent to each other in the vertical direction,
The N well and P well provided in each standard cell row are formed on a triple well which is an N well,
Each standard cell has a PMOS transistor formed in an N well and an NMOS transistor formed in a P well,
In each of the standard cell columns, the positional relationship between the N well and the P well in the vertical direction is exchanged every other column, and the standard cell columns of the first column and the second column share the P well, and 2 and 3 standard cell columns share N well,
The width in the vertical direction of the N well including the N well in the standard cell row of the first row and the triple well formed outside thereof is shared by the standard cell rows of the second row and the third row. A semiconductor integrated circuit device having a width equal to or greater than the width of the N well in the vertical direction.
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