JP2009064796A

JP2009064796A - Semiconductor device and its manufacturing method

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Publication number: JP2009064796A
Application number: JP2007228612A
Authority: JP
Inventors: Kazuhiro Kitani; 和弘木谷; Kazutoshi Ota; 和俊太田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-09-04
Filing date: 2007-09-04
Publication date: 2009-03-26

Abstract

<P>PROBLEM TO BE SOLVED: To inexpensively provide a semiconductor device capable of surely preventing a MOS transistor composing an electrostatic breakdown protecting element from being destructed. <P>SOLUTION: This semiconductor device has an electrostatic breakdown protecting element 12 including a transistor 14 having a gate electrode 32c, a first impurity diffusion layer 50a of a first conductivity type which is electrically connected to a first external input and output terminal V<SB>DD</SB>, and a second impurity diffusion layer 50b of the first conductivity type which is electrically connected to a second external input and output terminal Sig through a resistance layer 18a of the first conductivity type. Metal silicide layers 44f, 44g are formed on the first impurity diffusion layer 50a and the second impurity diffusion layer 50b, the resistance layer is formed by introducing dopant impurities of the first conductivity type, and a mask layer 32d to prevent the metal silicide layers from being formed on the surface of the resistance layer is formed by a conductive film identical to the gate electrode. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に係り、特に静電破壊保護素子を有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having an electrostatic breakdown protection element and a manufacturing method thereof.

近時、ＭＯＳトランジスタのソース／ドレイン拡散層の抵抗を低減したり、ゲート電極の配線抵抗を低減するための技術として、ソース／ドレイン拡散層上やゲート電極上に金属シリサイド層を形成するサリサイド技術が提案されている。 Recently, as a technique for reducing the resistance of a source / drain diffusion layer of a MOS transistor or reducing the wiring resistance of a gate electrode, a salicide technique for forming a metal silicide layer on the source / drain diffusion layer or the gate electrode. Has been proposed.

また、外部入出力端子に印加されるサージにより半導体集積回路素子が破壊されるのを防止すべく、外部入出力端子と半導体集積回路素子との間には静電破壊保護素子が設けられる。かかる静電破壊保護素子は、ＭＯＳトランジスタ等を用いて構成されている。 In addition, an electrostatic breakdown protection element is provided between the external input / output terminal and the semiconductor integrated circuit element in order to prevent the semiconductor integrated circuit element from being destroyed by a surge applied to the external input / output terminal. Such an electrostatic breakdown protection element is configured using a MOS transistor or the like.

しかしながら、サリサイド技術を用いた半導体装置においては、静電破壊保護素子を構成するＭＯＳトランジスタのソース／ドレイン拡散層上にも金属シリサイド層が形成されるため、静電破壊保護素子を構成するＭＯＳトランジスタのソース／ドレイン拡散層においても電気抵抗が著しく低くなる。このため、外部入出力端子にサージが印加された際に、静電破壊保護素子を構成するＭＯＳトランジスタのゲート電極の端部に放電電流が集中し、静電破壊保護素子を構成するＭＯＳトランジスタが破壊されてしまう場合があった。 However, in a semiconductor device using salicide technology, a metal silicide layer is also formed on the source / drain diffusion layer of the MOS transistor constituting the electrostatic breakdown protection element, so that the MOS transistor constituting the electrostatic breakdown protection element Also in the source / drain diffusion layer, the electric resistance is remarkably lowered. For this reason, when a surge is applied to the external input / output terminal, the discharge current concentrates on the end of the gate electrode of the MOS transistor constituting the electrostatic breakdown protection element, and the MOS transistor constituting the electrostatic breakdown protection element is In some cases, it was destroyed.

そこで、静電破壊保護素子を構成するＭＯＳトランジスタのソース／ドレイン拡散層の一部に、金属シリサイド層が形成されない領域を形成することにより、ソース−ドレイン間の電気抵抗を大きくし、静電破壊保護素子を構成するＭＯＳトランジスタに過大なサージ電流が流れるのを防止する技術が提案されている（特許文献３）。
特開２００１−１５６１０号公報特開平８−２７９５９７号公報特開２００６−１９５１１号公報 Therefore, by forming a region where the metal silicide layer is not formed in a part of the source / drain diffusion layer of the MOS transistor constituting the electrostatic breakdown protection element, the electrical resistance between the source and the drain is increased, and electrostatic breakdown A technique for preventing an excessive surge current from flowing through a MOS transistor constituting a protective element has been proposed (Patent Document 3).
JP 2001-15610 A JP-A-8-279597 JP 2006-19511 A

しかしながら、特許文献３において提案されている技術は、製造工程が増加するため、半導体装置の低コストにおける阻害要因となる。また、提案されている技術においては、金属シリサイド層が形成されていない領域において、十分に大きい電気抵抗を得ることは必ずしも容易ではない。 However, the technique proposed in Patent Document 3 increases the number of manufacturing steps, and thus becomes an impediment to the low cost of the semiconductor device. In the proposed technique, it is not always easy to obtain a sufficiently large electric resistance in a region where the metal silicide layer is not formed.

本発明の目的は、静電破壊保護素子を構成するＭＯＳトランジスタが破壊されるのを確実に防止し得る半導体装置を安価に提供することにある。 An object of the present invention is to provide a semiconductor device that can reliably prevent a MOS transistor constituting an electrostatic breakdown protection element from being destroyed at low cost.

本発明の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置であって、前記第１の不純物拡散層上及び前記第２の不純物拡散層上には、それぞれ金属シリサイド層が形成されており、前記抵抗層は、前記半導体基板内に第１導電型のドーパント不純物を導入することにより形成されており、前記抵抗層上に形成され、前記抵抗層の表面に金属シリサイド層が形成されるのを防止するためのマスク層が、前記ゲート電極と同一導電膜により形成されていることを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a gate electrode formed on a semiconductor substrate through a gate insulating film; formed in the semiconductor substrate on one side of the gate electrode, and connected to the first external input / output terminal A first impurity diffusion layer of a first conductivity type electrically connected; formed in the semiconductor substrate on the other side of the gate electrode; and a second external input via a resistance layer of the first conductivity type A semiconductor device having an electrostatic breakdown protection element including a transistor having a second impurity diffusion layer of a first conductivity type electrically connected to an output terminal, wherein the semiconductor device includes the first impurity diffusion layer and the first impurity diffusion layer. A metal silicide layer is formed on each of the two impurity diffusion layers, and the resistance layer is formed by introducing a dopant impurity of the first conductivity type into the semiconductor substrate, and the resistance layer is formed on the resistance layer. Formed on the surface of the resistance layer Metal silicide layer mask layer for preventing from being formed, the semiconductor device characterized by being formed by the gate electrode of the same conductive film is provided.

本発明の他の観点によれば、半導体基板上に第１の絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置の製造方法であって、前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記抵抗層を形成する第１の工程と、前記半導体基板上に第１の絶縁膜を介してゲート電極を形成するとともに、前記抵抗層上に第２の絶縁膜を介して前記ゲート電極と同一導電膜より成るマスク層を形成する第２の工程と、前記ゲート電極及び前記マスク層をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の第１の側の前記半導体基板内に前記第１の不純物拡散層を形成し、前記ゲート電極と前記マスク層との間の領域の前記半導体基板内に前記第２の不純物拡散層を形成し、前記マスク層の前記第１の側と反対側の第２の側の前記半導体基板内に第１導電型の第３の不純物拡散層を形成する第３の工程と、前記第１の不純物拡散層上、前記第２の不純物拡散層上及び前記第３の不純物拡散層上に、金属シリサイド層をそれぞれ形成する第４の工程とを有することを特徴とする半導体装置の製造方法が提供される。 According to another aspect of the present invention, a gate electrode formed on a semiconductor substrate via a first insulating film; and formed in the semiconductor substrate on one side of the gate electrode, the first external input A first impurity diffusion layer of a first conductivity type electrically connected to the output terminal; and a second impurity diffusion layer formed in the semiconductor substrate on the other side of the gate electrode through a resistance layer of the first conductivity type A method of manufacturing a semiconductor device having an electrostatic breakdown protection element including a transistor having a first conductivity type second impurity diffusion layer electrically connected to an external input / output terminal of the semiconductor device, A first step of forming the resistance layer by introducing a dopant impurity of the first conductivity type, and forming a gate electrode on the semiconductor substrate via a first insulating film, and on the resistance layer Same as the gate electrode through the second insulating film A second step of forming a mask layer made of a conductive film; and introducing the dopant impurity into the semiconductor substrate using the gate electrode and the mask layer as a mask, thereby the semiconductor substrate on the first side of the gate electrode Forming the first impurity diffusion layer in the semiconductor substrate, forming the second impurity diffusion layer in the semiconductor substrate in a region between the gate electrode and the mask layer, and forming the first impurity diffusion layer on the mask layer. A third step of forming a third impurity diffusion layer of the first conductivity type in the semiconductor substrate on the second side opposite to the first side; and the second impurity diffusion on the first impurity diffusion layer And a fourth step of forming a metal silicide layer on the layer and on the third impurity diffusion layer, respectively. A method of manufacturing a semiconductor device is provided.

本発明によれば、抵抗層上にマスク層が形成されているため、抵抗層の表面に金属シリサイド層が形成されるのを防止することができる。抵抗層の表面に金属シリサイド層が形成されていないため、比較的大きな電気抵抗を得ることができる。本発明によれば、静電破壊保護素子のＭＯＳトランジスタのソース／ドレイン拡散層上に金属シリサイド層を形成するにもかかわらず、ＭＯＳトランジスタに比較的大きな電気抵抗を接続することができるため、半導体集積回路素子を静電気から保護するための静電破壊保護素子１２に過大な電流が流れるのを防止することができる。しかも、本発明によれば、かかるマスク層がゲート電極と同一導電膜により構成されているため、製造工程を簡略化することができ、ひいては半導体装置の低コスト化を実現することができる。 According to the present invention, since the mask layer is formed on the resistance layer, it is possible to prevent the metal silicide layer from being formed on the surface of the resistance layer. Since the metal silicide layer is not formed on the surface of the resistance layer, a relatively large electric resistance can be obtained. According to the present invention, a relatively large electric resistance can be connected to the MOS transistor despite the formation of the metal silicide layer on the source / drain diffusion layer of the MOS transistor of the electrostatic breakdown protection element. It is possible to prevent an excessive current from flowing through the electrostatic breakdown protection element 12 for protecting the integrated circuit element from static electricity. In addition, according to the present invention, since the mask layer is formed of the same conductive film as the gate electrode, the manufacturing process can be simplified, and the cost of the semiconductor device can be reduced.

また、本発明によれば、抵抗層に導入するドーパント不純物の濃度を適宜設定することにより抵抗層の電気抵抗を所望の抵抗値に設定することができる。抵抗層を微細に形成した場合にも電気抵抗を所望の値に設定し得るため、本発明によれば、半導体装置の微細化・高集積化に寄与することができる。 Further, according to the present invention, the electric resistance of the resistance layer can be set to a desired resistance value by appropriately setting the concentration of the dopant impurity introduced into the resistance layer. Even when the resistance layer is finely formed, the electric resistance can be set to a desired value. Therefore, according to the present invention, it is possible to contribute to miniaturization and high integration of the semiconductor device.

［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図１３を用いて説明する。 [One Embodiment]
A semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to FIGS.

（半導体装置）
まず、本実施形態による半導体装置を図１及び図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置の一部を示す回路図である。 (Semiconductor device)
First, the semiconductor device according to the present embodiment will be explained with reference to FIGS. FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. FIG. 2 is a circuit diagram showing a part of the semiconductor device according to the present embodiment.

図２に示すように、外部入出力端子１０ａ〜１０ｃには、静電破壊保護素子１２が接続されている。静電破壊保護素子１２は、ＰＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１６と、電気抵抗１８ａ、１８ｂとを有している。電源端子（Ｖ_ＤＤ端子）１０ａは、ＰＭＯＳトランジスタ１４のドレイン端子及びゲート端子に電気的に接続されている。信号端子は、電気抵抗１８ａを介してＰＭＯＳトランジスタ１４のソース端子に電気的に接続されており、また、電気抵抗１８ｂを介してＮＭＯＳトランジスタ１６のドレイン端子に電気的に接続されている。ＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ１６にそれぞれ電気抵抗１８ａ、１８ｂを接続しているのは、外部入出力端子１０ａ〜１０ｃを経由して入力される過大な静電気によりＰＭＯＳトランジスタ１４やＮＭＯＳトランジスタ１６が破壊されるのを防止するためである。グラウンド端子（Ｖ_ＳＳ端子）１０ｃは、ＮＭＯＳトランジスタ１６のソース端子及びゲート端子に電気的に接続されている。電気抵抗１８ａ、１８ｂは、後述するように、半導体基板２０内に導入された不純物拡散層より成る抵抗層２８ｃにより構成されている。信号端子（Ｓｉｇ）は、静電破壊保護素子１２を介して半導体集積回路素子に接続されている。半導体集積回路素子は、静電破壊保護素子１２により静電気から保護される。 As shown in FIG. 2, the electrostatic breakdown protection element 12 is connected to the external input / output terminals 10a to 10c. The electrostatic breakdown protection element 12 includes a PMOS transistor 14, an NMOS transistor 16, and electric resistors 18a and 18b. The power supply terminal (V _DD terminal) 10 a is electrically connected to the drain terminal and the gate terminal of the PMOS transistor 14. The signal terminal is electrically connected to the source terminal of the PMOS transistor 14 through the electric resistor 18a, and is electrically connected to the drain terminal of the NMOS transistor 16 through the electric resistor 18b. The reason why the electrical resistors 18a and 18b are connected to the PMOS transistor 14 and the NMOS transistor 16 is that the PMOS transistor 14 and the NMOS transistor 16 are destroyed due to excessive static electricity inputted through the external input / output terminals 10a to 10c. This is to prevent it. The ground terminal ( _VSS terminal) 10 c is electrically connected to the source terminal and gate terminal of the NMOS transistor 16. As will be described later, the electrical resistances 18a and 18b are constituted by a resistance layer 28c made of an impurity diffusion layer introduced into the semiconductor substrate 20. The signal terminal (Sig) is connected to the semiconductor integrated circuit element via the electrostatic breakdown protection element 12. The semiconductor integrated circuit element is protected from static electricity by the electrostatic breakdown protection element 12.

図１に示すように、半導体基板２０には、素子領域を画定する素子分離領域２２が形成されている。 As shown in FIG. 1, an element isolation region 22 that defines an element region is formed in the semiconductor substrate 20.

紙面左側の素子領域２４ａには、互いに離間するようにＰ型ウェル２６ａ、２６ｂが形成されている。 P-type wells 26a and 26b are formed in the element region 24a on the left side of the drawing so as to be separated from each other.

Ｐ型ウェル２６ａとＰ型ウェル２６ｂとの間の領域には、Ｎ型の不純物拡散層より成る抵抗層２８ｃが形成されている。抵抗層２８ｃにおける不純物濃度は、後述する低濃度拡散層３４ａ〜３４ｃや高濃度拡散層３８ａ〜３８ｃにおける不純物濃度とは異なっている。 In a region between the P-type well 26a and the P-type well 26b, a resistance layer 28c made of an N-type impurity diffusion layer is formed. The impurity concentration in the resistance layer 28c is different from the impurity concentration in low concentration diffusion layers 34a to 34c and high concentration diffusion layers 38a to 38c described later.

なお、抵抗層２８ｃにおける不純物濃度を、低濃度拡散層３４ａ〜３４ｃにおける不純物濃度又は高濃度拡散層３８ａ〜３８ｃにおける不純物濃度と等しく設定してもよい。 The impurity concentration in the resistance layer 28c may be set equal to the impurity concentration in the low concentration diffusion layers 34a to 34c or the impurity concentration in the high concentration diffusion layers 38a to 38c.

Ｐ型ウェル２６ａ上には、ゲート絶縁膜３０を介して、例えばポリシリコンより成るゲート電極３２ａが形成されている。 A gate electrode 32a made of, for example, polysilicon is formed on the P-type well 26a with a gate insulating film 30 interposed therebetween.

抵抗層２８ｃ上には、ゲート絶縁膜３０を介して、ゲート電極３２ａと同一導電膜より成るマスク層３２ｂが形成されている。かかるマスク層３２ｂは、抵抗層２８ｃの表面に金属シリサイド層が形成されるのを防止するためのバリア層として機能する。 A mask layer 32b made of the same conductive film as the gate electrode 32a is formed on the resistance layer 28c with the gate insulating film 30 interposed therebetween. The mask layer 32b functions as a barrier layer for preventing the metal silicide layer from being formed on the surface of the resistance layer 28c.

ゲート電極３２ａの両側及びマスク層３２ｂの両側の半導体基板２０内には、ゲート電極３２ａ及びマスク層３２ｂに自己整合的に低濃度拡散層３４ａ〜３４ｃが形成されている。具体的には、ゲート電極３２ａの紙面左側の半導体基板２０内にＮ型の低濃度拡散層３４ａが形成されており、ゲート電極３２ａとマスク層３２ｂとの間の領域の半導体基板２０内にＮ型の低濃度拡散層３４ｂが形成されており、マスク層３２ｂの紙面右側の半導体基板２０内にＮ型の低濃度拡散層３４ｃが形成されている。 In the semiconductor substrate 20 on both sides of the gate electrode 32a and on both sides of the mask layer 32b, low concentration diffusion layers 34a to 34c are formed in a self-aligned manner with the gate electrode 32a and the mask layer 32b. Specifically, an N-type low-concentration diffusion layer 34a is formed in the semiconductor substrate 20 on the left side of the paper surface of the gate electrode 32a, and N in the region between the gate electrode 32a and the mask layer 32b. A type low concentration diffusion layer 34b is formed, and an N type low concentration diffusion layer 34c is formed in the semiconductor substrate 20 on the right side of the mask layer 32b in the drawing.

ゲート電極３２ａの側壁部分及びマスク層３２ｂの側壁部分には、サイドウォール絶縁膜３６が形成されている。 A sidewall insulating film 36 is formed on the sidewall portion of the gate electrode 32a and the sidewall portion of the mask layer 32b.

サイドウォール絶縁膜３６が形成されたゲート電極３２ａの両側、及び、サイドウォール絶縁膜３６が形成されたマスク層３２ｂの両側の半導体基板２０内には、サイドウォール絶縁膜３６に自己整合的に高濃度拡散層３８ａ〜３８ｃが形成されている。具体的には、ゲート電極３２ａの紙面左側の半導体基板２０内にＮ型の高濃度拡散層３８ａが形成されており、ゲート電極３２ａとマスク層３２ｂとの間の領域の半導体基板２０内にＮ型の高濃度拡散層３８ｂが形成されており、マスク層３２ｂの紙面右側の半導体基板２０内にＮ型の高濃度拡散層３８ｃが形成されている。 In the semiconductor substrate 20 on both sides of the gate electrode 32a on which the sidewall insulating film 36 is formed and on both sides of the mask layer 32b on which the sidewall insulating film 36 is formed, the height is increased in a self-aligned manner with respect to the sidewall insulating film 36. Concentration diffusion layers 38a to 38c are formed. Specifically, an N-type high-concentration diffusion layer 38a is formed in the semiconductor substrate 20 on the left side of the gate electrode 32a in the drawing, and N region is formed in the semiconductor substrate 20 in a region between the gate electrode 32a and the mask layer 32b. A type high concentration diffusion layer 38b is formed, and an N type high concentration diffusion layer 38c is formed in the semiconductor substrate 20 on the right side of the mask layer 32b in the drawing.

低濃度拡散層３４ａと高濃度拡散層３８ａとによりソース拡散層４０ａが構成されている。 The low-concentration diffusion layer 34a and the high-concentration diffusion layer 38a constitute a source diffusion layer 40a.

また、低濃度拡散層３４ｂと高濃度拡散層３８ｂとによりドレイン拡散層４０ｂが形成されている。 The drain diffusion layer 40b is formed by the low concentration diffusion layer 34b and the high concentration diffusion layer 38b.

こうして、ゲート電極３２ａとソース／ドレイン拡散層４０ａ、４０ｂとを有するＮＭＯＳトランジスタ１６が形成されている。 Thus, the NMOS transistor 16 having the gate electrode 32a and the source / drain diffusion layers 40a and 40b is formed.

また、マスク層３２ｂの紙面右側に形成された低濃度拡散層３４ｃと高濃度拡散層３８ｃとによりＮ型の不純物拡散層４０ｃが構成されている。 Further, the N-type impurity diffusion layer 40c is configured by the low-concentration diffusion layer 34c and the high-concentration diffusion layer 38c formed on the right side of the mask layer 32b in the drawing.

ソース拡散層４０ａ上、ドレイン拡散層４０ｂ上及び不純物拡散層４０ｃ上には、それぞれ金属シリサイド膜４４ａ〜４４ｃが形成されている。また、ゲート電極３２ａ上及びマスク層３２ｂ上には、金属シリサイド層４４ｄ、４４ｅが形成されている。 Metal silicide films 44a to 44c are formed on the source diffusion layer 40a, the drain diffusion layer 40b, and the impurity diffusion layer 40c, respectively. Metal silicide layers 44d and 44e are formed on the gate electrode 32a and the mask layer 32b.

抵抗層２８ｃの表面には、金属シリサイド層は存在していない。このため、ドレイン拡散層４０ｂと不純物拡散層４０ｃとの間には、比較的大きな電気抵抗１８ｂが形成されている。電気抵抗１８ｂの抵抗値は、抵抗層２８ｃに導入するＮ型のドーパント不純物の濃度を適宜設定することにより、所望の値に設定することが可能である。 There is no metal silicide layer on the surface of the resistance layer 28c. For this reason, a relatively large electric resistance 18b is formed between the drain diffusion layer 40b and the impurity diffusion layer 40c. The resistance value of the electrical resistor 18b can be set to a desired value by appropriately setting the concentration of the N-type dopant impurity introduced into the resistance layer 28c.

紙面右側の素子領域２４ｂには、互いに離間するようにＮ型ウェル２８ａ、２８ｂが形成されている。 N-type wells 28a and 28b are formed in the element region 24b on the right side of the drawing so as to be separated from each other.

Ｎ型ウェル２８ａとＮ型ウェル２８ｂとの間の領域には、Ｐ型の不純物拡散層より成る抵抗層２６ｃが形成されている。抵抗層２６ｃにおける不純物濃度は、後述する低濃度拡散層４６ａ〜４６ｃや高濃度拡散層４８ａ〜４８ｃにおける不純物濃度とは異なっている。 A resistance layer 26c made of a P-type impurity diffusion layer is formed in a region between the N-type well 28a and the N-type well 28b. The impurity concentration in the resistance layer 26c is different from impurity concentrations in low-concentration diffusion layers 46a to 46c and high-concentration diffusion layers 48a to 48c described later.

なお、抵抗層２６ｃにおける不純物濃度を、低濃度拡散層４６ａ〜４６ｃにおける不純物濃度又は高濃度拡散層４８ａ〜４８ｃにおける不純物濃度と等しく設定してもよい。 The impurity concentration in the resistance layer 26c may be set equal to the impurity concentration in the low concentration diffusion layers 46a to 46c or the impurity concentration in the high concentration diffusion layers 48a to 48c.

Ｎ型ウェル２８ａ上には、ゲート絶縁膜３０を介して、例えばポリシリコンより成るゲート電極３２ｃが形成されている。ゲート電極３２ｃは、ゲート電極３２ａと同一導電膜により構成されている。 A gate electrode 32c made of, for example, polysilicon is formed on the N-type well 28a with a gate insulating film 30 interposed therebetween. The gate electrode 32c is made of the same conductive film as the gate electrode 32a.

抵抗層２６ｃ上には、ゲート絶縁膜３０を介して、ゲート電極３２ｃと同一導電膜より成るマスク層３２ｄが形成されている。かかるマスク層３２ｄは、抵抗層２６ｃの表面に金属シリサイド層が形成されるのを防止するためのバリア層として機能する。 A mask layer 32d made of the same conductive film as the gate electrode 32c is formed on the resistance layer 26c with the gate insulating film 30 interposed therebetween. The mask layer 32d functions as a barrier layer for preventing the metal silicide layer from being formed on the surface of the resistance layer 26c.

ゲート電極３２ｃの両側及びマスク層３２ｄの両側の半導体基板２０内には、ゲート電極３２ｃ及びマスク層３２ｄに自己整合的に低濃度拡散層４６ａ〜４６ｃが形成されている。具体的には、ゲート電極３２ｃの紙面右の半導体基板２０内にＰ型の低濃度拡散層４６ａが形成されており、ゲート電極３２ｃとマスク層３２ｄとの間の領域の半導体基板２０内にＰ型の低濃度拡散層４６ｂが形成されており、マスク層３２ｄの紙面左側の半導体基板２０内にＰ型の低濃度拡散層４６ｃが形成されている。 In the semiconductor substrate 20 on both sides of the gate electrode 32c and on both sides of the mask layer 32d, low concentration diffusion layers 46a to 46c are formed in a self-aligned manner with the gate electrode 32c and the mask layer 32d. Specifically, a P-type low-concentration diffusion layer 46a is formed in the semiconductor substrate 20 on the right side of the gate electrode 32c in the drawing, and P is formed in the semiconductor substrate 20 in a region between the gate electrode 32c and the mask layer 32d. A low concentration diffusion layer 46b of a type is formed, and a low concentration diffusion layer 46c of a P type is formed in the semiconductor substrate 20 on the left side of the mask layer 32d.

ゲート電極３２ｃの側壁部分及びマスク層３２ｄの側壁部分には、サイドウォール絶縁膜３６が形成されている。 A sidewall insulating film 36 is formed on the sidewall portion of the gate electrode 32c and the sidewall portion of the mask layer 32d.

サイドウォール絶縁膜３６が形成されたゲート電極３２ｃの両側、及び、サイドウォール絶縁膜３６が形成されたマスク層３２ｄの両側の半導体基板２０内には、サイドウォール絶縁膜３６に自己整合的に高濃度拡散層４８ａ〜４８ｃが形成されている。具体的には、ゲート電極３２ｃの紙面右側の半導体基板２０内にＰ型の高濃度拡散層４８ａが形成されており、ゲート電極３２ｃとマスク層３２ｄとの間の領域の半導体基板２０内にＰ型の高濃度拡散層４８ｂが形成されており、マスク層３２ｄの紙面左側の半導体基板２０内にＰ型の高濃度拡散層４８ｃが形成されている。 In the semiconductor substrate 20 on both sides of the gate electrode 32 c on which the sidewall insulating film 36 is formed and on both sides of the mask layer 32 d on which the sidewall insulating film 36 is formed, the height is increased in a self-aligned manner with respect to the sidewall insulating film 36. Concentration diffusion layers 48a to 48c are formed. Specifically, a P-type high-concentration diffusion layer 48a is formed in the semiconductor substrate 20 on the right side of the paper surface of the gate electrode 32c, and P is formed in the semiconductor substrate 20 in a region between the gate electrode 32c and the mask layer 32d. A high concentration diffusion layer 48b of a type is formed, and a high concentration diffusion layer 48c of a P type is formed in the semiconductor substrate 20 on the left side of the mask layer 32d.

低濃度拡散層４６ａと高濃度拡散層４８ｂとによりドレイン拡散層５０ａが構成されている。 The low-concentration diffusion layer 46a and the high-concentration diffusion layer 48b constitute a drain diffusion layer 50a.

また、低濃度拡散層４６ｂと高濃度拡散層４８ｂとによりソース拡散層５０ｂが構成されている。 Further, the source diffusion layer 50b is constituted by the low concentration diffusion layer 46b and the high concentration diffusion layer 48b.

こうして、ゲート電極３２ｃとソース／ドレイン拡散層５０ａ、５０ｂとを有するＰＭＯＳトランジスタ１４が形成されている。 Thus, the PMOS transistor 14 having the gate electrode 32c and the source / drain diffusion layers 50a and 50b is formed.

また、マスク層３２ｄの紙面左側に形成された低濃度拡散層４６ｃと高濃度拡散層４８ｃとによりＰ型の不純物拡散層５０ｃが構成されている。 The low concentration diffusion layer 46c and the high concentration diffusion layer 48c formed on the left side of the mask layer 32d in the drawing form a P-type impurity diffusion layer 50c.

ドレイン拡散層５０ａ上、ソース拡散層５０ｂ上及び不純物拡散層５０ｃ上には、それぞれ金属シリサイド層４４ｆ〜４４ｈが形成されている。また、ゲート電極３２ｃ上及びマスク層３２ｄ上には、金属シリサイド層４４ｉ、４４ｊが形成されている。 Metal silicide layers 44f to 44h are formed on the drain diffusion layer 50a, the source diffusion layer 50b, and the impurity diffusion layer 50c, respectively. Metal silicide layers 44i and 44j are formed on the gate electrode 32c and the mask layer 32d.

抵抗層２６ｃの表面には、金属シリサイド層は存在していない。このため、ドレイン拡散層５０ｂと不純物拡散層５０ｃとの間には、比較的大きな電気抵抗１８ａが形成されている。電気抵抗１８ａの抵抗値は、抵抗層２６ｃに導入するＰ型のドーパント不純物の濃度を適宜設定することにより、所望の値に設定することが可能である。 There is no metal silicide layer on the surface of the resistance layer 26c. For this reason, a relatively large electric resistance 18a is formed between the drain diffusion layer 50b and the impurity diffusion layer 50c. The resistance value of the electrical resistor 18a can be set to a desired value by appropriately setting the concentration of the P-type dopant impurity introduced into the resistance layer 26c.

また、半導体基板２０上には、トランジスタ（図示せず）を含む半導体集積回路素子（図示せず）が形成されている。かかるトランジスタのソース／ドレイン拡散層（図示せず）上には、金属シリサイド層（図示せず）が形成されている。 A semiconductor integrated circuit element (not shown) including a transistor (not shown) is formed on the semiconductor substrate 20. A metal silicide layer (not shown) is formed on the source / drain diffusion layer (not shown) of the transistor.

ＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１４等が形成された半導体基板２０上には、層間絶縁膜５２が形成されている。 An interlayer insulating film 52 is formed on the semiconductor substrate 20 on which the NMOS transistor 16 and the PMOS transistor 14 are formed.

層間絶縁膜５２には、金属シリサイド層４４ａに達するコンタクトホール５４ａと、金属シリサイド層４４ｃに達するコンタクトホール５４ｂと、金属シリサイド層４４ｄに達するコンタクトホール５４ｃと、金属シリサイド層４４ｆに達するコンタクトホール５４ｄと、金属シリサイド層４４ｈに達するコンタクトホール５４ｅと、金属シリサイド４４ｉに達するコンタクトホール５４ｆとが形成されている。 The interlayer insulating film 52 includes a contact hole 54a reaching the metal silicide layer 44a, a contact hole 54b reaching the metal silicide layer 44c, a contact hole 54c reaching the metal silicide layer 44d, and a contact hole 54d reaching the metal silicide layer 44f. A contact hole 54e reaching the metal silicide layer 44h and a contact hole 54f reaching the metal silicide 44i are formed.

コンタクトホール５４ａ〜５４ｆ内には、導体プラグ５６ａ〜５６ｆがそれぞれ埋め込まれている。 Conductor plugs 56a to 56f are embedded in the contact holes 54a to 54f, respectively.

ＮＭＯＳトランジスタ１６のソース拡散層４０ａ及びゲート電極３２ａは、導体プラグ５６ａ、５６ｃ等を介して、電源端子（Ｖ_ＳＳ端子、外部入出力端子）１０ｃに電気的に接続される。 The source diffusion layer 40a and the gate electrode 32a of the NMOS transistor 16 are electrically connected to a power supply terminal ( _VSS terminal, external input / output terminal) 10c through conductor plugs 56a, 56c and the like.

ＰＭＯＳトランジスタ１４のドレイン拡散層４４ｆ及びゲート電極３２ｃは、導体プラグ５６ｄ、５６ｆ等を介して、グラウンド端子（Ｖ_ＤＤ端子、外部入出力端子）１０ａに電気的に接続される。 The drain diffusion layer 44f and the gate electrode 32c of the PMOS transistor 14 are electrically connected to a ground terminal (V _DD terminal, external input / output terminal) 10a through conductor plugs 56d, 56f and the like.

不純物拡散層４０ｃ、５０ｃは、導体プラグ５６ｂ、５６ｅ等を介して、信号端子（Ｓｉｇ端子、外部入出力端子）１０ｂに電気的に接続される。 The impurity diffusion layers 40c and 50c are electrically connected to a signal terminal (Sig terminal, external input / output terminal) 10b through conductor plugs 56b and 56e.

こうして本実施形態による半導体装置が構成されている。 Thus, the semiconductor device according to the present embodiment is constituted.

本実施形態によれば、抵抗層２６ｃ、２８ｃ上にマスク層３２ｂ、３２ｄが形成されているため、抵抗層２６ｃ、２８ｃの表面に金属シリサイド層が形成されるのを防止することができる。抵抗層２６ｃ、２８ｃの表面に金属シリサイド層が形成されていないため、比較的大きな電気抵抗１８ａ、１８ｂを得ることができる。本実施形態によれば、静電破壊保護素子１２のＭＯＳトランジスタ１４、１６のソース／ドレイン拡散層４０ａ〜４０ｃ、５０ａ〜５０ｃ上に金属シリサイド層４４ａ〜４４ｃ、４４ｆ〜４４ｈを形成するにもかかわらず、ＭＯＳトランジスタ１４、１６に比較的大きな電気抵抗１８ａ、１８ｂを接続することができるため、半導体集積回路素子を静電気から保護するための静電破壊保護素子１２に過大な電流が流れるのを防止することができる。しかも、本実施形態によれば、かかるマスク層３２ｂ、３２ｄがゲート電極３２ａ、３２ｃと同一導電膜により構成されているため、製造工程を簡略化することができ、ひいては半導体装置の低コスト化を実現することができる。 According to this embodiment, since the mask layers 32b and 32d are formed on the resistance layers 26c and 28c, it is possible to prevent a metal silicide layer from being formed on the surfaces of the resistance layers 26c and 28c. Since no metal silicide layer is formed on the surfaces of the resistance layers 26c and 28c, relatively large electric resistances 18a and 18b can be obtained. According to the present embodiment, the metal silicide layers 44a to 44c and 44f to 44h are formed on the source / drain diffusion layers 40a to 40c and 50a to 50c of the MOS transistors 14 and 16 of the electrostatic breakdown protection element 12. Since relatively large electric resistances 18a and 18b can be connected to the MOS transistors 14 and 16, it is possible to prevent an excessive current from flowing through the electrostatic breakdown protection element 12 for protecting the semiconductor integrated circuit element from static electricity. can do. In addition, according to the present embodiment, since the mask layers 32b and 32d are made of the same conductive film as the gate electrodes 32a and 32c, the manufacturing process can be simplified, and the cost of the semiconductor device can be reduced. Can be realized.

また、本実施形態によれば、抵抗層２６ｃ、２８ｃに導入するドーパント不純物の濃度を適宜設定することにより抵抗層２６ｃ、２８ｃの電気抵抗１８ａ、１８ｂを所望の抵抗値に設定することができる。抵抗層２６ｃ、２８ｃを微細に形成した場合にも電気抵抗１８ａ、１８ｂを所望の値に設定し得るため、本実施形態によれば、半導体装置の微細化・高集積化に寄与することができる。 Further, according to the present embodiment, the electrical resistances 18a and 18b of the resistance layers 26c and 28c can be set to desired resistance values by appropriately setting the concentration of the dopant impurity introduced into the resistance layers 26c and 28c. Even when the resistance layers 26c and 28c are finely formed, the electrical resistances 18a and 18b can be set to desired values. Therefore, according to this embodiment, it is possible to contribute to miniaturization and high integration of the semiconductor device. .

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３乃至図１３を用いて説明する。図３乃至図１３は、本実施形態による半導体装置の製造方法を示す工程断面図である。 (Method for manufacturing semiconductor device)
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. 3 to 13 are process cross-sectional views illustrating the method for fabricating the semiconductor device according to the present embodiment.

まず、半導体基板２０に素子領域２４ａ、２４ｂを画定する素子分離領域２２を形成する。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成する。半導体基板２０としては、例えばＰ型のシリコン基板を用いる。 First, an element isolation region 22 that defines element regions 24 a and 24 b is formed in the semiconductor substrate 20. The element isolation region 22 is formed by, for example, an STI (Shallow Trench Isolation) method. For example, a P-type silicon substrate is used as the semiconductor substrate 20.

次に、全面に、スピンコート法により、フォトレジスト膜５８を形成する。 Next, a photoresist film 58 is formed on the entire surface by spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜５８に開口部６０ａ〜６０ｃを形成する。開口部６０ａはＰ型ウェル２６ａを形成するためのものであり、開口部６０ｂはＰ型ウェル２６ｂを形成するためのものであり、開口部６０ｃはＰ型の抵抗層２６ｃを形成するためのものである。 Next, openings 60 a to 60 c are formed in the photoresist film 58 by using a photolithography technique. The opening 60a is for forming the P-type well 26a, the opening 60b is for forming the P-type well 26b, and the opening 60c is for forming the P-type resistance layer 26c. It is.

次に、例えばイオン注入法により、フォトレジスト膜５８をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば３００ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。これにより、Ｐ型ウェル２６ａとＰ型ウェル２６ｂとＰ型の抵抗層２６ｃとが形成される（図３参照）。この後、フォトレジスト膜５８を剥離する。 Next, a P-type dopant impurity is introduced into the semiconductor substrate 20 using the photoresist film 58 as a mask, for example, by ion implantation. The ion implantation conditions are, for example, as follows. For example, boron is used as the dopant impurity. The acceleration energy is, for example, 300 keV. The dose amount is, for example, 3.0 × 10 ¹³ cm ⁻² . As a result, a P-type well 26a, a P-type well 26b, and a P-type resistance layer 26c are formed (see FIG. 3). Thereafter, the photoresist film 58 is peeled off.

次に、全面に、スピンコート法により、フォトレジスト膜６２を形成する。 Next, a photoresist film 62 is formed on the entire surface by spin coating.

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２に開口部６４ａ〜６４ｃを形成する。開口部６４ａはＮ型ウェル２８ａを形成するためのものであり、開口部６４ｂはＮ型ウェル２８ｂを形成するためのものであり、開口部６４ｃはＮ型の抵抗層２８ｃを形成するためのものである。 Next, openings 64 a to 64 c are formed in the photoresist film 62 using a photolithography technique. The opening 64a is for forming the N-type well 28a, the opening 64b is for forming the N-type well 28b, and the opening 64c is for forming the N-type resistance layer 28c. It is.

次に、例えばイオン注入法により、フォトレジスト膜６２をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば６００ｋｅＶとする。ドーズ量は、例えば３．０×１０^１３ｃｍ^−２とする。これにより、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとＮ型の抵抗層２８ｃとが形成される（図４参照）。この後、フォトレジスト膜６２を剥離する。 Next, an N-type dopant impurity is introduced into the semiconductor substrate 20 using the photoresist film 62 as a mask, for example, by ion implantation. The ion implantation conditions are, for example, as follows. For example, phosphorus is used as the dopant impurity. The acceleration energy is, for example, 600 keV. The dose amount is, for example, 3.0 × 10 ¹³ cm ⁻² . As a result, an N-type well 28a, an N-type well 28b, and an N-type resistance layer 28c are formed (see FIG. 4). Thereafter, the photoresist film 62 is peeled off.

次に、例えば熱酸化法により、シリコン酸化膜より成る絶縁膜３０を形成する。かかる絶縁膜３０は、ＭＯＳトランジスタ１４、１６のゲート絶縁膜となるものである。絶縁膜３０の膜厚は、例えば１０ｎｍとする。 Next, the insulating film 30 made of a silicon oxide film is formed by, eg, thermal oxidation. The insulating film 30 becomes a gate insulating film of the MOS transistors 14 and 16. The film thickness of the insulating film 30 is 10 nm, for example.

次に、全面に、例えばＣＶＤ法により、ポリシリコン膜を形成する。 Next, a polysilicon film is formed on the entire surface by, eg, CVD.

次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ポリシリコンより成るゲート電極３２ａ、３２ｃ及びマスク層３２ｂ、３２ｄが形成される。ゲート電極３２ａはＰ型ウェル２６ａ上にゲート絶縁膜３０を介して形成され、マスク層３２ｂはＮ型の抵抗層２８ｃ上に絶縁膜３０を介して形成され、ゲート電極３２ｃはＮ型ウェル２８ａ上にゲート絶縁膜３０を介して形成され、マスク層３２ｄは絶縁膜３０上にＰ型の抵抗層２６ｃ上に形成されることとなる（図５参照）。 Next, the polysilicon film is patterned using a photolithography technique. Thereby, gate electrodes 32a and 32c and mask layers 32b and 32d made of polysilicon are formed. The gate electrode 32a is formed on the P-type well 26a via the gate insulating film 30, the mask layer 32b is formed on the N-type resistance layer 28c via the insulating film 30, and the gate electrode 32c is formed on the N-type well 28a. The mask layer 32d is formed on the P-type resistance layer 26c on the insulating film 30 (see FIG. 5).

次に、全面に、スピンコート法により、フォトレジスト膜６６を形成する。 Next, a photoresist film 66 is formed on the entire surface by spin coating.

次に、フォトリソグラフィ技術を用い、素子領域２４ａを露出する開口部６８をフォトレジスト膜６６に形成する。 Next, an opening 68 exposing the element region 24a is formed in the photoresist film 66 using a photolithography technique.

次に、例えばイオン注入法により、フォトレジスト膜６６をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば３５ｋｅＶとする。ドーズ量は、例えば１．０×１０^１３ｃｍ^−２とする。これにより、ゲート電極３２ａの紙面左側の領域における半導体基板２０内にＮ型の低濃度拡散層３４ａが形成され、ゲート電極３２ａとマスク層３２ｂとの間の領域における半導体基板２０内にＮ型の低濃度拡散層３４ｂが形成され、マスク層３２ｂの紙面右側の領域における半導体基板２０内にＮ型の低濃度拡散層３４ｃが形成される（図６参照）。この後、フォトレジスト膜６６を剥離する。 Next, N-type dopant impurities are introduced into the semiconductor substrate 20 using the photoresist film 66 as a mask, for example, by ion implantation. The ion implantation conditions are, for example, as follows. For example, phosphorus is used as the dopant impurity. The acceleration energy is, for example, 35 keV. The dose amount is, for example, 1.0 × 10 ¹³ cm ⁻² . As a result, an N-type low-concentration diffusion layer 34a is formed in the semiconductor substrate 20 in the region on the left side of the gate electrode 32a in the drawing, and the N-type diffusion layer 34a is formed in the semiconductor substrate 20 in the region between the gate electrode 32a and the mask layer 32b. A low concentration diffusion layer 34b is formed, and an N type low concentration diffusion layer 34c is formed in the semiconductor substrate 20 in a region on the right side of the mask layer 32b (see FIG. 6). Thereafter, the photoresist film 66 is peeled off.

次に、全面に、スピンコート法により、フォトレジスト膜７０を形成する。 Next, a photoresist film 70 is formed on the entire surface by spin coating.

次に、フォトリソグラフィ技術を用い、素子領域２４ｂを露出する開口部７２をフォトレジスト膜７０に形成する。 Next, an opening 72 that exposes the element region 24 b is formed in the photoresist film 70 using a photolithography technique.

次に、例えばイオン注入法により、フォトレジスト膜７０をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば１０ｋｅＶとする。ドーズ量は、例えば４．０×１０^１３ｃｍ^−２とする。これにより、ゲート電極３２ｃの紙面右側の領域における半導体基板２０内にＰ型の低濃度拡散層４６ａが形成され、ゲート電極３２ｃとマスク層３２ｄとの間の領域における半導体基板２０内にＰ型の低濃度拡散層４６ｂが形成され、マスク層３２ｄの紙面左側の領域における半導体基板２０内にＰ型の低濃度拡散層４６ｃが形成される（図７参照）。この後、フォトレジスト膜７０を剥離する。 Next, a P-type dopant impurity is introduced into the semiconductor substrate 20 using the photoresist film 70 as a mask, for example, by ion implantation. The ion implantation conditions are, for example, as follows. For example, boron is used as the dopant impurity. The acceleration energy is, for example, 10 keV. The dose amount is, for example, 4.0 × 10 ¹³ cm ⁻² . As a result, a P-type low-concentration diffusion layer 46a is formed in the semiconductor substrate 20 in the region on the right side of the paper surface of the gate electrode 32c, and a P-type diffusion layer 46a is formed in the semiconductor substrate 20 in the region between the gate electrode 32c and the mask layer 32d. A low concentration diffusion layer 46b is formed, and a P-type low concentration diffusion layer 46c is formed in the semiconductor substrate 20 in the region on the left side of the mask layer 32d (see FIG. 7). Thereafter, the photoresist film 70 is peeled off.

次に、例えばＣＶＤ法により、膜厚１３０ｎｍのシリコン酸化膜を形成する。 Next, a 130 nm-thickness silicon oxide film is formed by, eg, CVD.

次に、かかるシリコン酸化膜を異方性エッチングする。これにより、ゲート電極３２ａ、３２ｃの側壁部分、及び、マスク層３２ｂ、３２ｄの側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜３６をそれぞれ形成する（図８参照）。 Next, the silicon oxide film is anisotropically etched. Thus, sidewall insulating films 36 made of a silicon oxide film are formed on the sidewall portions of the gate electrodes 32a and 32c and the sidewall portions of the mask layers 32b and 32d, respectively (see FIG. 8).

次に、全面に、スピンコート法により、フォトレジスト膜７４を形成する。 Next, a photoresist film 74 is formed on the entire surface by spin coating.

次に、フォトリソグラフィ技術を用い、素子領域２４ａを露出する開口部７６をフォトレジスト膜７４に形成する。 Next, an opening 76 exposing the element region 24a is formed in the photoresist film 74 by using a photolithography technique.

次に、例えばイオン注入法により、フォトレジスト膜７４、ゲート電極３２ａ、マスク層３２ｂ及びサイドウォール絶縁膜３６をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば１０ｋｅＶとする。ドーズ量は、例えば６．０×１０^１５ｃｍ^−２とする。これにより、サイドウォール絶縁膜３６が形成されたゲート電極３２ａの紙面左側の領域における半導体基板２０内にＮ型の高濃度拡散層３８ａが形成される。また、サイドウォール絶縁膜３６が形成されたゲート電極３２ａとマスク層３２ｂとの間の領域における半導体基板２０内にＮ型の高濃度拡散層３８ｂが形成される。また、サイドウォール絶縁膜３６が形成されたマスク層３２ｂの紙面右側の領域における半導体基板２０内にＮ型の高濃度拡散層３８ｃが形成される（図９参照）。この後、フォトレジスト膜７４を剥離する。 Next, an N-type dopant impurity is introduced into the semiconductor substrate 20 by, for example, ion implantation using the photoresist film 74, the gate electrode 32a, the mask layer 32b, and the sidewall insulating film 36 as a mask. The ion implantation conditions are, for example, as follows. For example, phosphorus is used as the dopant impurity. The acceleration energy is, for example, 10 keV. The dose amount is, for example, 6.0 × 10 ¹⁵ cm ⁻² . As a result, an N-type high concentration diffusion layer 38a is formed in the semiconductor substrate 20 in the region on the left side of the paper surface of the gate electrode 32a where the sidewall insulating film 36 is formed. Further, an N-type high concentration diffusion layer 38b is formed in the semiconductor substrate 20 in a region between the gate electrode 32a and the mask layer 32b where the sidewall insulating film 36 is formed. Further, an N-type high-concentration diffusion layer 38c is formed in the semiconductor substrate 20 in the region on the right side of the mask layer 32b where the sidewall insulating film 36 is formed (see FIG. 9). Thereafter, the photoresist film 74 is peeled off.

低濃度拡散層３４ａと高濃度拡散層３８ａとによりソース拡散層４０ａが構成される。また、低濃度拡散層３４ｂと高濃度拡散層３８ｂとによりドレイン拡散層４０ｂが構成される。こうして、ゲート電極３２ａとソース／ドレイン拡散層４０ａ、４０ｂとを有するＮＭＯＳトランジスタ１６が形成される。 The low concentration diffusion layer 34a and the high concentration diffusion layer 38a constitute a source diffusion layer 40a. Further, the drain diffusion layer 40b is constituted by the low concentration diffusion layer 34b and the high concentration diffusion layer 38b. Thus, the NMOS transistor 16 having the gate electrode 32a and the source / drain diffusion layers 40a and 40b is formed.

また、マスク層３２ｂの紙面右側に形成された低濃度拡散層３４ｃと高濃度拡散層３８ｃとによりＮ型の不純物拡散層４０ｃが構成される。 The low concentration diffusion layer 34c and the high concentration diffusion layer 38c formed on the right side of the mask layer 32b in the drawing form an N type impurity diffusion layer 40c.

次に、全面に、スピンコート法により、フォトレジスト膜７８を形成する。 Next, a photoresist film 78 is formed on the entire surface by spin coating.

次に、フォトリソグラフィ技術を用い、素子領域２４ｂを露出する開口部８０をフォトレジスト膜７８に形成する。 Next, an opening 80 exposing the element region 24b is formed in the photoresist film 78 by using a photolithography technique.

次に、例えばイオン注入法により、フォトレジスト膜７８、ゲート電極３２ｃ、マスク層３２ｄ及びサイドウォール絶縁膜３６をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば５ｋｅＶとする。ドーズ量は、例えば４．０×１０^１５ｃｍ^−２とする。これにより、ゲート電極３２ｃの紙面右側の領域における半導体基板２０内にＰ型の高濃度拡散層４８ａが形成され、ゲート電極３２ｃとマスク層３２ｄとの間の領域における半導体基板２０内にＰ型の高濃度拡散層４８ｂが形成され、マスク層３２ｄの紙面左側の領域における半導体基板２０内にＰ型の高濃度拡散層４８ｃが形成される（図１０参照）。この後、フォトレジスト膜７８を剥離する。 Next, for example, by ion implantation, a P-type dopant impurity is introduced into the semiconductor substrate 20 using the photoresist film 78, the gate electrode 32c, the mask layer 32d, and the sidewall insulating film 36 as a mask. The ion implantation conditions are, for example, as follows. For example, boron is used as the dopant impurity. The acceleration energy is, for example, 5 keV. The dose amount is, for example, 4.0 × 10 ¹⁵ cm ⁻² . Thereby, a P-type high concentration diffusion layer 48a is formed in the semiconductor substrate 20 in the region on the right side of the gate electrode 32c in the drawing, and the P-type diffusion layer 48a is formed in the semiconductor substrate 20 in the region between the gate electrode 32c and the mask layer 32d. A high-concentration diffusion layer 48b is formed, and a P-type high-concentration diffusion layer 48c is formed in the semiconductor substrate 20 in the left region of the mask layer 32d (see FIG. 10). Thereafter, the photoresist film 78 is peeled off.

低濃度拡散層４６ａと高濃度拡散層４８ａとによりドレイン拡散層５０ａが構成される。また、低濃度拡散層４６ｂと高濃度拡散層４８ｂとによりソース拡散層５０ｂが構成される。こうして、ゲート電極３２ｃとソース／ドレイン拡散層５０ａ、５０ｂとを有するＰＭＯＳトランジスタ１４が形成される。 The low-concentration diffusion layer 46a and the high-concentration diffusion layer 48a constitute a drain diffusion layer 50a. Further, the source diffusion layer 50b is constituted by the low concentration diffusion layer 46b and the high concentration diffusion layer 48b. Thus, the PMOS transistor 14 having the gate electrode 32c and the source / drain diffusion layers 50a and 50b is formed.

また、マスク層３２ｄの紙面左側に形成された低濃度拡散層４６ｃと高濃度拡散層４６ｃとによりＰ型の不純物拡散層５０ｃが構成される。 The low concentration diffusion layer 46c and the high concentration diffusion layer 46c formed on the left side of the mask layer 32d in the drawing form a P-type impurity diffusion layer 50c.

次に、全面に、例えばスパッタリング法により、高融点金属膜を形成する。かかる高融点金属膜としては、例えば膜厚１０ｎｍのコバルト膜を形成する（図１１参照）。 Next, a refractory metal film is formed on the entire surface by, eg, sputtering. As such a refractory metal film, for example, a cobalt film having a thickness of 10 nm is formed (see FIG. 11).

次に、熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、金属シリサイド層４４ａ〜４４ｊを形成する。 Next, heat treatment is performed to react the refractory metal film with silicon to form metal silicide layers 44a to 44j.

次に、未反応の高融点金属膜をエッチング除去する。 Next, the unreacted refractory metal film is removed by etching.

こうして、ソース拡散層４０ａ上、ドレイン拡散層４０ｂ上及び不純物拡散層４０ｃ上には、それぞれ金属シリサイド層４４ａ〜４４ｃが形成される。また、ゲート電極３２ａ上及びマスク層３２ｂ上に、金属シリサイド層４４ｄ、４４ｅがそれぞれ形成される。 Thus, metal silicide layers 44a to 44c are formed on the source diffusion layer 40a, the drain diffusion layer 40b, and the impurity diffusion layer 40c, respectively. Metal silicide layers 44d and 44e are formed on the gate electrode 32a and the mask layer 32b, respectively.

抵抗層２８ｃの表面には、金属シリサイド層は存在していない。このため、ドレイン拡散層４０ｂと不純物拡散層４０ｃとの間には、比較的大きな電気抵抗１８ｂが形成された状態となる。なお、電気抵抗１８ｂの抵抗値は、抵抗層２８ｃに導入するＮ型のドーパント不純物の濃度を適宜設定することにより、所望の値に設定することが可能である。 There is no metal silicide layer on the surface of the resistance layer 28c. For this reason, a relatively large electric resistance 18b is formed between the drain diffusion layer 40b and the impurity diffusion layer 40c. The resistance value of the electric resistor 18b can be set to a desired value by appropriately setting the concentration of the N-type dopant impurity introduced into the resistance layer 28c.

ドレイン拡散層５０ａ上、ソース拡散層５０ｂ上及び不純物拡散層５０ｃ上には、それぞれ金属シリサイド層４４ｆ〜４４ｈが形成される。また、ゲート電極３２ｃ上及びマスク層３２ｄ上には、金属シリサイド層４４ｉ、４４ｊがそれぞれ形成される。 Metal silicide layers 44f to 44h are formed on the drain diffusion layer 50a, the source diffusion layer 50b, and the impurity diffusion layer 50c, respectively. Metal silicide layers 44i and 44j are formed on the gate electrode 32c and the mask layer 32d, respectively.

抵抗層２６ｃの表面には、金属シリサイド層は存在していない。このため、ドレイン拡散層５０ｂと不純物拡散層５０ｃとの間には、比較的大きな電気抵抗１８ａが形成された状態となる。電気抵抗１８ａの抵抗値は、抵抗層２６ｃに導入するＰ型のドーパント不純物の濃度を適宜設定することにより、所望の値に設定することが可能である。 There is no metal silicide layer on the surface of the resistance layer 26c. For this reason, a relatively large electric resistance 18a is formed between the drain diffusion layer 50b and the impurity diffusion layer 50c. The resistance value of the electrical resistor 18a can be set to a desired value by appropriately setting the concentration of the P-type dopant impurity introduced into the resistance layer 26c.

なお、上述した静電破壊保護素子１２を形成する際には、半導体基板２０上には、トランジスタ（図示せず）を含む半導体集積回路素子（図示せず）も適宜形成される。かかるトランジスタのソース／ドレイン拡散層（図示せず）上には、金属シリサイド層（図示せず）が形成されている。 When forming the electrostatic breakdown protection element 12 described above, a semiconductor integrated circuit element (not shown) including a transistor (not shown) is appropriately formed on the semiconductor substrate 20. A metal silicide layer (not shown) is formed on the source / drain diffusion layer (not shown) of the transistor.

次に、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜より成る層間絶縁膜５２を形成する。 Next, an interlayer insulating film 52 made of, for example, a 500 nm-thickness silicon oxide film is formed on the entire surface by, eg, CVD.

次に、フォトリソグラフィ技術を用い、金属シリサイド層４４ａに達するコンタクトホール５４ａと、金属シリサイド層４４ｃに達するコンタクトホール５４ｂと、金属シリサイド層４４ｄに達するコンタクトホール５４ｃと、金属シリサイド層４４ｆに達するコンタクトホール５４ｄと、金属シリサイド層４４ｈに達するコンタクトホール５４ｅと、金属シリサイド４４ｉに達するコンタクトホール５４ｆとを、層間絶縁膜５２に形成する。 Next, using a photolithography technique, a contact hole 54a reaching the metal silicide layer 44a, a contact hole 54b reaching the metal silicide layer 44c, a contact hole 54c reaching the metal silicide layer 44d, and a contact hole reaching the metal silicide layer 44f. 54 d, a contact hole 54 e reaching the metal silicide layer 44 h, and a contact hole 54 f reaching the metal silicide 44 i are formed in the interlayer insulating film 52.

次に、例えばスパッタリング法により、導電膜を形成する。 Next, a conductive film is formed by sputtering, for example.

次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまで導電膜を研磨する。これにより、コンタクトホール５４ａ〜５４ｆ内に、導電膜より成る導体プラグ５６ａ〜５６ｆがそれぞれ埋め込まれる（図１２参照）。 Next, the conductive film is polished by CMP, for example, until the surface of the interlayer insulating film 52 is exposed. As a result, conductor plugs 56a to 56f made of a conductive film are embedded in the contact holes 54a to 54f, respectively (see FIG. 12).

ＮＭＯＳトランジスタ１６のソース拡散層４０ａ及びゲート電極３２ａは、導体プラグ５６ａ、５６ｃ等を介して、電源端子１０ｃ（図２参照）に電気的に接続される。 The source diffusion layer 40a and the gate electrode 32a of the NMOS transistor 16 are electrically connected to the power supply terminal 10c (see FIG. 2) via the conductor plugs 56a and 56c.

ＰＭＯＳトランジスタ１４のドレイン拡散層４４ｆ及びゲート電極３２ｃは、導体プラグ５６ｄ、５６ｆ等を介して、グラウンド端子１０ａ（図２参照）に電気的に接続される。 The drain diffusion layer 44f and the gate electrode 32c of the PMOS transistor 14 are electrically connected to the ground terminal 10a (see FIG. 2) via the conductor plugs 56d and 56f.

不純物拡散層４０ｃ、５０ｃは、導体プラグ５６ｂ、５６ｅ等を介して、信号端子１０ｂ（図２参照）に電気的に接続される。 The impurity diffusion layers 40c and 50c are electrically connected to the signal terminal 10b (see FIG. 2) via conductor plugs 56b and 56e.

こうして本実施形態による半導体装置が製造される。 Thus, the semiconductor device according to the present embodiment is manufactured.

本実施形態によれば、抵抗層２６ｃ、２８ｃの表面に金属シリサイド層が形成されるのを防止するためのマスク層３２ｂ、３２ｄが、ゲート電極３２ａ、３２ｃと同一導電膜により形成される。このため、本実施形態によれば、抵抗層２６ｃ、２８ｃの表面に金属シリサイド層が形成されるのを防止するためのマスク層をシリコン窒化膜やシリコン酸化膜等により別個に形成する場合と比較して、製造工程を簡略化することができる。このため、本実施形態によれば、半導体装置の低コスト化を実現することができる。 According to the present embodiment, the mask layers 32b and 32d for preventing the metal silicide layer from being formed on the surfaces of the resistance layers 26c and 28c are formed of the same conductive film as the gate electrodes 32a and 32c. Therefore, according to this embodiment, the mask layer for preventing the metal silicide layer from being formed on the surface of the resistance layers 26c and 28c is compared with the case where the mask layer is separately formed by a silicon nitride film or a silicon oxide film. Thus, the manufacturing process can be simplified. For this reason, according to this embodiment, the cost reduction of a semiconductor device is realizable.

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。 [Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.

例えば、上記実施形態では、Ｐ型ウェル２６ａ、２６ｂとＰ型の抵抗層２６ｃとを同時に形成する場合を例に説明したが、Ｐ型ウェル２６ａ、２６ｂを形成する工程と別個の工程でＰ型の抵抗層２６ｃを形成してもよい。 For example, in the above-described embodiment, the case where the P-type wells 26a and 26b and the P-type resistance layer 26c are formed at the same time has been described as an example. The resistance layer 26c may be formed.

また、上記実施形態では、Ｎ型ウェル２８ａ、２８ｂとＮ型の抵抗層２８ｃとを同時に形成する場合を例に説明したが、Ｎ型ウェル２８ａ、２８ｂを形成する工程と別個の工程でＮ型の抵抗層２８ｃを形成してもよい。 In the above-described embodiment, the case where the N-type wells 28a and 28b and the N-type resistance layer 28c are formed simultaneously has been described as an example. However, the N-type wells 28a and 28b are formed separately from the process of forming the N-type wells 28a and 28b. The resistance layer 28c may be formed.

以上詳述した通り、本発明の特徴をまとめると以下のようになる。
（付記１）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置であって、
前記第１の不純物拡散層上及び前記第２の不純物拡散層上には、それぞれ金属シリサイド層が形成されており、
前記抵抗層は、前記半導体基板内に第１導電型のドーパント不純物を導入することにより形成されており、
前記抵抗層上に形成され、前記抵抗層の表面に金属シリサイド層が形成されるのを防止するためのマスク層が、前記ゲート電極と同一導電膜により形成されている
ことを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記ゲート電極及び前記マスク層は、ポリシリコン層より成る
ことを特徴とする半導体装置。
（付記３）
付記１又は２記載の半導体装置において、
前記抵抗層内における不純物濃度は、前記第１及び第２の不純物拡散層内における不純物濃度と異なる
ことを特徴とする半導体装置。
（付記４）
半導体基板上に第１の絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置の製造方法であって、
前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記抵抗層を形成する第１の工程と、
前記半導体基板上に第１の絶縁膜を介してゲート電極を形成するとともに、前記抵抗層上に第２の絶縁膜を介して前記ゲート電極と同一導電膜より成るマスク層を形成する第２の工程と、
前記ゲート電極及び前記マスク層をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の第１の側の前記半導体基板内に前記第１の不純物拡散層を形成し、前記ゲート電極と前記マスク層との間の領域の前記半導体基板内に前記第２の不純物拡散層を形成し、前記マスク層の前記第１の側と反対側の第２の側の前記半導体基板内に第１導電型の第３の不純物拡散層を形成する第３の工程と、
前記第１の不純物拡散層上、前記第２の不純物拡散層上及び前記第３の不純物拡散層上に、金属シリサイド層をそれぞれ形成する第４の工程と
を有することを特徴とする半導体装置の製造方法。
（付記５）
付記４記載の半導体装置の製造方法において、
前記第２の工程では、ゲート電極と前記マスク層とをポリシリコン層により形成する
ことを特徴とする半導体装置の製造方法。
（付記６）
付記４又は５記載の半導体装置の製造方法において、
前記抵抗層内における不純物濃度は、前記第１及び前記第２の不純物拡散層内における不純物濃度と異なる
ことを特徴とする半導体装置の製造方法。 As detailed above, the features of the present invention are summarized as follows.
(Appendix 1)
A gate electrode formed on a semiconductor substrate via a gate insulating film; a first conductive formed in the semiconductor substrate on one side of the gate electrode and electrically connected to a first external input / output terminal A first impurity diffusion layer of a type; formed in the semiconductor substrate on the other side of the gate electrode and electrically connected to a second external input / output terminal through a resistance layer of the first conductivity type A semiconductor device having an electrostatic breakdown protection element including a transistor having a second impurity diffusion layer of a first conductivity type,
A metal silicide layer is formed on each of the first impurity diffusion layer and the second impurity diffusion layer,
The resistance layer is formed by introducing a dopant impurity of a first conductivity type into the semiconductor substrate,
A semiconductor device, wherein a mask layer formed on the resistance layer and for preventing a metal silicide layer from being formed on the surface of the resistance layer is formed of the same conductive film as the gate electrode. .
(Appendix 2)
In the semiconductor device according to attachment 1,
The gate electrode and the mask layer are made of a polysilicon layer.
(Appendix 3)
In the semiconductor device according to attachment 1 or 2,
The semiconductor device, wherein an impurity concentration in the resistance layer is different from an impurity concentration in the first and second impurity diffusion layers.
(Appendix 4)
A gate electrode formed on the semiconductor substrate via a first insulating film; a gate electrode formed in the semiconductor substrate on one side of the gate electrode and electrically connected to a first external input / output terminal; A first impurity diffusion layer of one conductivity type; formed in the semiconductor substrate on the other side of the gate electrode, and electrically connected to a second external input / output terminal via a resistance layer of the first conductivity type A method of manufacturing a semiconductor device having an electrostatic breakdown protection element including a transistor having a second impurity diffusion layer of the first conductivity type,
A first step of forming the resistance layer by introducing a dopant impurity of a first conductivity type into the semiconductor substrate;
A gate electrode is formed on the semiconductor substrate via a first insulating film, and a mask layer made of the same conductive film as the gate electrode is formed on the resistance layer via a second insulating film. Process,
The gate electrode and the mask layer are used as a mask to introduce dopant impurities into the semiconductor substrate, thereby forming the first impurity diffusion layer in the semiconductor substrate on the first side of the gate electrode, and the gate Forming the second impurity diffusion layer in the semiconductor substrate in a region between the electrode and the mask layer, and in the semiconductor substrate on the second side opposite to the first side of the mask layer; A third step of forming a third impurity diffusion layer of the first conductivity type;
And a fourth step of forming a metal silicide layer on each of the first impurity diffusion layer, the second impurity diffusion layer, and the third impurity diffusion layer. Production method.
(Appendix 5)
In the method for manufacturing a semiconductor device according to attachment 4,
In the second step, the gate electrode and the mask layer are formed of a polysilicon layer. A method of manufacturing a semiconductor device, wherein:
(Appendix 6)
In the method for manufacturing a semiconductor device according to appendix 4 or 5,
The method of manufacturing a semiconductor device, wherein an impurity concentration in the resistance layer is different from impurity concentrations in the first and second impurity diffusion layers.

本発明の一実施形態による半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の一部を示す回路図である。It is a circuit diagram showing a part of a semiconductor device by one embodiment of the present invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。It is process sectional drawing (the 1) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。It is process sectional drawing (the 2) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。It is process sectional drawing (the 3) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。It is process sectional drawing (the 4) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。It is process sectional drawing (the 5) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。It is process sectional drawing (the 6) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。It is process sectional drawing (the 7) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。It is process sectional drawing (the 8) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。It is process sectional drawing (the 9) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。It is process sectional drawing (the 10) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。It is process sectional drawing (the 11) which shows the manufacturing method of the semiconductor device by one Embodiment of this invention.

Explanation of symbols

１０ａ〜１０ｃ…外部入出力端子
１２…静電破壊保護素子
１４…ＰＭＯＳトランジスタ
１６…ＮＭＯＳトランジスタ
１８ａ、１８ｂ…電気抵抗
２０…半導体基板
２２…素子分離領域
２４ａ、２４ｂ…素子領域
２６ａ、２６ｂ…Ｐ型ウェル
２６ｃ…Ｐ型の抵抗層
２８ａ、２８ｂ…Ｎ型ウェル
２８ｃ…Ｎ型の抵抗層
３０…絶縁膜
３２ａ、３２ｃ…ゲート電極
３２ｂ、３２ｄ…マスク層
３４ａ〜３４ｃ…低濃度拡散層
３６…サイドウォール絶縁膜
３８ａ〜３８ｃ…高濃度拡散層
４０ａ…ソース拡散層
４０ｂ…ドレイン拡散層
４０ｃ…不純物拡散層
４４ａ〜４４ｊ…金属シリサイド層
４６ａ〜４６ｃ…低濃度拡散層
４８ａ〜４８ｃ…高濃度拡散層
５０ａ…ドレイン拡散層
５０ｂ…ソース拡散層
５０ｃ…不純物拡散層
５２…層間絶縁膜
５４ａ〜５４ｆ…コンタクトホール
５６ａ〜５６ｆ…導体プラグ 10a to 10c ... external input / output terminal 12 ... electrostatic breakdown protection element 14 ... PMOS transistor 16 ... NMOS transistors 18a, 18b ... electrical resistance 20 ... semiconductor substrate 22 ... element isolation regions 24a, 24b ... element regions 26a, 26b ... P type Well 26c ... P-type resistance layer 28a, 28b ... N-type well 28c ... N-type resistance layer 30 ... Insulating films 32a, 32c ... Gate electrodes 32b, 32d ... Mask layers 34a-34c ... Low concentration diffusion layer 36 ... Sidewall Insulating films 38a to 38c ... High concentration diffusion layer 40a ... Source diffusion layer 40b ... Drain diffusion layer 40c ... Impurity diffusion layers 44a-44j ... Metal silicide layers 46a-46c ... Low concentration diffusion layers 48a-48c ... High concentration diffusion layer 50a ... Drain diffusion layer 50b ... source diffusion layer 50c ... impurity diffusion layer 52 ... interlayer insulating films 54a to 54f ... Contact hole 56a~56f ... conductor plug

Claims

A gate electrode formed on a semiconductor substrate via a gate insulating film; a first conductive formed in the semiconductor substrate on one side of the gate electrode and electrically connected to a first external input / output terminal A first impurity diffusion layer of a type; formed in the semiconductor substrate on the other side of the gate electrode and electrically connected to a second external input / output terminal through a resistance layer of the first conductivity type A semiconductor device having an electrostatic breakdown protection element including a transistor having a second impurity diffusion layer of a first conductivity type,
A metal silicide layer is formed on each of the first impurity diffusion layer and the second impurity diffusion layer,
The resistance layer is formed by introducing a dopant impurity of a first conductivity type into the semiconductor substrate,
A semiconductor device, wherein a mask layer formed on the resistance layer and for preventing a metal silicide layer from being formed on the surface of the resistance layer is formed of the same conductive film as the gate electrode. .

The semiconductor device according to claim 1,
The gate electrode and the mask layer are made of a polysilicon layer.

The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein an impurity concentration in the resistance layer is different from an impurity concentration in the first and second impurity diffusion layers.

A gate electrode formed on the semiconductor substrate via a first insulating film; a gate electrode formed in the semiconductor substrate on one side of the gate electrode and electrically connected to a first external input / output terminal; A first impurity diffusion layer of one conductivity type; formed in the semiconductor substrate on the other side of the gate electrode, and electrically connected to a second external input / output terminal via a resistance layer of the first conductivity type A method of manufacturing a semiconductor device having an electrostatic breakdown protection element including a transistor having a second impurity diffusion layer of the first conductivity type,
A first step of forming the resistance layer by introducing a dopant impurity of a first conductivity type into the semiconductor substrate;
A gate electrode is formed on the semiconductor substrate via a first insulating film, and a mask layer made of the same conductive film as the gate electrode is formed on the resistance layer via a second insulating film. Process,
The gate electrode and the mask layer are used as a mask to introduce dopant impurities into the semiconductor substrate, thereby forming the first impurity diffusion layer in the semiconductor substrate on the first side of the gate electrode, and the gate Forming the second impurity diffusion layer in the semiconductor substrate in a region between the electrode and the mask layer, and in the semiconductor substrate on the second side opposite to the first side of the mask layer; A third step of forming a third impurity diffusion layer of the first conductivity type;
And a fourth step of forming a metal silicide layer on each of the first impurity diffusion layer, the second impurity diffusion layer, and the third impurity diffusion layer. Production method.

In the manufacturing method of the semiconductor device according to claim 4,
In the second step, the gate electrode and the mask layer are formed of a polysilicon layer. A method of manufacturing a semiconductor device, wherein: